CN102682828A - 读出放大器电路以及非易失性存储装置 - Google Patents

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Abstract

本发明提供了一种读出放大器电路以及非易失性存储装置。在读出放大器电路中，第一P型MOS晶体管的源极、第二P型MOS晶体管的源极以及第三P型MOS晶体管的源极均连接至电源电压；第一P型MOS晶体管的栅极、第二P型MOS晶体管的栅极以及第三P型MOS晶体管的栅极彼此连接，并连接至偏置电流源；第一P型MOS晶体管的漏极连接至偏置电流源；第二P型MOS晶体管的漏极与第一N型MOS晶体管的漏极、第一N型MOS晶体管的栅极以及第二N型MOS晶体管的栅极相连；第三P型MOS晶体管的漏极连接至第二N型MOS晶体管的漏极，并且作为读出放大器电路的输出端；第一N型MOS晶体管的源极连接至基准电阻器的一端，基准电阻器的另一端接地。

Description

读出放大器电路以及非易失性存储装置
技术领域
本发明涉及电路设计领域，更具体地说，本发明涉及一种读出放大器电路以及配置了该读出放大器电路的非易失性存储装置。
背景技术
包括非易失性存储装置和易失性存储装置在内的存储器装置一般通过对电荷的存储与释放来存储数字信息“0”和“1”。为了将存储器的存储单元中的存储信息（“0”和“1”）读取出来，一般采用读出放大器电路来感测存储单元中的电流和/或电压，并根据感测到的电流和/或电压来判断存储单元中的存储信息是什么（“0”或“1”）。
对于非易失性存储装置，当存储单元中存储不同的值（“0”或“1”）时，存储单元的阈值电压Vt是不同的。因此，在固定的栅源电压Vgs和固定的源漏电压Vds下，流经存储单元的电流大小是不一样的。
图1示意性地示出了根据现有技术的读出放大器电路的一个示例。
如图1所示，该读出放大器电路利用电流比较器来判断存储单元中的存储信息是什么（“0”或“1”）。具体地说，图1所示的读出放大器电路包括：三个MOS晶体管M11、M12、M13，电流比较器100，以及一个电流源Iref。该读出放大器电路对存储单元CL1的存储的值进行判断，并且由电流比较器100的输出OUT1输出判断结果。具体地说，如果流经存储单元CL1的电流I1大于电流源Iref的电流I2，则判断存储单元CL1的存储的值为“1”；另一方面，如果流经存储单元CL1的电流I1小于电流源Iref的电流I2，则判断存储单元CL1的存储的值为“0”。
图2示意性地示出了根据现有技术的读出放大器电路的另一个示例。该读出放大器电路利用电压比较器来判断存储单元中的存储信息是什么（“0”或“1”）。具体地说，图2所示的读出放大器电路包括：两个电阻器R1和R2，电压比较器200，以及一个电流源Iref。该读出放大器电路对存储单元CL2的存储的值进行判断，并且由电压比较器200的输出OUT1输出判断结果。具体地说，如果流经存储单元CL2的电流I21大于电流源Iref的电流I22，则判断存储单元CL2的存储的值为“1”；另一方面，如果流经存储单元CL1的电流I21小于电流源Iref的电流I22，则判断存储单元CL2的存储的值为“0”。
但是，在图1和图2所示的读出放大器电路中，需要精确的电流源来作为基准比较值，因此电路较为复杂，且容易由于电流源的不精确而造成读出操作的误差。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种不需要精确的电流源的高度低功耗的读出放大器电路以及配置了该读出放大器电路的非易失性存储装置。
根据本发明的第一方面，提供了一种读出放大器电路，其包括：第一P型MOS晶体管、第二P型MOS晶体管、第三P型MOS晶体管、第一N型MOS晶体管、第二N型MOS晶体管、基准电阻器、以及偏置电流源；其中，所述第一P型MOS晶体管的源极、所述第二P型MOS晶体管的源极以及所述第三P型MOS晶体管的源极均连接至电源电压；所述第一P型MOS晶体管的栅极、所述第二P型MOS晶体管的栅极以及所述第三P型MOS晶体管的栅极彼此连接，并连接至偏置电流源；所述第一P型MOS晶体管的漏极连接至所述偏置电流源；所述第二P型MOS晶体管的漏极与所述第一N型MOS晶体管的漏极、所述第一N型MOS晶体管的栅极以及所述第二N型MOS晶体管的栅极相连；所述第三P型MOS晶体管的漏极连接至所述第二N型MOS晶体管的漏极；所述第一N型MOS晶体管的源极连接至所述基准电阻器的一端，所述基准电阻器的另一端接地；所述第二N型MOS晶体管的源极连接至存储单元。
优选地，在上述读出放大器电路中，所述读出放大器电路用于非易失性存储器。
优选地，在上述读出放大器电路中，所述第一P型MOS晶体管、所述第二P型MOS晶体管以及所述第三P型MOS晶体管的尺寸比值为1∶1∶1。
优选地，在上述读出放大器电路中，所述第一N型MOS晶体管的栅极以及所述第二N型MOS晶体管的尺寸比值为1∶1。
优选地，在上述读出放大器电路中，所述第三P型MOS晶体管的漏极作为读出放大器电路的输出端。
优选地，在上述读出放大器电路中，基准电阻器取存储单元所存储的数据值为“1”时存储单元的等效电阻的电阻值和存储单元所存储的数据值为“0”时存储单元的等效电阻的电阻值之间的电阻值。
优选地，在上述读出放大器电路中，基准电阻器Rref取存储单元所存储的数据值为“1”时存储单元的等效电阻的电阻值和存储单元CL3所存储的数据值为“0”时存储单元的等效电阻的电阻值的电阻中间。
根据本发明的第二方面，提供了一种配置了根据本发明的第一方面的读出放大器电路的非易失性存储装置。
在根据本发明的读出放大器电路或非易失性存储装置中，通过电阻比较来实现存储值判断，而不需要进行精确的电流比较或电压比较，因此不需要精准的基准电流源或基准电压源，而仅仅需要一个无需太精确的偏置电流源即可，由此可以简化电路精度及复杂度。并且，根据本发明的读出放大器电路读取速度很快，而且还可以实现低功耗。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的读出放大器电路的一个示例。
图2示意性地示出了根据现有技术的读出放大器电路的另一个示例。
图3示意性地示出了根据本发明实施例的读出放大器电路的电路图。
图4示意性地示出了图3所示的存储单元的电阻等效电路图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图3示意性地示出了根据本发明实施例的读出放大器电路的电路图。
如图3所示，根据本发明实施例的读出放大器电路包括：第一P型MOS晶体管MP1、第二P型MOS晶体管MP2、第三P型MOS晶体管MP3、第一N型MOS晶体管MN1、第二N型MOS晶体管MN2、基准电阻器Rref、以及偏置电流源。
其中，第一P型MOS晶体管MP1的源极、第二P型MOS晶体管MP2的源极以及第三P型MOS晶体管MP3的源极均连接至电源电压。
第一P型MOS晶体管MP1的栅极、第二P型MOS晶体管MP2的栅极以及第三P型MOS晶体管MP3的栅极彼此连接，并连接至偏置电流源。
第一P型MOS晶体管MP1的漏极连接至偏置电流源。
第二P型MOS晶体管MP2的漏极与第一N型MOS晶体管MN1的漏极、第一N型MOS晶体管MN1的栅极以及第二N型MOS晶体管MN2的栅极相连。
第三P型MOS晶体管MP3的漏极连接至第二N型MOS晶体管MN2的漏极，并且作为读出放大器电路的输出端OUT3。
第一N型MOS晶体管MN1的源极连接至基准电阻器Rref的一端，基准电阻器Rref的另一端接地。
第二N型MOS晶体管MN2的源极连接至存储单元CL3。
在一个优选实施例中，第一P型MOS晶体管MP1、第二P型MOS晶体管MP2以及第三P型MOS晶体管MP3的尺寸比值为1∶1∶1。
类似地，在一个优选实施例中，第一N型MOS晶体管MN1的栅极以及第二N型MOS晶体管MN2的尺寸比值为1∶1。
如图3所示，流经第二P型MOS晶体管MP2的电流以参考标号Ipm2表示，流经第三P型MOS晶体管MP3的电流以参考标号Ipm3表示，流经偏置电流源的电流以参考标号Ibias表示。
此外，如图2所示，第一N型MOS晶体管MN1的栅源电压以参考标号Vgsmn1来表示，第二N型MOS晶体管MN2的栅源电压以参考标号Vgsmn2来表示。
并且，如图2所示，基准电阻器Rref两端的电压值由Vref来表示。其中，基准电阻器Rref取存储单元CL3所存储的数据值为“1”时存储单元CL3的等效电阻Rcell的电阻值和存储单元CL3所存储的数据值为“0”时存储单元CL3的等效电阻Rcell的电阻值之间的电阻值。优选地，基准电阻器Rref取存储单元CL3所存储的数据值为“1”时存储单元CL3的等效电阻Rcell的电阻值和存储单元CL3所存储的数据值为“0”时存储单元CL3的等效电阻Rcell的电阻值的电阻中间。
图4示意性地示出了图3所示的存储单元的电阻等效电路图。
如图4所示，存储单元CL3的等效电阻以参考标号Rcell来表示，流经存储单元CL3的电流为Icell（图2），存储单元CL3两端的电压以参考标号Vcell来表示。因此，有Vcell=Rcell×Icell。
在根据本发明实施例的读出放大器电路中，存储单元CL3的等效电阻Rcell的大小与存储单元CL3所存储的数据值（具体地说是“0”或“1”）有关（即，存储单元CL3的等效电阻Rcell在存储单元CL3所存储的数据值为“0”时、以及存储单元CL3所存储的数据值为“1”时，是不同的。存储单元CL3所存储的数据值为０时，电流小，电阻大。存储单元CL3所存储的数据值为１时，电流大，电阻小），因此，通过比较Rcell与Rref即可读出存储单元所存储的数据值。
对于存储单元CL3的等效电阻Rcell，有Rcell=k/(Vwl-Vth)。其中，Ｋ是与位单元特性相关的系数；Ｖwl是读时位单元字线所加电压；Vth是存储单元CL3的阈值电压。可以看出，存储单元CL3的阈值电压Vth越大，存储单元CL3的等效电阻Rcell越大。
此外，在根据本发明实施例的读出放大器电路中：
Ibias=Ipm2=Ipm3；
Vref=Ibias×Rref；
Vcell=Rcell×Ibias；
Vbias=Vgsmn1+Vref；
Vgsmn2=Vbias-Rcell×Ibias。
由此，如果Rcell>Rref,Vgsmn2<0，则第二N型MOS晶体管MN2将截止（不导通）；由此，输出端OUT的输出结果为“1”（输出端OUT的电压为高电平）。
另一方面，如果Rcell<Rref,Vgsmn2>0，则第二N型MOS晶体管导通；由此，输出端OUT的输出结果为“0”（输出端OUT的电压为低电平）。
在图3所示的根据本发明实施例的读出放大器电路中，通过电阻比较来实现存储值判断，而不需要进行精确的电流比较或电压比较，因此不需要精准的基准电流源或基准电压源，而仅仅需要一个无需太精确的偏置电流源即可，由此可以简化电路精度及复杂度。并且，在偏置电流源具有5uA的偏置电流条件下测试发现，图3所示的根据本发明实施例的读出放大器电路可以实现20Mhz的读取速度（具有0.7pF的位线负载），因此，其读取速度很快。此外，图3所示的根据本发明实施例的读出放大器电路可以在1V以下的工作电压下操作，由此可以实现低功耗。
但是，应该说明的是，图3所示的根据本发明实施例的读出放大器电路中的偏置电流源的偏置电流值并不限于5uA，而是可以是其它适合的电流大小，只要偏置电流源的偏置电流保证位单元偏置在线性区即可。
根据本发明的另一实施例，本发明还提供了一种配置了图3所示的读出放大器电路的非易失性存储装置。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种读出放大器电路，其特征在于包括：第一P型MOS晶体管、第二P型MOS晶体管、第三P型MOS晶体管、第一N型MOS晶体管、第二N型MOS晶体管、基准电阻器、以及偏置电流源；其中，所述第一P型MOS晶体管的源极、所述第二P型MOS晶体管的源极以及所述第三P型MOS晶体管的源极均连接至电源电压；所述第一P型MOS晶体管的栅极、所述第二P型MOS晶体管的栅极以及所述第三P型MOS晶体管的栅极彼此连接，并连接至偏置电流源；所述第一P型MOS晶体管的漏极连接至所述偏置电流源；所述第二P型MOS晶体管的漏极与所述第一N型MOS晶体管的漏极、所述第一N型MOS晶体管的栅极以及所述第二N型MOS晶体管的栅极相连；所述第三P型MOS晶体管的漏极连接至所述第二N型MOS晶体管的漏极；所述第一N型MOS晶体管的源极连接至所述基准电阻器的一端，所述基准电阻器的另一端接地；所述第二N型MOS晶体管的源极连接至存储单元。
2.根据权利要求1所述的读出放大器电路，其特征在于，所述读出放大器电路用于非易失性存储器。
3.根据权利要求1或2所述的读出放大器电路，其特征在于，所述第一P型MOS晶体管、所述第二P型MOS晶体管以及所述第三P型MOS晶体管的尺寸比值为1∶1∶1。
4.根据权利要求1或2所述的读出放大器电路，其特征在于，所述第一N型MOS晶体管的栅极以及所述第二N型MOS晶体管的尺寸比值为1∶1。
5.根据权利要求1或2所述的读出放大器电路，其特征在于，所述第三P型MOS晶体管的漏极作为读出放大器电路的输出端。
6.根据权利要求1或2所述的读出放大器电路，其特征在于，基准电阻器取存储单元所存储的数据值为“1”时存储单元的等效电阻的电阻值和存储单元所存储的数据值为“0”时存储单元的等效电阻的电阻值之间的电阻值。
7.根据权利要求1或2所述的读出放大器电路，其特征在于，基准电阻器Rref取存储单元所存储的数据值为“1”时存储单元的等效电阻的电阻值和存储单元CL3所存储的数据值为“0”时存储单元的等效电阻的电阻值的电阻中间。
8.一种配置了根据权利要求1至7之一所述的读出放大器电路的非易失性存储装置。
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