CN100538889C - 非易失性存储单元、存储单元矩阵和存储装置 - Google Patents

Abstract

本发明公开了一种非易失性存储单元，根据软击穿机制存储数据，存储器包括电阻耦接金属氧化物半导体的栅极或源/漏极。当软击穿发生在金属氧化物半导体装置上时，流经栅极介电层的漏电流增加，并通过检测漏电流的改变以得知存储器的状态。本发明还公开了一种存储单元矩阵和一种存储装置。根据本发明的存储器的半导体工艺和目前半导体工艺兼容，并且本发明的存储器适合长时间存储数据。

Description

非易失性存储单元、存储单元矩阵和存储装置

技术领域

本发明有关于存储单元的写入时间，更有关于根据软击穿机制运行的存储单元。

背景技术

随着集成电路尺寸越来越小，金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管装置也越来越小，而MOS晶体管的栅极氧化层(有时称作栅极介电层)也就越来越薄，因而出现一些对于MOS晶体管的负面影响。

在MOS晶体管的栅极氧化层里，具有一些材料上的缺陷，随着晶体管操作一段时间后，在MOS晶体管的栅极氧化层里会产生出更多的缺陷，导致产生一经由氧化层的导电路径。导电是由氧化层缺陷所产生的导电路径和氧化层的导电通道所造成的。导电路径的产生是由于软击穿(soft breakdown，SBD)，这些导电路径可以通过高电流密度所产生的高热来修补缺陷区域来阻断掉，因为高温可以将缺陷移位，因而阻断导电路径，然而在一般操作情况下，软击穿依然持续存在，在一些软击穿发生之后，在氧化层中的缺陷会导致高电流，最后所产生的热会在氧化层中产生空穴以及熔化栅极里的金属，因此低电阻路径形成，进而导致硬击穿(hard breakdown，HBD)。

软击穿和硬击穿在一般操作条件下都为不可恢复，硬击穿会造成装置失去功能，导致集成电路损害。装置曾发生过软击穿仍可正常运行，然而曾发生过软击穿的装置会产生更高漏电流，甚至导致硬击穿。因此之前研究人员所研究的方向是如何消除或减少软击穿的发生。

而本发明实施例是利用软击穿机制来实现存储单元的功能。

发明内容

本发明的一个目的是提供一种非易失性存储单元，包括：金属氧化物半导体架构；电阻，串联耦接上述金属氧化物半导体架构；以及写入接脚，其第一端耦接上述电阻，上述写入接脚适合耦接写入电压，以诱导软击穿于上述金属氧化物半导体架构中，其中上述电阻能使电流减少，上述电流是由上述写入电压所产生的，并流经上述金属氧化物半导体架构。

根据所述的非易失性存储单元，其中上述写入接脚是外接接脚，其中上述电阻还包括第二端耦接外接写入接脚。

根据所述的非易失性存储单元，其中上述电阻通过导电性内连线直接耦接上述金属氧化物半导体架构。

根据所述的非易失性存储单元，其中上述导电性内连线选自导线、介层窗和接触点的至少一个。

根据所述的非易失性存储单元，其中上述电阻的电阻值介于5K至10M欧姆之间。

根据所述的非易失性存储单元，其中上述金属氧化物半导体架构包括源极和漏极，上述源极和上述漏极之间为短路。

根据所述的非易失性存储单元，还包括参考存储单元，上述参考存储单元和上述非易失性存储单元实质上一样，其中利用上述参考存储单元产生参考漏电流。

根据所述的非易失性存储单元，其中上述参考存储单元和上述非易失性存储单元共享一共享电阻。

本发明的另一个目的是提供一种存储单元矩阵，具有多行和多列，包括：多个第一线，耦接上述存储单元矩阵的多个存储单元的上述列，并且耦接上述第一线的上述存储单元全在同一列上；以及多个第二线，耦接上述存储单元矩阵的多个存储单元的上述行，并且耦接上述第二线的上述存储单元全在同一行上，其中各上述存储单元包括金属氧化物半导体装置，上述金属氧化物半导体装置串联耦接电阻，并且其中上述金属氧化物半导体装置适合软击穿。

根据所述的存储单元矩阵，其中上述第一线为字线，上述第二线为位线。

根据所述的存储单元矩阵，其中同一列的上述存储单元共享上述电阻。

根据所述的存储单元矩阵，其中上述电阻具有第一端和第二端，上述第一端耦接写入接脚，上述第二端耦接读取接脚。

本发明的再一个目的是提供一种存储装置，包括：

存储单元，包括：

金属氧化物半导体装置，具有一常态漏电流状态和至少一写入漏电流状态，上述写入漏电流状态是上述金属氧化物半导体装置的介电层的软击穿所引起的，并且上述写入漏电流大于上述常态漏电流；以及

电阻，串联耦接上述金属氧化物半导体装置，以减少电流，上述电流是由写入电压所产生的，并流经上述金属氧化物半导体装置。

根据所述的存储装置，其中上述金属氧化物半导体装置是P型金属氧化物半导体装置。

根据所述的存储装置，其中上述常态漏电流状态和上述写入漏电流状态为上述存储单元的多种状态。

一种非易失性存储单元，根据软击穿机制，而可以一次写入数据。

根据本发明一实施例，一种非易失性存储单元，包括：电阻串联耦接金属氧化物半导体装置，当施加电压于金属氧化物半导体上时，软击穿可以稳定发生。在发生软击穿之后，流经栅极介电层的漏电流增加，存储单元中的不同漏电流代表不同状态。而金属氧化物半导体装置的漏极和源极一般短路，因此金属氧化物半导体装置是一电容。

根据本发明另一实施例，存储单元一般耦接写入接脚和读取接脚，当存储单元制造在芯片上时，写入接脚和读取接脚为芯片的外接接脚。

根据本发明另一实施例，一种存储单元矩阵，具有多个存储单元排列成多行和多列，多个字线分别耦接存储单元的多列，并且各字线耦接各列的存储单元，多个位线分别耦接存储单元的多行，并且各位线耦接各行的存储单元，各存储单元包括适合软击穿的金属氧化物半导体，同一列或同一行的金属氧化物半导体共享一共享电阻，各列或行一般耦接写入接脚和读取接脚。

根据本发明另一实施例，写入程序包括：经由电阻施加写入电压于金属氧化物半导体的栅极，以产生软击穿。写入电压通常高于集成电路一般的操作电压，一般写入程序发生时间通常非常短，并且写入电压值可以经由计算得知。

根据本发明另一实施例，读取程序包括：施加读取电压以及测量经由栅电极的漏电流，并利用参考金属氧化物半导体装置来判断存储单元的状态。

根据本发明的存储器的半导体工艺和目前半导体工艺兼容，并且本发明的存储器适合长时间存储数据。

附图说明

通过以下附图说明将可更了解本发明，然其并非用以限制本发明的范围：

图1显示传统的具有漏电流的MOS装置。

图2显示在PMOS装置下，漏电流和时间的关系图，其中多次软击穿出现在图中。

图3A至3D显示本发明一实施例的各种变化。

图4A至4B显示本发明一实施例的剖面图。

图5A至5B显示参考存储单元，用以检测存储单元状态。

图6显示本发明一实施例的漏电流和时间关系图，其中栅极介电层的漏电流是写入时间的函数。

图7显示使用本发明实施例的存储单元所组成的存储单元矩阵。

其中，附图标记说明如下：

2、31～MOS晶体管装置

4～栅极介电层

6～栅电极

Ig～漏电流

Vg～栅电压

10～基板

12、14、15、16～点

30、C₁₁、C₁₂、C_1(n-1)、C_1n、C₂₁、C₂₂、C_2(n-1)、C_2n、C_m1、C_m2、C_m(n-1)、C_mm～存储单元

32～栅极

34、58₁、58₂、58_m～电阻

36～源极和漏极

37、39～端点

40、54₁、54₂、54_m～写入接脚

41～导电元件

42、52、52₁、52₂、52_m～读取接脚

44～参考存储单元

50、50₁、50₂、50_m～行

60₁、60₂、60_n-1、60_n～列

具体实施方式

以下将介绍根据本发明所述的优选实施例。必须说明的是，本发明提供了许多可应用的发明概念，所公开的特定实施例仅是说明实现以及使用本发明的特定方式，不可用以限制本发明的范围。

图1显示传统MOS晶体管装置2，包括栅极介电层4(栅极氧化层)、基板10和栅电极6，而栅极介电层4在基板10上，栅电极6在栅极介电层4上，MOS晶体管在运行时，栅电极6上有栅电压Vg。在一般情况下，有一极小漏电流Ig流过栅极介电层4。例如：当MOS晶体管装置是使用130nm或更小的工艺制造时，漏电流Ig的范围一般在奈安培等级。

当MOS晶体管装置在一电压下，有软击穿和硬击穿的可能，使得漏电流Ig大幅增加。图2显示PMOS晶体管的栅极在一电压约为-3.56伏特下，漏电流Ig随着时间增加。当PMOS晶体管的栅电极在未施加电压下，PMOS晶体管装置有一极小漏电流(点12)，在软击穿发生之后，漏电流Ig增加至60μA(点14)，在另一软击穿发生前，漏电流会维持在稳定状态(点15)一段时间，当第二击穿发生，漏电流Ig增加电流至(点16)，随着时间增加，更多软击穿陆陆续续发生。

因为在击穿前和击穿后，装置具有不同漏电流，一种存储装置可以利用软击穿机制来实现存储功能，其中不同状态可通过不同漏电流大小来表示。因为软击穿是不可恢复的，使得存储装置可为非易失性存储装置。例如：当MOS晶体管装置在无软击穿时，可代表状态“0”，当MOS晶体管装置在具有软击穿时，可代表状态“1”。

然而，晶体管的软击穿机制为不稳定的机制，硬击穿有可能发生在软击穿之前，因而无法应用软击穿机制于稳定的装置中，软击穿通常与一些因素相关。例如：软击穿和MOS晶体管装置的大小有关。研究人员得出以下结论，例如：当施加一电压于具有0.12μm通道宽度的MOS晶体管时，硬击穿发生机率为100％，当施加一电压于具有0.24μm通道宽度的MOS晶体管时，硬击穿发生机率为70％，而发生一次或多次软击穿机率为30％，当通道宽度增加至0.5μm、1.2μm和10μm时，软击穿机率分别为百分之55％、70％和88％。

应用软击穿机制所制成的存储单元应具有稳定的软击穿发生机率，因此存储单元不会发生硬击穿，并且应用软击穿机制稳定存储数据。而本发明实施例即是提供上述问题的解决方案，如图3A至图7所示，其中相似的标记代表相似的元件。

如图3A所示，存储单元30包括电阻34和MOS晶体管装置31，电阻34串联MOS晶体管装置31，MOS晶体管装置31一般是PMOS晶体管装置，因为PMOS晶体管较容易发生软击穿，然而MOS晶体管装置31也可以是NMOS晶体管。因为电阻34的调节，使得写入存储单元30的运行更稳定，且无硬击穿发生。

图3A显示本发明一实施例，电阻34通过，例如导线、介层窗(vias)和接触点，直接耦接MOS晶体管装置31的栅极32。图3B显示另一实施例，导电元件41在电阻34和MOS晶体管装置31的栅极32之间，其中流经电阻34的电流和流经栅极32的电流大小一致，MOS晶体管装置31的源极和漏极36一般耦接在一起，如图3C所示。存储器在读写时，一般漏极和源极接地。电阻34也可串联耦接漏极和源极36，如图3D所示。值得注意的是漏极和源极是互相耦接，MOS晶体管装置31如同电容一样，因此本发明一实施例通过串联耦合半导体电容和电阻以形成非易失性存储单元。在本发明实施例中，图3A至图3D的存储单元都耦接写入接脚40和读取接脚42，上述写入接脚40和读取接脚42都为外接接脚以供写入和读取数据。在另一实施例中，读取和写入数据只使用接脚40。在另一实施例中，写入接脚和读取接脚为内部接脚，外部接脚是与其它电路连接(图中未显示)。

电阻34的阻值一般落在5k至10M欧姆之间，优选在50k至1M欧姆之间，本领域技术人员都知道如何在半导体基板中制造电阻。图4A显示一实施例的剖面图，其中电阻34是由多晶硅线所组成的，而多晶硅线由植入浓度来决定电阻值，并且可以调整的范围大，所以适合用来制造电阻。图4B显示另一实施例，其中电阻34在金属层中。

在写入的过程中，写入电压V_p施加在写入接脚40上(参考图3A至图3D)，写入电压V_p一般高于集成电路的操作电压，当MOS晶体管装置31的栅极介电层施加写入电压V_p，软击穿于是发生，电阻34可减少漏电流并且预防漏电流脉冲，因为漏电流脉冲可能会造成硬击穿。

可通过不断施加写入电压并测量漏电流的实验来得知写入程序所需要的写入电压和写入时间，本发明实施例提供一方法来求得所需要的写入电压以及对应的写入时间，关于写入电压V_p，写入时间T_BD为发生软击穿的时间，并且假如写入电压V_p高，那写入时间就必须短，关于写入电压V_p和写入时间T_BD之间方程式可以表示为：

$T_{\mathrm{BD}}={\mathrm{\τ}}_O\×V_p^{-n}$         [方程式1]

其中根τ_O和n与MOS晶体管装置31有关(例如尺寸和材料)，因为n较高时(一般n＝40时)，当写入电压V_p增加，所需写入时间T_BD会大幅减少，而这也是我们所比较希望的。如要本发明实施例能稳定操作，第一，使用高写入电压使写入时间缩短；第二，在一般读取程序时，读取电压应小于操作电压，使本发明实施例的存储单元处于稳定状态下。

预先决定写入时间T_p一般小于百万分之一秒，以快速写入多个存储单元里，为了求得相关写入电压，将第一电压V_p1施加在第一存储单元上，以测量出第一写入时间T₁，一般第一写入时间T₁较预先决定写入时间T_p长，以量得精确T₁时间，因此即可选择较低的第一写入电压V_p1使用，而所需写入电压V_p可通过以下方程式求得：

$T_1={\mathrm{\τ}}_O\×V_{p1}^{-n}$                       [方程式2]

$T_p={\mathrm{\τ}}_O\×V_{p1}^{-n}$                       [方程式3]

由方程式2和方程式3可推得：

V_p＝e^{(lnVp+(lnTl-lnTp)/n)}        [方程式4]

因而找到适当的写入电压V_p，当存储单元写入时可采用所找到的写入电压V_p，所对应的写入时间即为T_p，我们也可通过不断实验以及上述寻找写入电压和写入时间的方法，来改善存储器写入的功能。

当存储单元在读取数据时，读取电压一般低于写入电压，将读取电压施加到存储单元的接脚42上，并且测量漏电流，假如漏电流显示存储单元30有软击穿，存储单元即在写入数据状态，例如：状态为“1”。反之，当存储单元不在写入数据状态，状态为“0”。

不同尺寸、材料和/或工艺的存储单元，漏电流当然也不相同。参考存储单元44实质上和存储单元30相同，因此可以作为比较用，如图5A所示。参考存储单元44和存储单元30都同时制造，并且构造相同，在本发明实施例中，参考存储单元44未写入数据，当施加相同的读取电压于参考存储单元44和存储单元30上，假如存储单元30的漏电流远大于参考存储单元44的漏电流，我们则得知存储单元30已经写入数据。反之，假如存储单元30的漏电流约等于参考存储单元44的漏电流，存储单元30则是未写入数据。

在另一实施例中，参考存储单元44先写入数据，在读取存储单元时，假如存储单元30的漏电流约等于参考存储单元44的漏电流，存储单元30则是已经写入数据。未写入数据的存储单元30的漏电流会小于已经先写入数据的参考存储单元44的漏电流。图5B是从图5A演变而来的，其中参考存储单元44和存储单元30共享电阻34。将读取电压施加在接脚42上，假如端点39接地而端点37浮动，则存储单元30在读取数据。假如端点39浮动而端点37接地，则参考存储单元44在读取数据。

图6显示当存储单元写入时，漏电流和写入时间的关系图，线50代表本发明实施例的结果，本发明实施例的漏电流I_g在存储单元未写入时的2×10^-8安培升到存储单元写入后的1×10^-7安培，假如存储单元不具有电阻而进行写入动作，存储单元的漏电流于时间的关系则是线52，漏电流从2×10^-8安培跳升到1×10^-4安培，并且会发生硬击穿。

图6显示软击穿相对于硬击穿较适用于存储单元，具有软击穿的存储单元具有较小漏电流，所以所需能量较具有硬击穿的存储单元小，根据软击穿机制所制成的存储器芯片可以具有较多存储单元。

本发明的存储单元也可形成存储矩阵，图7显示由多列(字线)50₁、50₂...50_m和多行(位线)60₁、60₂...60_n所组成的存储矩阵，每一列共享一读取接脚、一写入接脚、和一电阻，这不但可以减少芯片面积，而且漏电流误差也会减少。假如存储单元C_jk(j在1和m之间，k在1和n之间)被选择要写入数据，写入电压将施加在写入接脚54_j上，而行60_k连接至一低电压，例如：接地，其它多行和多列都浮动。同理，假如存储单元C_jk被选择要读取数据，读取电压将施加在读取接脚52j上，而行60_k连接至一低电压，其它多行和多列都浮动。通过测量在读取接脚52_j和位线60_k之间的漏电流，来得知存储单元C_jk的状态。然而存储器矩阵的存储单元可以用不同方式连接。例如：电阻58₁至58_m(对应写入接脚52₁至52_m和对应读取接脚54₁至54_m)也可耦接在行上，而不耦接在列上。当然列和行是可以互换的。

由于高漏电流的限制，本发明实施例的存储器适合(但不限制)应用于低密度的存储器上，例如：存储检查码和芯片辨识码的存储器。

本发明的实施例具有一些优点。第一，本发明实施例的存储器的半导体工艺和目前半导体工艺兼容。第二，因为软击穿不可恢复，所以存储本发明实施例存储器的数据并不会在一段时间内流失，因此本发明的实施例的存储器适合长时间存储数据。

本发明虽以优选实施例公开如上，然其并非用以限制本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的变更与改型，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (14)

1.一种非易失性存储单元，包括：

金属氧化物半导体架构，上述金属氧化物半导体架构包括源极和漏极，上述源极和上述漏极之间为短路；

电阻，串联耦接上述金属氧化物半导体架构；以及

写入接脚，其第一端耦接上述电阻，上述写入接脚适合耦接写入电压，以诱导软击穿于上述金属氧化物半导体架构中，

其中上述电阻能使电流减少，上述电流是由上述写入电压所产生的，并流经上述金属氧化物半导体架构。

2.如权利要求1所述的非易失性存储单元，其中上述写入接脚是外接接脚，其中上述电阻还包括第二端耦接外接写入接脚。

3.如权利要求1所述的非易失性存储单元，其中上述电阻通过导电性内连线直接耦接上述金属氧化物半导体架构。

4.如权利要求3所述的非易失性存储单元，其中上述导电性内连线选自导线、介层窗和接触点的至少一个。

5.如权利要求1所述的非易失性存储单元，其中上述电阻的电阻值介于5K至10M欧姆之间。

6.如权利要求1所述的非易失性存储单元，还包括参考存储单元，上述参考存储单元和上述非易失性存储单元一样，其中利用上述参考存储单元产生参考漏电流。

7.如权利要求6所述的非易失性存储单元，其中上述参考存储单元和上述非易失性存储单元共享一共享电阻。

8.一种存储单元矩阵，具有多行和多列，包括：

多个第一线，耦接上述存储单元矩阵的多个存储单元的上述列，并且耦接上述第一线的上述存储单元全在同一列上；以及

多个第二线，耦接上述存储单元矩阵的多个存储单元的上述行，并且耦接上述第二线的上述存储单元全在同一行上，

其中各上述存储单元包括金属氧化物半导体装置，上述金属氧化物半导体装置串联耦接电阻，并且其中上述金属氧化物半导体装置适合软击穿。

9.如权利要求8所述的存储单元矩阵，其中上述第一线为字线，上述第二线为位线。

10.如权利要求8所述的存储单元矩阵，其中同一列的上述存储单元共享上述电阻。

11.如权利要求8所述的存储单元矩阵，其中上述电阻具有第一端和第二端，上述第一端耦接写入接脚，上述第二端耦接读取接脚。

12.一种存储装置，包括：

存储单元，包括：

金属氧化物半导体装置，上述金属氧化物半导体装置包括源极和漏极，上述源极和上述漏极之间为短路，并且上述金属氧化物半导体装置具有一常态漏电流状态和至少一写入漏电流状态，上述写入漏电流状态是上述金属氧化物半导体装置的介电层的软击穿所引起的，并且上述写入漏电流大于上述常态漏电流；以及

电阻，串联耦接上述金属氧化物半导体装置，以减少电流，上述电流是由写入电压所产生的，并流经上述金属氧化物半导体装置。

13.如权利要求12所述的存储装置，其中上述金属氧化物半导体装置是P型金属氧化物半导体装置。

14.如权利要求12所述的存储装置，其中上述常态漏电流状态和上述写入漏电流状态为上述存储单元的多种状态。

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