CN109087679A - 存储单元及其构成的存储阵列和otp - Google Patents

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Abstract

本发明公开了一种存储单元，该存储单元由一个NMOS组成；编程模式，该NMOS漏极接0V电压，NMOS栅极连接预设电压；读取模式，该NMOS漏极连接0V电压，NMOS栅极接电路电压。本发明还公开了一种由上述存储单元组成的存储阵列。本发明还公开了一种OTP，包括：供电电路连接行地址译码电路，存储单元阵列分别连接行地址译码电路、列地址译码电路和高速电流型放大电路；供电电路连接编程使能信号端，行地址译码电路连接读信号端，高速电流型放大电路连接该只读存储器输出端。本发明的存储阵列能节省了50％的阵列面积和33.3％的绕线复杂度。本发明的OTP即能减小版图面积又能增大设计余量。

Description

存储单元及其构成的存储阵列和OTP
技术领域
本发明涉及半导体制造领域，特别是涉及一种用于一次性可编程只读存储器的存储单元。本发明还涉及一种由上述存储单元组成的存储阵列。以及，一种OTP(一次性可编程只读存储器)。
背景技术
在现今物联网的快速发展趋势下，万物互联已经初见端倪。从共享单车，到无人驾驶；从智能手表，到智能家居；设备会和数以百亿，甚至千亿计的其他设备互联。海量的数据将会被存储在存储芯片之中。因此，在物联网时代，存储芯片扮演着非常重要的角色。
非挥发性存储芯片NVM(Non-Volatile Memory)保证了设备断电之后还能继续存储数据，并且受恶劣环境的影响很小，因此有着广泛的应用。OTP(One Time Programmable)Memory作为NVM中重要的一种类型，有着存储设备固件，自我修复芯片和加密芯片的应用。
OTP分为Fuse和Anti-fuse两种类型。Fuse为可编程电熔丝，通过在Fuse两端加一定的电压或者电流，使Fuse产生电迁移或者热断裂效应，改变Fuse的阻值，从而实现对于Fuse的编程。而Anti-fuse为反熔丝，一般由各工艺平台的MOS管组成，在其 Gate和Drain/Source端加大电压，形成击穿效应，改变Anti-fuse的阻值，从而实现对于Anti-fuse的编程。Anti-fuse可以做到与各工艺平台完全兼容。本发明中的OTP 代指Anti-fuse。
如图1所示，传统OTP存储单元结构，包含两个MOS管：MOS1和MOS2；其中MOS1 为选择管，MOS2为编程管。
在编程模式下，SG(选择)信号选通MOS1，BL(位线)接0V电压，PG(编程)接大电压，击穿MOS2的Gate和Drain端，改变MOS2中Gate(栅极)和Drain(漏极) 的阻值，从百M Ohm级到K Ohm级，从而实现编程。
在读取模式下，SG信号选通MOS1，BL接0V电压，PG接core电压，测量从PG到BL的电流，来判断此存储单元cell是否被编程，从而实现数据01的存储。
若整个阵列很大，使用传统OTP存储单元结构需要很大的面积，且走线会比较复杂，不利于小型化。
发明内容
本发明要解决的技术问题是提供一种相对现有技术版图面积更小的存储单元，以及所述存储单元构成的存储阵列。
本发明要解决的另一技术问题是提供一种相对现有技术具有更小版图面积，更高可靠性的OTP(一次性可编程只读存储器)。
为解决上述技术问题，本发明提供的存储单元，该存储单元由一个NMOS组成；
编程模式，该NMOS栅极连接预设电压，预设电压大于等于该NMOS击穿电压。
读取模式，该NMOS漏极连接0V电压，NMOS栅极接电路电压。
其中，测量NMOS栅极到漏极电流，通过电流值判断该存储单元是否被编程。
其中，若测得NMOS栅极到漏极电流值小于第一阈值则判断该存储单元未被编程，若测得NMOS栅极到漏极电流值为大于第二阈值判断该存储单元被编程。未编程存储单元表示数据0，已编程存储单元表示数据1。
其中，第一阈值为10纳安-100纳安，第二阈值为0.1毫安-1毫安。
本发明提供一种由上述任意一种所述存储单元组成的存储阵列，该存储阵列是由n ×m个所述存储单元组成n×m的存储阵列，n和m均为自然数。
本发明提供一种OTP，包括：供电电路、行地址译码电路、列地址译码电路、存储单元阵列和高速电流型放大电路；
供电电路连接行地址译码电路，存储单元阵列分别连接行地址译码电路、列地址译码电路和高速电流型放大电路；供电电路连接编程使能信号端，行地址译码电路连接读信号端，高速电流型放大电路连接该只读存储器输出端。
第一～第三PMOS、第一～第二电阻、第一～第二开关和第一NMOS；
第一～第三PMOS源极连接工作电压，第一PMOS漏极通过串联的第一开关和第一电阻接地，第一PMOS栅极连接第一PMOS漏极和第二PMOS栅极；
第二PMOS漏极通过串联的第二开关和第二电阻接地并连接第三PMOS栅极，第三PMOS漏极连接第一NMOS源极，第一NMOS漏极连接地；
第一开关和第二开关分别连接第一信号输入端和第二信号输入端，第一NMOS栅极连接偏置信号端，第一NMOS源极连接该OTP输出端。
其中，第二PMOS的宽长比为第一PMOS宽长比的X倍，X≥1。
第二PMOS的宽长比为第一PMOS宽长比的X倍，X≥1。
若第二电阻阻值大于第一电阻阻值的1/X倍，在电流型放大电路包括输出端输出‘0’；其中，第一电阻是阻值可进行设计的参考电阻，第二电阻是OTP cell等效电阻。
若第二电阻阻值小于第一电阻阻值的1/X倍，在电流型放大电路包括输出端输出‘1’。
如图3、图4所示，所示为本发明中存储单元cell编程前后的等效电路图。
未编程的MOS管栅极和漏极有等效电容存在，命名为Cgd。
已编程的MOS管栅极和漏极端被击穿，形成等效小电阻，命名Rgd。
在编程模式下，BL<M>接0V，PG<N>接预设电压，预设电压大于等于该NMOS击穿电压，用于击穿NMOS栅极到漏极氧化层。
在读取模式下，BL<M>接0V，PG<N>接1.1V，测量BL<M>和PG<N>之间的电流。
对于未编程存储单元cell，Cgd的等效电阻为百M Ohm级别，测得的电流为几十nA。
对于已经编程的cell，Rgd的等效电阻为K Ohm级别，测得的电流为mA级别。
本发明可实现储存单元和存储阵列面积减半的效果，因为相对于传统技术，本发明储存单元的MOS管由2个缩减为1个，将选择管和编程管合二为一。若整个阵列很大，使用传统方法需要很大的面积，且走线会比较复杂。本发明中的OTP cell节省了50％的面积和33.3％的绕线复杂度。
本发明可实现提高设计余量的效果，由于反熔丝端(Anti-fuse)和参考端(Reference)充电电荷相等，可得到公式(1)，(2)。对于放大器(Sense amplifier)，分辨出0,1的速度取决于电路左右两边电流的差值。
Q＝I1×T1＝I2×T2 (1)
传统方法中，参考端(Reference)的电阻设计只能与反熔丝端(Anti-fuse)端编程后的电阻呈1:1的关系。本发明中，参考端(Reference)的电阻设计可与反熔丝端(Anti-fuse)端编程后的电阻呈X：1的关系(X≥1且可调节)，设计余量也增大了X 倍，提高了本发明对抗工艺偏差的能力。
由于采用了上述存储单元组成的存储阵列以及电流型放大电路，本发明的OTP即能减小版图面积又能提高设计余量。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有OTP存储单元结构示意图。
图2是本发明OTP存储单元结构示意图。
图3是本发明OTP存储单元结构编程前等效电路图。
图4是本发明OTP存储单元结构编程后等效电路图。
图5是本发明存储单元组成的存储阵列结构示意图。
图6是本发明OTP整体结构示意图。
图7是本发明高速电流型放大电路一实施例结构示意图。
附图标记说明
SG 选择端
PG 编程端
BL 位线
MOS1 第一NMOS
MOS2 第二NMOS
Cgd 未编程的MOS管栅极和漏极的有等效电容
Rgd 已编程的MOS管栅极和漏极端的等效小电阻
01、0M、0N、M0、MM、MN、N0、NM、NN 是各存储单元编号
Program enable 编程使能信号端
Read enable 读信号端
Level shifter 供电电路
Row decoder 行地址译码电路
Column decoder 列地址译码电路
Array 存储单元阵列
Sense amplifier 高速电流型放大电路
dout 只读存储器输出端
1～3 第一～第三PMOS
4 第一NMOS
5 第一开关
6 第二开关
7 第一电阻
8 第二电阻
7 高速电流型放大电路第一连接端
8 高速电流型放大电路第二连接端
9 偏置信号端
10 输出端
A、B 电气节点
Amplifier 放大器
CurrentMirror 电流镜
具体实施方式
如图2所示，本发明提供的存储单元，该存储单元由一个NMOS组成；
编程模式，该NMOS栅极连接预设电压，预设电压大于等于该NMOS击穿电压。
读取模式，该NMOS漏极连接0V电压，NMOS栅极接电路电压。
若测得NMOS栅极到漏极电流值小于第一阈值10纳安-100纳安则判断该存储单元未被编程，若测得NMOS栅极到漏极电流值为大于第二阈值0.1毫安-1毫安判断该存储单元被编程。未编程存储单元表示数据0，已编程存储单元表示数据1。
如图5所示，本发明提供一种所述存储单元组成的存储阵列，该存储阵列是由n×m个所述存储单元组成n×m的存储阵列，n和m均为自然数。
如图6所示，本发明提供一种OTP，包括：
供电电路Level shifter：提供anti-fuse编程所需大电压即大于等于存储单元NMOS 击穿电压，击穿存储单元cell的栅极Gate和漏极Drain。
行地址译码电路Row decoder：提供行地址译码，来寻找在阵列中需要编程或读取的反熔丝存储单元anti-fuse cell。
列地址译码电路Column decoder：提供列地址译码，来寻找在阵列中需要编程或读取的反熔丝存储单元anti-fuse cell。
存储单元阵列Array：N行NM列单管MOS组成的反熔丝存储阵列anti-fuse，用来存储数据。
电流型放大电路Sense amplifier：电流型放大器，在读取模式下，用来判断经过行列译码器选中的cell是否被编程。
供电电路连接行地址译码电路，存储单元阵列分别连接行地址译码电路、列地址译码电路和高速电流型放大电路；供电电路连接编程使能信号端，行地址译码电路连接读信号端，高速电流型放大电路连接该只读存储器输出端。
如图7所述，本发明高速电流型放大电路一实施例，包括第一～第三PMOS、第一～第二电阻、第一～第二开关和第一NMOS；
第一～第三PMOS源极连接工作电压，第一PMOS漏极通过串联的第一开关和第一电阻接地，第一PMOS栅极连接第一PMOS漏极和第二PMOS栅极；
第二PMOS漏极通过串联的第二开关和第二电阻接地并连接第三PMOS栅极，第三PMOS漏极连接第一NMOS源极，第一NMOS漏极连接地；
第一开关和第二开关分别连接第一信号输入端和第二信号输入端，第一NMOS栅极连接偏置信号端，第一NMOS源极连接该OTP输出端。
其中，第二PMOS的宽长比为第一PMOS宽长比的X倍，X≥1。
本发明高速电流型放大电路工作原理如下：
第一开关5、第二开关6信号为高电平，开关闭合
第一PMOS的漏极接第一电阻7，产生电流I1。
第二PMOS的宽长比为第一PMOS的X(X≥1)倍，镜像之后在第二PMOS上的电流为 X*I1。
若第二阻值8阻值大于第一电阻7阻值的1/X倍，则B点电压经过amplifier放大之后，在输出端10端输出‘0’
若第二电阻8阻值小于第一电阻7阻值的1/X倍，则B点电压经过amplifier放大之后，在输出端10输出‘1’
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种存储单元，其特征在于：该存储单元由一个NMOS组成；
编程模式，该NMOS漏极接0V电压，NMOS栅极连接预设电压；
读取模式，该NMOS漏极连接0V电压，NMOS栅极接电路电压。
2.如权利要求1所述存储单元，其特征在于：所述预设电压大于等于该NMOS击穿电压。
3.如权利要求1所述存储单元，其特征在于：测量NMOS栅极到漏极电流，通过电流值判断该存储单元是否被编程。
4.如权利要求2所述存储单元，其特征在于：若测得NMOS栅极到漏极电流值小于第一阈值则判断该存储单元未被编程，若测得NMOS栅极到漏极电流值为大于第二阈值判断该存储单元已被编程。
5.如权利要求3所述存储单元，其特征在于：第一阈值为10纳安-100纳安，第二阈值为0.1毫安-1毫安。
6.一种有权利要求1-5任意一项所述存储单元组成的存储阵列，其特征在于：由n×m个所述存储单元组成n×m的存储阵列，n和m均为自然数。
7.一种OTP，其特征在于，包括：供电电路、行地址译码电路、列地址译码电路、存储单元阵列和电流型放大电路；
供电电路连接行地址译码电路，存储单元阵列分别连接行地址译码电路、列地址译码电路和电流型放大电路；供电电路连接编程使能信号端，行地址译码电路连接读信号端，电流型放大电路连接该只读存储器输出端。
8.如权利要求7所述OTP，其特征在于：电流型放大电路包括第一～第三PMOS、第一～第二电阻、第一～第二开关和第一NMOS；
第一～第三PMOS源极连接工作电压，第一PMOS漏极通过串联的第一开关和第一电阻接地，第一PMOS栅极连接第一PMOS漏极和第二PMOS栅极；
第二PMOS漏极通过串联的第二开关和第二电阻接地并连接第三PMOS栅极，第三PMOS漏极连接第一NMOS源极，第一NMOS漏极连接地；
第一开关和第二开关分别连接第一信号输入端和第二信号输入端，第一NMOS栅极连接偏置信号端，第一NMOS源极连接该OTP输出端。
9.如权利要求8所述OTP，其特征在于：第二PMOS的宽长比为第一PMOS宽长比的X倍，X≥1。
10.如权利要求9所述OTP，其特征在于：
若第二电阻阻值大于第一电阻阻值的1/X倍，在电流型放大电路包括输出端输出‘0’；
若第二电阻阻值小于第一电阻阻值的1/X倍，在电流型放大电路包括输出端输出‘1’。
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