CN106981313A - 反熔丝型一次编程存储器单元的编程方法 - Google Patents

反熔丝型一次编程存储器单元的编程方法 Download PDF

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Abstract

一次编程存储器单元存储单元的编程方法。首先，提供第一编程电压至反熔丝晶体管的栅极。将第一位线电压传递至反熔丝晶体管，使得第一极性的第一电压应力提供至反熔丝晶体管的栅极氧化层，并在该反熔丝晶体管的栅极与第一漏源端之间形成一弱路径。接着，提供第二编程电压至该反熔丝晶体管的栅极。将第二位线电压传递至第一反熔丝晶体管。而第二极性的第二电压应力提供至反熔丝晶体管的栅极氧化层，且产生的编程电流沿着弱路径并造成第一漏源端上方的栅极氧化层破裂。

Description

反熔丝型一次编程存储器单元的编程方法
技术领域
本发明关于一种非易失性存储器单元(Non-volatile memory cell)的编程方法，且特别关于一种应用于反熔丝型一次编程存储单元(antifuse-type one timeprogrammable memory cell)的编程方法。
背景技术
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。
而根据编程的次数，非易失性存储器可进一步区分为：多次编程的存储器(multi-time programmable memory，简称MTP存储器)、一次编程的存储器(one timeprogrammable memory，简称OTP存储器)或者光罩式只读存储器(Mask ROM存储器)。
基本上，用户可以对MTP存储器进行多次的编程，用以多次修改储存数据。而用户仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其储存数据将无法修改。而MaskROM存储器于出厂之后，所有的储存数据已经记录在其中，用户仅能够读取Mask ROM存储器中的储存数据，而无法进行编程。
再者，OTP存储器根据其特性可区分为熔丝型(fuse type)OTP存储器与反熔丝型(antifuse-type)OTP存储器。熔丝型OTP存储器的存储单元(memory cell)尚未进行编程(program)时，其为低电阻值的储存状态；而进行编程之后的存储单元，其具备高电阻值的储存状态。
反熔丝型OTP存储器的存储单元尚未进行编程(program)时，其具备高电阻值的储存状态；而进行编程之后的存储单元，其具备低电阻值的储存状态。
发明内容
本发明的主要目的在于提出一种反熔丝型一次编程存储单元的编程方法，该反熔丝型一次编程存储单元包括一第一控制晶体管，具有一栅极、一第一漏源端与一第二漏源端；以及，一第一反熔丝晶体管，具有一栅极与一第一漏源端连接至该第一控制晶体管的该第二漏源端，该编程方法包括下列步骤：(a)提供一第一编程电压至该第一反熔丝晶体管的该栅极，并开启该第一控制晶体管，其中，一第一位线电压由该第一控制晶体管的该第一漏源端传递至该第一反熔丝晶体管的该第一漏源端；一第一极性的一第一电压应力提供至该第一反熔丝晶体管的一栅极氧化层；以及，在该第一反熔丝晶体管的该栅极与该第一反熔丝晶体管的该第一漏源端之间形成于一弱路径；以及(b)提供一第二编程电压至该第一反熔丝晶体管的该栅极，并开启该第一控制晶体管，其中，一第二位线电压由该第一控制晶体管的该第一漏源端传递至该第一反熔丝晶体管的该第一漏源端；以及一第二极性的一第二电压应力提供至该第一反熔丝晶体管的该栅极氧化层，产生一编程电流沿着该弱路径，并造成该栅极氧化层破裂。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A与图1B所绘示为反熔丝型一次编程存储单元(以下简称为OTP存储单元)与等效电路图。
图2A至图2D所绘示为OTP存储单元进行编程动作与读取动作时的偏压示意图。
图3A至图3C所绘示为栅极氧化层破裂的位置示意图。
图3D所绘示为将多个OTP存储单元编程为第一储存状态的读取电流统计图。
图4A所绘示为编程OTP存储单元为第一储存状态的第一步骤偏压示意图。
图4B所绘示为编程OTP存储单元为第一储存状态时的第二步骤偏压示意图。
图4C所绘示为本发明利用两个步骤来将多个OTP存储单元编程为第一储存状态的读取电流统计图。
图5所绘示为OTP存储单元所组成的存储单元阵列。
图6A所绘示为编程OTP存储单元阵列为第一储存状态的第一步骤偏压示意图。
图6B所绘示为编程OTP存储单元阵列为第一储存状态时的第二步骤偏压示意图。
图7A至图7C所绘示为另一种OTP存储单元结构及其编程方法。
图8A至图8C所绘示为又一种OTP存储单元结构及其编程方法。
图9所绘示为另一种OTP存储单元结构。
符号说明
10、70、80、90：OTP存储单元
c11～c24：OTP存储单元
具体实施方式
请参照图1A与图1B，其所绘示为反熔丝型一次编程存储单元(以下简称为OTP存储单元)的剖面图以及等效电路图。
如图1A所示，OTP存储单元10制作于P型井区(P-Well)PW中。P型井区PW的表面下方形成第一掺杂区11、第二掺杂区12、第三掺杂区13。第一掺杂区11连接至一位线(bit line)BL。
再者，一第一栅极结构16位于P型井区PW的表面上方，第一掺杂区11与第二掺杂区12之间；一第二栅极结构19位于P型井区PW的表面上方，第二掺杂区12与第三掺杂区13之间。其中，第一栅极结构16包括栅极氧化层14与栅极15，且栅极15连接至一字线(wordline)WL。第二栅极结构19包括栅极氧化层17与栅极18，且栅极18连接至反熔丝控制线(antifuse control line)AF。
再者，第一掺杂区11、第二掺杂区12与第一栅极结构16形成一控制晶体管(control transistor)Tc。第二掺杂区12、第三掺杂区13与第二栅极结构19形成一反熔丝晶体管(antifuse transistor)Taf。
如图1B所示，控制晶体管Tc的第一漏源端(drain/source terminal)连接至位线BL、控制晶体管Tc的栅极端(gate terminal)连接至字线WL；反熔丝晶体管Taf的第一漏源端连接至控制晶体管Tc的第二漏源端；反熔丝晶体管Taf的栅极端连接至反熔丝控制线AF。
请参照图2A至图2D，其所绘示为OTP存储单元进行编程动作与读取动作时的偏压示意图。
如图2A所示，将OTP存储单元10编程为第一储存状态时，提供接地电压(0V)至位线BL，提供控制电压Vdd至字线WL，提供编程电压(program voltage)Vp至反熔丝控制线AF。其中，控制电压Vdd约为0.75V～3.6V，编程电压Vp约为4V～11V。
当字线WL提供控制电压Vdd，位线BL提供接地电压(0V)时，控制晶体管Tc开启。接地电压(0V)经由控制晶体管Tc传递至反熔丝晶体管Taf，并使得反熔丝晶体管Taf的栅极氧化层上承受了Vp的电压应力(voltage stress)。由于编程电压Vp已超过反熔丝晶体管Taf的耐压范围，所以反熔丝晶体管Taf内部产生一编程电流Ip，经由控制晶体管Tc流向位线BL。
另外，编程电流Ip会导致栅极氧化层破裂(rupture)，而破裂的栅极氧化层即形成一低电阻。即，OTP存储单元10中，控制晶体管Tc所连接的反熔丝晶体管Taf为一低电阻，视为第一储存状态。
如图2B所示，将OTP存储单元10编程为第二储存状态时，提供控制电压Vdd至位线BL与至字线WL，提供编程电压Vp至熔丝控制线AF。
当字线WL与位线BL提供控制电压Vdd时，控制晶体管Tc关闭(turn off)。由于控制晶体管Tc被关闭，反熔丝晶体管Taf的栅极氧化层不会破裂，而未破裂的栅极氧化层即形成一高电阻，其电阻值约为数百万欧姆(mega ohm)以上。
另外，由于栅极氧化层不会破裂，OTP存储单元10几乎不会产生编程电流。即，OTP存储单元10中，OTP存储单元10中，控制晶体管Tc所连接的反熔丝晶体管Taf为一高电阻，视为第二储存状态。
在读取动作时，提供接地电压(0V)至位线BL，提供控制电压Vdd至字线WL，提供读取电压Vread至反熔丝控制线AF。并且，根据流经位线BL上的电流大小即可判断OTP存储单元10为第一储存状态或者第二储存状态。其中，读取电压Vread约为0.75V～3.6V。
如图2C所示，由于OTP存储单元10为第一储存状态，当控制晶体管Tc接收到控制电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Taf中产生读取电流Ir经由控制晶体管Tc流向位线BL且读取电流Ir约为数μA以上。
如图2D所示，由于OTP存储单元10为第二储存状态，当控制晶体管Tc接收到控制电压Vdd而开启时，反熔丝晶体管Taf中的读取电流Ir非常小。因此，位线BL上接收的读取电流Ir几乎为零，远低于1μA。
换言之，在读取动作时，根据流经位线BL上的读取电流大小即可判断OTP存储单元10为第一储存状态或者第二储存状态。
然而，由于制程变异(variation)，当反熔丝晶体管Taf的栅极氧化层接收到电压应力(Vp)而破裂后，栅极氧化层破裂的位置可能造成读取电流Ir的大小差异。
请参照图3A至图3C，其所绘示为栅极氧化层各种破裂位置的示意图。
如图3A所示，在编程动作后，栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。此时，反熔丝晶体管Taf的栅极端与第一漏源端之间的电阻值最低。而进行读取动作时，将会产生最大的读取电流Ir。
由于制程的变异，造成反熔丝晶体管Taf的栅极氧化层破裂位置不佳时即如图3B与图3C所示。在图3B中，栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与沟道(channel)之间。在图3C中，栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第二漏源端之间。
当图3B与图3C的情况发生时，会使得反熔丝晶体管Taf的栅极端与第一漏源端之间的电阻值较高。而进行读取动作时，会产生较小的读取电流Ir。再者，如果读取电流Ir过小时，则该OTP存储单元可能被误判为第二储存状态。
请参照图3D，其所绘示为将多个OTP存储单元编程为第一储存状态的读取电流统计图。由图3D可知，将多个OTP存储单元编程为第一储存状态后，会有少数的OTP存储单元的读取电流过小。举例来说，如虚线I包围区域的OTP存储单元，其读取电流小于5μA。而这些OTP存储单元即可能被误判为第二储存状态。
由以上的说明，上述虚线I包围区域的OTP存储单元可能是在进行编程动作时，反熔丝晶体管Taf的栅极氧化层破裂位置不佳所导致。
为了解决上述问题，本发明提出了OTP存储单元的编程方法。在编程动作时，利用两个步骤来将OTP存储单元编程为第一储存状态。在编程存储单元的第一步骤时，先在反熔丝晶体管Taf的栅极端与第一漏源端之间提供第一极性的电压应力(voltage stress)，使得反熔丝晶体管Taf的栅极端与第一漏源端之间先成形成一弱路径(weak path)。换句话说，在上述的第一步骤的偏压后，在反熔丝晶体管Taf的栅极氧化层中会定位出一个氧化物缺陷区域(oxide damage region)并形成弱路径。再者，在上述第一步骤的偏压时，在弱路径上会产生第一方向的弱电流(weak current)。而第一方向的弱电流是由反熔丝晶体管Taf的第一漏源端流向栅极端。
在编程存储单元的第二步骤时，在反熔丝晶体管Taf的栅极氧化层上提供第二极性的电压应力(voltage stress)，导致第二方向的编程电流产生。由于在第一步骤时已预先形成弱路径，所以编程电流会沿着弱路径由反熔丝晶体管Taf的栅极端流向第一漏源端，并造成栅极氧化层的破裂。
因此，编程动作的两个步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。以下详细说明：
请参照图4A，其所绘示为编程OTP存储单元为第一储存状态的第一步骤偏压示意图。假设反熔丝晶体管Taf的正常操作电压为1.5V。在编程OTP存储单元的第一步骤时，提供第一位线电压(first bit line voltage)Vb1至位线BL，提供控制电压Vdd至字线WL，提供第一编程电压Vp1至反熔丝控制线AF。其中，控制电压Vdd为3V，第一位线电压Vb1为2V，第一编程电压Vp1为0V。即，第一位线电压Vb1大于第一编程电压Vp1。
由于控制晶体管Tc开启，控制晶体管Tc的第一漏源端接收第一位线电压Vb1(2V)，经由控制晶体管Tc，传递至反熔丝晶体管Taf的第一漏源端。因此，反熔丝晶体管Taf的栅极端的电压小于第一漏源端上的电压，反熔丝晶体管Taf被关闭(turn off)，无法形成沟道(channel)。并且，反熔丝晶体管Taf的栅极端与第一漏源端之间提供负极性(-2V)的电压应力(voltage stress)。
由于-2V的电压应力稍微超过反熔丝晶体管Taf的正常操作电压(1.5V)，反熔丝晶体管Taf的栅极氧化层尚未破裂。但是，由于带对带热空穴入射效应(band-to-band hothole injection)以及弱边缘穿隧效应(weak edge tunneling effect)，将使得反熔丝晶体管Taf的栅极端与第一漏源端之间的栅极氧化层形成一弱路径(weak path)，而弱路径上通过一弱电流(weak current)iw。再者，弱电流iw具有一第一方向，由反熔丝晶体管Taf的第一漏源端流向栅极端。
请参照图4B，其所绘示为编程OTP存储单元为第一储存状态时的第二步骤偏压示意图。在编程OTP存储单元的第二步骤时，提供第二位线电压Vb2至位线BL，提供控制电压Vdd至字线WL，提供第二编程电压Vp至反熔丝控制线AF。其中，第二位线电压Vb2为0V，第二编程电压Vp为8V；第二编程电压Vp2大于第一位线电压Vb1；且第一位线电压Vb1大于第二位线电压Vb2。
由于控制晶体管Tc开启，控制晶体管Tc的第一漏源端接收第二位线电压Vb2(0V)，经由控制晶体管Tc，传递至反熔丝晶体管Taf的第一漏源端。因此，反熔丝晶体管Taf的栅极端的电压大于第一漏源端上的电压，且反熔丝晶体管Taf的栅极氧化层上跨过(across)正极性(+8V)的电压应力(voltage stress)。
由于+8V的电压应力远超过反熔丝晶体管Taf的耐压，因此产生大的编程电流Ip。且编程电流Ip沿着先前建立的弱路径，造成反熔丝晶体管Taf的栅极氧化层破裂。再者，编程电流Ip具有一第二方向，由反熔丝晶体管Taf的栅极端流向第一漏源端。
由以上的说明可知，本发明OTP存储单元编程动作的两个步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。
请参照图4C，其所绘示为本发明利用两个步骤来将多个OTP存储单元编程为第一储存状态的读取电流统计图。由图4C可知，将多个OTP存储单元编程为第一储存状态后，几乎没有OTP存储单元的读取电流小于5μA。换言之，这些OTP存储单元被误判的机率将大幅降低。
请参照图5，其所绘示为OTP存储单元所组成的存储单元阵列。此存储单元阵列包括2×4个OTP存储单元c11～c24。每一个OTP存储单元均包括一控制晶体管Tc与一反熔丝晶体管Taf。其中，OTP存储单元c11～c14连接至位线BL1；OTP存储单元c21～c24连接至位线BL2。再者，OTP存储单元c11与c21连接至字线WL1与反熔丝控制线AF1；OTP存储单元c12与c22连接至字线WL2与反熔丝控制线AF2；OTP存储单元c13与c23连接至字线WL3与反熔丝控制线AF3；OTP存储单元c14与c24连接至字线WL4与反熔丝控制线AF4。
以下介绍将OTP存储单元c13编程为第一储存状态的编程动作。
在编程OTP存储单元c13时，选定位线(selected bit line)为位线BL1、选定字线(selected word line)为字线WL3与选定反熔丝控制线(selected antifuse controlline)为反熔丝控制线AF3。
请参照图6A，其所绘示为编程OTP存储单元阵列为第一储存状态的第一步骤偏压示意图。在进行编程动作的第一步骤时，提供第一位线电压Vb1(2V)至选定位线BL1、提供控制电压Vdd(3V)至选定位线WL3、提供第一编程电压Vp1(0V)至选定反熔丝控制线AF3。另外，提供第二位线电压Vb2(0V)至未选定位线BL2，提供0V的关闭电压(off voltage)至未选定字线WL1、WL2、WL4，提供第一编程电压Vp1(0V)至未选定反熔丝控制线AF1、AF2、AF4。
因此，OTP存储单元c13中，反熔丝晶体管Taf的栅极端与第一漏源端之间提供第一极性(-2V)的电压应力。并使得反熔丝晶体管Taf的栅极端与第一漏源端之间的栅极氧化层形成一弱路径(weak path)。换句话说，在上述的第一步骤的偏压后，在反熔丝晶体管Taf的栅极氧化层中会定位出一个氧化物缺陷区域(oxide damage region)并形成弱路径。再者，在上述第一步骤的偏压时，在弱路径上会产生第一方向弱电流iw由反熔丝晶体管Taf的第一漏源端流向栅极端。
请参照图6B，其所绘示为编程OTP存储单元阵列为第一储存状态的第二步骤偏压示意图。在进行编程动作的第二步骤时，提供第二位线电压Vb2(0V)至选定位线BL1、提供控制电压Vdd(3V)至选定位线WL3、提供第二编程电压Vp2(8V)至选定反熔丝控制线AF3。另外，提供控制电压Vdd(3V)至未选定位线BL2，提供0V的关闭电压(off voltage)至未选定字线WL1、WL2、WL4，提供第一编程电压Vp1(0V)至未选定反熔丝控制线AF1、AF2、AF4。
因此，OTP存储单元c13中，反熔丝晶体管Taf的栅极氧化层上跨过第二极性(+8V)的电压应力。而反熔丝晶体管Taf产生第二方向的编程电流Ip，沿着先前的弱路径，由反熔丝晶体管Taf栅极端流向第一漏源端，并造成反熔丝晶体管Taf的栅极氧化层破裂。
当上述的两个编程步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。
本发明利用两个步骤将OTP存储单元编程为第一储存状态的编程方法也可以运用至其他结构的OTP存储单元，并达到相同的效果。
请参照图7A至图7C，其所绘示为另一种OTP存储单元结构及其编程方法。OTP存储单元70包括一控制晶体管Tc1、控制晶体管Tc2、反熔丝晶体管Taf。控制晶体管Tc1的第一漏源端(drain/source terminal)连接至位线BL、控制晶体管Tc1的栅极端(gate terminal)连接至字线WL。控制晶体管Tc2的第一漏源端连接至控制晶体管Tc2的第二漏源端、控制晶体管Tc2的栅极端连接至选择线(select line)SE。反熔丝晶体管Taf的第一漏源端连接至控制晶体管Tc2的第二漏源端；反熔丝晶体管Taf的栅极端连接至反熔丝控制线AF。
如图7B所示，将OTP存储单元70编程为第一储存状态的第一步骤时，提供第一位线电压Vb1至位线BL，提供第一控制电压Vdd1至字线WL，提供第二控制电压Vdd2至选择线SE，提供第一编程电压Vp1至反熔丝控制线AF。其中，第一控制电压Vdd1为3V，第二控制电压Vdd2为3V，第一位线电压Vb1为2V，第一编程电压Vp1为0V。另外，第一位线电压Vb1大于第一编程电压Vp1，第二控制电压Vdd2大于等于第一控制电压为Vdd1。
由于控制晶体管Tc1与控制晶体管Tc2开启，控制晶体管Tc1的第一漏源端接收第一位线电压Vb1(2V)，经由控制晶体管Tc1与控制晶体管Tc2，传递至反熔丝晶体管Taf的第一漏源端。因此，反熔丝晶体管Taf的栅极端的电压小于第一漏源端上的电压，反熔丝晶体管Taf被关闭(turn off)，无法形成沟道(channel)。并且，反熔丝晶体管Taf的栅极端与第一漏源端之间提供负极性(-2V)的电压应力(voltage stress)。
再者，由于-2V的电压应力稍微超过反熔丝晶体管Taf的正常操作电压(1.5V)，反熔丝晶体管Taf的栅极氧化层尚未破裂，但可在栅极端与第一漏源端之间的栅极氧化层形成一弱路径。换句话说，在第一步骤的偏压后，在反熔丝晶体管Taf的栅极氧化层中会定位出一个氧化物缺陷区域(oxide damage region)并形成弱路径。再者，在弱路径上会产生第一方向弱电流iw由反熔丝晶体管Taf的第一漏源端流向栅极端。
如图7C所示，将OTP存储单元70编程为第一储存状态的第二步骤时，提供第二位线电压Vb2至位线BL，提供第一控制电压Vdd1至字线WL，提供第二控制电压Vdd2至选择线SE，提供第二编程电压Vp2至反熔丝控制线AF。其中，第二位线电压Vb2为0V，第二编程电压Vp为8V；第二编程电压Vp2大于第一位线电压Vb1；且第一位线电压Vb1大于第二位线电压Vb2。
由于控制晶体管Tc1与控制晶体管Tp2开启，控制晶体管Tc1的第一漏源端接收第二位线电压(0V)，经由控制晶体管Tc1与控制晶体管Tc2，传递至反熔丝晶体管Taf的第一漏源端。因此，反熔丝晶体管Taf的栅极氧化层上跨过正极性(+8V)的电压应力(voltagestress)。
由于+8V的电压应力远超过反熔丝晶体管Taf的耐压，因此产生大的编程电流Ip，沿着先前建立的弱路径，造成反熔丝晶体管Taf的栅极氧化层破裂。再者，编程电流Ip具有一第二方向，由反熔丝晶体管Taf的栅极端流向第一漏源端。
同理，当上述的两个编程步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。
请参照图8A至图8C，其所绘示为另一种OTP存储单元结构及其编程方法。OTP存储单元80包括一控制晶体管Tc、反熔丝晶体管Taf。其中，反熔丝晶体管Taf的第一漏源端与第二漏源端相互连接，形成一金氧半电容器(MOS capacitor)。再者，控制晶体管Tc的第一漏源端连接至位线BL、控制晶体管Tc的栅极端连接至字线WL。反熔丝晶体管Taf的第一漏源端连接至控制晶体管Tc的第二漏源端；反熔丝晶体管Taf的栅极端连接至反熔丝控制线AF。
如图8B所示，将OTP存储单元80编程为第一储存状态的第一步骤时，提供第一位线电压Vb1至位线BL，提供控制电压Vdd至字线WL，提供第一编程电压Vp1至反熔丝控制线AF。其中，控制电压Vdd为3V，第一位线电压Vb1为2V，第一编程电压Vp1为0V。另外，第一位线电压Vb1大于第一编程电压Vp1。
由于控制晶体管Tc开启，控制晶体管Tc的第一漏源端接收第一位线电压Vb1(2V)，经由控制晶体管Tc，传递至反熔丝晶体管Taf的第一漏源端。因此，负极性(-2V)的电压应力(voltage stress)提供至反熔丝晶体管Taf，并在反熔丝晶体管Taf的栅极氧化层上形成一弱路径。换句话说，在第一步骤的偏压后，在反熔丝晶体管Taf的栅极氧化层中会定位出一个氧化物缺陷区域(oxide damage region)并形成弱路径。
由于反熔丝晶体管Taf的第一漏源端与第二漏源端相互连接。所以弱路径可能形成在栅极端与第一漏源端之间或者形成在栅极端与第二漏源端之间。如图8B所示，弱路径形成在栅极端与第一漏源端之间。再者，弱路径上通过一弱电流(weak current)iw，弱电流iw具有一第一方向，由反熔丝晶体管Taf的第一漏源端流向栅极端。
如图8C所示，将OTP存储单元80编程为第一储存状态的第二步骤时，提供第二位线电压Vb2至位线BL，提供控制电压Vdd至字线WL，提供第二编程电压Vp2至反熔丝控制线AF。其中，第二位线电压Vb2为0V，第二编程电压Vp为8V；第二编程电压Vp2大于第一位线电压Vb1；且第一位线电压Vb1大于第二位线电压Vb2。
由于控制晶体管Tc开启，控制晶体管Tc的第一漏源端接收第二位线电压(0V)，经由控制晶体管Tc，传递至反熔丝晶体管Taf的第一漏源端。因此，正极性(+8V)的电压应力(voltage stress)提供至反熔丝晶体管Taf并形成编程电流，沿着先前建立的一弱路径，造成栅极氧化层破裂。再者，编程电流Ip具有一第二方向，由反熔丝晶体管Taf的栅极端流向第一漏源端。
同理，当上述的两个编程步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。
为了提高OTP存储单元的可靠度(reliability)，可在OTP存储单元中设计两个反熔丝晶体管。请参照图9，其所绘示为另一OTP存储单元结构。相较于图8A的存储单元结构，OTP存储单元90中多了一个反熔丝晶体管Taf2，连接于控制晶体管Tc的第二漏源端与第二反熔丝控制线AF2之间。基本上，OTP存储单元90也可以利用图8B与图8C所教示的方式来将OTP存储单元90编程为第一储存状态，详细动作不再赘述。
由以上的说明可知，本发明编程动作的两个步骤完成后，OTP存储单元被编程为第一储存状态，并可确认反熔丝晶体管Taf的栅极氧化层破裂的位置在反熔丝晶体管Taf的栅极端与第一漏源端之间。因此可以降低OTP存储单元被误判的机率。
再者，在上述的说明中，并未详细介绍将OTP存储单元编程为第二储存状态。由于第二储存状态中，反熔丝晶体管Taf的栅极氧化层并未破裂。因此，将OTP存储单元编程为第二储存状态时，可以参考图2B的方式，将控制晶体管Tc关闭，而电压应力无法提供至反熔丝晶体管Taf的栅极氧化层，使得反熔丝晶体管Taf的栅极氧化层不会破裂。
另外，本发明上述实施例的OTP存储单元均由N型晶体管(NMOS transistor)所组成。然而，本发明并不限定于此。在此领域的技术人员也可以利用P型晶体管(PMOStransistor)，并利用本发明所公开的编程方法来实现本发明。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明之精神和范围内，可以做出各种之更动与润饰。因此，本发明的保护范围应当视所附权利要求所界定者为准。

Claims (9)

1.一种反熔丝型一次编程存储单元的编程方法，该反熔丝型一次编程存储单元包括一第一控制晶体管，具有一栅极、一第一漏源端与一第二漏源端；以及，一第一反熔丝晶体管，具有一栅极、与一第一漏源端连接至该第一控制晶体管的该第二漏源端，该编程方法包括下列步骤：
(a)提供一第一编程电压至该第一反熔丝晶体管的该栅极，并开启该第一控制晶体管，其中，一第一位线电压由该第一控制晶体管的该第一漏源端传递至该第一反熔丝晶体管的该第一漏源端；一第一极性的一第一电压应力提供至该第一反熔丝晶体管的一栅极氧化层；以及，在该第一反熔丝晶体管的该栅极与该第一反熔丝晶体管的该第一漏源端之间形成一弱路径；以及
(b)提供一第二编程电压至该第一反熔丝晶体管的该栅极，并开启该第一控制晶体管，其中，一第二位线电压由该第一控制晶体管的该第一漏源端传递至该第一反熔丝晶体管的该第一漏源端；以及一第二极性的一第二电压应力提供至该第一反熔丝晶体管的该栅极氧化层，产生一编程电流沿着该弱路径，并造成该栅极氧化层破裂。
2.如权利要求1所述的编程方法，还包括提供一第一控制电压至该第一控制晶体管的该栅极，以开启该第一控制晶体管。
3.如权利要求1所述的编程方法，其中该第一控制晶体管与该第一反熔丝晶体管为N型晶体管，该第一位线电压大于该第一编程电压，该第二编程电压大于该第一位线电压，且该第一位线电压大于该第二位线电压。
4.如权利要求3所述的编程方法，其中步骤(a)还包括：形成一第一方向的一弱电流，沿着该弱路径，由该第一反熔丝晶体管的该第一漏源端流向该第一反熔丝晶体管的该栅极。
5.如权利要求4所述的编程方法，其中步骤(b)还包括：形成一第二方向的该编程电流，沿着该弱路径，由该第一反熔丝晶体管的该栅极流向该第一反熔丝晶体管的该第一漏源端。
6.如权利要求第1所述的编程方法，其中该第一控制晶体管的该第一漏源端连接至一位线，该第一控制晶体管的该栅极连接至一字线，该第一反熔丝晶体管的该栅极连接至一第一反熔丝控制线。
7.如权利要求1所述的编程方法，其中该反熔丝型一次编程存储单元包括：
一第二控制晶体管，具有一第一漏源端连接至一位线、以及一栅极连接至一字线；
该第一控制晶体管，具有该栅极连接至一选择线、以及该第一漏源端连接至该第二控制晶体管的一第二漏源端；以及
该第一反熔丝晶体管，具有该栅极连接至一反熔丝控制线、以及该第一漏源端连接至该第一控制晶体管的该第二漏源端。
8.如权利要求1所述的编程方法，其中该第一控制晶体管的该第一漏源端连接至一位线，该第一控制晶体管的该栅极连接至一字线，该第一反熔丝晶体管的该栅极连接至一第一反熔丝控制线，该第一反熔丝晶体管的该第一漏源端连接至该第一反熔丝晶体管的一第二漏源端。
9.如权利要求8所述的编程方法，其中该反熔丝型一次编程存储单元还包括：
该第一控制晶体管，具有该栅极连接至一字线、以及该第一漏源端连接至一位线；
该第一反熔丝晶体管；以及
一第二反熔丝晶体管，具有一栅极连接至一第二反熔丝控制线、一第一漏源端连接至该第一控制晶体管的该第二漏源端、以及一第二漏源端连接至第二反熔丝晶体管的该第一漏源端。
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