JP6389287B2 - アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法 - Google Patents

アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法 Download PDF

Info

Publication number
JP6389287B2
JP6389287B2 JP2017006225A JP2017006225A JP6389287B2 JP 6389287 B2 JP6389287 B2 JP 6389287B2 JP 2017006225 A JP2017006225 A JP 2017006225A JP 2017006225 A JP2017006225 A JP 2017006225A JP 6389287 B2 JP6389287 B2 JP 6389287B2
Authority
JP
Japan
Prior art keywords
transistor
antifuse
drain
control
source terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017006225A
Other languages
English (en)
Other versions
JP2017139046A (ja
Inventor
偉哲 翁
偉哲 翁
陳　信銘
信銘 陳
Original Assignee
力旺電子股▲分▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股▲分▼有限公司 filed Critical 力旺電子股▲分▼有限公司
Publication of JP2017139046A publication Critical patent/JP2017139046A/ja
Application granted granted Critical
Publication of JP6389287B2 publication Critical patent/JP6389287B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1052—Security improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/402—Encrypted data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Storage Device Security (AREA)
  • Detection And Correction Of Errors (AREA)
  • Logic Circuits (AREA)

Description

本発明は、不揮発性メモリセルをプログラムするための方法に関し、より詳細には、アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法に関する。
周知であるように、不揮発性メモリは、電力の供給が遮断された後も、継続的にデータを保持することが可能である。一般的に、不揮発性メモリが工場を出た後、ユーザは、データを不揮発性メモリ内に記録するために不揮発性メモリをプログラムすることができる。
不揮発性メモリがプログラムされる回数に従って、不揮発性メモリは、マルチタイムプログラマブルメモリ（ＭＴＰメモリとしても参照される）、ワンタイムプログラマブルメモリ（ＯＴＰメモリとしても参照される）およびマスク読み出し専用メモリ（マスクＲＯＭとしても参照される）に分類することができる。
一般的に、ＭＴＰメモリは、多数回プログラムすることができ、ＭＴＰメモリの記憶されているデータは、多数回修正することができる。逆に、ＯＴＰメモリは、１回しかプログラムすることができない。ＯＴＰメモリがプログラムされた後、記憶されているデータは修正することができない。その上、マスクＲＯＭが工場を出た後、すべての記憶されているデータはその中にすでに記録されている。ユーザはマスクＲＯＭから記録されているデータを読み出すことしかできず、マスクＲＯＭをプログラムすることは不可能である。
その上、その特性に応じて、ＯＴＰメモリは、２つの型、すなわち、ヒューズ型ＯＴＰメモリおよびアンチヒューズ型ＯＴＰメモリに分類することができる。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされる前は、メモリセルは、低抵抗記憶状態を有する。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされた後、メモリセルは、高抵抗記憶状態を有する。
他方、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされる前は高抵抗記憶状態を有し、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされた後は低抵抗記憶状態を有する。たとえば、米国特許第７，１８７，２２８号明細書および米国特許第７，８８５，１１７号明細書は、アンチヒューズ型ＯＴＰメモリをプログラムする方法を開示している。
米国特許第７，１８７，２２８号明細書 米国特許第７，８８５，１１７号明細書
本発明の一実施形態は、アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法を提供する。アンチヒューズ型ワンタイムプログラマブルメモリセルは、第１の制御トランジスタと、第１のアンチヒューズトランジスタとを含む。第１の制御トランジスタは、ゲート端子と、第１のドレイン／ソース端子と、第２のドレイン／ソース端子とを含む。第１のアンチヒューズトランジスタは、ゲート端子と、第１のドレイン／ソース端子とを含む。第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は、第１の制御トランジスタの第２のドレイン／ソース端子と接続されている。方法は、以下のステップを含む。ステップ（ａ）において、第１のプログラム電圧が第１のアンチヒューズトランジスタのゲート端子に与えられ、第１の制御トランジスタがオンにされる。第１のビット線電圧が、第１の制御トランジスタの第１のドレイン／ソース端子から第１のアンチヒューズトランジスタの第１のドレイン／ソース端子へと伝送される。第１の極性を有する第１の電圧ストレスが、第１のアンチヒューズトランジスタのゲート酸化層に与えられる。第１のアンチヒューズトランジスタのゲート端子と、第１のアンチヒューズトランジスタの第１のドレイン／ソース端子との間に微弱経路が形成される。ステップ（ｂ）において、第２のプログラム電圧が第１のアンチヒューズトランジスタのゲート端子に与えられ、第１の制御トランジスタがオンにされる。第２のビット線電圧が、第１の制御トランジスタの第１のドレイン／ソース端子から第１のアンチヒューズトランジスタの第１のドレイン／ソース端子へと伝送される。第２の極性を有する第２の電圧ストレスが、第１のアンチヒューズトランジスタのゲート酸化層に与えられる。プログラム電流が、微弱経路に沿って生成される。その結果として、第１のアンチヒューズトランジスタのゲート酸化層が破断される。
添付の図面とともに取り上げられるときに本発明の実施形態の以下の詳細な説明を読めば、本発明の多数の目的、特徴および利点が容易に諒解されよう。しかしながら、本明細書において利用されている図面は説明を目的としたものであり、限定として考えられるべきではない。
本発明の上記の目的および利点は、当業者には、以下の詳細な説明および添付の図面を検討した後に、より容易に諒解されるようになるであろう。
本発明の一実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの概略断面図である。
本発明の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。 本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。 本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。 本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。
アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。 アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。 アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。
第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフ図である。
プログラムサイクルの第１の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
プログラムサイクルの第２の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
プログラムサイクルが２つの段階に分割されている、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフ図である。
本発明のＯＴＰメモリセルを有するメモリアレイの等価な概略回路図である。
プログラムサイクルの第１の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
プログラムサイクルの第２の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
本発明の別の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
プログラムサイクルの第１の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
プログラムサイクルの第２の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
本発明のさらなる実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
プログラムサイクルの第１の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
プログラムサイクルの第２の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
図８ＡのＯＴＰメモリセルの変形例を示す概略回路図である。
図１Ａは、本発明の一実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの概略断面図である。図１Ｂは、本発明の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。簡潔にするために、アンチヒューズ型ワンタイムプログラマブルメモリセルはまた、ＯＴＰメモリセルとしても参照される。
図１Ａに示すように、ＯＴＰメモリセル１０は、Ｐウェル領域ＰＷ内に構築される。第１のドープ領域１１、第２のドープ領域１２および第３のドープ領域１３が、Ｐウェル領域ＰＷの上面の下に形成される。第１のドープ領域１１は、ビット線ＢＬと接続されている。
第１のゲート構造１６が、Ｐウェル領域ＰＷの上面上に形成され、第１のドープ領域１１と第２のドープ領域１２との間の領域の上に配置される。第２のゲート構造１９が、Ｐウェル領域ＰＷの上面上に形成され、第２のドープ領域１２と第３のドープ領域１３との間の領域の上に配置される。第１のゲート構造１６は、第１のゲート酸化層１４と、第１のゲート１５とを備える。第１のゲート１５は、ワード線ＷＬと接続されている。第２のゲート構造１９は、第２のゲート酸化層１７と、第２のゲート１８とを備える。第２のゲート１８は、アンチヒューズ制御線ＡＦと接続されている。
第１のドープ領域１１、第２のドープ領域１２および第１のゲート構造１６は協働して、制御トランジスタＴｃとして形成される。第２のドープ領域１２、第３のドープ領域１３および第２のゲート構造１９は協働して、アンチヒューズトランジスタＴａｆとして形成される。
図１Ｂを参照されたい。制御トランジスタＴｃの第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃのゲート端子は、ワード線ＷＬと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃの第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
図２Ａ〜図２Ｄは、本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を概略的に示す。
図２Ａを参照されたい。ＯＴＰメモリセルを第１の記憶状態へとプログラムするために、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐがアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄの大きさは０．７５Ｖから３．６Ｖの間の範囲内にあり、プログラム電圧Ｖｐは４Ｖから１１Ｖの間の範囲内にある。
制御電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられるため、制御トランジスタＴｃはオンにされる。その間、接地電圧（たとえば、０Ｖ）は、制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆに伝送される。加えて、プログラム電圧Ｖｐの電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート酸化層に印加される。プログラム電圧ＶｐはアンチヒューズトランジスタＴａｆの耐電圧範囲を超えるため、プログラム電流ＩｐがアンチヒューズトランジスタＴａｆから出力される。プログラム電流Ｉｐは、制御トランジスタＴｃを通じてビット線ＢＬへと流れる。
その上、プログラム電流Ｉｐに起因して、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。破断したゲート酸化層は、低抵抗値を有する抵抗器として考えることができる。言い換えれば、制御トランジスタＴｃと接続されているアンチヒューズトランジスタＴａｆは、低抵抗抵抗器として考えられる。この状況下において、ＯＴＰメモリセル１０は第１の記憶状態にある。
図２Ｂを参照されたい。ＯＴＰメモリセル１０を第２の記憶状態へとプログラムするために、制御電圧Ｖｄｄがビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐがアンチヒューズ制御線ＡＦに与えられる。
制御電圧Ｖｄｄがワード線ＷＬおよびビット線ＢＬに与えられるため、制御トランジスタＴｃはオフにされる。制御トランジスタＴｃがオフにされるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。破断されていないゲート酸化層は、数メガオームの高抵抗値を有する抵抗器として考えることができる。
ゲート酸化層は破断されないため、ＯＴＰメモリセル１０はプログラム電流を生成しない。言い換えれば、制御トランジスタＴｃと接続されているアンチヒューズトランジスタＴａｆは、高抵抗抵抗器として考えられる。この状況下において、ＯＴＰメモリセル１０は第２の記憶状態にある。
読み出しサイクルの間、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒｅａｄがアンチヒューズ制御線ＡＦに与えられる。ビット線ＢＬを通じて流れる読み出し電流の大きさに従って、ＯＴＰメモリセル１０は、第１の記憶状態または第２の記憶状態を有するものとして検証される。一実施形態において、読み出し電圧Ｖｒｅａｄの大きさは、０．７５Ｖから３．６Ｖの間の範囲内にある。
図２Ｃを参照されたい。この状況下において、ＯＴＰメモリセル１０は第１の記憶状態にある。制御電圧Ｖｄｄに応答して制御トランジスタＴｃがオンにされると、アンチヒューズトランジスタＴａｆは、読み出し電圧Ｖｒｅａｄに応答して読み出し電流Ｉｒを生成する。読み出し電流Ｉｒは、制御トランジスタＴｃを通じてビット線ＢＬへと流れ、読み出し電流Ｉｒの大きさは数マイクロアンペア（μＡ）である。
図２Ｄを参照されたい。この状況下において、ＯＴＰメモリセル１０は第２の記憶状態にある。制御電圧Ｖｄｄに応答して制御トランジスタＴｃがオンにされると、アンチヒューズトランジスタＴａｆは、読み出し電圧Ｖｒｅａｄに応答して読み出し電流Ｉｒを生成する。ビット線ＢＬを通じて流れる読み出し電流Ｉｒの大きさはほぼゼロである（または、１μＡよりもはるかに小さい）。
言い換えれば、読み出しサイクルの間、ＯＴＰメモリセル１０は、ビット線ＢＬを通じて流れる読み出し電流の大きさに従って、第１の記憶状態または第２の記憶状態を有するものとして判定される。
しかしながら、プロセス変動に起因して、いくつかの問題が発生する。たとえば、プログラム電圧Ｖｐの電圧ストレスがアンチヒューズトランジスタＴａｆのゲート酸化層に印加されるとき、ゲート酸化層の破断位置はいくらか異なる。その結果として、読み出し電流Ｉｒの大きさは異なる。
図３Ａ〜図３Ｃは、アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置を概略的に示す。
図３Ａを参照されたい。プログラム動作が完了した後、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に位置する。この状況下において、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の抵抗器は、最低の抵抗を有する。その結果として、読み出し電流Ｉｒは、読み出しサイクルの間、最大の電流値を有する。
プロセス変動に起因して、図３Ｂに示すようなゲート酸化層の破断位置、および、図３Ｃに示すようなゲート酸化層の破断位置の可能性がある。図３Ｂに示すものとしては、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆのチャネルとの間に位置する。図３Ｃに示すものとしては、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子との間に位置する。
図３Ｂの状況または図３Ｃの状況が発生する場合、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の抵抗器は、より高い抵抗を有する。その結果として、読み出し電流Ｉｒは、読み出しサイクルの間、より小さい電流値を有する。読み出し電流Ｉｒが小さすぎる場合、ＯＴＰメモリセルは、第２の記憶状態にあると誤って判定される可能性がある。
図３Ｄは、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフである。ＯＴＰメモリセルが第１の記憶状態へとプログラムされた後、少量のＯＴＰメモリセルが依然として、より小さい読み出し電流を有する。たとえば、点線フレームＩによって囲まれているＯＴＰメモリセルの読み出し電流Ｉｒは、５μＡよりも小さい。これらのＯＴＰメモリセルは、第２の記憶状態として誤って判定される可能性がある。
上記で言及したように、点線フレームＩによって囲まれているＯＴＰメモリセルの読み出し電流Ｉｒは、非常に小さい。その理由は、プログラムサイクル中のアンチヒューズトランジスタＴａｆのゲート酸化層の破断位置が最適でないことであり得る。
上記の欠点を解決するために、本発明は、ＯＴＰメモリセルをプログラムするための新規の方法を提供する。プログラムサイクルの間、ＯＴＰメモリセルは、２段階において第１の記憶状態へとプログラムされる。プログラムサイクルの第１の段階において、第１の極性を有する電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。その結果として、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流が、微弱経路内に生成される。第１の方向における微弱電流は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
プログラムサイクルの第２の段階において、第２の極性を有する電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。その結果として、第２の方向におけるプログラム電流が生成される。プログラムサイクルの第１の段階の間に微弱経路が予め確立されているため、第２の方向におけるプログラム電流は、微弱経路に沿って流れ、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に位置することが確認される。
図４Ａはプログラムサイクルの第１の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。たとえば、アンチヒューズトランジスタＴａｆの公称電圧は１．５Ｖである。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄは３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。すなわち、ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも低くなる。その間、アンチヒューズトランジスタＴａｆはオフにされ、したがって、チャネルは形成され得ない。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。
負の極性を有するこの電圧ストレス（−２Ｖ）はアンチヒューズトランジスタＴａｆの公称電圧（たとえば、１．５Ｖ）をわずかに超えるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。しかしながら、バンド間ホットホール注入効果および微弱エッジトンネル効果のために、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。第１の方向における微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
図４Ｂはプログラムサイクルの第２の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも高くなる。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。
正の極性を有する電圧ストレス（＋８Ｖ）はアンチヒューズトランジスタＴａｆの耐電圧を大きく超えるため、より大きいプログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向に流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
図４Ｃは、プログラムサイクルが２つの段階に分割されている、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフである。複数のＯＴＰメモリセルが第１の記憶状態へとプログラムされた後、ほぼすべてのＯＴＰメモリセルに対する読み出し電流Ｉｒは、５μＡよりも小さくない。その結果として、ＯＴＰメモリセルの記憶状態が誤って判定される可能性が大きく低減される。
図５は、本発明のＯＴＰメモリセルを有するメモリアレイの等価な概略回路図である。図５に示すように、メモリアレイは、２×４アレイになっているＯＴＰメモリセルｃ１１〜ｃ２４を備える。各ＯＴＰメモリセルは、制御トランジスタＴｃと、アンチヒューズトランジスタＴａｆとを備える。第１の行内のＯＴＰメモリセルｃ１１〜ｃ１４は、ビット線ＢＬ１と接続されている。第２の行内のＯＴＰメモリセルｃ２１〜ｃ２４は、ビット線ＢＬ２と接続されている。ＯＴＰメモリセルｃ１１およびｃ２１は、ワード線ＷＬ１およびアンチヒューズ制御線ＡＦ１と接続されている。ＯＴＰメモリセルｃ１２およびｃ２２は、ワード線ＷＬ２およびアンチヒューズ制御線ＡＦ２と接続されている。ＯＴＰメモリセルｃ１３およびｃ２３は、ワード線ＷＬ３およびアンチヒューズ制御線ＡＦ３と接続されている。ＯＴＰメモリセルｃ１４およびｃ２４は、ワード線ＷＬ４およびアンチヒューズ制御線ＡＦ４と接続されている。
一例として、ＯＴＰメモリセルｃ１３を取り上げる。ＯＴＰメモリセルｃ１３を第１の記憶状態へとプログラムする方法を、以下のとおり説明する。
ＯＴＰメモリセルｃ１３をプログラムするために、ビット線ＢＬ１が選択されるビット線であり、ワード線ＷＬ３が選択されるワード線であり、アンチヒューズ制御線ＡＦ３が選択されるアンチヒューズ制御線である。
図６Ａは、プログラムサイクルの第１の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階の間、ビット線電圧Ｖｂ１（たとえば、２Ｖ）がビット線ＢＬ１に与えられ、制御電圧Ｖｄｄ（たとえば、３Ｖ）がワード線ＷＬ３に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）がアンチヒューズ制御線ＡＦ３に与えられる。その上、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が選択されていないビット線ＢＬ２に与えられ、オフ電圧（たとえば、０Ｖ）が選択されていないワード線ＷＬ１、ＷＬ２およびＷＬ４に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）が選択されていないアンチヒューズ制御線ＡＦ１、ＡＦ２およびＡＦ４に与えられる。
この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、ＯＴＰメモリセルｃ１３のアンチヒューズトランジスタＴａｆのゲート端子と第１のドレイン／ソース端子との間の領域に与えられる。その上、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流ｉｗが、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
図６Ｂは、プログラムサイクルの第２の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階の間、ビット線電圧Ｖｂ２（たとえば、０Ｖ）がビット線ＢＬ１に与えられ、制御電圧Ｖｄｄ（たとえば、３Ｖ）がワード線ＷＬ３に与えられ、プログラム電圧Ｖｐ２（たとえば、８Ｖ）がアンチヒューズ制御線ＡＦ３に与えられる。その上、制御電圧Ｖｄｄ（たとえば、３Ｖ）が選択されていないビット線ＢＬ２に与えられ、オフ電圧（たとえば、０Ｖ）が選択されていないワード線ＷＬ１、ＷＬ２およびＷＬ４に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）が選択されていないアンチヒューズ制御線ＡＦ１、ＡＦ２およびＡＦ４に与えられる。
この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、ＯＴＰメモリセルｃ１３のアンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。その上、第２の方向において流れるプログラム電流Ｉｐが、アンチヒューズトランジスタＴａｆによって生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
ＯＴＰメモリセルを２段階において第１の記憶状態へとプログラムする方法は、他の型のＯＴＰメモリセルに適用することができる。
図７Ａは、本発明の別の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。図７Ａに示すように、ＯＴＰメモリセル７０は、制御トランジスタＴｃ１と、制御トランジスタＴｃ２と、アンチヒューズトランジスタＴａｆとを備える。制御トランジスタＴｃ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃ１のゲート端子は、ワード線ＷＬと接続されている。制御トランジスタＴｃ２の第１のドレイン／ソース端子は、制御トランジスタＴｃ１の第２のドレイン／ソース端子と接続されている。制御トランジスタＴｃ２のゲート端子は、選択線ＳＥと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃ２の第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
図７Ｂは、プログラムサイクルの第１の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄ１がワード線ＷＬに与えられ、制御電圧Ｖｄｄ２が選択線ＳＥに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄ１は３Ｖであり、制御電圧Ｖｄｄ２は３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。制御電圧Ｖｄｄ２は制御電圧Ｖｄｄ１以上である。
制御トランジスタＴｃ１および制御トランジスタＴｃ２がオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃ１の第１のドレイン／ソース端子から、制御トランジスタＴｃ１および制御トランジスタＴｃ２を通じて、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも低くなる。その間、アンチヒューズトランジスタＴａｆはオフにされ、したがって、チャネルは形成され得ない。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。
負の極性を有するこの電圧ストレス（−２Ｖ）はアンチヒューズトランジスタＴａｆの公称電圧（たとえば、１．５Ｖ）をわずかに超えるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。しかしながら、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
図７Ｃは、プログラムサイクルの第２の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄ１がワード線ＷＬに与えられ、制御電圧Ｖｄｄ２が選択線ＳＥに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
制御トランジスタＴｃ１および制御トランジスタＴｃ２がオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃ１の第１のドレイン／ソース端子から、制御トランジスタＴｃ１および制御トランジスタＴｃ２を通じて、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも高くなる。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。
正の極性を有する電圧ストレス（＋８Ｖ）はアンチヒューズトランジスタＴａｆの耐電圧を大きく超えるため、より大きいプログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向に流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
図８Ａは、本発明のさらなる実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。ＯＴＰメモリセル８０は、制御トランジスタＴｃと、アンチヒューズトランジスタＴａｆとを備える。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子と、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子は、互いに接続されている。その結果として、アンチヒューズトランジスタＴａｆはＭＯＳキャパシタとして形成される。制御トランジスタＴｃの第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃのゲート端子は、ワード線ＷＬと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃの第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
図８Ｂは、プログラムサイクルの第１の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄは３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。すなわち、ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆに与えられる。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、アンチヒューズトランジスタＴａｆのゲート酸化層上に、微弱経路が形成される。
アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子とアンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子とは互いに接続されているため、微弱経路は、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間、または、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子との間に形成される。図８Ｂの実施形態においては、微弱経路は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に形成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
図８Ｃは、プログラムサイクルの第２の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃ１を通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆに与えられる。その上、プログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向において流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
図９は、図８ＡのＯＴＰメモリセルの変形例を示す概略回路図である。図８ＡのＯＴＰメモリセルと比較すると、この実施形態のＯＴＰメモリセル９０は、アンチヒューズトランジスタＴａｆ１と、アンチヒューズトランジスタＴａｆ２とを備える。ＯＴＰメモリセル９０は２つのアンチヒューズトランジスタを備えているため、ＯＴＰメモリセルの信頼性が増強される。第１のアンチヒューズトランジスタＴａｆ１の第１のドレイン／ソース端子と、第１のアンチヒューズトランジスタＴａｆ１の第２のドレイン／ソース端子は、互いに接続されている。第１のアンチヒューズトランジスタＴａｆ１のゲート端子は、アンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＴａｆ２の第１のドレイン／ソース端子と、第２の制御トランジスタＴａｆ２の第２のドレイン／ソース端子は、互いに接続されている。第２のアンチヒューズトランジスタＴａｆ２のゲート端子は、アンチヒューズ制御線ＡＦ２と接続されている。ＯＴＰメモリセル９０を第１の記憶状態へとプログラムする方法は、図８Ｂおよび図８Ｃのものと同様であり、ここでは重複して記載しない。
上記の記載から、ＯＴＰメモリセルは、プログラムサイクルの間、２段階において第１の記憶状態へとプログラムされる。その結果として、ゲート酸化層の破断位置が微弱経路に配置されることが確認される。すなわち、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置される。その結果として、ＯＴＰメモリセルの記憶状態が誤って判定される可能性が大きく低減される。
上記の実施形態において、ＯＴＰメモリセルを第２の記憶状態へとプログラムする方法は記載されていない。第２の記憶状態におけるアンチヒューズトランジスタＴａｆのゲート酸化層は破断されないため、ＯＴＰメモリセルを第２の記憶状態へとプログラムする方法は、図２Ｂのものと同様である。制御トランジスタＴｃがオフにされるため、アンチヒューズトランジスタＴａｆのゲート酸化層に電圧ストレスは与えられ得ない。この状況下において、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。
上記の実施形態において、ＯＴＰメモリセルのトランジスタは、Ｎ型トランジスタ（たとえば、ＮＭＯＳトランジスタ）である。ＯＴＰメモリセルにおいて使用されるトランジスタの型は限定されないことに留意されたい。いくつかの他の実施形態において、ＯＴＰメモリセルのトランジスタは、Ｐ型トランジスタ（たとえば、ＰＭＯＳトランジスタ）である。さらに、ＯＴＰメモリセルをプログラムし、および、読み出すための電圧信号は限定されないことに留意されたい。いくつかの他の実施形態において、他の電圧信号が、ＯＴＰメモリセルをプログラムし、または、読み出すために使用してもよい。
本発明は、現在最も実際的で好ましい実施形態であると考えられるものに関連して説明されているが、本発明は開示されている実施形態に限定される必要はないことは理解されたい。逆に、すべての修正および同様の構造を包含するように最も広い解釈に一致すべき添付の特許請求項の趣旨および範囲内に含まれる様々な修正および同様の構成をカバーすることが意図されている。

Claims (8)

  1. アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法であって、前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、第１の制御トランジスタと、第１のアンチヒューズトランジスタとを備え、前記第１の制御トランジスタは、ゲート端子と、第１のドレイン／ソース端子と、第２のドレイン／ソース端子とを備え、前記第１のアンチヒューズトランジスタは、ゲート端子と、第１のドレイン／ソース端子とを備え、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子は、前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されており、前記方法は、
    （ａ）前記第１のアンチヒューズトランジスタの前記ゲート端子に第１のプログラム電圧を与え、前記第１の制御トランジスタをオンにするステップであって、第１のビット線電圧が前記第１の制御トランジスタの前記第１のドレイン／ソース端子から前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと伝送され、前記第１のビット線電圧は前記第１のプログラム電圧よりも高く、負の極性を有する第１の電圧ストレスが前記第１のアンチヒューズトランジスタのゲート酸化層に亘る領域に与えられ、前記第１のアンチヒューズトランジスタの前記ゲート端子と、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子との間に微弱経路が形成されるステップと、
    （ｂ）前記第１のアンチヒューズトランジスタの前記ゲート端子に第２のプログラム電圧を与え、前記第１の制御トランジスタをオンにするステップであって、第２のビット線電圧が前記第１の制御トランジスタの前記第１のドレイン／ソース端子から前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと伝送され、前記第２のプログラム電圧は前記第２のビット線電圧よりも高く、正の極性を有する第２の電圧ストレスが前記第１のアンチヒューズトランジスタの前記ゲート酸化層に亘る領域に与えられ、前記微弱経路に沿ってプログラム電流が生成され、それによって、前記第１のアンチヒューズトランジスタの前記ゲート酸化層が破断されるステップと
    を含み、
    前記第１の制御トランジスタおよび前記第１のアンチヒューズトランジスタはＮ型トランジスタであり、前記第１のビット線電圧は前記第２のビット線電圧よりも高い、
    方法。
  2. 前記第１の制御トランジスタの前記ゲート端子に第１の制御電圧が与えられ、それによって、前記第１の制御トランジスタがオンにされる、請求項１に記載の方法。
  3. 前記ステップ（ａ）において、第１の方向における微弱電流がさらに生成され、前記微弱電流は前記微弱経路に沿って流れ、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子から、前記第１のアンチヒューズトランジスタの前記ゲート端子へと流れる、請求項１に記載の方法。
  4. 前記ステップ（ｂ）において、前記プログラム電流は前記微弱経路に沿って第２の方向に流れ、前記第１のアンチヒューズトランジスタの前記ゲート端子から、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと流れる、請求項３に記載の方法。
  5. 前記第１の制御トランジスタの前記第１のドレイン／ソース端子はビット線と接続されており、前記第１の制御トランジスタの前記ゲート端子はワード線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されている、請求項１に記載の方法。
  6. 前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、
    第２の制御トランジスタであって、前記第２の制御トランジスタでの第１のドレイン／ソース端子はビット線と接続されており、前記第２の制御トランジスタのゲート端子はワード線と接続されている、第２の制御トランジスタと、
    前記第１の制御トランジスタであって、前記第１の制御トランジスタの前記ゲート端子は選択線と接続されており、前記第１の制御トランジスタの前記第１のドレイン／ソース端子は前記第２の制御トランジスタの第２のドレイン／ソース端子と接続されている、前記第１の制御トランジスタと、
    前記第１のアンチヒューズトランジスタであって、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子は前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されている、前記第１のアンチヒューズトランジスタと
    を備える、請求項１に記載の方法。
  7. 前記第１の制御トランジスタの前記第１のドレイン／ソース端子はビット線と接続されており、前記第１の制御トランジスタの前記ゲート端子はワード線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子と、前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子とは互いに接続されている、請求項１に記載の方法。
  8. 前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、
    前記第１の制御トランジスタと、
    前記第１のアンチヒューズトランジスタと、
    第２のアンチヒューズトランジスタであって、前記第２のアンチヒューズトランジスタのゲート端子は第２のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は、前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタの前記第１のドレイン／ソース端子と、前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子とは互いに接続されている、第２のアンチヒューズトランジスタと
    を備える、請求項７に記載の方法。

JP2017006225A 2016-01-19 2017-01-17 アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法 Active JP6389287B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662280137P 2016-01-19 2016-01-19
US62/280,137 2016-01-19

Publications (2)

Publication Number Publication Date
JP2017139046A JP2017139046A (ja) 2017-08-10
JP6389287B2 true JP6389287B2 (ja) 2018-09-12

Family

ID=57123841

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2016171229A Active JP6302020B2 (ja) 2016-01-19 2016-09-01 物理複製困難関数技術のためのワンタイムプログラミングメモリセルおよびメモリアレイならびに関連するランダムコード生成方法
JP2017006225A Active JP6389287B2 (ja) 2016-01-19 2017-01-17 アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法
JP2018016253A Active JP6479226B2 (ja) 2016-01-19 2018-02-01 物理複製困難関数技術のためのワンタイムプログラミングメモリセルおよびメモリアレイならびに関連するランダムコード生成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016171229A Active JP6302020B2 (ja) 2016-01-19 2016-09-01 物理複製困難関数技術のためのワンタイムプログラミングメモリセルおよびメモリアレイならびに関連するランダムコード生成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2018016253A Active JP6479226B2 (ja) 2016-01-19 2018-02-01 物理複製困難関数技術のためのワンタイムプログラミングメモリセルおよびメモリアレイならびに関連するランダムコード生成方法

Country Status (5)

Country Link
US (6) US9613714B1 (ja)
EP (4) EP3614387B1 (ja)
JP (3) JP6302020B2 (ja)
CN (7) CN106981300B (ja)
TW (7) TWI610309B (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127993B2 (en) * 2015-07-29 2018-11-13 National Chiao Tung University Dielectric fuse memory circuit and operation method thereof
US10181357B2 (en) * 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
TWI689933B (zh) * 2016-01-08 2020-04-01 美商希諾皮斯股份有限公司 使用反熔絲記憶體陣列產生物理不可複製函數值的系統與方法
US10020268B2 (en) 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10469083B2 (en) 2016-07-10 2019-11-05 Imec Vzw Breakdown-based physical unclonable function
US10122538B2 (en) * 2016-10-12 2018-11-06 Ememory Technology Inc. Antifuse physically unclonable function unit and associated control method
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
JP6349008B1 (ja) * 2017-04-13 2018-06-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 乱数発生装置及びその制御方法
US11615859B2 (en) * 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10776521B2 (en) 2017-04-21 2020-09-15 Apple Inc. Security techniques based on memory timing characteristics
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
EP3407336B1 (en) * 2017-05-22 2022-08-17 Macronix International Co., Ltd. Unchangeable phyisical unclonable function in non-volatile memory
US10276253B2 (en) * 2017-08-04 2019-04-30 Micron Technology, Inc. Apparatuses and methods including anti-fuses and for reading and programming of same
US10623192B2 (en) 2017-08-25 2020-04-14 Synopsys, Inc. Gate oxide breakdown in OTP memory cells for physical unclonable function (PUF) security
EP3454318B1 (en) * 2017-09-12 2022-05-11 eMemory Technology Inc. Security system with entropy bits generated by a puf
US10915464B2 (en) 2017-09-12 2021-02-09 Ememory Technology Inc. Security system using random number bit string
CN109658963B (zh) * 2017-10-11 2020-11-17 华邦电子股份有限公司 电阻式存储器存储装置的操作方法
TWI652683B (zh) 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
CN107945824A (zh) * 2017-11-21 2018-04-20 上海华虹宏力半导体制造有限公司 用于sonos存储器的复位电路及复位方法
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
US11050575B2 (en) 2018-01-10 2021-06-29 Ememory Technology Inc. Entanglement and recall system using physically unclonable function technology
TWI696111B (zh) * 2018-01-10 2020-06-11 力旺電子股份有限公司 隨機碼產生器
CN110018810B (zh) 2018-01-10 2021-05-18 力旺电子股份有限公司 随机码产生器
US11055065B2 (en) 2018-04-18 2021-07-06 Ememory Technology Inc. PUF-based true random number generation system
US10714199B1 (en) * 2018-05-09 2020-07-14 Synopsys, Inc. PUF latch for OTP memory arrays and method of operation
CN110489351B (zh) * 2018-05-14 2021-03-09 英韧科技(上海)有限公司 芯片指纹管理装置及安全芯片
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
US10923483B2 (en) 2018-05-31 2021-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse
US10839872B2 (en) * 2018-07-03 2020-11-17 Ememory Technology Inc. Random bit cell using an initial state of a latch to generate a random bit
CN109087679A (zh) * 2018-07-27 2018-12-25 上海华力集成电路制造有限公司 存储单元及其构成的存储阵列和otp
US11170115B2 (en) * 2018-07-30 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for secure external access of the PUF information to an authorized entity
CN109062830B (zh) * 2018-08-02 2021-10-22 中国科学院微电子研究所 一种非易失性存储器的控制系统
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
CN111201533B (zh) * 2018-08-10 2023-06-23 深圳市为通博科技有限责任公司 物理不可克隆函数puf装置
US11380693B2 (en) * 2018-08-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including anti-fuse cell structure
US11176969B2 (en) 2018-08-20 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit including a first program device
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10748591B2 (en) 2019-01-13 2020-08-18 Ememory Technology Inc. Random code generator
US11514174B2 (en) 2019-01-23 2022-11-29 Micron Technology, Inc. Memory devices with cryptographic components
US11294640B2 (en) 2019-03-13 2022-04-05 Ememory Technology Inc. Random number generator
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
CN110164499B (zh) * 2019-05-24 2023-02-28 中国科学院微电子研究所 一种非易失性存储器的控制系统
US11152380B2 (en) * 2019-08-06 2021-10-19 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
CN115085759A (zh) 2019-10-17 2022-09-20 立积电子股份有限公司 射频装置
US10984878B1 (en) * 2020-02-11 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd One-time programmable memory bit cell
US11663455B2 (en) * 2020-02-12 2023-05-30 Ememory Technology Inc. Resistive random-access memory cell and associated cell array structure
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11468945B2 (en) * 2020-10-15 2022-10-11 Arm Limited 3D storage architecture with tier-specific controls
US20220199622A1 (en) * 2020-12-18 2022-06-23 Ememory Technology Inc. Resistive memory cell and associated cell array structure
US11329836B1 (en) * 2021-03-12 2022-05-10 Globalfoundries U.S. Inc. Twin cell memory-based physically unclonable function
US11594541B2 (en) * 2021-03-26 2023-02-28 Nanya Technology Corporation One-time programmable memory array and manufacturing method thereof
CN113129985B (zh) * 2021-03-29 2024-05-03 深圳市国微电子有限公司 一种物理不可克隆单元及读取电路
CN115241181A (zh) 2021-04-23 2022-10-25 联华电子股份有限公司 单次可编程存储器元件
US20230047939A1 (en) 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell
FR3133699A1 (fr) * 2022-03-21 2023-09-22 Stmicroelectronics (Rousset) Sas Mémoire morte programmable
TW202410050A (zh) * 2022-08-24 2024-03-01 振生半導體股份有限公司 多狀態的一次性可程式化記憶體電路
TWI828568B (zh) * 2023-03-27 2024-01-01 華邦電子股份有限公司 物理不可複製函數代碼產生裝置及物理不可複製函數代碼的產生方法

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666115B2 (ja) * 1983-09-26 1994-08-24 株式会社東芝 半導体記憶装置
JPS62180607A (ja) 1986-02-04 1987-08-07 Fujitsu Ltd 半導体集積回路
US4787066A (en) * 1987-08-03 1988-11-22 Sgs-Thomson Microelectronics, Inc. Non-volatile shadow storage cell with improved level shifting circuit and reduced tunnel device count for improved reliability
US4825410A (en) 1987-10-26 1989-04-25 International Business Machines Corporation Sense amplifier control circuit
GB8923037D0 (en) 1989-10-12 1989-11-29 Inmos Ltd Timing control for a memory
US5243226A (en) * 1991-07-31 1993-09-07 Quicklogic Corporation Programming of antifuses
US5316971A (en) 1992-09-18 1994-05-31 Actel Corporation Methods for programming antifuses having at least one metal electrode
JPH0845269A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd 半導体記憶装置
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US6023431A (en) * 1996-10-03 2000-02-08 Micron Technology, Inc. Low current redundancy anti-fuse method and apparatus
JP2001351398A (ja) * 2000-06-12 2001-12-21 Nec Corp 記憶装置
EP1186924A3 (en) * 2000-09-05 2003-08-13 Matsushita Electric Industrial Co., Ltd. Optical signal reading apparatus using light leaked out of light transmission path
US6584526B1 (en) * 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
KR100375219B1 (ko) 2000-11-09 2003-03-07 삼성전자주식회사 반도체 메모리 장치의 데이터 라인 프리챠지 회로
US7187228B1 (en) 2001-06-22 2007-03-06 Quicklogic Corporation Method of programming an antifuse
JP3763775B2 (ja) * 2001-11-28 2006-04-05 富士通株式会社 電源立ち上がり時の動作を安定化したレベルコンバータ回路
FR2836751A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique non destructrice
JP2003257180A (ja) * 2002-03-04 2003-09-12 Nec Electronics Corp ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法
JP2004310904A (ja) * 2003-04-07 2004-11-04 Renesas Technology Corp 不揮発性半導体記憶装置
JP2005276348A (ja) * 2004-03-25 2005-10-06 Fujitsu Ltd 半導体記憶装置、及びプリチャージ制御方法
TWI267863B (en) * 2004-04-12 2006-12-01 Samsung Electronics Co Ltd High voltage generating circuit preserving charge pumping efficiency
US20050289435A1 (en) * 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
US7205820B1 (en) * 2004-07-08 2007-04-17 Pmc-Sierra, Inc. Systems and methods for translation of signal levels across voltage domains
JP4383987B2 (ja) * 2004-08-18 2009-12-16 株式会社東芝 Ｍｏｓ型電気ヒューズとそのプログラム方法
JP4709525B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
US7190626B2 (en) * 2005-05-13 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory system with bit-line discharging mechanism
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US7359265B2 (en) 2006-01-04 2008-04-15 Etron Technology, Inc. Data flow scheme for low power DRAM
EP1990723B1 (en) * 2006-02-27 2011-07-13 Fujitsu Limited Information processing apparatus control method and information processing apparatus
WO2007104335A1 (en) * 2006-03-16 2007-09-20 Freescale Semiconductor, Inc. A wordline driver for a non-volatile memory device, a non-volatile memory device and method
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법
TWI344152B (en) * 2006-09-21 2011-06-21 Mediatek Inc Memory circuits and malfunction protection methods thereof
US7508694B2 (en) * 2006-09-27 2009-03-24 Novelics, Llc One-time-programmable memory
KR100825788B1 (ko) * 2006-10-31 2008-04-28 삼성전자주식회사 메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및플래쉬 메모리 셀 센싱 방법
US20080316660A1 (en) 2007-06-20 2008-12-25 Ememory Technology Inc. Electrostatic discharge avoiding circuit
US8063662B2 (en) * 2007-07-06 2011-11-22 Analog Devices, Inc. Methods and apparatus for predictable level shifter power-up state
US7551497B2 (en) * 2007-09-20 2009-06-23 Mediatek Inc. Memory circuits preventing false programming
US7804327B2 (en) * 2007-10-12 2010-09-28 Mediatek Inc. Level shifters
JP5112846B2 (ja) * 2007-12-27 2013-01-09 セイコーインスツル株式会社 電源切替回路
US8255758B2 (en) * 2008-01-21 2012-08-28 Apple Inc. Decoding of error correction code using partial bit inversion
US8031506B2 (en) 2008-03-21 2011-10-04 Broadcom Corporation One-time programmable memory cell
TWI430275B (zh) 2008-04-16 2014-03-11 Magnachip Semiconductor Ltd 用於程式化非揮發性記憶體裝置之方法
US8127204B2 (en) * 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US7782116B2 (en) * 2008-09-05 2010-08-24 Fairchild Semiconductor Corporation Power supply insensitive voltage level translator
US8910009B1 (en) * 2008-09-08 2014-12-09 Marvell International Ltd. Method and apparatus for enhancing error detection in data transmission
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
US8125842B2 (en) 2009-03-31 2012-02-28 Agere Systems Inc. Tracking circuit for reducing faults in a memory
CN101923896A (zh) * 2009-06-12 2010-12-22 威刚科技（苏州）有限公司 电子存储装置及其纠错方法
US9013910B2 (en) * 2009-07-30 2015-04-21 Ememory Technology Inc. Antifuse OTP memory cell with performance improvement prevention and operating method of memory
JP4937316B2 (ja) * 2009-08-21 2012-05-23 株式会社東芝 不揮発性半導体記憶装置
US20110246857A1 (en) 2010-04-02 2011-10-06 Samsung Electronics Co., Ltd. Memory system and method
US8279693B2 (en) * 2010-04-09 2012-10-02 Qualcomm Incorporated Programmable tracking circuit for tracking semiconductor memory read current
JP5343916B2 (ja) * 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US8217705B2 (en) * 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
KR101115623B1 (ko) * 2010-07-09 2012-02-15 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이의 동작 방법
JP5466594B2 (ja) * 2010-07-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体記憶装置及びアンチヒューズのプログラム方法
US9224496B2 (en) * 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
CN102375698B (zh) * 2010-08-23 2014-06-25 群联电子股份有限公司 数据串分派与传送方法、存储器控制器与存储器储存装置
US8339831B2 (en) * 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
US8300450B2 (en) 2010-11-03 2012-10-30 International Business Machines Corporation Implementing physically unclonable function (PUF) utilizing EDRAM memory cell capacitance variation
JP2012109329A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその制御方法
EP2671155B1 (en) * 2011-01-31 2017-10-11 Everspin Technologies, Inc. Method of reading and writing to a spin torque magnetic random access memory with error correcting code
EP2671229B1 (en) * 2011-01-31 2019-10-09 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory
JP5204868B2 (ja) * 2011-04-12 2013-06-05 シャープ株式会社 半導体記憶装置
JP5269151B2 (ja) * 2011-06-09 2013-08-21 シャープ株式会社 半導体記憶装置
US8724363B2 (en) 2011-07-04 2014-05-13 Ememory Technology Inc. Anti-fuse memory ultilizing a coupling channel and operating method thereof
KR20130011058A (ko) * 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
US8508971B2 (en) * 2011-11-08 2013-08-13 Wafertech, Llc Semiconductor device with one-time programmable memory cell including anti-fuse with metal/polycide gate
KR20130092174A (ko) * 2012-02-10 2013-08-20 에스케이하이닉스 주식회사 불휘발성 반도체 메모리 장치 및 이 장치의 데이터 센싱 방법
US8698922B2 (en) * 2012-02-14 2014-04-15 Omni Vision Technologies, Inc. Black level correction for imaging pixels
JP5395203B2 (ja) * 2012-03-23 2014-01-22 力晶科技股▲ふん▼有限公司 レベルシフト回路及びそれを用いた半導体デバイス
FR2990291A1 (fr) * 2012-05-03 2013-11-08 St Microelectronics Sa Procede de controle du claquage d'un antifusible
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9142275B2 (en) * 2012-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline tracking for boosted-wordline timing scheme
US8830766B2 (en) 2013-01-23 2014-09-09 Lsi Corporation Margin free PVT tolerant fast self-timed sense amplifier reset circuit
US20140293673A1 (en) 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US20150007337A1 (en) * 2013-07-01 2015-01-01 Christian Krutzik Solid State Drive Physical Uncloneable Function Erase Verification Device and Method
JP6106043B2 (ja) * 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR20150019442A (ko) * 2013-08-14 2015-02-25 삼성전자주식회사 퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법
KR101489758B1 (ko) 2013-08-26 2015-02-04 한국전자통신연구원 플래시 메모리의 동작 제어 방법 및 장치
TWI550621B (zh) * 2013-09-21 2016-09-21 上峰科技股份有限公司 單次可編程記憶體、電子系統、操作單次可編程記憶體方法及編程單次可編程記憶體方法
EP2871760B1 (en) * 2013-11-08 2018-03-21 DET International Holding Limited Resistorless precharging
US9685958B2 (en) * 2013-11-14 2017-06-20 Case Western Reserve University Defense against counterfeiting using antifuses
US20150143130A1 (en) * 2013-11-18 2015-05-21 Vixs Systems Inc. Integrated circuit provisioning using physical unclonable function
CN103730164B (zh) * 2013-12-27 2017-01-04 深圳市国微电子有限公司 一种可编程存储单元
JP6380827B2 (ja) * 2014-01-27 2018-08-29 富士電機株式会社 遅延回路
US9501352B2 (en) * 2014-03-05 2016-11-22 Kabushiki Kaisha Toshiba Memory device
US9823860B2 (en) * 2014-03-14 2017-11-21 Nxp B.V. One-time programming in reprogrammable memory
US9349472B2 (en) * 2014-03-25 2016-05-24 Integrated Silicon Solution, Inc. Flash memory device with sense-amplifier-bypassed trim data read
US9768957B2 (en) 2014-04-23 2017-09-19 Cryptography Research, Inc. Generation and management of multiple base keys based on a device generated key
JP6200370B2 (ja) * 2014-04-23 2017-09-20 ルネサスエレクトロニクス株式会社 データバス駆動回路、それを備えた半導体装置及び半導体記憶装置
US9778903B2 (en) * 2014-05-12 2017-10-03 Micron Technology, Inc. Apparatuses and methods for timing domain crossing
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR20160071054A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9627088B2 (en) * 2015-02-25 2017-04-18 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof

Also Published As

Publication number Publication date
TWI637397B (zh) 2018-10-01
US10062446B2 (en) 2018-08-28
EP3196888A1 (en) 2017-07-26
TW201830389A (zh) 2018-08-16
US9830991B2 (en) 2017-11-28
TWI614766B (zh) 2018-02-11
EP3614387A1 (en) 2020-02-26
TW201801091A (zh) 2018-01-01
CN107045463A (zh) 2017-08-15
TWI610309B (zh) 2018-01-01
TW201727634A (zh) 2017-08-01
CN106981300B (zh) 2021-01-12
TWI610312B (zh) 2018-01-01
EP3196887B1 (en) 2019-12-04
EP3196888B1 (en) 2019-12-25
CN107045886A (zh) 2017-08-15
EP3614387B1 (en) 2020-09-30
TWI627833B (zh) 2018-06-21
CN107045463B (zh) 2020-07-17
CN108320773A (zh) 2018-07-24
US20170206980A1 (en) 2017-07-20
US10176883B2 (en) 2019-01-08
TWI640990B (zh) 2018-11-11
US9799410B2 (en) 2017-10-24
US20170206134A1 (en) 2017-07-20
CN108288477A (zh) 2018-07-17
US9613714B1 (en) 2017-04-04
CN106981313A (zh) 2017-07-25
JP2017139046A (ja) 2017-08-10
CN107039057A (zh) 2017-08-11
JP2018110002A (ja) 2018-07-12
TW201728082A (zh) 2017-08-01
US9792968B2 (en) 2017-10-17
EP3196887A1 (en) 2017-07-26
CN108320773B (zh) 2020-12-18
TW201727657A (zh) 2017-08-01
JP6302020B2 (ja) 2018-03-28
JP6479226B2 (ja) 2019-03-06
CN107045886B (zh) 2020-05-19
US20170206965A1 (en) 2017-07-20
TW201727662A (zh) 2017-08-01
TW201826277A (zh) 2018-07-16
EP3196889A1 (en) 2017-07-26
CN106981300A (zh) 2017-07-25
TWI613663B (zh) 2018-02-01
CN106981313B (zh) 2020-06-02
JP2017130184A (ja) 2017-07-27
US20170206946A1 (en) 2017-07-20
CN107039057B (zh) 2019-04-05
US20170207773A1 (en) 2017-07-20
CN108288477B (zh) 2020-11-27

Similar Documents

Publication Publication Date Title
JP6389287B2 (ja) アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法
JP6126710B2 (ja) アンチヒューズ型ワンタイムプログラミングメモリセル及びそのアレイ構造
JP6181037B2 (ja) ワンタイム・プログラミング・メモリ・セル、アレイ構造およびその動作方法
TWI578325B (zh) 反熔絲型一次編程的記憶胞及其相關的陣列結構
US9324381B2 (en) Antifuse OTP memory cell with performance improvement, and manufacturing method and operating method of memory
US6421293B1 (en) One-time programmable memory cell in CMOS technology
JP6251769B2 (ja) アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造
US20060291267A1 (en) Antifuse circuit with current regulator for controlling programming current
EP2439746B1 (en) Single polysilicon non-volatile memory
TWI651647B (zh) 亂數產生裝置及其控制方法
CN113257850A (zh) 电阻式存储器胞及其相关的阵列结构
US6775197B2 (en) Non-volatile memory element integratable with standard CMOS circuitry and related programming methods and embedded memories
JP2015172989A (ja) 半導体不揮発性メモリ装置
KR20200057658A (ko) 안티 퓨즈 메모리 셀
US6816427B2 (en) Method of utilizing a plurality of voltage pulses to program non-volatile memory elements and related embedded memories
TWI807693B (zh) 反熔絲型一次編程記憶胞及其相關的記憶胞陣列結構
CN112802523A (zh) 只读式存储单元及其相关的存储单元阵列

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180816

R150 Certificate of patent or registration of utility model

Ref document number: 6389287

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250