TWI610309B - 用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法 - Google Patents

用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法 Download PDF

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TWI610309B
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陳信銘
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Abstract

一種一次編程的記憶胞，包括：一選擇電路、一第一反熔絲儲存電路與一第二反熔絲儲存電路。選擇電路連接至一位元線與一字元線。第一反熔絲儲存電路連接於一第一反熔絲控制線與該選擇電路之間。第二反熔絲儲存電路，連接於一第二反熔絲控制線與該選擇電路之間。

Description

用於物理不可複製技術的一次編程記憶胞與記憶體陣列以 及相關隨機碼產生方法
本發明是有關於一種記憶胞及記憶體陣列，且特別是有關於一種用於物理不可複製技術(physically unclonable function，簡稱PUF技術)的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
本發明之主要目的在於提出一種用於物理不可複製技術的一次編程記憶胞與記憶體陣列以及相關隨機碼產生方法。利用半導體的製造變異所設計出的一次編程(OTP)記憶胞與記憶胞陣列，於編程動作進行後，即具有獨特的隨機碼。
本發明係有關於一種一次編程記憶胞，包括：一選擇電路，連接至一位元線與一字元線；一第一反熔絲儲存電路，連接至一第一反熔絲控制線與該選擇電路；以及一第二反熔絲儲存電路，連接至一第二反熔絲控制線與該選擇電路；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀 取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
本發明係有關於一種一次編程記憶胞，包括：一選擇電路，連接至一位元線、一反相位元線與一字元線；一隔離電路，連接至一隔離控制線；一第一反熔絲儲存電路，連接至一第一反熔絲控制線、該隔離電路與該選擇電路；以及一第二反熔絲儲存電路，連接於一第二反熔絲控制線、該隔離電路與該選擇電路；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線與該反相位元線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離電路連接該第一反熔絲儲存電路與該第二反熔絲儲存電路，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線以及該反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制 線，使得該第一反熔絲儲存電路產生一第一讀取電流至位元線，該第二反熔絲儲存電路產生一第二讀取電流至該反相位元線，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
本發明係有關於一種一次編程記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極連接於一第一反熔絲控制線，其中該第一反熔絲電晶體的該閘極具有一閘極氧化層，且該第一反熔絲電晶體的該閘極氧化層中一第一區域的厚度小於一第二區域的厚度；以及一第二反熔絲電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，一閘極連接於一第二反熔絲控制端，一第二汲源端連接至該位元線，其中該第二反熔絲電晶體的該閘極具有一閘極氧化層，且該第二反熔絲電晶體的該閘極氧化層中一第三區域的厚度小於一第四區域的厚度；其中，於一編程動作時，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
本發明係有關於一種一次編程記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極連接於一第一反熔絲控制線，其中該第一反熔絲電晶體的該閘極具有一閘極氧化層，且該第一反熔絲電晶體的該閘極氧化層中一第一區域的厚度小於一第二區域的厚度；一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，一閘極連接於一隔離控制線；以及一第二反熔絲電晶體，具有一第一汲源端連接至該隔離電晶體的一第二汲源端，一閘極連接於一第二反熔絲控制端，一第二汲源端連接至一反相位元線，其中該第二反熔絲電晶體的該閘極具有一閘極氧化層，且該第二反熔絲電晶體的該閘極氧化層中一第三區域的厚度小於一第四區域的厚度；其中，於一編程動作時，提供一接地電壓至該位元線與該反相位元線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離電晶體連接該第一反熔絲電晶體與該第二反熔絲電晶體，使得該第一反熔絲電晶體與該第二反熔絲電晶體承受該編程電壓，並使得該第一反熔絲電晶體與該第二反熔絲電晶體其中之一改變其儲存狀態；其中，於一讀取動作時，提供該接地電壓至該位元線以及該反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制線，使得該第一反熔絲電晶體產生一第一讀取電流至位元線，該第二反熔絲電晶體產生一第二讀取電流至該反相位元線，並據以決定一物理不可複製技術中 一隨機碼內的一個位元。
本發明係有關於一種記憶體陣列結構，連接至一第一位元線、一第一字元線、一第一反熔絲控制線與一第二反熔絲控制線，該記憶體陣列結構包括一第一一次編程記憶胞與一第二一次編程記憶胞：該第一一次編程記憶胞，包括：一第一選擇電路，連接至該第一位元線與該第一字元線；一第一反熔絲儲存電路，連接至該第一反熔絲控制線與該第一選擇電路；以及一第二反熔絲儲存電路，連接至該第二反熔絲控制線與該第一選擇電路；該第二一次編程記憶胞，包括：一第二選擇電路，連接至該第一位元線與一第二字元線；一第三反熔絲儲存電路，連接至一第三反熔絲控制線與該第二選擇電路；以及一第四反熔絲儲存電路，連接至一第四反熔絲控制線與該第二選擇電路；其中，於一編程動作時，提供一選擇電壓至該第一字元線，提供一接地電壓至該第一位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該第一字元線，提供該接地電壓至該第一位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該第一位元線，用以確認 該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
本發明係有關於一種記憶體陣列結構，連接至一第一位元線、一第一反相位元線、一第一字元線、一第一隔離線、一第一反熔絲控制線與一第二反熔絲控制線，該記憶體陣列結構包括一第一一次編程記憶胞與一第二一次編程記憶胞：該第一一次編程記憶胞，包括：一第一選擇電路，連接至該第一位元線、該第一反相位元線與該第一字元線；一第一隔離電路，連接至該第一隔離控制線；一第一反熔絲儲存電路，連接至該第一反熔絲控制線、該第一隔離電路與該第一選擇電路；以及一第二反熔絲儲存電路，連接於該第二反熔絲控制線、該第一隔離電路與該第一選擇電路；該第二一次編程記憶胞，包括：一第二選擇電路，連接至該第一位元線、該第一反相位元線與一第二字元線；一第二隔離電路，連接至一第二隔離控制線；一第三反熔絲儲存電路，連接至一第三反熔絲控制線、該第二隔離電路與該第二選擇電路；以及一第四反熔絲儲存電路，連接於一第四反熔絲控制線、該第二隔離電路與該第二選擇電路；其中，於一編程動作時，提供一選擇電壓至該第一字元線，提供一接地電壓至該第一位元線與該第一反相位元線，提供一導通電壓至該第一隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一隔離電路連接該第一反熔絲儲存電路與該第二反熔絲儲存電路，該第一選擇電路提供該接地電壓至該第一反熔絲儲存 電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該第一字元線，提供該接地電壓至該第一位元線以及該第一反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該第一隔離控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至第一位元線，該第二反熔絲儲存電路產生一第二讀取電流至該第一反相位元線，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
本發明係有關於一種隨機碼的產生方法，包括下列步驟：提供一非揮發性記憶胞，該非揮發性記憶胞中至少包括二反熔絲儲存電路；同時提供一預定電壓至該至少二反熔絲儲存電路，用以編程該非揮發性記憶胞；記錄該非揮發性記憶胞中該至少二反熔絲儲存電路所對應的破裂狀態；以及根據該破裂狀態產生一隨機碼。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110、120、130、140、150‧‧‧摻雜區
115、125、135、145‧‧‧閘極
152‧‧‧閘極氧化層
160、170‧‧‧金屬層
210、220、230、240、250、260‧‧‧摻雜區
215、225、235、245、255‧‧‧閘極
270、272、274‧‧‧金屬層
310、320、330‧‧‧摻雜區
315、325‧‧‧閘極
352、352a‧‧‧閘極氧化層
360‧‧‧金屬層
410、420、430、440‧‧‧摻雜區
415、425、435‧‧‧閘極
452a‧‧‧閘極氧化層
460、462‧‧‧金屬層
510、520、530、540、550、560、570‧‧‧摻雜區
515、525、535、545、555、565‧‧‧閘極
572、574‧‧‧金屬層
580‧‧‧閘極氧化層
610、620、630、640、650、660、670、680‧‧‧摻雜區
615、625、635、645、655、665、675‧‧‧閘極
692、694、696、698‧‧‧金屬層
710、720‧‧‧摻雜區
715、725、735‧‧‧閘極
730‧‧‧閘極氧化層
740‧‧‧金屬層
810、820、830‧‧‧摻雜區
812、814、816、822、824、826‧‧‧閘極
840、842‧‧‧金屬層
900、910‧‧‧選擇電路
902、912‧‧‧第一反熔絲儲存電路
904、914‧‧‧第二反熔絲儲存電路
916‧‧‧隔離電路
第1A圖所繪示為本發明第一實施例OTP記憶胞的上視圖。
第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖 面圖。
第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。
第2A圖至第2C圖所繪示為本發明第一實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第3A圖所繪示為本發明第一實施例OTP記憶胞所組成之陣列結構的上視圖。
第3B圖為為陣列結構的等效電路圖。
第4A圖至第4C圖所繪示為本發明第一實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第5A圖所繪示為本發明第二實施例OTP記憶胞的上視圖。
第5B圖為本發明第二實施例OTP記憶胞的等效電路圖。
第6A圖至第6B圖所繪示為本發明第二實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第7A圖所繪示為本發明第二實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第7B圖至第7C圖所繪示為本發明第二實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第8A圖所繪示為本發明第三實施例為OTP記憶胞的上視圖。
第8B圖為本發明第三實施例OTP記憶胞沿著AA’方向的剖面圖。
第8C圖為本發明第三實施例OTP記憶胞的等效電路圖。
第9A圖至第9C圖所繪示為本發明第三實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第10A圖所繪示為本發明第三實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第10B圖至第10D圖所繪示為本發明第三實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第11A圖所繪示為本發明第四實施例為OTP記憶胞的上視圖。
第11B圖為本發明第四實施例OTP記憶胞的等效電路圖。
第12A圖至第12B圖所繪示為本發明第四實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第13A圖所繪示為本發明第四實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第13B圖至第13C圖所繪示為本發明第四實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第14A圖所繪示為本發明第五實施例OTP記憶胞的上視圖。
第14B圖為本發明第五實施例OTP記憶胞沿著AA’方向的剖面圖。
第14C圖為本發明第五實施例OTP記憶胞的等效電路圖。
第15A圖至第15C圖所繪示為本發明第五實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第16A圖所繪示為本發明第五實施例OTP記憶胞所組成之 陣列結構的等效電路圖。
第16B圖至第16D圖所繪示為本發明第五實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第17A圖所繪示為本發明第六實施例OTP記憶胞的上視圖。
第17B圖為本發明第六實施例OTP記憶胞的等效電路圖。
第18A圖至第18B圖所繪示為本發明第六實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第19A圖所繪示為本發明第六實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第19B圖至第19C圖所繪示為本發明第六實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第20A圖所繪示為本發明第七實施例OTP記憶胞的上視圖。
第20B圖為本發明第七實施例OTP記憶胞沿著AA’方向的剖面圖。
第20C圖為本發明第七實施例OTP記憶胞的等效電路圖。
第21A圖至第21C圖所繪示為本發明第七實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第22A圖所繪示為本發明第七實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第22B圖至第22D圖所繪示為本發明第七實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第23A圖所繪示為本發明第八實施例OTP記憶胞的上視圖。
第23B圖為本發明第八實施例OTP記憶胞的等效電路圖。
第24A圖至第24E圖所繪示為本發明第八實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
第25A圖所繪示為本發明第八實施例OTP記憶胞所組成之陣列結構的等效電路圖。
第25B圖至第25F圖所繪示為本發明第八實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。
第26圖所繪示為第一種型態的OTP記憶胞。
第27圖所繪示為第二種型態的OTP記憶胞。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。非揮發性記憶體中的一次編程記憶體(one time programming memory，簡稱OTP記憶體)僅可以讓使用者編程一次，一旦OTP記憶體編程完成之後，其儲存資料將無法修改。
OTP記憶體根據其特性可區分為熔絲型(fuse type)OTP記憶體與反熔絲型(antifuse-type)OTP記憶體。反熔絲型OTP記憶胞(memory cell)尚未進行編程(program)時，其為高電阻值的儲存狀態；而進行編程之後的記憶胞，其具備低電阻值的儲存狀態。本發明係屬於一種反熔絲型OTP記憶體胞，以下詳細介紹。
第一實施例
請參照第1A圖，其所繪示為本發明第一實施例一次編程記憶胞(以下簡稱為OTP記憶胞)的上視圖。第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖面圖。第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。
如第1A圖與第1B圖所示，OTP記憶胞c1製作於P型井區(P-Well)PW。P型井區PW的表面具有一閘極氧化層(gate oxide layer)152。於進行蝕刻製程(etching process)並於閘極氧化層152上形成開口(openig)後，可於P型井區PW的表面下方形成第一摻雜區110、第二摻雜區120、第三摻雜區130、第四摻雜區140、第五摻雜區150。其中，上述五個摻雜區110、120、130、140、150為N型摻雜區。本發明的第一實施例係將OTP記憶胞c1製作於P型井區PW，然而在此領域的技術人員也可以將OTP記憶胞c1製作於N型井區(N-Well)，而五個摻雜區為P型摻雜區，也可以實現本發明。
第一閘極115形成於第一摻雜區110與第二摻雜區120之間的閘極氧化層152上方，第一閘極115連接至OTP記憶胞c1的字元線(word line)WL。第二閘極125形成於第二摻雜區120與第三摻雜區130之間的閘極氧化層152上方，第二閘極125連接至OTP記憶胞c1的第一反熔絲控制線(antifuse control line)AF1。第三閘極135形成於第三摻雜區130與第四摻雜區140 之間的閘極氧化層152上方，第三閘極135連接至OTP記憶胞c1的第二反熔絲控制線AF2。第四閘極145形成於第四摻雜區140與第五摻雜區150之間的閘極氧化層152上方，第四閘極145連接至OTP記憶胞c1的字元線(WL)。再者，上述四個閘極115、125、135、145為多晶矽閘極(poly-silicon gte)或者金屬閘極(metal gate)。
另外，第一金屬層160位於四個閘極115、125、135、145的上方，經由二個穿透洞(via)連接至第一摻雜區110與第五摻雜區150，第一金屬層160作為OTP記憶胞c1的位元線(bit line)BL。再者，第二金屬層170連接於第一閘極115與第四閘極145。
如第1C圖所示，第一摻雜區110、第二摻雜區120與第一閘極115形成第一選擇電晶體(select transistor)S1；第二摻雜區120、第三摻雜區130與第二閘極125形成第一反熔絲電晶體(antifuse transistor)A1；第三摻雜區130、第四摻雜區140與第三閘極135形成第二反熔絲電晶體A2；第四摻雜區140、第五摻雜區150與第四閘極145形成第二選擇電晶體S2。
再者，第一選擇電晶體S1的第一汲源端(drain/source terminal)連接至位元線BL，第一選擇電晶體S1的閘極端(gate terminal)連接至字元線WL；第一反熔絲電晶體A1的第一汲源端連接至第一選擇電晶體S1的第二汲源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反 熔絲電晶體A2的第一汲源端連接至第一反熔絲電晶體A1的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2；第二選擇電晶體S2的第一汲源端連接至第二反熔絲電晶體A2的第二汲源端，第二選擇電晶體S2的閘極端連接至字元線WL，第二選擇電晶體S2的第二汲源端連接至位元線BL。
根據本發明的第一實施例，OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層152破裂(rupture)而改變儲存狀態。於進行讀取動作時，依序讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並以第一反熔絲電晶體A1的儲存狀態做為PUF技術的隨機碼。另外，此處所謂的儲存狀態係代表反熔絲電晶體的破裂狀態(ruptured condition)。舉例來說，第一儲存狀態代表反熔絲電晶體的閘極氧化層已破裂；第二儲存狀態代表反熔絲電晶體的閘極氧化層未破裂。
請參照第2A圖至第2C圖，其所繪示為本發明第一實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第2A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL， 並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V。
當字元線WL接收選擇電壓Vdd，位元線BL接收接地電壓時，第一選擇電晶體S1與第二選擇電晶體S2開啟，使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第2A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。也就是說，被編程後的反熔絲電晶體，其破裂狀態是因為製造變異所造成。
再者，當OTP記憶胞c1編程動作完成後，可進行二次讀取動作來確認二個儲存電路中的儲存狀態。如第2B圖所示，於第一次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控 制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層已經破裂，因此於位元線BL上接收到大數值的第一讀取電流Ir1，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第2C圖所示，於第二次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供接地電壓(0V)至第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於位元線BL上接收到數值接近0的第二讀取電流Ir2，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
請參照第3A圖，其所繪示為本發明第一實施例OTP 記憶胞所組成之陣列結構的上視圖。第3B圖為為陣列結構的等效電路圖。
如第3A圖與第3B圖所示，陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第1A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一選擇電晶體S1、一第二選擇電晶體S2、一第一反熔絲電晶體A1與一第二反熔絲電晶體A2。
以下以第一位元線BL1所連接的一列(row)OTP記憶胞c11、c12來作說明其連接關係。而第二位元線BL2連接至OTP記憶胞c21、c22也具有類似的結構。
如第3B圖所示，OTP記憶胞c11中，第一選擇電晶體S1的第一汲源端連接至第一位元線BL1，第一選擇電晶體S1的閘極端連接至第一字元線WL1；第一反熔絲電晶體A1的第一汲源端連接至第一選擇電晶體S1的第二汲源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反熔絲電晶體A2的第一汲源端連接至第一反熔絲電晶體A1的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2；第二選擇電晶體S2的第一汲源端連接至第二反熔絲電晶體A2的第二汲源端，第二選擇電晶體S2的閘極端連接至第一字元線WL1，第二選擇電晶體S2的第二汲源端連接至第一位元線BL1。
OTP記憶胞c12中，第一選擇電晶體S1的第一汲 源端連接至第一位元線BL1，第一選擇電晶體S1的閘極端連接至第二字元線WL2；第一反熔絲電晶體A1的第一汲源端連接至第一選擇電晶體S1的第二汲源端，第一反熔絲電晶體A1的閘極端連接至第三反熔絲控制線AF3；第二反熔絲電晶體A2的第一汲源端連接至第一反熔絲電晶體A1的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第四反熔絲控制線AF4；第二選擇電晶體S2的第一汲源端連接至第二反熔絲電晶體A2的第二汲源端，第二選擇電晶體S2的閘極端連接至第二字元線WL2，第二選擇電晶體S2的第二汲源端連接至第一位元線BL1。
請參照第4A圖至第4C圖，其所繪示為本發明第一實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c11為選定記憶胞(selected memory cell)來說明。
如第4A圖所示，對選定記憶胞c11進行編程動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V。
再者，針對未選定記憶胞c12、c21、c22，提供一第一電壓V1至第二位元線BL2，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，第一電壓V1大於等於選擇電壓Vdd， 且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)。亦即，Vdd
Figure TWI610309BD00001
V1<Vpp/2。
如第4A圖所示，選定記憶胞c11中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第4A圖所示之選定記憶胞c11，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
同理，可以依序將OTP記憶胞c12、c21、c22設定為選定記憶胞並進行編程動作。詳細動作不再贅述。
當選定記憶胞c11編程動作完成後，可進行二次讀取動作來確認選定記憶胞c11中二個儲存電路中的儲存狀態。如第4B圖所示，針對選定記憶胞c11進行第一次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c11中，由於第一反熔絲電晶體A1的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第一讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態。
如第4C圖所示，針對選定記憶胞c11進行第二次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供接地電壓0V第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c11中，由於第二反熔絲電晶體A1的閘極氧化層已經破裂，因此於第一位元線BL1上接收到大數值的第二讀取電流，並據以判定第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態， 所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第二實施例
請參照第5A圖，其所繪示為本發明第二實施例OTP記憶胞的上視圖。第5B圖為本發明第二實施例OTP記憶胞的等效電路圖。第二實施例之OTP記憶胞係將第一實施例之OTP記憶胞修正為OTP差動記憶胞(differential memory cell)。
如第5A圖所示，OTP記憶胞c1包括第一摻雜區210、第二摻雜區220、第三摻雜區230、第四摻雜區240、第五摻雜區250、第六摻雜區260。再者，第一閘極215形成於第一摻雜區210與第二摻雜區220之間的閘極氧化層上方，第一閘極215連接至OTP記憶胞c1的字元線WL。第二閘極225形成於第二摻雜區220與第三摻雜區230之間的閘極氧化層上方，第二閘極225連接至OTP記憶胞c1的第一反熔絲控制線AF1。第三閘極235形成於第三摻雜區230與第四摻雜區240之間的閘極氧化層上方，第三閘極235連接至OTP記憶胞c1的隔離控制線(isolation control line)IG。第四閘極245形成於第四摻雜區240與第五摻雜區250之間的閘極氧化層上方，第四閘極245連接至 OTP記憶胞c1的第二反熔絲控制線AF2。第五閘極255形成於第五摻雜區250與第六摻雜區260之間的閘極氧化層上方，第五閘極255連接至OTP記憶胞c1的字元線(WL)。再者，上述五個閘極215、225、235、245、255為多晶矽閘極或者金屬閘極。
另外，第一金屬層272經由穿透洞(via)連接至第一摻雜區210，且第一金屬層272作為OTP記憶胞c1的位元線(bit line)BL。第二金屬層274經由穿透洞連接至第六摻雜區260，且第二金屬層274作為OTP記憶胞c1的反相位元線
Figure TWI610309BD00002
。再者，第三金屬層270連接於第一閘極215與第五閘極255。
如第5B圖所示，第一摻雜區210、第二摻雜區220與第一閘極215形成第一選擇電晶體S1；第二摻雜區220、第三摻雜區230與第二閘極225形成第一反熔絲電晶體A1；第三摻雜區230、第四摻雜區240與第三閘極235形成一隔離電晶體(isolation transistor)O；第四摻雜區240、第五摻雜區250與第四閘極245形成第二反熔絲電晶體A2；第五摻雜區250、第六摻雜區260與第五閘極255形成第二選擇電晶體S2。
再者，第一選擇電晶體S1、第一反熔絲電晶體A1、隔離電晶體O、第二反熔絲電晶體A2、第二選擇電晶體S2串接於位元線BL與反相位元線
Figure TWI610309BD00003
之間。另外，第一選擇電晶體S1的閘極端連接至字元線WL；第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制 線AF2；第二選擇電晶體S2的閘極端連接至字元線WL。
同理，第二實施例之OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層破裂(rupture)而改變儲存狀態。於進行讀取動作時，直接讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並做為PUF技術的隨機碼。
請參照第6A圖至第6B圖，其所繪示為本發明第二實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第6A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00004
，提供選擇電壓Vdd至字元線WL，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供第二電壓V2至隔離控制線IG。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V，第二電壓V2大於等於選擇電壓Vdd，小於編程電壓的3/4倍(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00005
V2<3Vpp/4。
於編程動作時，隔離電晶體O開啟(turn on)使得第三摻雜區230與第四摻雜區240互相連接，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp 的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第6A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行一次讀取動作來確認二個儲存電路中的儲存狀態。如第6B圖所示，於讀取動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00006
，提供選擇電壓(select voltage)Vdd至字元線WL，提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供接地電壓(0V)至隔離控制線IG。其中，讀取電壓Vr約為0.75V~3.6V。
由於隔離電晶體O關閉(turn off)，使得第三摻雜區230與第四摻雜區240被隔離。因此，第一反熔絲電晶體A1產生數值接近0的第一讀取電流Ir1至位元線BL，第二反熔絲電晶體A2產生數值較大的第二讀取電流Ir2至反相位元線
Figure TWI610309BD00007
。再者，根據第一讀取電流Ir1與第二讀取電流Ir2的大小可以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反 熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
另外，利用差動感測運算(differential sensing operation)，也可以用來決定隨機碼中的一個位元(one bit)。舉例來說，當第一讀取電流Ir1大於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第一儲存狀態；反之，當第一讀取電流Ir1小於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第二儲存狀態。
請參照第7A圖，其所繪示為本發明第二實施例OTP記憶胞所組成之陣列結構的等效電路圖。陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第6A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一選擇電晶體S1、一第二選擇電晶體S2、一第一反熔絲電晶體A1與一第二反熔絲電晶體A2、一隔離電晶體O。
第7B圖至第7C圖，其所繪示為本發明第二實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c22為選定記憶胞來說明對記憶體陣列結構進行編程動作以及讀取動作。
如第7B圖所示，對選定記憶胞c22進行編程動作時，提供接地電壓(0V)至第二位元線BL2以及第二反相位元線
Figure TWI610309BD00008
，提供選擇電壓Vdd至第二字元線WL2，並同時提供編程電壓Vpp至第三反熔絲控制線AF3與第四反熔絲控制線AF4，提供第二電壓V2至第二隔離控制線IG2。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V，第二電壓V2大於等於選擇電壓Vdd，小於編程電壓的3/4倍(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00009
V2<3Vpp/4。
再者，針對未選定記憶胞c12、c21、c22，提供一第一電壓V1至第一位元線BL1以及第一反相位元線
Figure TWI610309BD00010
，提供接地電壓0V至第一字元線WL1，並同時提供接地電壓0V至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第一隔離控制線IG1。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)。亦即，Vdd
Figure TWI610309BD00011
V1<Vpp/2。
如第7B圖所示，選定記憶胞c22中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第7B圖所示之選定記憶胞c22，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
同理，可以依序將OTP記憶胞c11、c12、c21設定為選定記憶胞並進行編程動作。此處不再贅述。
當選定記憶胞c22編程動作完成後，可進行一次讀 取動作來確認選定記憶胞c22中二個儲存電路中的儲存狀態。如第7C圖所示，針對選定記憶胞c22進行讀取動作時，提供接地電壓(0V)至第二位元線BL2與第二反相位元線
Figure TWI610309BD00012
，提供選擇電壓Vdd至第二字元線WL2，並同時提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供接地電壓(0V)至第二隔離控制線IG2。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c12、c21，將第一位元線BL1與第一反相位元線
Figure TWI610309BD00013
浮接(floating)，提供接地電壓0V至第一字元線WL1，並同時提供接地電壓0V至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第一隔離控制線IG1。
在選定記憶胞c22中，由於第一反熔絲電晶體A1的閘極氧化層未破裂，因此於第二位元線BL2上接收到數值約為0的第一讀取電流，第二反相位元線
Figure TWI610309BD00014
上接收到數值較大的第二讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
根據以上的說明，利用一次的讀取動作來即可確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第三實施例
請參照第8A圖，其所繪示為本發明第三實施例為OTP記憶胞的上視圖。第8B圖為本發明第三實施例OTP記憶胞沿著AA’方向的剖面圖。第8C圖為本發明第三實施例OTP記憶胞的等效電路圖。
如第8A圖與第8B圖所示，OTP記憶胞c1製作於P型井區(P-Well)PW。P型井區PW的表面具有一閘極氧化層352。進行第一次蝕刻製程，先控制閘極氧化層352具有較薄的厚度，再進行第二次蝕刻製程，於閘極氧化層352上形成開口(openig)後，於P型井區PW的表面下方形成第一摻雜區310、第二摻雜區320、第三摻雜區330。因此，P型井區PW的表面上方的閘極氧化層352中有一區域352a的厚度較薄。其中，上述三個摻雜區310、320、330為N型摻雜區。
再者，第一閘極315形成於第一摻雜區310與第二摻雜區320之間的閘極氧化層352上方，第一閘極315連接至OTP記憶胞c1的第一反熔絲控制線AF1。第二閘極325形成於第二摻雜區320與第三摻雜區330之間的閘極氧化層352上方，第二閘極325連接至OTP記憶胞c1的第二反熔絲控制線AF2。再者，上述二個閘極315、325為多晶矽閘極或者金屬閘極。
另外，金屬層360位於二個閘極315、325的上方，經由二個穿透洞(via)連接至第一摻雜區310與第三摻雜區330， 金屬層360作為OTP記憶胞c1的位元線(bit line)BL。
如第8C圖所示，第一摻雜區310、第二摻雜區320與第一閘極315形成第一反熔絲選擇電晶體A1；第二摻雜區320、第三摻雜區330與第二閘極325形成第二反熔絲電晶體A2。再者，第一閘極315下方覆蓋第一部分較厚的的閘極氧化層352以及第二部分厚度較薄的閘極氧化層352a；第二閘極325下方覆蓋第一部分較厚的的閘極氧化層352以及第二部分厚度較薄的閘極氧化層352a。
再者，第一反熔絲電晶體A1的第一汲源端連接至位元線BL，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反熔絲電晶體A2的第一汲源端連接至第一反熔絲電晶體A1的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2，第二反熔絲電晶體A2的第二汲源端連接至位元線BL。
根據本發明的第三實施例，OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層352破裂(rupture)而改變儲存狀態。基本上，當閘極氧化層352破裂時，會由較薄的閘極氧化層352a的區域破裂。
再者，於進行讀取動作時，依序讀取第一反熔絲電 晶體A1與第二反熔絲電晶體A2的儲存狀態，並以第一反熔絲電晶體A1的儲存狀態做為PUF技術的隨機碼。
請參照第9A圖至第9C圖，其所繪示為本發明第三實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第9A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL，同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，編程電壓Vpp約為3.6V~11V。
由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。基本上，當閘極氧化層破裂時，會由較薄的閘極氧化層的區域破裂。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第9A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行二次讀取動作來確認二個儲存電路中的儲存狀態。如第9B圖所示，於第一次讀取動作時，提供接地電壓(0V)至位元線BL，提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二 反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層已經破裂，因此於位元線BL上接收到大數值的第一讀取電流Ir1，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第9C圖所示，於第二次讀取動作時，提供接地電壓(0V)至位元線BL，提供接地電壓(0V)至第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於位元線BL上接收到數值接近0的第二讀取電流Ir2，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。同理，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
請參照第10A圖，其所繪示為本發明第三實施例OTP記憶胞所組成之陣列結構的等效電路圖。陣列結構由2×2個 OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第9A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一反熔絲電晶體A1與一第二反熔絲電晶體A2。
請參照第10B圖至第10D圖，其所繪示為本發明第三實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c12為選定記憶胞來說明。
如第10B圖所示，對選定記憶胞c12進行編程動作時，提供接地電壓(0V)至第一位元線BL1，並同時提供編程電壓Vpp至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，編程電壓Vpp約為3.6V~11V。
再者，針對未選定記憶胞c11、c21、c22，提供一第一電壓V1至第二位元線BL2，提供接地電壓0V至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，且第一電壓V1約等於編程電壓Vpp。
如第10B圖所示，選定記憶胞c12中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第10B圖所示之選定記憶胞c12，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。基本上，當閘極氧化層破裂時，會由較薄的閘 極氧化層的區域破裂。
同理，可以依序將OTP記憶胞c11、c21、c22設定為選定記憶胞並進行編程動作。詳細運作原理不再贅述。
當選定記憶胞c12編程動作完成後，可進行二次讀取動作來確認選定記憶胞c12中二個儲存電路中的儲存狀態。如第10C圖所示，針對選定記憶胞c12進行第一次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供讀取電壓Vr至第三反熔絲控制線AF3，提供接地電壓(0V)至第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第一反熔絲控制線AF1與第二反熔絲控制線AF2。
在選定記憶胞c12中，由於第一反熔絲電晶體A1的閘極氧化層破裂，因此於第一位元線BL1上接收到數值較大的第一讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第10D圖所示，針對選定記憶胞c12進行第二次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供接地電壓0V第三反熔絲控制線AF3，提供讀取電壓Vr至第四反熔絲控制線AF4。
再者，針對未選定記憶胞c11、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第一反熔絲控制 線AF1與第二反熔絲控制線AF2。
在選定記憶胞c12中，由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第二讀取電流，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第四實施例
請參照第11A圖，其所繪示為本發明第四實施例為OTP記憶胞的上視圖。第11B圖為本發明第四實施例OTP記憶胞的等效電路圖。相較於第三實施例，第四實施例之OTP記憶胞為OTP差動記憶胞。
如第11A圖所示，OTP記憶胞c1包括第一摻雜區410、第二摻雜區420、第三摻雜區430、第四摻雜區440。再者，第一閘極415形成於第一摻雜區410與第二摻雜區420之間的閘極氧化層上方，第一閘極415連接至OTP記憶胞c1的第一反熔絲控制線AF1。第二閘極425形成於第二摻雜區420與第三摻雜區430之間的閘極氧化層上方，第二閘極425連接至OTP記憶胞c1的隔離控制線IG。第三閘極435形成於第三摻雜區430與第四雜區440之間的閘極氧化層上方，第三閘極435連接至OTP記憶胞c1的第二反熔絲控制線AF2。再者，上述三個閘極415、425、435為多晶矽閘極或者金屬閘極。
另外，第一金屬層460經由穿透洞(via)連接至第一摻雜區410，且第一金屬層460作為OTP記憶胞c1的位元線(bit line)BL。第二金屬層462經由穿透洞連接至第四摻雜區440，且第二金屬層462作為OTP記憶胞c1的反相位元線
Figure TWI610309BD00015
。
如第11B圖所示，第一摻雜區410、第二摻雜區420與第一閘極415形成第一反熔絲選擇電晶體A1；第二摻雜區420、第三摻雜區430與第二閘極425形成隔離電晶體O；第三摻雜區430、第四摻雜區440與第三閘極435形成第二反熔絲電晶體A2。再者，第一閘極415下方覆蓋第一部分較厚的的閘極氧化層以及第二部分厚度較薄的閘極氧化層452a；第三閘極下方覆蓋第一部分較厚的的閘極氧化層以及第二部分厚度較薄的閘極氧化層452a。
再者，第一反熔絲電晶體A1、隔離電晶體O、第二反熔絲電晶體A2串接於位元線BL與反相位元線
Figure TWI610309BD00016
之間。另外，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2。
同理，第四實施例之OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層破裂(rupture)而改變儲存狀態。基本上，當閘極氧化層破裂時，會由較薄的閘極氧化層452a的區域破裂。
再者，於進行讀取動作時，直接讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並做為PUF技術的隨機碼。
請參照第12A圖至第12B圖，其所繪示為本發明第四實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第12A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00017
，同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供第二電壓V2至隔離控制線IG。其中，編程電壓Vpp約為3.6V~11V，第二電壓 V2大於等於選擇電壓Vdd，且第二電壓V2小於編程電壓Vpp的3/4(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00018
V2<3Vpp/4。
由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。基本上，當閘極氧化層破裂時，會由較薄的閘極氧化層的區域破裂。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第12A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行一次讀取動作來確認二個儲存電路中的儲存狀態。如第12B圖所示，於讀取動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00019
，提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供接地電壓(0V)至隔離控制線IG。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層未破裂，第二反熔絲電晶體A2的閘極氧化層破裂，因此於位元線BL上接收到數值約為0的第一讀取電流Ir1，於反相位元線
Figure TWI610309BD00020
上接收到數值較大的第二讀取電流Ir2，並據以判定第一反熔絲電晶體 A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
根據以上的說明，利用讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。
另外，利用差動感測運算(differential sensing operation)，也可以用來決定隨機碼中的一個位元(one bit)。舉例來說，當第一讀取電流Ir1大於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第一儲存狀態；反之，當第一讀取電流Ir1小於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第二儲存狀態。
請參照第13A圖，其所繪示為本發明第四實施例OTP記憶胞所組成之陣列結構的等效電路圖。陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第11A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一反熔絲電晶體A1、一第二反熔絲電晶體A2與一隔離電晶體O。
請參照第13B圖至第13C圖，其所繪示為本發明第四實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c21為選定記憶胞來說明。
如第13B圖所示，對選定記憶胞c21進行編程動作時，提供接地電壓(0V)至第二位元線BL2與第二反相位元線
Figure TWI610309BD00021
， 並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供第二電壓V2至第一隔離控制線IG1。其中，編程電壓Vpp約為3.6V~11V，第二電壓V2大於等於選擇電壓Vdd，且第二電壓V2小於編程電壓Vpp的3/4(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00022
V2<3Vpp/4。
再者，針對未選定記憶胞c11、c12、c22，提供一第一電壓V1至第一位元線BL1與第一反相位元線
Figure TWI610309BD00023
，提供接地電壓0V至第三反熔絲控制線AF3、第四反熔絲控制線AF4與第二隔離控制線IG2。其中，第一電壓V1約等於編程電壓Vpp。
如第13B圖所示，選定記憶胞c21中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第13B圖所示之選定記憶胞c21，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。基本上，當閘極氧化層破裂時，會由較薄的閘極氧化層的區域破裂。
同理，可以依序將OTP記憶胞c11、c12、c22設定為選定記憶胞並進行編程動作。詳細運作原理不再贅述。
當選定記憶胞c21編程動作完成後，可進行讀取動作來確認選定記憶胞c21中二個儲存電路中的儲存狀態。如第13C圖所示，針對選定記憶胞c21進行讀取動作時，提供接地電壓(0V) 至第二位元線BL2與第二反相位元線
Figure TWI610309BD00024
，提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供接地電壓(0V)至第一隔離控制線IG1。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c12、c22，將第一位元線BL1與第一反相位元線
Figure TWI610309BD00025
浮接(floating)，提供接地電壓0V至第三反熔絲控制線AF3、第四反熔絲控制線AF4與第二隔離控制線IG2。
在選定記憶胞c21中，由於第一反熔絲電晶體A1的閘極氧化層未破裂，第二反熔絲電晶體A2的閘極氧化層破裂，因此於第二位元線BL2上接收到數值約為0的第一讀取電流，第二反相位元線
Figure TWI610309BD00026
上接收到數值較大的第二讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第五實施例
請參照第14A圖，其所繪示為本發明第五實施例OTP記憶胞的上視圖。第14B圖為本發明第五實施例OTP記憶胞沿著AA’方向的剖面圖。第14C圖為本發明第五實施例OTP記憶胞的等效電路圖。
如第14A圖與第14B圖所示，OTP記憶胞c1製作於P型井區(P-Well)PW。P型井區PW的表面具有一閘極氧化層(gate oxide layer)580。於進行蝕刻製程(etching process)並於閘極氧化層580上形成開口(openig)後，於P型井區PW的表面下方形成第一摻雜區510、第二摻雜區520、第三摻雜區530、第四摻雜區540、第五摻雜區550、第六摻雜區560、第七摻雜區570。其中，上述七個摻雜區510、520、530、540、550、560、570為N型摻雜區。
再者，第一閘極515形成於第一摻雜區510與第二摻雜區520之間的閘極氧化層580上方，第一閘極515連接至OTP記憶胞c1的字元線(word line)WL。第二閘極525形成於第二摻雜區520與第三摻雜區530之間的閘極氧化層580上方，第二閘極525連接至OTP記憶胞c1的開關控制線(switch clntrol line)SW。第三閘極535形成於第三摻雜區530與第四摻雜區540之間的閘極氧化層580上方，第三閘極535連接至OTP記憶胞c1的第一反熔絲控制線AF1。第四閘極545形成於第四摻雜區540與第五摻雜區550之間的閘極氧化層580上方，第四閘極545連接至OTP記憶胞c1的第二反熔絲控制線AF2。第五閘極555形 成於第五摻雜區550與第六摻雜區560之間的閘極氧化層580上方，第五閘極555連接至OTP記憶胞c1的開關控制線SW。第六閘極565形成於第六摻雜區560與第七摻雜區570之間的閘極氧化層580上方，第六閘極560連接至OTP記憶胞c1的字元線(WL)。
另外，第一金屬層572位於六個閘極515、525、535、545、555、565的上方，經由二個穿透洞(via)連接至第一摻雜區510與第七摻雜區570，第一金屬層572作為OTP記憶胞c1的位元線BL。再者，第二金屬層574連接於第一閘極515與第六閘極565，第三金屬層576連接於第二閘極525與第五閘極555。
如第14C圖所示，第一摻雜區510、第二摻雜區520與第一閘極515形成第一選擇電晶體(select transistor)S1；第二摻雜區520、第三摻雜區530與第二閘極525形成第一開關電晶體(switch transistor)W1；第三摻雜區530、第四摻雜區540與第三閘極535形成第一反熔絲電晶體A1；第四摻雜區540、第五摻雜區550與第四閘極545形成第二反熔絲電晶體A2；第五摻雜區550、第六摻雜區560與第五閘極555形成第二開關電晶體W2；第六摻雜區560、第七摻雜區570與第六閘極565形成第二選擇電晶體S2。
再者，第一選擇電晶體S1的閘極端連接至字元線WL；第一開關電晶體W1的閘極端連接至開關控制線SW；第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2；第二 開關電晶體W2的閘極端連接至開關控制線SW；第二選擇電晶體S2的閘極端連接至字元線WL。
根據本發明的第五實施例，OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層破裂(rupture)而改變儲存狀態。於進行讀取動作時，依序讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並以第一反熔絲電晶體A1的儲存狀態做為PUF技術的隨機碼。
請參照第15A圖至第15C圖，其所繪示為本發明第五實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第15A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，提供第二電壓V2至開關控制線SW，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V，且第二電壓V2大於等於選擇電壓Vdd，第二電壓V2小於編程電壓Vpp的3/4(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00027
V2<3Vpp/4。
當字元線WL接收選擇電壓Vdd，開關控制線SW接收第二電壓V2，位元線BL接收接地電壓時，第一選擇電晶體 S1、第二選擇電晶體S2、第一開關電晶體W1、第二開關電晶體W2開啟，使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第15A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行二次讀取動作來確認二個儲存電路中的儲存狀態。如第15B圖所示，於第一次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，提供第二電壓V2至開關控制線SW，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層已經破裂，因此於位元線BL上接收到大數值的第一讀取電流Ir1，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一 儲存狀態。
如第15C圖所示，於第二次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，提供第二電壓V2至開關控制線SW，並同時提供接地電壓(0V)至第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於位元線BL上接收到數值接近0的第二讀取電流Ir2，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
請參照第16A圖，其所繪示為本發明第五實施例OTP記憶胞所組成之陣列結構的等效電路圖。
如第16A圖，陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第15A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一選擇電 晶體S1、一第二選擇電晶體S2、一第一反熔絲電晶體A1與一第二反熔絲電晶體A2、第一開關電晶體W1、第二開關電晶體W2。
請參照第16B圖至第16D圖，其所繪示為本發明第五實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c11為選定記憶胞(selected memory cell)來說明。
如第16B圖所示，對選定記憶胞c11進行編程動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，提供第二電壓V2至第一開關控制線SW1，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約為0.75V~3.6V，編程電壓Vpp約為3.6V~11V，第二電壓V2大於等於選擇電壓Vdd，且第二電壓V2小於編程電壓Vpp的3/4(3Vpp/4)。亦即，Vdd
Figure TWI610309BD00028
V2<3Vpp/4。
再者，針對未選定記憶胞c12、c21、c22，提供一第一電壓V1至第二位元線BL2，提供接地電壓0V至第二字元線WL2與第二開關控制線SW2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)。亦即，Vdd
Figure TWI610309BD00029
V1<Vpp/2。
如第16B圖所示，選定記憶胞c11中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體 A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第16B圖所示之選定記憶胞c11，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。
同理，可以依序將OTP記憶胞c12、c21、c22設定為選定記憶胞並進行編程動作。其運作原理不再贅述。
當選定記憶胞c11編程動作完成後，可進行二次讀取動作來確認選定記憶胞c11中二個儲存電路中的儲存狀態。如第16C圖所示，針對選定記憶胞c11進行第一次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，提供第二電壓V2至第一開關控制線SW1，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2與第二開關控制線SW2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c11中，由於第一反熔絲電晶體A1的閘極氧化層破裂，因此於第一位元線BL1上接收到大數值的第一讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第16D圖所示，針對選定記憶胞c11進行第二次 讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，提供第二電壓V2至第一開關控制線SW1，並同時提供接地電壓0V第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2與第二開關控制線SW2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c11中，由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第二讀取電流，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元 的隨機碼，用於PUF技術。
第六實施例
請參照第17A圖，其所繪示為本發明第六實施例OTP記憶胞的上視圖。第17B圖為本發明第六實施例OTP記憶胞的等效電路圖。第六實施例之OTP記憶胞係將第五實施例之OTP記憶胞修正為OTP差動記憶胞(differential memory cell)。
如第17A圖所示，OTP記憶胞c1包括第一摻雜區610、第二摻雜區620、第三摻雜區630、第四摻雜區640、第五摻雜區650、第六摻雜區660、第七摻雜區670、第八摻雜區680。再者，第一閘極615形成於第一摻雜區610與第二摻雜區620之間的閘極氧化層上方，第一閘極615連接至OTP記憶胞c1的字元線(word line)WL。第二閘極625形成於第二摻雜區620與第三摻雜區630之間的閘極氧化層上方，第二閘極625連接至OTP記憶胞c1的開關控制線(switch control line)SW。第三閘極635形成於第三摻雜區630與第四摻雜區640之間的閘極氧化層上方，第三閘極635連接至OTP記憶胞c1的第一反熔絲控制線AF1。第四閘極645形成於第四摻雜區640與第五摻雜區650之間的閘極氧化層上方，第四閘極645連接至OTP記憶胞c1的隔離控制線IG。第五閘極655形成於第五摻雜區650與第六摻雜區660之間的閘極氧化層上方，第五閘極655連接至OTP記憶胞c1的第二反熔絲控制線AF2。第六閘極665形成於第六摻雜區560與第七 摻雜區670之間的閘極氧化層上方，第六閘極665連接至OTP記憶胞c1的開關控制線SW。第七閘極675形成於第七摻雜區670與第八摻雜區680之間的閘極氧化層上方，第七閘極675連接至OTP記憶胞c1的字元線(WL)。
另外，第一金屬層692，經由穿透洞(via)連接至第一摻雜區610，第一金屬層692作為OTP記憶胞c1的位元線BL。第二金屬層694，經由穿透洞(via)連接至第八摻雜區680，第二金屬層694作為OTP記憶胞c1的反相位元線
Figure TWI610309BD00030
。第三金屬層696連接於第一閘極615與第七閘極675，第四金屬層698連接於第二閘極625與第六閘極665。
如第17B圖所示，第一摻雜區610、第二摻雜區620與第一閘極615形成第一選擇電晶體S1；第二摻雜區620、第三摻雜區630與第二閘極625形成第一開關電晶體W1；第三摻雜區630、第四摻雜區640與第三閘極635形成第一反熔絲電晶體A1；第四摻雜區640、第五摻雜區650與第四閘極645形成隔離電晶體O；第五摻雜區650、第六摻雜區660與第五閘極655形成第二反熔絲電晶體A2；第六摻雜區660、第七摻雜區670與第六閘極665形成第二開關電晶體W2；第七摻雜區670、第八摻雜區680與第七閘極675形成第二選擇電晶體S2。
再者，第一選擇電晶體S1的閘極端連接至字元線WL；第一開關電晶體W1的閘極端連接至開關控制線SW；第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；隔離 電晶體O的閘極端連接至隔離控制線IG；第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2；第二開關電晶體W2的閘極端連接至開關控制線SW；第二選擇電晶體S2的閘極端連接至字元線WL。
根據本發明的第六實施例，OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層破裂(rupture)而改變儲存狀態。於進行讀取動作時，直接讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並做為PUF技術的隨機碼。
請參照第18A圖至第18B圖，其所繪示為本發明第六實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第18A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00031
，提供選擇電壓(select voltage)Vdd至字元線WL，提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供第二電壓V2至開關控制線SW，提供第三電壓V3至隔離控制線IG。其中，選擇電壓Vdd約為0.75V~3.6V。編程電壓Vpp約為3.6V~11V。第二電壓V2大於等於選擇電壓Vdd且第二電壓V2小於編程電壓Vpp的 3/4(3Vpp/4)，亦即Vdd
Figure TWI610309BD00032
V2<3Vpp/4。第三電壓V3大於等於選擇電壓Vdd且第三電壓V2小於編程電壓Vpp的3/4(3Vpp/4)，亦即Vdd
Figure TWI610309BD00033
V3<3Vpp/4。
當字元線WL接收選擇電壓Vdd，開關控制線SW接收第二電壓V2，隔離控制線IG接收第三電壓V3，位元線BL接收接地電壓時，第一選擇電晶體S1、第二選擇電晶體S2、第一開關電晶體W1、第二開關電晶體W2、隔離電晶體O開啟，使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第18A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行讀取動作來確認二個儲存電路中的儲存狀態。如第18B圖所示，於讀取動作時，提供接地電壓(0V)至位元線BL與反相位元線
Figure TWI610309BD00034
，提供接地電壓(0V)至隔離控制線IG，提供選擇電壓Vdd至 字元線WL，提供第二電壓V2至開關控制線SW，並同時提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層未破裂，第二反熔絲電晶體A2的閘極氧化層破裂，因此於位元線BL上接收到數值約為0的第一讀取電流Ir1，於反相位元線
Figure TWI610309BD00035
上接收到數值較大的第二讀取電流Ir2，並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
另外，利用差動感測運算(differential sensing operation)，也可以用來決定隨機碼中的一個位元(one bit)。舉例來說，當第一讀取電流Ir1大於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第一儲存狀態；反之，當第一讀取電流Ir1小於第二讀取電流Ir2時，OTP記憶胞c1可被決定為具有第二儲存狀態。
請參照第19A圖，其所繪示為本發明第六實施例OTP記憶胞所組成之陣列結構的等效電路圖。
如第19A圖，陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第17A 圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一選擇電晶體S1、一第二選擇電晶體S2、一第一反熔絲電晶體A1與一第二反熔絲電晶體A2、第一開關電晶體W1、第二開關電晶體W2、隔離電晶體O。
請參照第19B圖至第19C圖，其所繪示為本發明第六實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c12為選定記憶胞(selected memory cell)來說明。
如第19B圖所示，對選定記憶胞c12進行編程動作時，提供接地電壓(0V)至第一位元線BL1與第一反相位元線
Figure TWI610309BD00036
，提供選擇電壓Vdd至第二字元線WL2，提供第二電壓V2至第二開關控制線SW2，提供第三電壓V3至第二隔離控制線IG2，並同時提供編程電壓Vpp至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，選擇電壓Vdd約為0.75V~3.6V。編程電壓Vpp約為3.6V~11V。第二電壓V2大於等於選擇電壓Vdd且第二電壓V2小於編程電壓Vpp的3/4(3Vpp/4)，亦即Vdd
Figure TWI610309BD00037
V2<3Vpp/4。第三電壓V3大於等於選擇電壓Vdd且第三電壓V3小於編程電壓Vpp的3/4(3Vpp/4)，亦即Vdd
Figure TWI610309BD00038
V3<3Vpp/4。
再者，針對未選定記憶胞c11、c21、c22，提供第一電壓V1至第二位元線BL2與第二反相位元線
Figure TWI610309BD00039
，提供接地電壓(0V)至第一隔離控制線IG1、第一字元線WL1與第一開關控制線SW1，並同時提供接地電壓0V至第一反熔絲控制線AF1與 第二反熔絲控制線AF2。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)，亦即Vdd
Figure TWI610309BD00040
V1<Vpp/2。
如第19B圖所示，選定記憶胞c12中，第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第19B圖所示之選定記憶胞c12，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
同理，可以依序將OTP記憶胞c11、c21、c22設定為選定記憶胞並進行編程動作。詳細運作原理不再贅述。
當選定記憶胞c12編程動作完成後，可進行讀取動作來確認選定記憶胞c12中二個儲存電路中的儲存狀態。如第19C圖所示，針對選定記憶胞c12進行讀取動作時，提供接地電壓(0V)至第一位元線BL1與第一反相位元線
Figure TWI610309BD00041
，提供選擇電壓Vdd至第二字元線WL2，提供第二電壓V2至第二開關控制線SW2，提供接地電壓(0V)至第二隔離控制線IG2，並同時提供讀取電壓Vr至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c21、c22，將第二位元線BL2與第二反相位元線
Figure TWI610309BD00042
浮接(floating)，提供接地電壓 (0V)至第二字元線WL2與第二開關控制線SW2，並同時提供接地電壓0V至第一隔離控制線IG1、第一反熔絲控制線AF1與第二反熔絲控制線AF2。
在選定記憶胞c12中，由於第一反熔絲電晶體A1的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第一讀取電流，第一反相位元線
Figure TWI610309BD00043
上接收到數值較大的第二讀取電流並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態，第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
再者，當記憶胞陣列結構中的4個OTP記憶胞c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第七實施例
請參照第20A圖，其所繪示為本發明第七實施例OTP記憶胞的上視圖。第20B圖為本發明第七實施例OTP記憶胞沿著AA’方向的剖面圖。第20C圖為本發明第七實施例OTP記憶胞的等效電路圖。
如第20A圖與第20B圖所示，OTP記憶胞c1製作 於P型井區(P-Well)PW。P型井區PW的表面具有一閘極氧化層(gate oxide layer)730。於進行蝕刻製程(etching process)並於閘極氧化層730上形成開口(openig)後，於P型井區PW的表面下方形成第一摻雜區710與第二摻雜區720。其中，上述二個摻雜區710、720為N型摻雜區。本發明的第七實施例係將OTP記憶胞c1製作於P型井區PW，然而在此領域的技術人員也可以將OTP記憶胞c1製作於N型井區，而二個摻雜區為P型摻雜區，也可以實現本發明。
再者，第一閘極715形成於第一摻雜區710與第二摻雜區720之間的閘極氧化層730上方，第一閘極715連接至OTP記憶胞c1的字元線(word line)WL。第二閘極725週圍為第二摻雜區720，第二閘極725連接至OTP記憶胞c1的第一反熔絲控制線AF1。第三閘極735週圍為第二摻雜區720，第三閘極735連接至OTP記憶胞c1的第二反熔絲控制線AF2。再者，上述三個閘極715、725、735為多晶矽(poly-silicon)閘極或者金屬閘極。
另外，第一金屬層740經由穿透洞(via)連接至第一摻雜區710，第一金屬層740作為OTP記憶胞c1的位元線(bit line)BL。
如第20C圖所示，第一摻雜區710、第二摻雜區720與第一閘極715形成選擇電晶體(select transistor)S；第二摻雜區720與第二閘極725形成第一反熔絲電晶體A1；第二摻雜區720與第三閘極735形成第二反熔絲電晶體A2。其中，第一反熔絲電 晶體A1的汲極端(drain)與源極端(source)相互連接，第二反熔絲電晶體A2的汲極端(drain)與源極端(source)相互連接。再者，由於汲極端(drain)與源極端(source)相互連接，所以第一反熔絲電晶體A1可視為一電容器(capacitor)。同理，第二反熔絲電晶體A2也可視為另一電容器。
再者，選擇電晶體S的第一汲源端連接至位元線BL，選擇電晶體S的閘極端連接至字元線WL；第一反熔絲電晶體A1的第一汲源端與第二汲源端連接至選擇電晶體S的第二汲源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反熔絲電晶體A2的第一汲源端與第二汲源端連接至選擇電晶體的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2。
根據本發明的第七實施例，OTP記憶胞c1中有二個儲存電路，即第一反熔絲電晶體A1與第二反熔絲電晶體A2。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1與第二反熔絲電晶體A2會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層730破裂(rupture)而改變儲存狀態。於進行讀取動作時，依序讀取第一反熔絲電晶體A1與第二反熔絲電晶體A2的儲存狀態，並以第一反熔絲電晶體A1的儲存狀態做為PUF技術的隨機碼。
請參照第21A圖至第21C圖，其所繪示為本發明第七實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作 的示意圖。
如第21A圖所示，於編程動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WL，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約在0.75V與(2Vpp/3)之間，編程電壓Vpp約為3.6V~11V。
當字元線WL接收選擇電壓Vdd，位元線BL接收接地電壓時，選擇電晶體S開啟，使得第一反熔絲電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第21A圖所示之OTP記憶胞c1，於編程動作時，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2的閘極氧化層未破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行二次讀取動作來確認二個儲存電路中的儲存狀態。如第21B圖所示，於第一次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓 Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層已經破裂，因此於位元線BL上接收到大數值的第一讀取電流Ir1，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第21C圖所示，於第二次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供接地電壓(0V)至第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於位元線BL上接收到數值接近0的第二讀取電流Ir2，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
請參照第22A圖，其所繪示為本發明第七實施例OTP記憶胞所組成之陣列結構的等效電路圖。陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似於第20A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一選擇電晶體、一第一反熔絲電晶體A1與一第二反熔絲電晶體A2。
請參照第22B圖至第22D圖，其所繪示為本發明第七實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c21為選定記憶胞(selected memory cell)來說明。
如第22B圖所示，對選定記憶胞c21進行編程動作時，提供接地電壓(0V)至第二位元線BL2，提供選擇電壓Vdd至第一字元線WL1，並同時提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。其中，選擇電壓Vdd約在0.75V與(2Vpp/3)之間，編程電壓Vpp約為3.6V~11V。
再者，針對未選定記憶胞c11、c12、c22，提供一第一電壓V1至第一位元線BL1，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)。亦即，Vdd
Figure TWI610309BD00044
V1<Vpp/2。
如第22B圖所示，選定記憶胞c21中，第一反熔絲 電晶體A1與第二反熔絲電晶體A2的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1與第二反熔絲電晶體A2其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第22B圖所示之選定記憶胞c21，第一反熔絲電晶體A1的閘極氧化層未破裂，而第二反熔絲電晶體A2的閘極氧化層破裂。
同理，可以依序將OTP記憶胞c11、c12、c22設定為選定記憶胞並進行編程動作。詳細運作原理不再贅述。
當選定記憶胞c21編程動作完成後，可進行二次讀取動作來確認選定記憶胞c21中二個儲存電路中的儲存狀態。如第22C圖所示，針對選定記憶胞c21進行第一次讀取動作時，提供接地電壓(0V)至第二位元線BL2，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c11、c12、c22，將第一位元線BL1浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c21中，由於第一反熔絲電晶體A1的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第一讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存 電路)為高電阻值的第二儲存狀態。
如第22D圖所示，針對選定記憶胞c21進行第二次讀取動作時，提供接地電壓(0V)至第二位元線BL2，提供選擇電壓Vdd至第一字元線WL1，並同時提供接地電壓0V第一反熔絲控制線AF1，提供讀取電壓Vr至第二反熔絲控制線AF2。
再者，針對未選定記憶胞c11、c12、c22，將第一位元線BL1浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第三反熔絲控制線AF3與第四反熔絲控制線AF4。
在選定記憶胞c21中，由於第二反熔絲電晶體A2的閘極氧化層已經破裂，因此於第一位元線BL1上接收到大數值的第二讀取電流，並據以判定第二反熔絲電晶體A2(第二儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)以及第二反熔絲電晶體A2(第二儲存電路)的儲存狀態決定隨機碼中的一個位元(one bit)，並用於PUF技術。
根據以上的說明，利用二次的讀取動作來分別確認二個儲存電路的儲存狀態，並據以決定隨機碼中的一個位元(one bit)。然而，由於二個儲存電路的儲存狀態係為互補的儲存狀態，所以也可以僅讀取單一個儲存電路的儲存狀態，即決定隨機碼中的一個位元。
再者，當記憶胞陣列結構中的4個OTP記憶胞 c11~c22皆進行編程動作以及讀取動作之後，即可產生4個位元的隨機碼，用於PUF技術。
第八實施例
請參照第23A圖，其所繪示為本發明第八實施例OTP記憶胞的上視圖。第23B圖為本發明第八實施例OTP記憶胞的等效電路圖。
如第23A圖，OTP記憶胞c1包括一P型井區PW，且P型井區PW的表面具有一閘極氧化層(未繪示)。OTP記憶胞c1中的第一摻雜區810、第二摻雜區820與第三摻雜區830形成於P型井區PW的表面下方。另外，第一閘極812形成於第一摻雜區810與第二摻雜區820之間的閘極氧化層上方，第一閘極812連接至OTP記憶胞c1的字元線(word line)WL。第二閘極814、第三閘極816、第四閘極822、第五閘極824週圍為第二摻雜區820，第二閘極814連接至OTP記憶胞c1的第一反熔絲控制線AF1，第三閘極816連接至OTP記憶胞c1的第二反熔絲控制線AF2，第四閘極822連接至OTP記憶胞c1的第三反熔絲控制線AF3，第五閘極824連接至OTP記憶胞c1的第四反熔絲控制線AF4。第六閘極826形成於第二摻雜區820與第三摻雜區830之間的閘極氧化層上方，第六閘極826連接至OTP記憶胞c1的字元線WL。
另外，第一金屬層840經由二個穿透洞(via)連接至 第一摻雜區810與第三摻雜區域830，第一金屬層840作為OTP記憶胞c1的位元線(bit line)BL。第二金屬層842連接至第閘極812與第六閘極826。
如第23B圖所示，第一摻雜區810、第二摻雜區820與第一閘極812形成第一選擇電晶體(select transistor)S1；第二摻雜區820、第三摻雜區830與第六閘極826形成第二選擇電晶體(select transistor)S2。第二摻雜區820與第二閘極814形成第一反熔絲電晶體A1；第二摻雜區820與第三閘極816形成第二反熔絲電晶體A2；第二摻雜區820與第四閘極822形成第三反熔絲電晶體A3；第二摻雜區820與第五閘極824形成第四反熔絲電晶體A4。其中，第一反熔絲電晶體A1的汲極端與源極端相互連接，第二反熔絲電晶體A2的汲極端與源極端相互連接，第三反熔絲電晶體A3的汲極端與源極端相互連接，第四反熔絲電晶體A4的汲極端與源極端相互連接。再者，四個熔絲電晶體A1~A4可視為四個電容器。
再者，第一選擇電晶體S1的第一汲源端連接至位元線BL，第一選擇電晶體S1的閘極端連接至字元線WL；第一反熔絲電晶體A1的第一汲源端與第二汲源端連接至第一選擇電晶體S1的第二汲源端，第一反熔絲電晶體A1的閘極端連接至第一反熔絲控制線AF1；第二反熔絲電晶體A2的第一汲源端與第二汲源端連接至第一選擇電晶體S1的第二汲源端，第二反熔絲電晶體A2的閘極端連接至第二反熔絲控制線AF2。第二選擇電晶 體S2的第一汲源端連接至位元線BL，第二選擇電晶體S2的閘極端連接至字元線WL；第三反熔絲電晶體A3的第一汲源端與第二汲源端連接至第二選擇電晶體S2的第二汲源端，第三反熔絲電晶體A3的閘極端連接至第三反熔絲控制線AF3；第四反熔絲電晶體A4的第一汲源端與第二汲源端連接至第二選擇電晶體S2的第二汲源端，第四反熔絲電晶體A4的閘極端連接至第四反熔絲控制線AF4。
根據本發明的第八實施例，OTP記憶胞c1中有四個儲存電路，即第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4。當OTP記憶胞c1進行編程動作時，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4會同時承受高電壓(voltage stress)，並使得第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極氧化層裂(rupture)而改變儲存狀態。於進行讀取動作時，依序讀取第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的儲存狀態，並決定PUF技術的隨機碼。
請參照第24A圖至第24E圖，其所繪示為本發明第八實施例OTP記憶胞用於PUF技術時的編程動作以及讀取動作的示意圖。
如第24A圖所示，於編程動作時，提供接地電壓(0V) 至位元線BL，提供選擇電壓Vdd至字元線WL，並同時提供編程電壓Vpp至第一反熔絲控制線AF1、第二反熔絲控制線AF2、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，選擇電壓Vdd約在0.75V至(2Vpp/3)之間，編程電壓Vpp約為3.6V~11V。
當字元線WL接收選擇電壓Vdd，位元線BL接收接地電壓時，第一選擇電晶體S1與第二選擇電晶體S2開啟，使得第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4的閘極氧化層上同時承受了Vpp的偏壓。由於編程電壓Vpp已超過閘極氧化層的耐壓範圍，所以第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3、第四反熔絲電晶體A4其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。
由於OTP記憶胞c1的製造變異，於編程動作時，並無法預測OTP記憶胞c1中哪個反熔絲電晶體的閘極氧化層會破裂，因此本發明的OTP記憶胞c1可運用於PUF技術。舉例來說，如第24A圖所示之OTP記憶胞c1，於編程動作時，第四反熔絲電晶體A4的閘極氧化層破裂，而第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3的閘極氧化層未破裂。
再者，當OTP記憶胞c1編程動作完成後，可進行四次讀取動作來確認四個儲存電路中的儲存狀態。如第24B圖所示，於第一次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓 Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
由於第一反熔絲電晶體A1的閘極氧化層未破裂，因此於位元線BL上接收到數值約為0的第一讀取電流Ir1，並據以判定第一反熔絲電晶體A1(第一儲存電路)為高電阻值的第二儲存狀態。
如第24C圖所示，於第二次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓Vr至第二反熔絲控制線AF2，提供接地電壓(0V)至第一反熔絲控制線AF1、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於位元線BL上接收到數值約為0的第二讀取電流Ir2，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
如第24D圖所示，於第三次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓Vr至第三反熔絲控制線AF3，提供接地電壓(0V)至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
由於第三反熔絲電晶體A3的閘極氧化層未破裂， 因此於位元線BL上接收到數值約為0的第一讀取電流Ir3，並據以判定第三反熔絲電晶體A3(第三儲存電路)為高電阻值的第二儲存狀態。
如第24E圖所示，於第四次讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，並同時提供讀取電壓Vr至第四反熔絲控制線AF4，提供接地電壓(0V)至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第三反熔絲控制線AF3。其中，讀取電壓Vr約為0.75V~3.6V。
由於第四反熔絲電晶體A4的閘極氧化層破裂，因此於位元線BL上接收到數值較大的第四讀取電流Ir4，並據以判定第四反熔絲電晶體A4(第四儲存電路)為低電阻值的第一儲存狀態。
接著，即可根據第一反熔絲電晶體A1(第一儲存電路)、第二反熔絲電晶體A2(第二儲存電路)、第三反熔絲電晶體A3(第三儲存電路)以及第四反熔絲電晶體A4(第四儲存電路的儲存狀態決定隨機碼中的二個位元(two bit)，並用於PUF技術。
根據以上的說明，利用四次的讀取動作來決定隨機碼中的二個位元。
請參照第25A圖，其所繪示為本發明第八實施例OTP記憶胞所組成之陣列結構的等效電路圖。
如第25A圖所示，陣列結構由2×2個OTP記憶胞c11~c22所組成。基本上，每個OTP記憶胞c11~c22的構造類似 於第23A圖。相同地，每一個OTP記憶胞c11~c22中皆包括一第一選擇電晶體S1、一第二選擇電晶體S2、一第一反熔絲電晶體A1、一第二反熔絲電晶體A2、一第三反熔絲電晶體A3與一第四反熔絲電晶體A4。
請參照第25B圖至第25F圖，其所繪示為本發明第八實施例OTP記憶胞所組成之記憶胞陣列結構用於PUF技術時的編程動作以及讀取動作的示意圖。以下以OTP記憶胞c11為選定記憶胞(selected memory cell)來說明。
如第25B圖所示，對選定記憶胞c11進行編程動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供編程電壓Vpp至第一反熔絲控制線AF1、第二反熔絲控制線AF2、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，選擇電壓Vdd約在0.75V至(2Vpp/3)之間，編程電壓Vpp約為3.6V~11V。
再者，針對未選定記憶胞c12、c21、c22，提供一第一電壓V1至第二位元線BL1，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第五反熔絲控制線AF5、第六反熔絲控制線AF6、第七反熔絲控制線AF7與第八反熔絲控制線AF8。其中，第一電壓V1大於等於選擇電壓Vdd，且第一電壓V1小於編程電壓Vpp的一半(Vpp/2)。亦即，Vdd
Figure TWI610309BD00045
V1<Vpp/2。
如第25B圖所示，選定記憶胞c11中，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3與第 四反熔絲電晶體A4的閘極氧化層上同時承受了Vpp的偏壓。因此，第一反熔絲電晶體A1、第二反熔絲電晶體A2、第三反熔絲電晶體A3與第四反熔絲電晶體A4其中之一的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻。舉例來說，如第25B圖所示之選定記憶胞c11，第一反熔絲電晶體A1的閘極氧化層破裂，而第二反熔絲電晶體A2、第三反熔絲電晶體A3與第四反熔絲電晶體A4的閘極氧化層未破裂。
同理，可以依序將OTP記憶胞c12、c21、c22設定為選定記憶胞並進行編程動作。詳細運作原理不再贅述。
當選定記憶胞c11編程動作完成後，可進行四次讀取動作來確認選定記憶胞c11中四個儲存電路中的儲存狀態。如第25C圖所示，針對選定記憶胞c11進行第一次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓(0V)至第二反熔絲控制線AF2、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第五反熔絲控制線AF5、第六反熔絲控制線AF6、第七反熔絲控制線AF7與第八反熔絲控制線AF8。
在選定記憶胞c11中，由於第一反熔絲電晶體A1 的閘極氧化層破裂，因此於第一位元線BL1上接收到數值較大的第一讀取電流，並據以判定第一反熔絲電晶體A1(第一儲存電路)為低電阻值的第一儲存狀態。
如第25D圖所示，針對選定記憶胞c11進行第二次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第二反熔絲控制線AF2，提供接地電壓(0V)至第一反熔絲控制線AF1、第三反熔絲控制線AF3與第四反熔絲控制線AF4。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第五反熔絲控制線AF5、第六反熔絲控制線AF6、第七反熔絲控制線AF7與第八反熔絲控制線AF8。
在選定記憶胞c11中，由於第二反熔絲電晶體A2的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第二讀取電流，並據以判定第二反熔絲電晶體A2(第二儲存電路)為高電阻值的第二儲存狀態。
如第25E圖所示，針對選定記憶胞c11進行第三次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第三反熔絲控制線AF3，提供接地電壓(0V)至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第四反熔絲控制線AF4。其中，讀取電壓 Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第五反熔絲控制線AF5、第六反熔絲控制線AF6、第七反熔絲控制線AF7與第八反熔絲控制線AF8。
在選定記憶胞c11中，由於第三反熔絲電晶體A3的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第三讀取電流，並據以判定第三反熔絲電晶體A3(第三儲存電路)為高電阻值的第二儲存狀態。
如第25F圖所示，針對選定記憶胞c11進行第四次讀取動作時，提供接地電壓(0V)至第一位元線BL1，提供選擇電壓Vdd至第一字元線WL1，並同時提供讀取電壓Vr至第四反熔絲控制線AF4，提供接地電壓(0V)至第一反熔絲控制線AF1、第二反熔絲控制線AF2與第三反熔絲控制線AF3。其中，讀取電壓Vr約為0.75V~3.6V。
再者，針對未選定記憶胞c12、c21、c22，將第二位元線BL2浮接(floating)，提供接地電壓0V至第二字元線WL2，並同時提供接地電壓0V至第五反熔絲控制線AF5、第六反熔絲控制線AF6、第七反熔絲控制線AF7與第八反熔絲控制線AF8。
在選定記憶胞c11中，由於第四反熔絲電晶體A4的閘極氧化層未破裂，因此於第一位元線BL1上接收到數值約為0的第四讀取電流，並據以判定第四反熔絲電晶體A2(第二儲存 電路)為高電阻值的第二儲存狀態。
綜上所述，本發明提出一種用於物理不可複製(PUF)技術的OTP記憶胞及其陣列結構。在上述的各種實施例中，可以歸納為二種型態的OTP記憶胞。請參照第26圖，其所繪示為第一種型態的OTP記憶胞。本發明的第一實施例、第五實施例、第七實施例、第八實施例皆屬於第一種型態的OTP記憶胞。
如第26圖所示，OTP記憶胞c1中包括一選擇電路900、一第一反熔絲儲存電路902與一第二反熔絲儲存電路904。選擇電路900連接至一位元線BL與一字元線WL。另外，選擇電路900至少連接至二個反熔絲儲存電路。如第26圖所示，第一反熔絲儲存電路902連接至第一反熔絲控制線AF1與選擇電路900；第二反熔絲儲存電路904連接至第二反熔絲控制線AF2與選擇電路900。
由本發明的實施例可知，第一反熔絲儲存電路902與第二反熔絲儲存電路904係在半導體中設計為互相對稱的配置。再者，選擇電路900包括至少一選擇電晶體；且每一個反熔絲儲存電路902、904中包括至少一反熔絲電晶體。當然，選擇電路900中也可以包括選擇電晶體與開關電晶體，而每一個反熔絲儲存電路902、904中包括更多的反熔絲電晶體連接至對應的反熔絲控制線。
當OTP記憶胞c1進行編程動作時，提供選擇電壓Vdd至字元線WL，提供接地電壓0V至位元線BL，提供編程電 壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。選擇電路900提供接地電壓0V至第一反熔絲儲存電路902與第二反熔絲儲存電路904，使得第一反熔絲儲存電路902與第二反熔絲儲存電路904承受編程電壓，並使得第一反熔絲儲存電路902與第二反熔絲儲存電路904其中之一改變其儲存狀態。
當OTP記憶胞c1進行讀取動作時，提供選擇電壓Vdd至字元線WL，提供接地電壓0V至位元線BL，提供讀取電壓Vr至第一反熔絲控制線AF1，提供接地電壓0V至第二反熔絲控制線AF2。使得第一反熔絲儲存電路902產生第一讀取電流至位元線BL，用以確認第一反熔絲儲存電路902為一第一儲存狀態或者一第二儲存狀態，並據以作為PUF技術中隨機碼的一個位元。除此之外，也可經由量測儲存電路中反熔絲電晶體的閘極氧化層之電壓降(voltage drop)來決定儲存電路的儲存狀態。
換句話說，對OTP記憶胞c1進行編程動作時，所有的反熔絲儲存電路會接收相同的預定電壓，使得這些反熔絲儲存電路中的其中之一改變儲存狀態。再者，對OTP記憶胞c1進行讀取動作時，所有反熔絲儲存電路會被讀取並記錄其儲存狀態。亦即，所有反熔絲儲存電路的破裂狀態(ruptured condition)會被確認。在本發明中，由於製造變異，造成編程OTP記憶胞時的各種無法預期的破裂狀態發生。因此，隨機碼即可根據破裂狀態來產生。
請參照第27圖，其所繪示為第二種型態的OTP記 憶胞。本發明的第二實施例、第六實施例皆屬於第二種型態的OTP記憶胞。
OTP記憶胞c1中包括一選擇電路910、一第一反熔絲儲存電路912、一第二反熔絲儲存電路914與一隔離電路916。選擇電路910連接至一位元線BL、一反相位元線
Figure TWI610309BD00046
與一字元線WL。選擇電路910至少連接至二個反熔絲儲存電路。如第27圖所示，第一反熔絲儲存電路912連接於第一反熔絲控制線AF1、隔離電路916與選擇電路910；第二反熔絲儲存電路914連接於第二反熔絲控制線AF2、隔離電路916、與選擇電路910。
由本發明的實施例可知，第一反熔絲儲存電路912與第二反熔絲儲存電路914係在半導體中設計為互相對稱的配置。再者，選擇電路910包括至少一選擇電晶體；且每一個反熔絲儲存電路912、914中包括至少一反熔絲電晶體；且隔離電路916包括一隔離電晶體。當然，選擇電路中也可以包括選擇電晶體與開關電晶體，而每一個反熔絲儲存電路902、904中包括更多的反熔絲電晶體連接至對應的反熔絲控制線，隔離電路916包括更多的隔離電晶體。
當OTP記憶胞c1進行編程動作時，提供選擇電壓Vdd至字元線WL，提供接地電壓0V至位元線BL與反相位元線
Figure TWI610309BD00047
，提供導通電壓至隔離控制線IG，提供編程電壓Vpp至第一反熔絲控制線AF1與第二反熔絲控制線AF2。
隔離電路916連接第一反熔絲儲存電路912與第二 反熔絲儲存電路914。且選擇電路910提供接地電壓0V至第一反熔絲儲存電路912與第二反熔絲儲存電路914，使得第一反熔絲儲存電路912與第二反熔絲儲存電路914承受編程電壓，並使得第一反熔絲儲存電路912與第二反熔絲儲存電路914其中之一改變其儲存狀態。
當OTP記憶胞c1進行讀取動作時，提供選擇電壓Vdd至字元線WL，提供接地電壓0V至位元線BL以及反相位元線
Figure TWI610309BD00048
，提供讀取電壓Vr至第一反熔絲控制線AF1與第二反熔絲控制線AF2，提供未導通電壓至隔離控制線IG，用以隔離兩個反熔絲儲存電路912、914。使得第一反熔絲儲存電路912產生第一讀取電流至位元線BL，用以確認第一反熔絲儲存電路912為一第一儲存狀態，使得第二反熔絲儲存電路914產生第二讀取電流至反相位元線
Figure TWI610309BD00049
，用以確認第二反熔絲儲存電路914為一第二儲存狀態。並以第一反熔絲儲存電路912的第一儲存狀態作為PUF技術中隨機碼的一個位元。
另外，利用差動感測運算(differential sensing operation)來比較OTP記憶胞c1中第一讀取電流Ir1與第二讀取電流Ir2的大小，也可以用來決定隨機碼中的一個位元(one bit)。
相同地，對OTP記憶胞c1進行編程動作時，所有的反熔絲儲存電路會接收相同的預定電壓，使得這些反熔絲儲存電路中的其中之一改變儲存狀態。再者，對OTP記憶胞c1進行讀取動作時，所有反熔絲儲存電路會被讀取並記錄其儲存狀態。 亦即，所有反熔絲儲存電路的破裂狀態(ruptured condition)會被確認。在本發明中，由於製造變異，造成編程OTP記憶胞時的各種無法預期的破裂狀態發生。因此，隨機碼即可根據破裂狀態來產生。
再者，上述的破裂狀態(ruptured condition)可直接用來作為隨機碼。或者，可進一步處理破裂狀態而成為隨機碼。例如，將破裂狀態輸入一對應表(look-up table)後，產生隨機碼。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
900‧‧‧選擇電路
902‧‧‧第一反熔絲儲存電路
004‧‧‧第二反熔絲儲存電路

Claims (19)

  1. 一種一次編程記憶胞，包括：一選擇電路，包括一第一選擇電晶體與一第二選擇電晶體；一第一反熔絲儲存電路，包括一第一反熔絲電晶體；以及一第二反熔絲儲存電路，包括一第二反熔絲電晶體；其中，該第一選擇電晶體的一第一汲源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線，該第一反熔絲電晶體的一第一汲源端連接至該第一選擇電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至一第一反熔絲控制線，該第二反熔絲電晶體的一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，該第二反熔絲電晶體的一閘極端連接至一第二反熔絲控制線，該第二選擇電晶體的一第一汲源端連接至該第二反熔絲電晶體的一第二汲源端，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲源端連接至該位元線；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；以及 其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
  2. 一種一次編程記憶胞，包括：一選擇電路，包括一第一選擇電晶體、一第二選擇電晶體、一第一開關電晶體與一第二開關電晶體；一第一反熔絲儲存電路，包括一第一反熔絲電晶體；以及一第二反熔絲儲存電路，包括一第二反熔絲電晶體；其中，該第一選擇電晶體的一第一汲源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線，該第一開關電晶體的一第一汲源端連接至該第一選擇電晶體的一第二汲源端，該第一開關電晶體的一閘極端連接至一開關控制線，該第一反熔絲電晶體的一第一汲源端連接至該第一開關電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至一第一反熔絲控制線，該第二反熔絲電晶體的一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，該第二反熔絲電晶體的一閘極端連接至一第二反熔絲控制線，該第二開關電晶體的一第一汲源端連接至該第二反熔絲電晶體的一第二汲源端，該第二開關電晶體的一閘極 端連接至該開關控制線，該第二選擇電晶體的一第一汲源端連接至該第二開關電晶體的一第二汲源端，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲源端連接至該位元線；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；以及其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
  3. 一種一次編程記憶胞，包括：一選擇電路，包括一選擇電晶體連；一第一反熔絲儲存電路，包括一第一反熔絲電晶體；以及一第二反熔絲儲存電路，包括一第二反熔絲電晶體；其中， 該選擇電晶體的一第一汲源端連接至一位元線，該選擇電晶體的一閘極端連接至一字元線，該第一反熔絲電晶體的一第一汲源端與一第二汲源端連接至該選擇電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至一第一反熔絲控制線，該第二反熔絲電晶體的一第一汲源端與一第二汲源端連接至該選擇電晶體的該第二汲源端，該第二反熔絲電晶體的一閘極端連接至一第二反熔絲控制線；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；以及其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
  4. 一種一次編程記憶胞，包括： 一選擇電路，包括一第一選擇電晶體與一第二選擇電晶體；一第一反熔絲儲存電路，包括一第一反熔絲電晶體；一第二反熔絲儲存電路，包括一第二反熔絲電晶體；一第三反熔絲儲存電路，包括一第三反熔絲電晶體；以及一第四反熔絲儲存電路，包括一第四反熔絲電晶體；其中，該第一選擇電晶體的一第一汲源端連接至一位元線，該第一選擇電晶體的一閘極端連接至一字元線，該第一反熔絲電晶體的一第一汲源端與一第二汲源端連接至該第一選擇電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至一第一反熔絲控制線，該第二反熔絲電晶體的一第一汲源端與一第二汲源端連接至該第一選擇電晶體的該第二汲源端，該第二反熔絲電晶體的一閘極端連接至一第二反熔絲控制線；以及其中，該第二選擇電晶體的一第一汲源端連接至該位元線，該第二選擇電晶體的一閘極端連接至該字元線，該第三反熔絲電晶體的一第一汲源端與一第二汲源端連接至該第二選擇電晶體的一第二汲源端，該第三反熔絲電晶體的一閘極端連接至一第三反熔絲控制線，該第四反熔絲電晶體的一第一汲源端與一第二汲源端連接至該第二選擇電晶體的該第二汲源端，該第四反熔絲電晶體的一閘極端連接至一第四反熔絲控制線；其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反 熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；以及其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
  5. 如申請專利範圍第4項所述之一次編程記憶胞，其中該第一反熔絲儲存電路與該第二反熔絲儲存電路係在一半導體中設計為互相對稱的配置。
  6. 一種一次編程記憶胞，包括：一選擇電路，連接至一位元線、一反相位元線與一字元線；一隔離電路，連接至一隔離控制線；一第一反熔絲儲存電路，連接至一第一反熔絲控制線、該隔離電路與該選擇電路；以及一第二反熔絲儲存電路，連接於一第二反熔絲控制線、該隔離電路與該選擇電路； 其中，於一編程動作時，提供一選擇電壓至該字元線，提供一接地電壓至該位元線與該反相位元線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離電路連接該第一反熔絲儲存電路與該第二反熔絲儲存電路，該選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該字元線，提供該接地電壓至該位元線以及該反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至位元線，該第二反熔絲儲存電路產生一第二讀取電流至該反相位元線，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
  7. 如申請專利範圍第6項所述之一次編程記憶胞，其中該選擇電路包括一第一選擇電晶體與一第二選擇電晶體，該第一反熔絲儲存電路包括一第一反熔絲電晶體，該第二反熔絲儲存電路包括一第二反熔絲電晶體，該隔離電路包括一隔離電晶體；以及其中，該第一選擇電晶體的一第一汲源端連接至該位元線，該第一選擇電晶體的一閘極端連接至該字元線，該第一反熔絲電 晶體的一第一汲源端連接至該第一選擇電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至該第一反熔絲控制線，該隔離電晶體的一汲源端連接至該第一反熔電晶體的一第二汲源端，該隔離電晶體的一閘極連接至該隔離控制線；該第二反熔絲電晶體的一第一汲源端連接至該隔離電晶體的一第二汲源端，該第二反熔絲電晶體的一閘極端連接至該第二反熔絲控制線，該第二選擇電晶體的一第一汲源端連接至該第二反熔絲電晶體的一第二汲源端，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲源端連接至該反相位元線。
  8. 如申請專利範圍第6項所述之一次編程記憶胞，其中該選擇電路包括一第一選擇電晶體、一第二選擇電晶體、一第一開關電晶體與一第二開關電晶體，該第一反熔絲儲存電路包括一第一反熔絲電晶體，該第二反熔絲儲存電路包括一第二反熔絲電晶體，該隔離電路包括一隔離電晶體；以及其中，該第一選擇電晶體的一第一汲源端連接至該位元線，該第一選擇電晶體的一閘極端連接至該字元線，該第一開關電晶體的一第一汲源端連接至該第一選擇電晶體的一第二汲源端，該第一開關電晶體的一閘極端連接至一開關控制線，該第一反熔絲電晶體的一第一汲源端連接至該第一開關電晶體的一第二汲源端，該第一反熔絲電晶體的一閘極端連接至該第一反熔絲控制線，該隔離電晶體的一第一汲源端連接至該第一反熔絲電晶體的 一第二汲源端，該隔離電晶體的一閘極端連接至該隔離控制線，該第二反熔絲電晶體的一第一汲源端連接至該隔離電晶體的一第二汲源端，該第二反熔絲電晶體的一閘極端連接至該第二反熔絲控制線，該第二開關電晶體的一第一汲源端連接至該第二反熔絲電晶體的一第二汲源端，該第二開關電晶體的一閘極端連接至一開關控制線，該第二選擇電晶體的一第一汲源端連接至該第二開關電晶體的一第二汲源端，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲源端連接至該反相位元線。
  9. 如申請專利範圍第6項所述之一次編程記憶胞，其中該第一反熔絲儲存電路與該第二反熔絲儲存電路係在一半導體中設計為互相對稱的配置。
  10. 一種一次編程記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極連接於一第一反熔絲控制線，其中該第一反熔絲電晶體的該閘極具有一閘極氧化層，且該第一反熔絲電晶體的該閘極氧化層中一第一區域的厚度小於一第二區域的厚度；以及一第二反熔絲電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，一閘極連接於一第二反熔絲控制端，一第二汲源端連接至該位元線，其中該第二反熔絲電晶體的該閘 極具有一閘極氧化層，且該第二反熔絲電晶體的該閘極氧化層中一第三區域的厚度小於一第四區域的厚度；其中，於一編程動作時，提供一接地電壓至該位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該接地電壓至該位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀態，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
  11. 一種一次編程記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極連接於一第一反熔絲控制線，其中該第一反熔絲電晶體的該閘極具有一閘極氧化層，且該第一反熔絲電晶體的該閘極氧化層中一第一區域的厚度小於一第二區域的厚度；一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的一第二汲源端，一閘極連接於一隔離控制線；以及一第二反熔絲電晶體，具有一第一汲源端連接至該隔離電晶 體的一第二汲源端，一閘極連接於一第二反熔絲控制端，一第二汲源端連接至一反相位元線，其中該第二反熔絲電晶體的該閘極具有一閘極氧化層，且該第二反熔絲電晶體的該閘極氧化層中一第三區域的厚度小於一第四區域的厚度；其中，於一編程動作時，提供一接地電壓至該位元線與該反相位元線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離電晶體連接該第一反熔絲電晶體與該第二反熔絲電晶體，使得該第一反熔絲電晶體與該第二反熔絲電晶體承受該編程電壓，並使得該第一反熔絲電晶體與該第二反熔絲電晶體其中之一改變其儲存狀態；其中，於一讀取動作時，提供該接地電壓至該位元線以及該反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制線，使得該第一反熔絲電晶體產生一第一讀取電流至位元線，該第二反熔絲電晶體產生一第二讀取電流至該反相位元線，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
  12. 一種記憶體陣列結構，連接至一第一位元線、一第一字元線、一第一反熔絲控制線與一第二反熔絲控制線，該記憶體陣列結構包括一第一一次編程記憶胞與一第二一次編程記憶胞：該第一一次編程記憶胞，包括：一第一選擇電路，連接至該第一位元線與該第一字元線； 一第一反熔絲儲存電路，連接至該第一反熔絲控制線與該第一選擇電路；以及一第二反熔絲儲存電路，連接至該第二反熔絲控制線與該第一選擇電路；該第二一次編程記憶胞，包括：一第二選擇電路，連接至該第一位元線與一第二字元線；一第三反熔絲儲存電路，連接至一第三反熔絲控制線與該第二選擇電路；以及一第四反熔絲儲存電路，連接至一第四反熔絲控制線與該第二選擇電路；其中，於一編程動作時，提供一選擇電壓至該第一字元線，提供一接地電壓至該第一位元線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該第一字元線，提供該接地電壓至該第一位元線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至該第一位元線，用以確認該第一反熔絲儲存電路為一第一儲存狀態或者一第二儲存狀 態，並據以作為一物理不可複製技術中一隨機碼內的一個位元。
  13. 如申請專利範圍第12項所述之記憶體陣列結構，更包括一第三一次編程記憶胞，包括：一第三選擇電路，連接至一第二位元線與該第一字元線；一第五反熔絲儲存電路，連接至該第一反熔絲控制線與該第三選擇電路；以及一第六反熔絲儲存電路，連接至該第二反熔絲控制線與該第三選擇電路。
  14. 一種記憶體陣列結構，連接至一第一位元線、一第一反相位元線、一第一字元線、一第一隔離線、一第一反熔絲控制線與一第二反熔絲控制線，該記憶體陣列結構包括一第一一次編程記憶胞與一第二一次編程記憶胞：該第一一次編程記憶胞，包括：一第一選擇電路，連接至該第一位元線、該第一反相位元線與該第一字元線；一第一隔離電路，連接至該第一隔離控制線；一第一反熔絲儲存電路，連接至該第一反熔絲控制線、該第一隔離電路與該第一選擇電路；以及一第二反熔絲儲存電路，連接於該第二反熔絲控制線、該第一隔離電路與該第一選擇電路； 該第二一次編程記憶胞，包括：一第二選擇電路，連接至該第一位元線、該第一反相位元線與一第二字元線；一第二隔離電路，連接至一第二隔離控制線；一第三反熔絲儲存電路，連接至一第三反熔絲控制線、該第二隔離電路與該第二選擇電路；以及一第四反熔絲儲存電路，連接於一第四反熔絲控制線、該第二隔離電路與該第二選擇電路；其中，於一編程動作時，提供一選擇電壓至該第一字元線，提供一接地電壓至該第一位元線與該第一反相位元線，提供一導通電壓至該第一隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一隔離電路連接該第一反熔絲儲存電路與該第二反熔絲儲存電路，該第一選擇電路提供該接地電壓至該第一反熔絲儲存電路與該第二反熔絲儲存電路，使得該第一反熔絲儲存電路與該第二反熔絲儲存電路承受該編程電壓，並使得該第一反熔絲儲存電路與該第二反熔絲儲存電路其中之一改變其儲存狀態；其中，於一讀取動作時，提供該選擇電壓至該第一字元線，提供該接地電壓至該第一位元線以及該第一反相位元線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該第一隔離控制線，使得該第一反熔絲儲存電路產生一第一讀取電流至第一位元線，該第二反熔絲儲存電路產生一 第二讀取電流至該第一反相位元線，並據以決定一物理不可複製技術中一隨機碼內的一個位元。
  15. 如申請專利範圍第14項所述之記憶體陣列結構，更包括一第三一次編程記憶胞，包括：一第三選擇電路，連接至一第一位元線、一第二反相位元線與該第一字元線；一第三隔離電路，連接至該第一隔離控制線；一第五反熔絲儲存電路，連接至該第一反熔絲控制線、該第三隔離電路與該第三選擇電路；以及一第六反熔絲儲存電路，連接於該第二反熔絲控制線、該第三隔離電路與該第三選擇電路。
  16. 一種隨機碼的產生方法，包括下列步驟：提供一非揮發性記憶胞，該揮發性記憶胞中至少包括二反熔絲儲存電路；同時提供一預定電壓至該至少二反熔絲儲存電路，用以編程該非揮發性記憶胞；記錄該非揮發性記憶胞中該至少二反熔絲儲存電路所對應的破裂狀態；以及根據該破裂狀態產生一隨機碼。
  17. 如申請專利範圍第16項所述之隨機碼的產生方法，其中根據該至少二反熔絲儲存電路所提供的讀取電流或者是電壓降來決定該破裂狀態。
  18. 如申請專利範圍第16項所述之隨機碼的產生方法，更包括將該破裂狀態輸入一對應表並產生該隨機碼。
  19. 如申請專利範圍第16項所述之隨機碼的產生方法，其中由於該至少二反熔絲儲存電路的一製造變異，進而產生該破裂狀態。
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