JP2006173485A - 電子デバイス及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域1と、活性領域1上に形成され且つワードラインとなるゲート電極2とから構成される複数のアクセストランジスタを有している。活性領域1はOD細線1aを有すると共に、OD細線1aを含む活性領域1の表面はシリサイド化されている。製造工程時におけるOD細線1aのシリサイド化層の断線に起因する不連続な抵抗上昇に基づいて固有認識番号が設定される。
【選択図】 図1
Description
以下、本発明の第1の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第3の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第4の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第5の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第6の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第7の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第8の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
1a OD細線
2 ゲート電極
2a フルシリサイド化電極
3 ビアコンタクト
3A ビアコンタクト
3B ビアコンタクト
4 配線
5 ゲート配線
5a ゲート細線
6 シェアードコンタクト
7 ビアコンタクト
8 他のコンタクト
9 他の配線
Claims (13)
- 固有認識番号を生成する複数の素子からなる素子群を備えており、
前記固有認識番号は、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて設定されることを特徴とする電子デバイス。 - 請求項1に記載の電子デバイスにおいて、
前記各素子は、当該素子の電気特性の変化を2値情報として出力することを特徴とする電子デバイス。 - 請求項1に記載の電子デバイスにおいて、
前記各素子はアクセストランジスタを有することを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ活性領域を有し、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つゲート配線を有し、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記アクセストランジスタにおける活性領域上には、最小ルール径よりも小さい径を持つか又は前記活性領域とそれを囲む分離領域とに跨ったコンタクトが設けられており、
前記固有認識番号は、前記コンタクトと前記活性領域との接続不良に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記アクセストランジスタにおけるゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記各素子のうちの少なくとも1つの第1素子は、当該第1素子のアクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ第1のゲート配線を有し、
前記各素子のうちの少なくとも1つの第2素子は、当該第2素子のアクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ第2のゲート配線を有し、
前記第1のゲート配線及び前記第2のゲート配線のそれぞれの表面はシリサイド化されており、
前記第1のゲート配線は、外部からの書き込みによってシリサイド化層の断線が起こる電気的ヒューズを構成し、
前記第2のゲート配線は、偶発不良に起因してシリサイド化層の断線が起こる物理的ヒューズを構成し、
前記固有認識番号は、前記電気的ヒューズ及び前記物理的ヒューズのそれぞれの状態に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ活性領域を有し、
前記活性領域は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つゲート配線を有し、
前記ゲート配線は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスにおいて、
前記アクセストランジスタにおけるゲート電極は、最小ルール幅以上の幅を持つと共に、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイス。 - 請求項7又は11に記載の電子デバイスにおいて、
前記ゲート電極におけるシリサイド化層はコバルトシリサイド又はニッケルシリサイドからなることを特徴とする電子デバイス。 - 固有認識番号を生成する複数の素子からなる素子群を備えており、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて前記固有認識番号が設定される電子デバイスの製造方法において、
基板上に、シリサイド化された表面を有する活性領域若しくはゲート配線と電気的に接続するアクセストランジスタ又は少なくとも局所的にフルシリサイド化されたゲート電極を有するアクセストランジスタを形成する工程と、
前記活性領域若しくは前記ゲート配線又は前記ゲート電極の配置領域に対して局所的に熱処理を行なう工程とを備えていることを特徴とする電子デバイスの製造方法。
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