KR102331812B1 - 이퓨즈 - Google Patents

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KR102331812B1
KR102331812B1 KR1020190064019A KR20190064019A KR102331812B1 KR 102331812 B1 KR102331812 B1 KR 102331812B1 KR 1020190064019 A KR1020190064019 A KR 1020190064019A KR 20190064019 A KR20190064019 A KR 20190064019A KR 102331812 B1 KR102331812 B1 KR 102331812B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

금속 퓨즈 구조가 제공될 수 있다. 금속 퓨즈 구조는 제1 퓨즈 엘리먼트 및 제2 퓨즈 엘리먼트를 포함할 수 있다. 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 제1 퓨즈 엘리먼트에 인접할 수 있다. 제2 퓨즈 엘리먼트는 폭(W) 만큼 제1 퓨즈 엘리먼트로부터 이격될 수 있다.

Description

이퓨즈{EFUSE}
본 출원은, 발명의 명칭이 "이퓨즈(EFUSE)"로 2018년 5월 31일로 출원된 미국 가출원 제62/678,739호를 우선권으로 주장하며, 그로써, 그의 개시내용은 그 전체가 인용에 의해 포함된다.
다수의 집적 회로들(IC)은 반도체 기판의 단일 칩 상에 트랜지스터들, 저항기들, 커패시터들 및 다이오드들과 같은 수백만개의 상호접속된 디바이스들로 구성된다. IC들은 가능한 한 빠르게 동작하고 가능한 한 적은 전력을 소비하는 것이 일반적으로 바람직하다. 반도체 IC들은 종종, CMOS(complementary metal-oxide-semiconductor) 메모리, 안티퓨즈 메모리 및 이-퓨즈(E-fuse) 메모리와 같은 하나 이상의 유형들의 메모리를 포함한다.
OTP(One-Time-Programmable) 메모리 엘리먼트들은 비-휘발성 메모리(Non-Volatile Memory; NVM)를 제공하기 위해 IC들에 사용된다. NVM의 데이터는 IC가 턴 오프될 때 손실되지 않는다. NVM은 예를 들어, IC 제조자가 IC 상에 다수의 보안 데이터를 저장할 수 있게 하며 다수의 다른 애플리케이션들에 유용하다. NVM의 하나의 유형은 전기 퓨즈(이퓨즈(eFuse))를 사용한다.
이퓨즈는, 일반적으로 애노드 및 캐소드로서 지칭되는 두 패드들 사이의 도전성 물질(예를 들어, 금속, 폴리-실리콘 등)의 "퓨즈 링크"라고 흔히 불리는 협폭 스트립(narrow strip)을 사용함으로써 반도체 IC들에 통합된다. 이퓨즈에 프로그래밍 전류를 인가하는 것은 링크(즉, 퓨즈)를 파괴하고, 이에 따라 이퓨즈의 저항성을 변경한다. 이것이 이퓨즈를 "프로그래밍"하는 것으로 지칭한다. 퓨즈 상태(즉, 프로그래밍되었는지 여부)는 감지 회로를 사용하여 판독될 수 있다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른 비-휘발성 메모리 셀을 예시할 수 있는 블록도이다.
도 2a는 일부 실시예들에 따른 퓨즈를 예시한다.
도 2b는 일부 실시예들에 따른 수평 퓨즈를 예시한다.
도 2c는 일부 실시예들에 따른 수직 퓨즈를 예시한다.
도 3a는 일부 실시예들에 따라 퓨즈 벽들을 갖는 퓨즈 셀을 예시한다.
도 3b는 일부 실시예들에 따라 퓨즈 벽들을 갖는 퓨즈 셀을 예시한다.
도 4는 일부 실시예들에 따른 4x4 퓨즈 셀 어레이의 퓨즈 셀들의 그룹의 레이아웃을 예시한다.
도 5는 일부 실시예들에 따른 4x4 퓨즈 셀 어레이의 퓨즈 셀들의 그룹의 레이아웃을 예시한다.
도 6은 일부 실시예들에 따른 금속 퓨즈 구조를 포함하는 메모리 셀을 프로그래밍하기 위한 방법의 흐름도이다.
도 7은 일부 실시예들에 따라 비-휘발성 메모리 셀을 프로그래밍 및 판독하는 것을 예시한다.
다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 놓이는", "아래", "하위", "위에 놓이는", "상위" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
본원에서 설명된 바와 같이 시스템들 및 방법들은 델타 금속 퓨즈(즉, 디퓨즈)를 갖는 비-휘발성 메모리를 제공한다. 판독 전용 메모리(ROM)와 같은 비-휘발성 메모리는 복수의 메모리 셀들을 포함할 수 있으며, 이들 각각은 워드 라인에 접속된 트랜지스터 및 비트 라인에 접속된 디퓨즈를 포함할 수 있다. "1"을 프로그래밍할 때, 디퓨즈는 (예를 들어, 디퓨즈의 엘리먼트들 사이에 예를 들어, 산화물을 포함하는 유전체를 파괴함으로써 디퓨즈를 끊기 위해) 워드 및 비트 라인들에 기입 전압을 인가함으로써 끊어질 수 있다.
ROM은 기판, 기판 위의 제1 도전(예를 들어, 금속) 층(M0), M0 위의 제2 도전(예를 들어, 금속) 층(M1) 및 M1 위에 제3 도전(예를 들어, 금속) 층(M2)을 포함할 수 있다. 다른 금속층들(예를 들어, M3, M4, ... M12)이 또한 포함될 수 있다. 메모리 셀의 디퓨즈는 M0 또는 M2에 배치될 수 있다. 메모리 셀의 트랜지스터들은 M0 아래의 동일한 반도체 층에 배치될 수 있다.
본 개시내용의 실시예들은 아래에서 보다 상세하게 설명되는 바와 같이 오버랩하고 오프셋을 두고 병렬로 배열되는, 동일한 금속층에 있을 수 있는 디퓨즈의 금속 퓨즈 엘리먼트들을 포함할 수 있다. 예를 들어, 본 개시내용의 실시예들에 일치하는 디퓨즈를 사용할 수 있는 이러한 배열은 ROM 내의 감소된 퓨즈 영역을 제공할 수 있다. 예를 들어, 본 개시내용의 실시예들과 일치하는 디퓨즈들을 사용하는 8 × 8 셀 어레이에서, 8 × 8 셀 어레이에 의해 사용된 영역은 12.83㎛2(예를 들어, 3.915㎛ × 3.276㎛)를 포함할 수 있다. 종래의 퓨즈들을 사용하는 유사한 어레이는 238.9 ㎛2(예를 들어, 17.4 ㎛ × 13.728 ㎛)를 포함할 수 있다. 따라서, 본 개시내용의 실시예들은 예를 들어, 거의 95 %의 영역의 감소를 제공할 수 있다.
본 개시내용의 실시예와 일치하는 디퓨즈의 금속 퓨즈 엘리먼트들의 전술한 배열은 또한 종래의 퓨즈들에 비해 더 낮은 프로그래밍 전류(즉, 디퓨즈를 끊기 위한)를 제공할 수 있다. 예를 들어, 본 개시내용의 실시예들에 일치하는 디퓨즈에 대한 프로그래밍 전류는 1μA 미만일 수 있다. 종래의 퓨즈들에 대한 프로그래밍 전류는 약 10mA일 수 있다. 또한, 본 개시내용의 실시예들에 의해 제공되는 전술한 더 낮은 프로그래밍 전류는 차례로, 종래의 비-휘발성 메모리 셀들에 사용된 것에 비해 더 작은 트랜지스터 크기(최소 게이트 길이)를 허용할 수 있다.
도 1은 본 개시내용의 일부 실시예들에 따른 비-휘발성 메모리 셀(100)을 예시하는 블록도이다. 도 1에 도시된 바와 같이, 비-휘발성 메모리 셀(100)은 퓨즈(105)(예를 들어, 디퓨즈), 트랜지스터(110), 워드 라인(WL)(115) 및 비트 라인(BL)(120)을 포함한다. 퓨즈(105)는 제1 퓨즈 엘리먼트(125) 및 제2 퓨즈 엘리먼트(130)를 포함할 수 있다. 비-휘발성 메모리 셀(100) 내에서, 제1 퓨즈 엘리먼트(125)는 트랜지스터(110)에 접속될 수 있고 제2 퓨즈 엘리먼트(130)는 VDDQ에 접속될 수 있다.
트랜지스터(110)는 MOSFET(metal-oxide-semiconductor field-effect transistor)를 포함할 수 있다. 본 개시내용의 실시예들과 일치하는 MOSFET으로서, 예를 들어, 트랜지스터는 NMOS(N-type metal-oxide-semiconductor)를 이용할 수 있거나, 트랜지스터는 PMOS(P-type metal-oxide-semiconductor)를 이용할 수 있다. 트랜지스터(110)는 비-휘발성 메모리 셀(100)을 포함할 수 있는 집적 회로의 금속 제로(M0) 층 아래에 배치될 수 있다.
도 2a는 본 개시내용의 일부 실시예들에 따른 퓨즈(105)의 예를 예시한다. 도 2a에 도시된 바와 같이, 제2 퓨즈 엘리먼트(120)는 길이(L)에 걸쳐 제1 퓨즈 엘리먼트(115)에 인접할 수 있다. 또한, 제2 퓨즈 엘리먼트(120)는 예시적인 예에서 폭(W)만큼 제1 퓨즈 엘리먼트(115)로부터 이격된다. 퓨즈(105)는 IC 금속층 상에 제조될 수 있다. 예를 들어, 퓨즈(105)는 M0 층 또는 M2 층 상에 제조될 수 있다. M0 층은 다른 층(예를 들어, 0.02μm 두께를 가질 수 있음)과 비교하여 더 작은 최소 두께(예를 들어, 0.018μm)를 가질 수 있기 때문에, 보다 얇은 두께로 인해 낮은 프로그래밍 전류로 퓨즈(105)가 끊어질 수 있다. 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 동일한 IC 층 상에 제조될 수 있다.
본 개시내용의 실시예들과 일치하게, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 전기 도전성 물질로 제조될 수 있다. 전기 도전성 물질은 예를 들어, 구리와 같은 금속을 포함할 수 있다. 또한, 전기 도전성 물질은 예를 들어 규화물, 금속 또는 규화물과 금속의 조합을 포함할 수 있다. 본 개시내용의 실시예들에 일치하게, 산화물은 제1 퓨즈 엘리먼트(115)와 제2 퓨즈 엘리먼트(120) 사이에 배치될 수 있다.
도 2b는 본 개시내용의 일부 실시예들에 따른 수평 퓨즈(105)를 예시한다. 도 2b에 도시된 바와 같이, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 수평 배향을 갖도록 제조될 수 있다.
도 2c는 본 개시내용의 일부 실시예들에 따른 수직 퓨즈(105)를 예시한다. 도 2c에 도시된 바와 같이, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 수직 배향을 갖도록 제조될 수 있다.
도 3a는 본 개시내용의 일부 실시예들에 따라 퓨즈 벽들을 갖는 단일 퓨즈 셀(300)을 예시한다. 도 3a에 도시된 바와 같이, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 제1 퓨즈 벽(305)과 제2 퓨즈 벽(310) 사이에 배치될 수 있다. 비-휘발성 메모리 셀(100)을 프로그래밍(즉, 퓨즈(105)를 끊음)할 때, 퓨즈 끊기 프로세스 동안 일부 잔류물(예를 들어, 금속 또는 산화물)이 스프레이되거나 "스퍼터링"될 수 있다. 따라서, 제1 퓨즈 벽(305) 및 제2 퓨즈 벽(310)은 이러한 잔류물이 들어가고 이러한 잔류물이 다른 영역들을 오염시키는 것을 방지하기 위해 사용될 수 있다. 제1 퓨즈 벽(305) 및 제2 퓨즈 벽(310)은 예를 들어, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)와 동일한 물질로 제조될 수 있다.
도 3b는 본 개시내용의 일부 실시예들에 따라 퓨즈 벽들을 갖는 단일 퓨즈 셀(300)을 예시한다. 도 3a과 마찬가지로, 도 3b에 도시된 바와 같이, 제1 퓨즈 엘리먼트(115) 및 제2 퓨즈 엘리먼트(120)는 제1 퓨즈 벽(305)과 제2 퓨즈 벽(310) 사이에 배치될 수 있다. 그러나, 도 3a와 비교하면, 도 3b에 개시된 실시예는 최우측 퓨즈 엘리먼트일 수 있는 제1 퓨즈 엘리먼트(115)에 대비하여 최좌측 퓨즈 엘리먼트인 제2 퓨즈 엘리먼트(120)를 도시한다. 도 3a의 실시예는 최우측의 퓨즈 엘리먼트일 수 있는 제2 퓨즈 엘리먼트(120)에 대비하여 최좌측 퓨즈 엘리먼트인 제1 퓨즈 엘리먼트(115)를 도시한다. 도 3a와 관련하여 위에서 설명된 바와 같이, 제1 퓨즈 벽(305) 및 제2 퓨즈 벽(310)은 퓨즈 끊기 프로세스 동안 잔류물이 들어가고 잔류물이 다른 영역들을 오염시키는 것을 방지하기 위해 사용될 수 있다.
도 4는 일부 실시예들에 따른 4x4 퓨즈 셀 어레이(400)의 퓨즈 셀들의 그룹의 레이아웃을 예시한다. 도 4에 도시된 바와 같이, 4x4 퓨즈 셀 어레이(400)는 제1 사분면(405), 제2 사분면(410), 제3 사분면(415) 및 제4 사분면(420)에 각각 배열된 4개의 퓨즈 셀들의 그룹을 포함할 수 있다. 예를 들어, 4x4 퓨즈 셀 어레이(400)의 4개의 퓨즈 셀들 각각은 위에서 설명된 바와 같이 제1 퓨즈 엘리먼트 및 제2 퓨즈 엘리먼트를 갖는다. 예를 들어, 제1 사분면(405)은 제1 사분면 제1 퓨즈 엘리먼트(425) 및 제1 사분면 제2 퓨즈 엘리먼트(430)를 포함할 수 있다. 또한, 제2 사분면(410)은 제2 사분면 제1 퓨즈 엘리먼트(435) 및 제2 사분면 제2 퓨즈 엘리먼트(440)를 포함할 수 있다. 제3 사분면(415)은 제3 사분면 제1 퓨즈 엘리먼트(445) 및 제3 사분면 제2 퓨즈 엘리먼트(450)를 포함할 수 있다. 또한, 제4 사분면(420)은 제4 사분면 제1 퓨즈 엘리먼트(455) 및 제4 사분면 제2 퓨즈 엘리먼트(460)를 포함할 수 있다. 도 2a와 관련하여 위에서 설명된 것과 유사하게, 도 4에서 설명된 제1 퓨즈 엘리먼트들 및 제2 퓨즈 엘리먼트들은 길이에 걸쳐 서로 인접할 수 있고 폭(W)만큼 서로 이격될 수 있다.
본 개시내용의 실시예들은 또한 복수의 퓨즈 벽들을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 4x4 퓨즈 셀 어레이(400)는 복수의 퓨즈 벽들 중 제1 퓨즈 벽(465)과 제2 퓨즈 벽(470) 사이에 배치될 수 있다. 또한, 복수의 퓨즈 벽들 중 제3 퓨즈 벽(475)은 제3 사분면(415) 및 제4 사분면(420)으로부터 제1 사분면(405) 및 제2 사분면(410)을 분리할 수 있다. 위에서 설명된 것과 유사하게, 복수의 퓨즈 벽들(즉, 제1 퓨즈 벽(305), 제2 퓨즈 벽(310), 및 제3 퓨즈 벽(475))은 퓨즈 끊기 프로세스 동안 잔류물이 들어가고 잔류물이 다른 영역들을 오염시키는 것을 방지하기 위해 사용될 수 있다.
도 5는 본 개시내용의 일부 실시예들에 따른 4x4 퓨즈 셀 어레이(500)의 레이아웃을 예시한다. 도 5에 도시된 바와 같이, (즉, 도 4의) 제1 사분면 제1 퓨즈 엘리먼트(425) 및 제2 사분면 제1 퓨즈 엘리먼트(435)는 제1 사분면(405) 및 제2 사분면(410)에 걸쳐 (예를 들어, 상위 퓨즈 엘리먼트(510)로서) 접속될 수 있다. 유사하게, (즉, 도 4의) 제3 사분면 제1 퓨즈 엘리먼트(445) 및 제4 사분면 제1 퓨즈 엘리먼트(455)는 제3 사분면(415) 및 제4 사분면(420)에 걸쳐 (예를 들어, 하위 퓨즈 엘리먼트(520)로서) 접속될 수 있다. 이에 따라, 상위 퓨즈 엘리먼트(510)는 제1 사분면(405) 및 제2 사분면(410)의 퓨즈 셀들 사이에서 공유되는 제1 퓨즈 엘리먼트를 포함할 수 있다. 유사하게, 하위 퓨즈 엘리먼트(520)는 제3 사분면(415) 및 제4 사분면(420)의 퓨즈 셀들 사이에서 공유될 수 있는 제1 퓨즈 엘리먼트를 갖는다.
도 6은 금속 퓨즈 구조를 포함하는 비-휘발성 메모리 셀(100)을 프로그래밍하기 위해 본 개시내용의 실시예와 일치하는 방법(600)에 수반된 일반적인 동작들을 기술하는 흐름도이다. 방법(600)의 동작들을 구현하는 방식들은 이하에서보다 상세히 설명될 것이다.
예시된 방법(600)은 시작 블록(605)에서 시작하고, 제1 전압이 트랜지스터(110) 및 퓨즈(105)를 포함하는 비-휘발성 메모리 셀(100)의 워드 라인(115)에 인가되는 동작(610)으로 진행된다. 예를 들어, 제1 전압은 예를 들어, 1.8V를 포함할 수 있는 트랜지스터(110)에 대한 턴 온 전압일 수 있다.
제1 전압이 트랜지스터(110) 및 퓨즈(105)를 포함하는 비-휘발성 메모리 셀(100)의 워드 라인(115)에 인가되는 동작(610)으로부터, 예시된 방법(600)은 제2 전압이 비-휘발성 메모리 셀(100)의 비트 라인(120)에 인가되는 동작(620)으로 나아간다. 예를 들어, 제2 전압은 예를 들어, 1.8V와 5V 사이의 값일 수 있는 VDDQ를 포함할 수 있다.
동작(620)에서 제2 전압이 비-휘발성 메모리 셀(100)의 비트 라인(120)에 인가되면, 방법(600)은 제1 전압의 인가 및 제2 전압의 인가에 대한 응답으로 퓨즈(105)가 끊어지는 동작(630)으로 이어질 수 있다. 본 개시내용의 실시예들에 일치하게, 퓨즈(105)를 끊는 것은 제1 퓨즈 엘리먼트(125)와 제2 퓨즈 엘리먼트(130) 사이의 산화물을 파괴하는 것을 포함한다. 예를 들어, 오버랩하고 오프셋을 두고 병렬로 배열되는 퓨즈(105)의 퓨즈 엘리먼트들은 동일한 금속층에 있을 수 있다. 본 개시내용의 실시예와 일치하는 퓨즈(105)의 퓨즈 엘리먼트들의 이러한 배열은 또한 종래의 퓨즈들에 비해 더 낮은 프로그래밍 전류(즉, 디퓨즈를 끊기 위한)를 제공할 수 있다. 예를 들어, 본 개시내용의 실시예들에 일치하는 퓨즈(105)에 대한 프로그래밍 전류는 1μA 미만일 수 있다. 동작(630)에서 제1 전압의 인가 및 제2 전압의 인가에 대한 응답으로 퓨즈(105)가 끊어지면, 방법(600)은 그 후 동작(640)에서 종료될 수 있다.
도 7은 본 개시내용의 일부 실시예들에 따라 비-휘발성 메모리 셀(100)을 프로그래밍 및 판독하는 예를 예시한다. 프로그래밍 모드에서, 비-휘발성 메모리 셀(100)은 위에서 논의된 도 6과 관련하여 위에서 설명된 프로세스에 따라 프로그래밍될 수 있다. 판독 모드에서, 워드 라인(115)은 트랜지스터(110)를 턴 온하는데 사용될 수 있다. 퓨즈(105)가 끊어지지 않은 경우, 비-휘발성 메모리 셀(100)은 "0"을 판독한다(즉, Iread는 대략 0임). 퓨즈(105)가 끊어진 경우, 그것은 저항기로서 기능할 수 있고 비-휘발성 메모리 셀(100)은 1을 판독한다(즉, Iread는 대략 1μA 임).
본 개시내용의 실시예들은 오버랩하고 오프셋을 두고 병렬로 배열되는, 동일한 금속층에 있을 수 있는 디퓨즈의 금속 퓨즈 엘리먼트들을 포함할 수 있다. 이러한 배열은 예를 들어, 본 개시내용의 실시예들에 일치하는 디퓨즈를 사용할 수 있는 ROM 내의 감소된 퓨즈 영역을 제공할 수 있다. 본 개시내용의 실시예들은 예를 들어, 거의 95 %의 영역의 감소를 제공할 수 있다. 본 개시내용의 실시예와 일치하는 디퓨즈의 금속 퓨즈 엘리먼트들의 전술한 배열은 또한 종래의 퓨즈들과 비해 더 낮은 프로그래밍 전류(즉, 디퓨즈를 끈기 위한)를 제공할 수 있다. 본 개시내용의 실시예들에 의해 제공되는 더 낮은 프로그래밍 전류는 차례로, 종래의 비-휘발성 메모리 셀들에 사용된 것에 비해 더 작은 트랜지스터 크기(즉, 최소 게이트 길이)를 허용할 수 있다.
본 발명의 일 실시예는 퓨즈를 포함할 수 있다. 퓨즈는 제1 퓨즈 엘리먼트 및 제2 퓨즈 엘리먼트를 포함할 수 있다. 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 제1 퓨즈 엘리먼트에 인접할 수 있다. 제2 퓨즈 엘리먼트는 폭(W) 만큼 제1 퓨즈 엘리먼트로부터 이격될 수 있다.
본 개시내용의 다른 실시예는 제1 사분면, 제2 사분면, 제3 사분면 및 제4 사분면에 각각 배열된 4개의 퓨즈 셀들의 그룹을 포함할 수 있다. 4개의 퓨즈 셀들 각각은 제1 퓨즈 엘리먼트 및 제2 퓨즈 엘리먼트를 포함할 수 있다. 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 제1 퓨즈 엘리먼트에 인접할 수 있고, 제2 퓨즈 엘리먼트는 폭(W) 만큼 제1 퓨즈 엘리먼트로부터 이격될 수 있다. 4개의 퓨즈 셀들의 그룹은 복수의 퓨즈 벽들을 더 포함할 수 있다. 4개의 퓨즈 셀들의 그룹이 복수의 퓨즈 벽들 중 제1 퓨즈 벽과 제2 퓨즈 벽 사이에 배치될 수 있다. 복수의 퓨즈 벽들 중 제3 퓨즈 벽은 제3 사분면 및 제4 사분면으로부터 제1 사분면 및 제2 사분면을 분리할 수 있다.
본 개시내용의 또 다른 실시예는 금속 퓨즈 구조를 포함하는 비-휘발성 메모리 셀을 프로그래밍하기 위한 방법을 포함할 수 있다. 본 개시내용의 실시예들은 트랜지스터 및 퓨즈를 포함하는 비-휘발성 메모리 셀의 워드 라인에 제1 전압을 인가하는 것, 메모리 셀의 비트 라인에 제2 전압을 인가하는 것 그리고 제1 전압의 인가 및 제2 전압의 인가에 대한 응답으로 퓨즈를 끊는 것을 포함할 수 있다. 퓨즈를 끊는 것은 제1 퓨즈 엘리먼트와 제2 퓨즈 엘리먼트 사이의 산화물을 파괴하는 것을 포함할 수 있다. 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 제1 퓨즈 엘리먼트에 인접할 수 있고, 제2 퓨즈 엘리먼트는 폭(W) 만큼 제1 퓨즈 엘리먼트로부터 이격될 수 있다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
실시예들
실시예 1. 장치에 있어서,
제1 퓨즈 엘리먼트; 및
제2 퓨즈 엘리먼트를 포함하고,
상기 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 상기 제1 퓨즈 엘리먼트에 인접하고, 상기 제2 퓨즈 엘리먼트는 폭(W) 만큼 제1 퓨즈 엘리먼트로부터 이격되는 것인, 장치.
실시예 2. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 전기 도전성 물질로 제조되는 것인, 장치.
실시예 3. 실시예 2에 있어서,
상기 전기 도전성 물질은 금속을 포함하는 것인, 장치.
실시예 4. 실시예 2에 있어서,
상기 전기 도전성 물질은 규화물, 금속, 및 규화물과 금속의 조합 중 하나를 포함하는 것인, 장치.
실시예 5. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트와 상기 제2 퓨즈 엘리먼트 사이에 산화물이 배치되는 것인, 장치.
실시예 6. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 퓨즈 벽에 대해 수평 배향으로 배열되는 것인, 장치.
실시예 7. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 퓨즈 벽에 대해 수직 배향으로 배열되는 것인, 장치.
실시예 8. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 집적 회로의 금속 제로(metal zero)(M0) 층에 배치되는 것인, 장치.
실시예 9. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 집적 회로의 금속 2(M2) 층에 배치되는 것인, 장치.
실시예 10. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 제1 퓨즈 벽과 제2 퓨즈 벽 사이에 배치되는 것인, 장치.
실시예 11. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 비-휘발성 메모리 셀에 배치되는 것인, 장치.
실시예 12. 실시예 1에 있어서,
상기 제1 퓨즈 엘리먼트는 MOSFET(metal-oxide-semiconductor field-effect transistor)를 포함하는 트랜지스터에 접속되는 것인, 장치.
실시예 13. 실시예 12에 있어서,
상기 트랜지스터는 집적 회로의 금속 제로(M0) 층 아래에 배치되는 것인, 장치.
실시예 14. 실시예 12에 있어서,
상기 트랜지스터는 NMOS(N-type metal-oxide-semiconductor)인 것인, 장치.
실시예 15. 실시예 12에 있어서,
상기 트랜지스터는 PMOS(P-type metal-oxide-semiconductor)인 것인, 장치.
실시예 16. 실시예 1에 있어서,
상기 제2 퓨즈 엘리먼트는 VDDQ에 접속되는 것인, 장치.
실시예 17. 장치에 있어서,
제1 사분면, 제2 사분면, 제3 사분면, 및 제4 사분면에 각각 배열된 4개의 퓨즈 셀들의 그룹 - 상기 4개의 퓨즈 셀들 각각은, 제1 퓨즈 엘리먼트 및 제2 퓨즈 엘리먼트를 포함함 -; 및
복수의 퓨즈 벽들을 포함하고,
상기 4개의 퓨즈 셀들의 그룹은 상기 복수의 퓨즈 벽들 중 제1 퓨즈 벽과 제2 퓨즈 벽 사이에 배치되고, 상기 복수의 퓨즈 벽들 중 제3 퓨즈 벽은 상기 제3 사분면 및 상기 제4 사분면으로부터 상기 제1 사분면 및 상기 제2 사분면을 분리하는 것인, 장치.
실시예 18. 실시예 17에 있어서,
상기 제1 사분면의 제1 퓨즈 엘리먼트 및 상기 제2 사분면의 제1 퓨즈 엘리먼트는 상기 제1 사분면 및 상기 제2 사분면에 걸쳐 접속되고, 상기 제3 사분면의 제1 퓨즈 엘리먼트 및 상기 제4 사분면의 제1 퓨즈 엘리먼트는 상기 제3 사분면 및 상기 제4 사분면에 걸쳐 접속되는 것인, 장치.
실시예 19. 방법에 있어서,
트랜지스터 및 퓨즈를 포함하는 비-휘발성 메모리 셀의 워드 라인에 제1 전압을 인가하는 단계 - 상기 퓨즈는, 제1 퓨즈 엘리먼트, 및 제2 퓨즈 엘리먼트를 포함하고, 상기 제2 퓨즈 엘리먼트는 길이(L)에 걸쳐 상기 제1 퓨즈 엘리먼트에 인접하고, 상기 제2 퓨즈 엘리먼트는 폭(W) 만큼 상기 제1 퓨즈 엘리먼트로부터 이격됨 -;
상기 메모리 셀의 비트 라인에 제2 전압을 인가하는 단계; 및
상기 제1 전압을 인가하는 것 및 상기 제2 전압을 인가하는 것에 대한 응답으로 상기 퓨즈를 끊는(blow) 단계를 포함하고,
상기 퓨즈를 끊는 단계는 상기 제1 퓨즈 엘리먼트와 상기 제2 퓨즈 엘리먼트 사이의 유전체를 파괴(break down)하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 퓨즈를 끊는 단계는 1μA 미만의 전류로 상기 퓨즈를 끊는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 장치에 있어서,
    제1 퓨즈 엘리먼트(fuse element);
    상기 제1 퓨즈 엘리먼트를 부분적으로 오버랩하고 상기 제1 퓨즈 엘리먼트로부터 상기 제1 및 제2 퓨즈 엘리먼트 사이의 오버랩 영역을 거쳐 이격된 제2 퓨즈 엘리먼트; 및
    상기 오버랩 영역 상에만 배치되고, 임계 레벨을 초과하는 전류가 상기 오버랩 영역을 통해 흐른 후에 제1 도전성 상태로부터 제2 도전성 상태로 변경하도록 적응되는 퓨즈 매체
    를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 전기 도전성 물질로 제조되는 것인, 장치.
  3. 제2항에 있어서,
    상기 전기 도전성 물질은 규화물, 금속, 및 규화물과 금속의 조합 중 하나를 포함하는 것인, 장치.
  4. 제1항에 있어서,
    상기 퓨즈 매체는 산화물을 포함하고, 상기 산화물은 상기 임계 레벨을 초과하는 전류가 상기 오버랩 영역을 통해 흐른 후에 브레이크다운(breakdown)을 갖는 것인, 장치.
  5. 제1항에 있어서,
    상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 퓨즈 벽에 대해 수평 배향 또는 수직 배향으로 배열되는 것인, 장치.
  6. 제1항에 있어서,
    상기 제1 퓨즈 엘리먼트 및 상기 제2 퓨즈 엘리먼트는 집적 회로의 금속 제로(metal zero)(M0) 층 또는 금속 2(M2) 층에 배치되는 것인, 장치.
  7. 제1항에 있어서,
    상기 제1 퓨즈 엘리먼트는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)를 포함하는 트랜지스터에 접속되는 것인, 장치.
  8. 제7항에 있어서,
    상기 산화물은 브레이크다운 이전보다 브레이크다운 이후에 더 높은 도전성을 갖는 것인, 장치.
  9. 장치에 있어서,
    제1 사분면, 제2 사분면, 제3 사분면 및 제4 사분면에 각각 배열된 4개의 퓨즈 셀들의 그룹 - 상기 4개의 퓨즈 셀들 각각은,
    제1 퓨즈 엘리먼트;
    제2 퓨즈 엘리먼트; 및
    상기 제1 및 상기 제2 퓨즈 엘리먼트 사이의 오버랩 영역 상에만 배치되는 퓨즈 매체
    를 포함하고,
    상기 제1 및 상기 제2 퓨즈 엘리먼트는 상기 퓨즈 매체의 적어도 일부를 거쳐 서로 부분적으로 오버랩하고, 상기 퓨즈 매체의 일부는 임계 레벨을 초과하는 전류가 상기 일부를 통해 흐른 후에 제1 도전성 상태로부터 제2 도전성 상태로 변화하도록 적응되는 것임 - ; 및
    복수의 퓨즈 벽들
    을 포함하고,
    상기 4개의 퓨즈 셀들의 그룹이 상기 복수의 퓨즈 벽들 중 제1 퓨즈 벽과 제2 퓨즈 벽 사이에 배치되고, 상기 복수의 퓨즈 벽들 중 제3 퓨즈 벽은 상기 제3 사분면 및 상기 제4 사분면으로부터 상기 제1 사분면 및 상기 제2 사분면을 분리하는 것인, 장치.
  10. 방법에 있어서,
    트랜지스터 및 퓨즈를 포함하는 비-휘발성 메모리 셀의 워드 라인에 제1 전압을 인가하는 단계 - 상기 퓨즈는,
    제1 퓨즈 엘리먼트;
    상기 제1 퓨즈 엘리먼트를 부분적으로 오버랩하고 상기 제1 퓨즈 엘리먼트로부터 상기 제1 및 제2 퓨즈 엘리먼트 사이의 오버랩 영역을 거쳐 이격된 제2 퓨즈 엘리먼트; 및
    상기 오버랩 영역 상에만 배치되고, 임계 레벨을 초과하는 전류가 상기 오버랩 영역을 통해 흐른 후에 제1 도전성 상태로부터 제2 도전성 상태로 변경하도록 적응되는 퓨즈 매체
    를 포함함 - ;
    상기 메모리 셀의 비트 라인에 제2 전압을 인가하는 단계; 및
    상기 제1 전압을 인가하는 것 및 상기 제2 전압을 인가하는 것에 대한 응답으로 상기 퓨즈를 끊는(blow) 단계
    를 포함하고,
    상기 퓨즈를 끊는 단계는 상기 제1 퓨즈 엘리먼트와 상기 제2 퓨즈 엘리먼트 사이의 유전체를 파괴하는(break down) 단계를 포함하는 것인, 방법.
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