JP2010267803A - 半導体装置 - Google Patents
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Abstract
【課題】ポリシリコン配線構造を利用する場合にプログラム後の抵抗値のばらつきがなく高抵抗値化が図れ、良好なプログラム特性や高信頼性を有する半導体装置を提供する。
【解決手段】第1の端子部12aと、第2の端子部12cと、前記第1および第2の端子部の相互間を接続するヒューズリンク12bとを有する半導体装置であって、前記第1の端子部および前記ヒューズリンクは、不純物イオンがドープされたポリシリコン層とその上に積層された金属元素を含む層とを有し、前記第2の端子部は、前記ヒューズリンクとの接続端側に不純物イオンがドープされていないポリシリコン層とその上に積層された金属元素を含む層とを有する。
【選択図】 図1
【解決手段】第1の端子部12aと、第2の端子部12cと、前記第1および第2の端子部の相互間を接続するヒューズリンク12bとを有する半導体装置であって、前記第1の端子部および前記ヒューズリンクは、不純物イオンがドープされたポリシリコン層とその上に積層された金属元素を含む層とを有し、前記第2の端子部は、前記ヒューズリンクとの接続端側に不純物イオンがドープされていないポリシリコン層とその上に積層された金属元素を含む層とを有する。
【選択図】 図1
Description
本発明は、半導体装置に関するものである。
本発明は、一度だけプログラムが可能なOTP(One-Time Programmable)メモリに使用される記憶素子として、半導体集積回路と共に半導体基板上に形成される半導体装置である電流溶断型ヒューズ素子を対象としている。
OTPメモリは、近年の半導体集積回路において、DRAMやSRAMなど冗長性を有するメモリのどのセルを冗長セルで置き換えるかというリダンダンシ置き換え情報や、チップ固有のID情報、あるいはアナログ回路のチューニング情報などを格納する用途として不可欠な要素となっている。
このOTPメモリに使用される記憶素子として、主に電気的にプログラムが可能なヒューズ(Electrical Programmable Fuse:以降「eFuse」と略記する)素子が使用されている。eFuse素子には、ゲート酸化膜破壊型ヒューズ素子や電流溶断型ヒューズ素子などがあり、種々の提案がなされている。
なお、ゲート酸化膜破壊型ヒューズ素子は、MOSトランジスタのゲート酸化膜に高電圧を印加し、絶縁破壊を生じさせることで低抵抗化を図るアンチヒューズタイプ方式のヒューズ素子である。一方、電流溶断型ヒューズ素子は、配線そのものに大きな電流を流すことで配線を溶断あるいは配線構造を変化させ、抵抗値を変化させる方式のヒューズ素子である。
以下、本発明の対象である電流溶断型ヒューズ素子について説明する。eFuse素子として使用される電流溶断型ヒューズ素子の一種として、ポリシリコン層の表面所定幅の帯状領域をコバルト(Co)、ニッケル(Ni)、チタン(Ti)などの金属と反応させてシリサイド化したポリシリコン配線を使用したヒューズ素子が知られている。なお、シリサイド化したポリシリコンは、ゲート材料として用いられている。
このようなポリシリコンヒューズ素子をプログラムする方法として、シリサイド化されたポリシリコンに大きな電流を流し、エレクトロマイグレーション現象によってシリサイド層の金属元素を電子の流れと同じ方向に移動させ、シリサイド層を断線させることで高抵抗化を図る方法が提案されている(例えば、非特許文献1参照)。
このポリシリコン配線構造を利用したヒューズ素子は、ゲート酸化膜破壊型ヒューズ素子に比べ、プログラム時に高電圧を必要としないため、論理回路を構成するトランジスタに過度のストレスを与えずにプログラムできる利点がある。
しかし、ポリシリコン配線構造を利用したヒューズ素子は、プログラム電圧の変動などにより、エレクトロマイグレーション現象による金属元素の移動が十分に行われないと、プログラム後の抵抗値を大きくすることができない。そのため、プログラム後の抵抗値がばらつく恐れがあり、ヒューズ素子のプログラム前後の電流比を十分に稼ぐことができない可能性がある。
また、ヒューズ素子にシリサイド層が均一に生成されない領域があると、初期抵抗値がばらつく可能性も秘めており、ヒューズ素子の信頼性を損ねる恐れもある。
"Electrically Programmable Fuse (eFuse) Using Electromigration in Silicides" IEEE Electron Device Letters, Vol.23, No.9, September 2002
本発明は、上記に鑑みてなされたものであり、ポリシリコン配線構造を利用する場合にプログラム後の抵抗値のばらつきがなく高抵抗値化が図れ、良好なプログラム特性や高信頼性を有する半導体装置を提供することを目的とする。
本願発明の一態様によれば、第1の端子部と、第2の端子部と、前記第1および第2の端子部の相互間を接続するヒューズリンクとを有する半導体装置であって、前記第1の端子部および前記ヒューズリンクは、不純物イオンがドープされたポリシリコン層とその上に積層された金属元素を含む層とを有し、前記第2の端子部は、前記ヒューズリンクとの接続端側の少なくとも一部に、不純物イオンがドープされていないポリシリコン層とその上に積層された金属元素を含む層とを有する半導体装置が提供される。
本発明によれば、ポリシリコン配線構造を利用する場合にプログラム後の抵抗値のばらつきがなく高抵抗値化が図れ、良好なプログラム特性や高信頼性を有する半導体装置が実現できるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態に係る半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。図1に示すように、本第1の実施の形態に係る半導体装置であるヒューズ素子は、第1の端子部12aおよび第2の端子部12cと、両端子部の片端間を接続する幅狭帯状のヒューズリンク12bとで構成される。なお、第1の端子部12aと第2の端子部12cには、それぞれ、複数のコンタクト13が設けられる。
図1は、本発明の第1の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。図1に示すように、本第1の実施の形態に係る半導体装置であるヒューズ素子は、第1の端子部12aおよび第2の端子部12cと、両端子部の片端間を接続する幅狭帯状のヒューズリンク12bとで構成される。なお、第1の端子部12aと第2の端子部12cには、それぞれ、複数のコンタクト13が設けられる。
図1において、ポリシリコン層上に、N+あるいはP+の不純物イオンをドープする所定面積の領域11a,11bが不純物イオンをドープしない所定幅の領域11cを挟んで画定されている。領域11a上に、第1の端子部12aとヒューズリンク12bとの全体の平面形状が形成されるように、金属元素を含む層が積層されている。また、領域11cと領域11bとを合わせた領域上に、第2の端子部12cの平面形状が形成されるように、金属元素を含む層が積層されている。第1および第2の端子部12a,12cのコンタクト13は、それぞれ、金属元素を含む層上に形成されている。
要するに、第1の端子部12a、ヒューズリンク12bおよび第2の端子部12cは、それぞれ、ポリシリコン層とその上に積層された金属元素を含む層とで構成されている。そして、第1の端子部12aおよびヒューズリンク12bでのポリシリコン層には、N+あるいはP+の不純物イオンがドープされている。一方、第2の端子部12cでのポリシリコン層では、ヒューズリンク12bとの接続端側の所定幅領域(領域11c)が不純物イオンをドープしない領域となっていて、コンタクト13が設けられる外部との接続端側の所定幅領域(領域11b)がN+あるいはP+の不純物イオンがドープされる領域となっている。なお、領域11aと領域11cとの境界においては、ヒューズリンク12bと第2の端子部12cとの接続を確実にするため、ヒューズリンク12bの接続端が領域11c側に入り込むように、破線で示す範囲にN+あるいはP+の不純物イオンがドープされている。
このような本第1の実施の形態に係るヒューズ素子は、具体的には、図2に示す構造をしている。なお、図2は、図1に示すA−A’線断面図である。図2において、半導体基板20上にシリコン酸化膜21が形成され、シリコン酸化膜21上にポリシリコン層22が形成されている。このポリシリコン層22上に図1に示す領域11a,11c,11bを画定し、領域11a,11bにN+あるいはP+の不純物をドープする。そして、ポリシリコン層22上に画定した領域11a,11c,11bにおいて図1に示すヒューズ素子の平面形状を形作る領域に、金属元素を含む層としてのシリサイド層23を自己整合的に形成させる。
図2では、ポリシリコン層22は、図1に示す第1の端子部12a側のポリシリコン層22aと、ヒューズリンク12b側のポリシリコン層22bと、第2の端子部12c側のポリシリコン層22c−1,22c−2とに区切って示してある。
ポリシリコン層22a,22bは、共に領域11aのポリシリコン層であり、ポリシリコン層22c−2は、領域11bのポリシリコン層であり、これらはN+あるいはP+の不純物イオンがドープされている。一方、ポリシリコン層22c−1は、領域11cのポリシリコン層であり、不純物イオンはドープされていない。
そして、図1に示す第1の端子部12a側のシリサイド層23上には、図1に示す複数のコンタクト13が形成され、これらのコンタクト13には金属配線24が接続される。また、図1に示す第2の端子部12c側のシリサイド層23上には、図1に示す複数のコンタクト13が形成され、これらのコンタクト13には金属配線25が接続される。
なお、N+としてドープする不純物イオンは、ヒ素(As)やリン(P)などのイオンが代表例であり、P+としてドープする不純物は、ボロン(B)などのイオンが代表例である。また、シリサイド層23を構成する金属元素は、ニッケル(Ni)などであるが、それに限定されるものではなく、チタン(Ti)、コバルト(Co)、タングステン(W)などを用いることも可能である。
次に、図3は、図1に示すヒューズ素子をプログラムする回路の構成例を示す回路図である。図3に示すように、ヒューズ素子をプログラムする回路は、電源と回路グラウンドとの間に、PMOSトランジスタ33とNMOSトランジスタ34,32とをこの順に直列に接続した構成である。このような回路構成において、NMOSトランジスタ34,32の直列接続端にヒューズ素子31の第2の端子部12cが接続される。ヒューズ素子31の第1の端子部12aは、プログラム電圧Vpgmの印加端子となっている。
PMOSトランジスタ33は、バイアス信号Vviasによって、プログラム時にはオフ状態に制御され、読み出し時はオン状態に制御される。NMOSトランジスタ34は、読み出し信号REによって、プログラム時にはオフ状態に制御され、読み出し時はオン状態に制御される。NMOSトランジスタ32は、プログラム信号WEによって、プログラム時にはオン状態に制御され、読み出し時はオフ状態に制御される。そして、ヒューズ素子31の第1の端子部12aは、プログラム時には高電圧に設定したプログラム電圧Vpgmが供給され、読み出し時には回路グラウンドと同電位に設定したプログラム電圧Vpgmが供給される。なお、PMOSトランジスタ33とNMOSトランジスタ34の直列接続端は、読み出し時は出力端となり、ストレージノード信号SNが取り出される。
ここでは、図3〜図5を参照して、ヒューズ素子31にプログラムを行う場合の動作について説明する。なお、図4は、図1に示すヒューズ素子のプログラム動作を説明する断面図である。図5は、図1に示すヒューズ素子のプログラム動作後の状態を説明する断面図である。
ヒューズ素子31にプログラムを行う場合、バイアス信号Vviasを高レベルにしてPMOSトランジスタ33をオフ状態にし、読み出し信号REを低レベルにしてNMOSトランジスタ33をオフ状態にし、ヒューズ素子31の第1の端子部12aに供給するプログラム電圧Vpgmを高電圧(例えばVpgm=3.3V)に設定する。この状態で、プログラム信号WEを高レベルにしてNMOSトランジスタ32をオン状態にすると、ヒューズ素子31では、プログラム電圧Vpgmに応じた電流が正極側である第1の端子部12aからヒューズリンク12bを通って負極側である第2の端子部12cへと急激に流れる。このとき、電子は、図4に示すように、負極側である第2の端子部12cからヒューズリンク12bを通って正極側である第1の端子部12aへと移動する。
ヒューズ素子31の形状にもよるが、NMOSトランジスタ32に流れる電流を、例えば5〜10mA前後にすると、電子の移動方向の基端側である第2の端子部12cにおけるポリシリコン層22c−1上のシリサイド層23においてエレクトロマイグレーション現象が起こり、ポリシリコン層22c−1上のシリサイド層23の金属元素が電子の流れに押されてヒューズリンク12b側に移動する。
同時に、ヒューズリンク12bのシリサイド層23を急激に流れる電流により発生するジュール熱によって、ヒューズリンク12bのポリシリコン層22bが融解し、図5に示すように、ポリシリコン層22c−1上のシリサイド層23のほぼ全ての金属元素がヒューズリンク12bのポリシリコン層22bに染み込む形で、ヒューズリンク12bのポリシリコン層22bに、ポリシリコン層22c−1上のシリサイド層23の金属元素が偏在する領域51が形成される。
その結果、第1の端子部12aと第2の端子部12cとの間が、ほぼポリシリコン層22c−1の抵抗値に設定されるので、ヒューズ素子31が高抵抗化する。ヒューズ素子31は、このように初期抵抗値から所定の高抵抗値にプログラムされると、その後、電流を遮断しても、プログラムされた抵抗値を保持する。
ここで、図1において、ヒューズリンク12bの幅と長さは、ヒューズリンク12bにポリシリコン層22bを融解させるジュール熱を発生させるのに必要とされる抵抗値に応じて定められる。そして、第2の端子部12cにおける不純物イオンをドープしないポリシリコン層22c−1上のシリサイド層のほぼ全ての金属元素をヒューズリンク12b側に移動させるので、不純物イオンをドープしない領域11cの間隔幅は、ヒューズリンク12bの長さとの関係で定められる。
以上のように、本第1の実施の形態に係るヒューズ素子は、プログラムすると、ヒューズリンク側のポリシリコン層に、第2の端子部における接続端側の不純物イオンをドープしてないポリシリコン層上の金属元素が染み込む形で偏在し、第2の端子部が不純物イオンをドープしてないポリシリコン層のみで形成される。そのため、ヒューズ素子は、全体として高抵抗となり、プログラム電圧のばらつきに影響されず、安定したプログラム特性が得られる。
また、ヒューズリンクを形成するポリシリコン層は、N+あるいはP+の不純物イオンをドープするようにしてあるので、その上に積層される金属元素を含む層(シリサイド層)との親和性を良好に保つことができ、ヒューズリンクでは、ポリシリコン層上に積層したシリサイド層が未形成となり、不均一となるのを防ぐことができる。つまり、初期抵抗値のばらつきを防止して、ヒューズ素子の信頼性を確実に保つことができる。
(第2の実施の形態)
図6は、本発明の第2の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。なお、説明の便宜から、第1の実施の形態にて示した構成要素と同一ないしは同等である構成には同一の符号を付してある。ここでは、本第2の実施の形態に関わる部分を中心に説明する。
図6は、本発明の第2の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。なお、説明の便宜から、第1の実施の形態にて示した構成要素と同一ないしは同等である構成には同一の符号を付してある。ここでは、本第2の実施の形態に関わる部分を中心に説明する。
図6に示す領域11は、ポリシリコン層上に画定したN+あるいはP+の不純物をドープする所定面積の領域である。本第2の実施の形態に係るヒューズ素子は、この領域11上に形成される。そして、第2の端子部12cにおいて、ヒューズリンク12bとの接続端側を横断している領域61は、金属元素を含む層としてのシリサイド層をブロックする領域である。
すなわち、本第2の実施の形態に係るヒューズ素子は、N+あるいはP+の不純物イオンをドープしたポリシリコン層上に、第1の端子部12a、ヒューズリンク12bおよび第2の端子部12cの全体の平面形状が形成されるように、金属元素を含む層(シリサイド層)が積層される構成であるが、第2の端子部12cにおいては、ヒューズリンク12bとの接続端側とコンタクト13が形成される側との間に、ブロックする領域61の幅分だけシリサイド層が形成されない領域が存在する構成となる。
このような本第2の実施の形態に係るヒューズ素子は、具体的には、図7に示す構造をしている。なお、図7は、図6に示すA−A’線断面図である。図7に示すように、第2の端子部12cは、第1の実施の形態とは異なる構造をしている。まず、土台となるポリシリコン層22cは、全域がN+あるいはP+の不純物がドーピングされている。そして、ポリシリコン層22c上では、第1の実施の形態にて示したシリサイド層23が、シリサイド層が形成されない領域61aによって、ヒューズリンク12b側のシリサイド層23aと、コンタクト13が形成される側のシリサイド層23bとに分離された形となっている。この構成では、シリサイド層が形成されない領域61aの存在によって初期抵抗値が若干高くなるが、第2の端子部12cに限定されるので、プログラムに与える影響は少ない。
図8は、図6に示すヒューズ素子のプログラム動作後の状態を説明する断面図である。本第2の実施の形態においても、プログラム時は、第1の実施の形態と同様に、エレクトロマイグレーション現象によりシリサイド層23aの金属元素が正極側である第1の端子部12a側へ移動する現象と、ポリシリコン層22bの融解とが同時に進行する。したがって、本第2の実施の形態においても、ヒューズリンク12bのポリシリコン層22bにシリサイド層23aの金属元素が偏在する領域が第1の実施の形態と同様の態様で形成される。
この場合、本第2の実施の形態では、図7において、第2の端子部12cにおいてヒューズリンク12bとの接続端側に少量存在するシリサイド層23aと、ヒューズリンク12b側のポリシリコン層22b上のシリサイド層23aとにおいて、金属元素の移動が起こり、図8に示すように、シリサイド層23aの金属元素が偏在する領域81は、ヒューズリンク12bのポリシリコン層22bにおいて正極側である第1の端子部12a側に偏った箇所に形成される。その結果、ヒューズリンク12bの一部がポリシリコン層22bのみの領域となり、ヒューズ素子が高抵抗化される。
したがって、本第2の実施の形態においても、第1の実施の形態と同様の効果を得ることができる。
(第3の実施の形態)
図9は、本発明の第3の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。なお、説明の便宜から、第2の実施の形態にて示した構成要素と同一ないしは同等である構成には同一の符号を付してある。ここでは、本第3の実施の形態に関わる部分を中心に説明する。
図9は、本発明の第3の実施の形態に係る半導体装置の基本的な構成を説明するレイアウト図である。なお、説明の便宜から、第2の実施の形態にて示した構成要素と同一ないしは同等である構成には同一の符号を付してある。ここでは、本第3の実施の形態に関わる部分を中心に説明する。
図9において、第2の端子部12cにおいて、ヒューズリンク12bとの接続端側に示す領域91a,91bは、それぞれ、金属元素を含む層としてのシリサイド層をブロックする領域である。領域91a,91bは、ヒューズリンク12bとの接続端側における第2の端子部12cにおいて、ヒューズリンク12bの幅分のスペースあるいはデザインルールで規定されたスペースを空けた残り全体を覆うように設けてある。
すなわち、本第3の実施の形態に係るヒューズ素子は、N+あるいはP+の不純物イオンをドープしたポリシリコン層上に、第1の端子部12a、ヒューズリンク12bおよび第2の端子部12cの全体の平面形状が形成されるように、金属元素を含む層(シリサイド層)が積層される構成であるが、第2の端子部12cにおいては、ヒューズリンク12bのシリサイド層がそのままの幅狭形状で第2の端子部12c側の接続端を直進しコンタクト13が形成される幅広シリサイド層と接続される構成となる。
このような本第3の実施の形態に係るヒューズ素子は、具体的には図10に示す構造をしている。なお、図10は、図9に示すA−A’線断面図である。図10に示すように、第2の端子部12cは、第2の実施の形態とは異なる構造をしている。第2の端子部12cもポリシリコン層22c上に、ヒューズリンク12b側と連続しているシリサイド層101が形成されている。この構成では、初期抵抗値を低くすることができる。
次に、プログラムを行う場合の動作について説明する。図11は、図9に示すヒューズ素子のプログラム動作後の状態を説明する断面図である。本第3の実施の形態では、第2の端子部12cのヒューズリンク12bとの接続端側にもシリサイド層を形成してあるので、第2の端子部12cのヒューズリンク12bとの接続端側は低抵抗である。しかし、形成されるシリサイド層は、第2の端子部12cのヒューズリンク12bとの接続端側全体ではなく、ヒューズリンク12bの幅と同じ幅狭帯状領域である。
したがって、プログラム時は、第1の実施の形態と同様に、エレクトロマイグレーション現象によりシリサイド層101の金属元素が正極側である第1の端子部2a側へ移動する動作と、ポリシリコン層22bの融解とが同時に進行するので、本第3の実施の形態においても、ヒューズリンク12bのポリシリコン層22bにシリサイド層101の金属電子が偏在する領域が形成される。
この場合、本第3の実施の形態では、図10において、第2の端子部12cにおいてヒューズリンク12bとの接続端側に少量存在シリサイド層101と、ヒューズリンク12b側のポリシリコン層22b上のシリサイド層101とにおいて、シリサイド層101の金属元素の移動が起こり、図11に示すように、シリサイド層の金属元素が偏在する領域111は、ヒューズリンク12bのポリシリコン層22bにおいて正極側である第1の端子部12a側に偏った箇所に形成される。その結果、ヒューズリンク12bの一部がポリシリコン層22bのみの領域となり、ヒューズ素子が高抵抗化される。
したがって、本第3の実施の形態においても、第1の実施の形態と同様の効果を得ることができる。
11,11a,11b 不純物イオンをドープする領域、11c 不純物イオンをドープしない領域、12a 第1の端子部、12b ヒューズリンク、12c 第2の端子部、13 コンタクト、20 半導体基板、21 シリコン酸化膜、22 ポリシリコン層、22a,22b,22c,22c−2 不純物イオンをドープしたポリシリコン層、22c−1 不純物イオンをドープしないポリシリコン層、23,23a,23b,101 シリサイド層(金属元素を含む層)、24,25 金属配線、31 ヒューズ素子、32,34 NMOSトランジスタ、33 PMOSトランジスタ、51,81,111 金属元素が偏在する領域、61,91a,91b シリサイド層をブロックする領域、61a シリサイド層が存在しない領域。
Claims (5)
- 第1の端子部と、第2の端子部と、前記第1および第2の端子部の相互間を接続するヒューズリンクとを有する半導体装置であって、
前記第1の端子部および前記ヒューズリンクは、不純物イオンがドープされたポリシリコン層とその上に積層された金属元素を含む層とを有し、
前記第2の端子部は、前記ヒューズリンクとの接続端側の少なくとも一部に、不純物イオンがドープされていないポリシリコン層とその上に積層された金属元素を含む層とを有する
ことを特徴とする半導体装置。 - 第1の端子部と、第2の端子部と、前記第1および第2の端子部の相互間を接続するヒューズリンクとを有する半導体装置であって、
前記第1の端子部および前記ヒューズリンクは、ポリシリコン層とその上に積層された金属元素を含む層とを有し、
前記第2の端子部は、前記ヒューズリンクとの接続端側の少なくとも一部がポリシリコン層のみで形成されている
ことを特徴とする半導体装置。 - 前記第1の端子部は正極側に接続され、前記第2の端子部は負極側に接続されることを特徴とする請求項1または2に記載の半導体装置。
- 前記ヒューズリンクの通電後において、前記金属元素が前記ヒューズリンク内に偏在していることを特徴とする請求項3に記載の半導体装置。
- 請求項1または2に記載の半導体装置において、
前記ヒューズリンクに電流を供給することにより、前記ヒューズリンクの少なくとも一部のポリシリコン層を融解させ、該融解させたポリシリコン層に前記金属元素を偏在させることを特徴とする半導体装置のプログラミング方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009117872A JP2010267803A (ja) | 2009-05-14 | 2009-05-14 | 半導体装置 |
US12/656,859 US8279700B2 (en) | 2009-05-14 | 2010-02-18 | Semiconductor electrically programmable fuse (eFuse) having a polysilicon layer not doped with an impurity ion and a programming method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009117872A JP2010267803A (ja) | 2009-05-14 | 2009-05-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010267803A true JP2010267803A (ja) | 2010-11-25 |
Family
ID=43068411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009117872A Abandoned JP2010267803A (ja) | 2009-05-14 | 2009-05-14 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8279700B2 (ja) |
JP (1) | JP2010267803A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018004566A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Systems, methods and device for a fuse array |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8509022B2 (en) * | 2008-12-26 | 2013-08-13 | SK Hynix Inc. | Fuse set and semiconductor integrated circuit apparatus having the same |
US9293414B2 (en) | 2013-06-26 | 2016-03-22 | Globalfoundries Inc. | Electronic fuse having a substantially uniform thermal profile |
US9159667B2 (en) | 2013-07-26 | 2015-10-13 | Globalfoundries Inc. | Methods of forming an e-fuse for an integrated circuit product and the resulting e-fuse structure |
US9754903B2 (en) * | 2015-10-29 | 2017-09-05 | Globalfoundries Inc. | Semiconductor structure with anti-efuse device |
US10643006B2 (en) * | 2017-06-14 | 2020-05-05 | International Business Machines Corporation | Semiconductor chip including integrated security circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5708291A (en) | 1995-09-29 | 1998-01-13 | Intel Corporation | Silicide agglomeration fuse device |
US6624499B2 (en) * | 2002-02-28 | 2003-09-23 | Infineon Technologies Ag | System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient |
US7109564B2 (en) * | 2004-03-22 | 2006-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low power fuse structure and method of making the same |
JP4284242B2 (ja) * | 2004-06-29 | 2009-06-24 | パナソニック株式会社 | 半導体装置およびその製造方法 |
US7759226B1 (en) * | 2005-08-30 | 2010-07-20 | Altera Corporation | Electrical fuse with sacrificial contact |
JP4825559B2 (ja) | 2006-03-27 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP4886353B2 (ja) | 2006-04-28 | 2012-02-29 | 株式会社東芝 | 抵抗変化型ヒューズ回路 |
-
2009
- 2009-05-14 JP JP2009117872A patent/JP2010267803A/ja not_active Abandoned
-
2010
- 2010-02-18 US US12/656,859 patent/US8279700B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018004566A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Systems, methods and device for a fuse array |
Also Published As
Publication number | Publication date |
---|---|
US20100290303A1 (en) | 2010-11-18 |
US8279700B2 (en) | 2012-10-02 |
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A621 | Written request for application examination |
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