JP2008071819A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、溶融・偏在・急冷型のフューズ素子を用いた不揮発性の半導体メモリ装置において、データ保持特性における長期信頼性を向上できるようにする。
【解決手段】たとえば、ポリシリコン配線の溶融・金属原子の偏在・急冷による固定というプロセスによりプログラムされて高抵抗化したフューズ素子11のデータを読み出す場合、まず、電源端子VPGMをGNDレベル状態にする。また、セット信号SETをVDDレベルにして、セット信号SETt/SETcを、それぞれVDD/GNDレベルにする。これにより、PMOSトランジスタMP10およびNMOSトランジスタMN10をともにオンさせて、フューズ素子11に、プログラム時とは逆向きのリード電流を流すように構成されている。
【選択図】 図1
【解決手段】たとえば、ポリシリコン配線の溶融・金属原子の偏在・急冷による固定というプロセスによりプログラムされて高抵抗化したフューズ素子11のデータを読み出す場合、まず、電源端子VPGMをGNDレベル状態にする。また、セット信号SETをVDDレベルにして、セット信号SETt/SETcを、それぞれVDD/GNDレベルにする。これにより、PMOSトランジスタMP10およびNMOSトランジスタMN10をともにオンさせて、フューズ素子11に、プログラム時とは逆向きのリード電流を流すように構成されている。
【選択図】 図1
Description
本発明は、半導体記憶装置に関するもので、たとえば、電気的にプログラム可能なフューズ(Fuse)素子を用いた不揮発性の半導体メモリ装置におけるデータの読み出し回路技術に関する。
近年、半導体集積回路においては、電源を落しても記憶されたデータが消失しない不揮発性のOTP(One−Time Programmable)メモリの搭載が不可欠な要素となっている。OTPメモリは、DRAM(Dynamic Random Access Memory)およびSRAM(Static RAM)といった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、または、製造工程での履歴情報のような管理用のデータを記憶するためのチップID(Identification Data)用途など、広い分野での需要が見込まれている。
以下の記載においては、OTPメモリで使用される記憶素子で、素子特性を不可逆的に変化させることによりデータを記憶するタイプの素子を総称してフューズ素子と呼ぶことにする。また、フューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、特に、eFuse(Electrical Fuse)と呼ぶことにする。
ここで、メモリのリダンダンシ用途には、従来、最も安価な不揮発性メモリの記憶素子として、半導体集積回路上の配線をレーザー光によってブロウすることにより、不可逆的にデータを記憶するレーザーフューズが使用されてきた。レーザーフューズの場合、専用のフューズブロウ装置と、それを用いたブロウ工程とが必要であり、そのための設備、テストの費用がかかる。また、レーザーフューズの最小寸法は使用するレーザー光の波長で決まるため、他の回路部分との微細化の歩調が合わず、次第に占有する面積の割り合いが大きくなってきている。レーザーフューズが占める面積の増加は、半導体集積回路の製造コストを増大させる要因となる。
特に、レーザーフューズは、そのプログラム方法により、ウェハレベルでしかプログラムできず、パッケージ後の高速テストなどでの不良の救済が困難であった。また、チップ内に搭載されたテスト回路によるBuilt−in Self Repairなどの、新しい技術的要求に答えることができないという問題もある。さらに、イメージセンサなどにおいては、レーザー光によるブロウの際にフューズの断片がセンサ部に飛散するので、レーザーフューズを使用することができない。
一方、従来において、複数のチップから構成されるシステムの場合には、EEPROM(Electrically Erasable Programmable Read Only Memory)などの独立した不揮発性メモリチップに各種のデータを格納させることも可能であった。しかしながら、システムを1つのチップ上に集積させたSoC(System on Chip)の場合、不揮発性メモリもチップ内に作り込まなければならない。EEPROMのような、フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを単一チップ上に混載させることは、そのための追加のマスクおよび追加のプロセスを必要とし、コストの上昇を招く。
このように、従来のレーザーフューズまたはEEPROMを用いていたシステムにあっては、追加のマスクおよび追加のプロセスが不要で、現代の標準的なCMOS(Complementary Metal Oxide Semiconductor)プロセスを使用することができる、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。
メモリのリダンダンシ用途をはじめ、搭載された不揮発性メモリに記憶されるデータは、何回も繰り返し書き換える必要があるものばかりではないので、現代の標準的なCMOSプロセスにより搭載することが可能なeFuseを記憶素子として用いるOTPメモリは広い需要を持つ。
追加のマスクおよび追加のプロセスを必要とせずに搭載できるeFuseとしては、MOSトランジスタに高電圧を印加して、そのゲート絶縁膜に絶縁破壊を生じさせることにより、伝導スポットの形成にともなうゲート絶縁膜の低抵抗化を利用するようにしたGate−Ox アンチフューズが知られている。また、ポリシリコン配線あるいはメタル配線に大きな電流を流し、形状または材料の分布といった配線構造を変化させることによって抵抗値を変化させる、電流溶断型のフューズ素子もよく知られている。従来は、これらの2種類のeFuseが主に開発されてきた。特に、ポリシリコン配線は、MOSトランジスタのゲート電極に用いられていることもあり、微細化が進んでおり、電流による構造変化を起こしやすいなどの理由から、電流溶断型のフューズ素子としては、メタル配線を用いたメタルフューズよりもポリシリコン配線を用いたポリシリコンフューズの方が一般的である。
かつて、ポリシリコンフューズは、大きな電流密度によりジュール熱を発生させ、配線全体を溶断する必要があった。溶断は、ジュール熱による急激な温度上昇による配線の爆発により、配線を物理的に断線させるもので、不確実な要素が多い。また、切断後の状態をコントロールできず、記憶素子としては精度を欠き、切断後の再結合といった信頼性上の問題もあった。
しかしながら、近年のポリシリコン配線は低抵抗化のため、その表面に、チタン(Ti)、コバルト(Co)、または、ニッケル(Ni)などの金属と反応させたシリサイド層を形成しているので、配線全体を爆発により断線させる必要はなく、シリサイド層の構造を変化させることによって、ポリシリコンフューズとしての抵抗値を変化させることが可能である。
このような、シリサイド化されたポリシリコンフューズのためのプログラム機構(データ記憶の原理)としては、シリサイド層の凝集によるものと、エレクトロマイグレーション(Electro Migration)によるものとがある。シリサイド層の凝集によるプログラムとは、ポリシリコンフューズに電流が流されて、ジュール熱により高温になると、ポリシリコン配線の上面に一様に形成されているシリサイド層が凝集し、島状に分断された状態となり、高抵抗化するという機構である。これに対し、エレクトロマイグレーションによるプログラムとは、ポリシリコンフューズに電流を流すと、電流は低抵抗のシリサイド層に集中して流れ、電流の実体である電子とシリサイド層を構成する金属(金属原子核)との運動量の交換により、シリサイド層の金属原子が移動し、最終的にはシリサイド層が断線し、高抵抗化するという機構である。
これまでは、主に上記2つのプログラム機構にもとづいて、ポリシリコンフューズの開発は進められてきたが、新たなプログラム機構として、溶融・偏在・急冷というプロセスからなるフューズ素子がすでに提案されている(たとえば、非特許文献1参照)。
この溶融・偏在・急冷型のポリシリコンフューズは、まず、フューズに電流を流すと、低抵抗のシリサイド層に電流が集中し、シリサイド層で発生したジュール熱により、シリサイド化されていないポリシリコン部分の温度も上昇する。この温度上昇にともなって、フューズのシリサイド化されていないポリシリコン部分の電気抵抗が小さくなる。さらに、電流を流していくと、最も高温となるフューズの中央部付近(リンク)からシリサイド層およびポリシリコン部分の溶融がはじまる。その時点では、高温によりシリコンの電気抵抗も小さくなっているので、溶融によりシリサイド層が消失しても、溶融状態を維持するジュール熱を発生させるだけの電流を流すことができるようになっている。
所定の電流を流すことにより、シリサイド層を構成するTi,Co,Niなどの金属(金属原子)は電子を放出し、陽イオン(金属イオン)の状態となっている。シリサイド層が溶融した状態においても、金属は陽イオンの状態であり、電流を流している間は、電界によりフューズの陰極側に金属イオンが偏在した状態となる。この時、電流を止め、ジュール熱の供給を断つと、フューズの温度が急激に低下し、陰極側に金属イオンが偏在した状態のまま固定される。一方、陽極側は急冷によりアモルファス化シリコンの状態となり、非常に高い抵抗値を持つ。
このように、溶融・偏在・急冷型のポリシリコンフューズのプログラム機構とは、シリサイド層とポリシリコン配線との上下2層からなる配線構造を、アモルファス化シリコン部と金属偏在部との直列接続の構造に転換してしまうことにより、高抵抗化するものである。ところが、偏在している金属イオンは、空間的に密度差が生じた状態なので、密な領域から疎な領域へと拡散しやすく、プログラム後の素子特性(データ保持特性)を劣化させる可能性があった。
"MELT−SEGREGATE−QUENCH PROGRAMMING OF ELECTRICAL FUSE" IEEE 05CH37616 43rd Annual International Reliability Physics Symposium, San Jose,2005 pp.347−351
"MELT−SEGREGATE−QUENCH PROGRAMMING OF ELECTRICAL FUSE" IEEE 05CH37616 43rd Annual International Reliability Physics Symposium, San Jose,2005 pp.347−351
そこで、この発明は、偏在している金属イオンが拡散するのを抑制でき、プログラムされたフューズ素子のデータ保持特性における長期信頼性を向上させることが可能な半導体記憶装置を提供することを目的としている。
本願発明の一態様によれば、表面がシリサイド層化されたポリシリコン配線からなり、プログラム電流を流すことによって前記ポリシリコン配線を溶融させるとともに、前記シリサイド層を構成する金属原子を一方の配線端に偏在させることにより、データを不可逆かつ不揮発に記憶するフューズ素子と、前記フューズ素子にプログラム時とは逆方向にリード電流を流すことによって、前記フューズ素子に記憶されているデータを読み出す読み出し回路とを具備したことを特徴とする半導体記憶装置が提供される。
上記の構成により、偏在している金属イオンが拡散するのを抑制でき、プログラムされたフューズ素子のデータ保持特性における長期信頼性を向上させることが可能な半導体記憶装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
[第1の実施形態]
図1は、この発明の第1の実施形態にしたがった半導体記憶装置の基本構成を示すものである。なお、ここでは、1チップ上に複数の回路が集積された半導体集積回路(半導体チップ)上に搭載される、たとえば、1bit分のフューズラッチ回路(読み出し回路/書き込み回路)を例に説明する。
図1は、この発明の第1の実施形態にしたがった半導体記憶装置の基本構成を示すものである。なお、ここでは、1チップ上に複数の回路が集積された半導体集積回路(半導体チップ)上に搭載される、たとえば、1bit分のフューズラッチ回路(読み出し回路/書き込み回路)を例に説明する。
図1に示すように、記憶素子であるフューズ素子(FUSE)11の一端には、電源端子VPGMが接続されている。また、フューズ素子11の一端は、NチャネルMOS(NMOS)トランジスタMN01を介して接地(接地電位GNDに接続)されている。このNMOSトランジスタMN01のゲート端子には、リード信号READが供給されるようになっている。
一方、フューズ素子11の他端は、NMOSトランジスタMN00を介して接地されている。このNMOSトランジスタMN00のゲート端子には、プログラム信号PROGが供給されるようになっている。また、フューズ素子11の他端には、直列に接続されたNMOSトランジスタMN10およびPチャネルMOS(PMOS)トランジスタMP10を介して、電源電圧VDDが供給されるようになっている。NMOSトランジスタMN10のゲート端子には、セット信号SETtが供給されるようになっている。PMOSトランジスタMP10のゲート端子には、セット信号SETcが供給されるようになっている。
なお、上記フューズ素子11には、溶融・偏在・急冷型のポリシリコンフューズ(詳細については、後述する)が用いられている。
NMOSトランジスタMN10およびPMOSトランジスタMP10の接続点には、それぞれ、インバータ回路INVaの入力端およびクロックドインバータ回路C−INVの出力端が接続されている(ノードN1)。インバータ回路INVaの出力端には、クロックドインバータ回路C−INVの入力端が接続されている(ノードN2)。インバータ回路INVaは、電源電圧VDDと接地電位GNDとの間に直列に接続された、PMOSトランジスタMP20およびNMOSトランジスタMN20により構成されている。クロックドインバータ回路C−INVは、電源電圧VDDと接地電位GNDとの間に直列に接続された、PMOSトランジスタMP31,MP30およびNMOSトランジスタMN30,MN31により構成されている。PMOSトランジスタMP30のゲート端子には上記セット信号SETtが、NMOSトランジスタMN30のゲート端子には上記セット信号SETcが、それぞれ供給されるようになっている。PMOSトランジスタMP31のゲート端子およびNMOSトランジスタMN31のゲート端子は、このクロックドインバータ回路C−INVの入力端となっている。
すなわち、このフューズラッチ回路は、上記インバータINVaの入力に帰還がかけられるような構成とされている。
インバータ回路INVaの出力端およびクロックドインバータ回路C−INVの入力端には、インバータ回路INVbの入力端が接続されている。インバータ回路INVbは、電源電圧VDDと接地電位GNDとの間に直列に接続された、PMOSトランジスタMP40およびNMOSトランジスタMN40により構成されている。そして、このインバータ回路INVbの出力端より、出力データDが読み出される。
上記セット信号SETc,SETtは、直列に接続されたインバータ回路INVc,INVdの入力端にセット信号SETが与えられることにより、それぞれ生成されるようになっている。すなわち、セット信号SETは、インバータ回路INVcの入力端に与えられる。インバータ回路INVcは、電源電圧VDDと接地電位GNDとの間に直列に接続された、PMOSトランジスタMP50およびNMOSトランジスタMN50により構成されている。そして、このインバータ回路INVcの出力端より、上記セット信号SETcが取り出される。また、このセット信号SETcは、インバータ回路INVdの入力端に与えられる。インバータ回路INVdは、電源電圧VDDと接地電位GNDとの間に直列に接続された、PMOSトランジスタMP60およびNMOSトランジスタMN60により構成されている。そして、このインバータ回路INVdの出力端より、上記セット信号SETtが取り出される。
このような構成において、待機時は、全ての入力信号PROG,READ,SETがGNDレベルとなり、電源端子VPGMは外部電源(図示していない)と電気的に接続されていない状態、つまり、ハイインピーダンス状態となっている。
プログラム時には、電源端子VPGMを外部電源と接続し、その電位を所定の電圧(プログラム電圧)まで引き上げる。また、プログラム信号PROGをVDDレベルにして、選択用のNMOSトランジスタMN00をオンさせる。これにより、フューズ素子11にプログラム電流が流れる。このとき、上記プログラム電流は、電源端子VPGM−フューズ素子11−NMOSトランジスタNM00−接地電位GNDという向きに流れる。その際、フューズ素子11は、溶融−偏在−急冷のプロセスにより高抵抗化する、つまり、データ(たとえば、“1”)がプログラムされる。
ここで、フューズ素子11に対し、上記プログラム電流を流すためのMOSトランジスタ(本実施形態では、NMOSトランジスタMN00)のサイズ、および、上記プログラム電圧は、上記フューズ素子11だけを部分的に溶融させるのに十分な熱量を発生させることが可能であり、かつ、体積膨張によるクラックの発生や爆発に至らせるような熱量を発生させることがないように設定することが重要である。
一方、リード時には、電源端子VPGMをハイインピーダンス状態、もしくは、GNDレベル状態に設定する。電源端子VPGMのノードがハイインピーダンス状態の場合は、リード信号READをVDDレベルとすることで、リード用のNMOSトランジスタMN01がオンとなる。これにより、電源端子VPGMのノードをGNDレベルとすることができる。また、セット信号SETをVDDレベルにすると、セット信号SETt/SETcがそれぞれVDD/GNDレベルになる。これにより、PMOSトランジスタMP10およびNMOSトランジスタMN10がともにオンとなり、上記フューズ素子11にリード電流が流れる。このとき、上記リード電流は、電源電圧VDD−PMOSトランジスタMP10−NMOSトランジスタMN10−フューズ素子11−NMOSトランジスタMN01−接地電位GNDという向きに流れる。このように、プログラム時とリード時とでは、フューズ素子11に流れる電流の向きが逆になる。
図2は、上記したフューズ素子11の構成例を示すものである。溶融・偏在・急冷型のポリシリコンフューズからなる上記フューズ素子11は、シリサイド化されたポリシリコンフューズと同一の構成を有するものであって、たとえば、第1の端子(一方の配線端)C1、第2の端子(他方の配線端)C2、および、第1,第2の端子C1,C2の相互間を接続するように設けられたフューズリンクFLにより構成されている。これら第1,第2の端子C1,C2およびフューズリンクFLは、MOSトランジスタのゲート端子(または、表面がシリサイド層化されたポリシリコン配線)と同一の材料を用いて形成されている。
すなわち、第1,第2の端子C1,C2およびフューズリンクFLは、たとえば図2に示すように、ポリシリコン層13およびシリサイド層15の、上下2層からなる配線構造を有して形成されている。シリサイド層15は、ポリシリコン層13の表面に自己整合的に形成されている。シリサイド層15としては、たとえばTi(チタン),Co(コバルト),Ni(ニッケル),W(タングステン)などの金属が用いられている。
第1の端子C1には、シリサイド層15を介して、複数のコンタクト21が接続されている。複数のコンタクト21には、上部配線23が接続されている。この上部配線23は、上記した選択用のNMOSトランジスタMN00に接続されている。第2の端子C2には、シリサイド層15を介して、複数のコンタクト25が接続されている。複数のコンタクト25には、上部配線27が接続されている。この上部配線27は、上記したリード用のNMOSトランジスタMN01に接続されている。上記コンタクト21,25としては、ポリシリコン層13およびシリサイド層15を構成する金属よりも融点の高い金属が用いられる。
なお、上記した構成においては、1bit分のフューズラッチ回路を例に示したが、実際の半導体集積回路上には、複数ビット分のフューズ素子11が用意(搭載)される。複数ビット分のフューズ素子11を用意する場合、各フューズ素子11の選択的プログラムを可能にするため、プログラム信号PROGをビットごとに制御できるように、フューズラッチ回路を構成しなければならない。プログラム信号PROG以外の入力信号および外部電源は共通化できる。
次に、図3を参照して、上記したフューズラッチ回路のプログラム時の動作(フューズ素子11の溶融・偏在・急冷のプロセス)について説明する。なお、同図(a)は、プログラム後のフューズ素子11の断面構造を示すものであり、同図(b)は、その断面の位置に対応した金属原子の密度分布を示すものである。ここでは、便宜上、同図(a)に示すフューズ素子11の断面において、偏在金属領域11aを明確な境界をもって示しているが、実際にはなだらかな密度分布を持つ。また、同図(b)において、実線はプログラム直後の金属原子の密度分布を示すもので、金属原子がフューズリンクFLの一方の端部(偏在金属領域11a)側に偏在している様子を示している。一方、破線は、長時間にわたって放置した後の金属原子の密度分布、つまり、金属原子が密度の高い偏在金属領域11aから低い領域(アモルファスシリコン領域11b)側へと拡散する様子を示している。
プログラム時、ハイインピーダンス状態にある電源端子VPGMを外部電源に接続し、その電位をプログラム電圧まで引き上げる。また、プログラム信号PROGをVDDレベルにして、選択用のNMOSトランジスタMN00をオンさせる。これにより、フューズ素子11に対し、図3(a)に矢印で示す方向にプログラム電流が流れる。その後、プログラム電流の供給を断つことにより、フューズ素子11は、溶融−偏在−急冷のプロセスによって高抵抗化する。すなわち、フューズ素子11では、シリサイド層15を形成していた金属原子が、選択用のNMOSトランジスタMN00が接続されているノードN0側に偏在した状態になる。これにより、フューズリンクFLに、アモルファスシリコン領域11bと高抵抗の偏在金属領域11aとが形成されて、データとしての、たとえば“1”がプログラムされた状態となる。
次に、図4を参照して、上記したフューズラッチ回路のリード時の動作について説明する。リード時、電源端子VPGMをGNDレベル状態にする。また、セット信号SETをVDDレベルにして、セット信号SETt/SETcを、それぞれVDD/GNDレベルにする。こうして、PMOSトランジスタMP10およびNMOSトランジスタMN10をともにオンさせる。これにより、フューズ素子11に対し、図4に矢印で示す方向にリード電流が流れる。
このとき、データの“1”がプログラムされて、フューズ素子11が高抵抗の状態にあると、ノードN1のレベルはVDDレベルに近い高レベルの状態になる。このノードN1の高レベルが、PMOSトランジスタMP20およびNMOSトランジスタMN20からなるインバータ回路INVaの回路しきい値よりも高くなると、そのインバータ回路INVaの出力であるノードN2のレベルがGNDレベルとなる。結果として、フューズラッチ回路の出力である、インバータ回路INVbからの出力データDはVDDレベルとなる。その際、NMOSトランジスタMN30,MN31およびPMOSトランジスタMP30,MP31からなるクロックドインバータC−INVの出力は、上記セット信号SETt/SETcがVDD/GNDレベルのため、ハイインピーダンス状態となっている。つまり、ノードN1へのフィードバックはない。
この状態において、セット信号SETをVDDレベルからGNDレベルに落すと、セット信号SETt/SETcがGND/VDDレベルとなる。これにより、ノードN1/N2のレベルがVDD/GNDレベルのまま保持されて、出力データDのVDDレベルを維持する(ラッチ動作)。
逆に、データの未プログラム(たとえば、データとしての“0”のプログラム)により、フューズ素子11が低抵抗の状態にあると、セット信号SETをVDDレベルに上げた際に、ノードN1がGNDレベルに近い低レベルの状態になる。このノードN1の低レベルがGNDレベルに近い状態となり、NMOSトランジスタMN20およびPMOSトランジスタMP20からなるインバータ回路INVaの回路しきい値よりも低くなると、そのインバータ回路INVaの出力であるノードN2のレベルがVDDレベルとなる。結果として、フューズラッチ回路の出力である、インバータ回路INVbからの出力データDはGNDレベルとなる。
この状態において、セット信号SETをVDDレベルからGNDレベルに落とすと、ノードN1/N2のレベルがGND/VDDレベルのまま保持されて、出力データDのGNDレベルを保持する(ラッチ動作)。
ここで、上記したリード動作により、フューズ素子11のプログラム状態を検知する、つまり、抵抗化の状態を判別することによって、フューズ素子11が記憶するデータを容易に確定/保持することができる。
すなわち、リード時には、プログラム時のプログラム電流と逆方向のリード電流を流すようにしている。これにより、たとえば図4に示すように、リード電流を構成する電子(キャリア)31が金属原子33の核と運動量を交換することによって、金属原子33は、たとえば図3(b)に破線で示した拡散の方向とは逆の方向に押し戻されることになる。したがって、単にデータの読み出しによらず、リード時に引き起こされる、好ましくない特性変動を抑制できるようになるものである。
上記したように、その表面を金属と反応させることによって低抵抗化したポリシリコン配線を、不可逆的なデータを電気的にプログラム可能な不揮発性の記憶素子(フューズ素子)として用いる半導体記憶装置において、フューズ素子に記憶されているデータを読み出して一時的に記憶するためのフューズラッチ回路によって、ポリシリコン配線の溶融・金属原子の偏在・急冷による固定というプロセスによりプログラムされて高抵抗化したフューズ素子のデータを読み出す際には、プログラム時とは逆向きのリード電流を流すことにより、偏在している金属原子(金属イオン)の拡散を防いで、データ保持特性における長期信頼性を向上させることが可能となるものである。
なお、上記した実施形態においては、読み出し回路/書き込み回路がラッチ回路を備える場合を例に説明したが、これに限らず、たとえばラッチ回路を備えていない、読み出し回路/書き込み回路および読み出し専用の回路にも同様に適用できる。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
11…フューズ素子、11a…偏在金属領域、11b…アモルファスシリコン領域、13…ポリシリコン層、15…シリサイド層、FL…フューズリンク、INVa,INVb,INVc,INVd…インバータ回路、C−INV…クロックドインバータ回路、MN00,MN01,MN10,MN20,MN30,MN31,MN40,MN50,MN60…NMOSトランジスタ、MP10,MP20,MP30,MP31,MP40,MP50,MP60…PMOSトランジスタ。
Claims (5)
- 表面がシリサイド層化されたポリシリコン配線からなり、プログラム電流を流すことによって前記ポリシリコン配線を溶融させるとともに、前記シリサイド層を構成する金属原子を一方の配線端に偏在させることにより、データを不可逆かつ不揮発に記憶するフューズ素子と、
前記フューズ素子にプログラム時とは逆方向にリード電流を流すことによって、前記フューズ素子に記憶されているデータを読み出す読み出し回路と
を具備したことを特徴とする半導体記憶装置。 - 前記フューズ素子に前記データをプログラムするための書き込み回路をさらに具備し、
前記書き込み回路は、プログラムする前記データに応じて、前記フューズ素子の一端もしくは両端に設けられたMOS(Metal Oxide Semiconductor)型トランジスタのオン/オフを制御することによって、前記フューズ素子に流す前記プログラム電流を制御するものであることを特徴とする請求項1に記載の半導体記憶装置。 - 前記MOS型トランジスタのサイズ、および、プログラム時に与えられるプログラム電圧は、前記フューズ素子だけを部分的に溶融させるのに十分な熱量を発生させることが可能なように設定されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記読み出し回路は、前記フューズ素子の一端もしくは両端に設けられたMOS(Metal Oxide Semiconductor)型トランジスタのオン/オフを制御することによって、前記リード電流を、前記フューズ素子における金属原子の偏在の方向とは逆方向に流すものであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記フューズ素子は、そのプログラム機構が、溶融・偏在・急冷というプロセスからなることを特徴とする請求項1に記載の半導体記憶装置。
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JP2009295673A (ja) * | 2008-06-03 | 2009-12-17 | Nec Electronics Corp | 電気ヒューズ、半導体装置、および電気ヒューズの切断方法 |
CN103532543A (zh) * | 2013-10-30 | 2014-01-22 | 西安华芯半导体有限公司 | 一种金属熔线锁存器结构 |
JP2014157642A (ja) * | 2013-02-14 | 2014-08-28 | Fujitsu Semiconductor Ltd | 半導体装置、半導体記憶装置、半導体装置の制御方法 |
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2006
- 2006-09-12 JP JP2006247034A patent/JP2008071819A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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