JP2006059919A - Mos型電気ヒューズとそのプログラム方法、これを用いた半導体装置 - Google Patents
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Abstract
【解決手段】半導体ウェル中に形成されたMOSトランジスタ型電気ヒューズのプログラム方法において、ゲート電極に第1の電圧を印加し、ソース・ドレイン領域の一方に第1の電圧と異なる第2の電圧をかけ、ゲート電極とソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させる。
【選択図】 図1
Description
図1(a)は、第1の実施形態に係るPMOS型電気ヒューズの結線図、図1(b)はプログラム時の電圧印加状態を摸式的に示した電気ヒューズの断面図である。
図4、図5は第2の実施形態に係るMOS型電気ヒューズのプログラム方法を説明するための電気ヒューズの摸式的断面図である。図4はソース領域上のゲート絶縁膜を破壊する時(ソースプログラム時)の電圧印加状態を表わしており、ドレイン領域にVBP´が印加されている点を除けば、第1の実施形態の図1と同じである。この場合、VBP´はVBPと同じでもよく、VDDなどであっても良い。また、ウェル2に印加されるVBP´とドレイン領域4に印加されるVBP´は異なっても良い。但し、ソース・ドレイン間にチャネルを形成しない電圧とする。このような電圧印加によりソース側がプログラムされる。
図9は、第3の実施形態に係る電気ヒューズの結線図および断面図である。第3の実施形態はインバージョン方式で電気ヒューズを構成した例で、ソース領域3とドレイン領域4を結線して1端子とし、ゲート電極6を出力端子とする2端子構成となっている。
2…ウェル
3…ソース領域
4…ドレイン領域
5…ゲート絶縁膜
6…ゲート電極
7…短絡部
71…電気ヒューズ
72…制御回路
74…データ処理回路
81−83…駆動トランジスタ
84…センスアンプ
85…フリップフロップ
91…従来のMOS型電気ヒューズ
92…制御回路
94…データ処理回路
Claims (7)
- 半導体ウェル中に形成されたMOSトランジスタ型電気ヒューズのプログラム方法であって、
ゲート電極に第1の電圧を印加し、ソース・ドレイン領域の一方に前記第1の電圧と異なる第2の電圧をかけ、前記ゲート電極と前記ソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させることを特徴とするMOSトランジスタ型電気ヒューズのプログラム方法。 - 前記ゲート電極に第3の電圧を印加し、前記ソース・ドレイン領域の他方に前記第3の電圧と異なる第4の電圧をかけ、前記ゲート電極と前記ソース・ドレイン領域の他方間のゲート絶縁膜を実質的に短絡させるステップをさらに有することを特徴とする請求項1に記載のMOSトランジスタ型電気ヒューズのプログラム方法。
- 半導体ウェル中に形成されたMOSトランジスタ型電気ヒューズのプログラム方法であって、
ゲート電極に第1の電圧を印加し、前記ウェルに前記第1の電圧と異なる第2の電圧をかけ、ソース・ドレイン間の略中央部においてのみ前記ゲート電極と前記ウェル表面との間のゲート絶縁膜を実質的に短絡させることを特徴とするMOSトランジスタ型電気ヒューズのプログラム方法。 - 半導体基板と、
前記半導体基板上面に形成された第1導電型のウェルと、
前記ウェル上面に対峙して形成された第2導電型の第1および第2の不純物領域と、
少なくとも前記第1および第2の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第1および第2の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
を具備し、前記第1の不純物領域と前記ゲート電極間、および前記第2の不純物領域と前記ゲート電極間は、実質的に導通・非導通の2値状態を、独立に設定可能なることを特徴とするMOSトランジスタ型電気ヒューズ。 - 半導体基板と、
前記半導体基板上面に形成された第1導電型のウェルと、
前記ウェル上面に対峙して形成された第2導電型の第1および第2の不純物領域と、
少なくとも前記第1および第2の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第1および第2の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
を具備し、前記第1の不純物領域と前記第2の不純物領域との間の略中央部とこれに対抗する前記ゲート電極の部分の間にのみ、実質的に導通・非導通の2値状態を、独立に設定可能なることを特徴とするMOSトランジスタ型電気ヒューズ。 - 半導体基板と、
前記半導体基板上面に形成された複数の第1導電型のウェルと、
前記複数の第1導電型のウェルに夫々形成された複数の半導体構造と、
を有し、前記複数の半導体構造の各々は、
前記ウェルの上面に対峙して形成された第2導電型の第1および第2の不純物領域と、
少なくとも前記第1および第2の不純物領域に挟まれた前記ウェル上面に形成され、前記第1および第2の不純物領域上を覆う部分を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第1および第2の不純物領域に挟まれた前記ウェル上面上に形成され、前記第1および第2の不純物領域に対向する箇所を有するゲート電極と、
を具備し、
前記第1の不純物領域と前記ゲート電極との第1の対向箇所、および前記第2の不純物領域と前記ゲート電極との第2の対向箇所に関し、
前記第1の対向箇所と前記第2の対向箇所の夫々が絶縁状態にある第1の状態と、
前記第1の対向箇所のみが実質的に短絡する第2の状態と、
前記第2の対向箇所のみが実質的に短絡する第3の状態と、
が存在し、前記複数の半導体構造は、前記第1乃至第3の状態のいずれかに属することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上面に形成された第1導電型のウェルと、
前記ウェル上面に対峙して形成された第2導電型の第1および第2の不純物領域と、
少なくとも前記第1および第2の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第1および第2の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
前記第1の不純物領域に接続された第1の端子と、
前記第2の不純物領域に接続された第2の端子と、
前記ゲート電極接続された第3の端子と、
前記第1の端子に接続された第1の機能回路と、
前記第2の端子に接続された第2の機能回路と、
を具備し、前記第1の端子と前記第3の端子間、前記第2の端子と前記第3の端子間は、実質的に導通・非導通の2値状態を、独立に設定可能なることを特徴とする半導体装置。
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