TWI293179B - Mos type electric fuse and its programming method and semiconductor device of applying the electric fuse - Google Patents
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Description
1293179 17257pif.doc 九、發明說明： 【發明所屬之技術領域】 =為關於電性溶絲，即利用 dielectric film)短路之古 a a 六 承联、gate 聰型電性熔絲。方式的適用於M0S型半導體裳置的 【先前技術】 體(pt二已知二電::生的讀入資料的半導體記憶 記憶體，有熔斷熔絲元件二二己憶二件。此種半導體 絕緣體絕緣破壞（dieleet. : Ή的_R〇M’以及將 次… 咖breakd_)變成導電體以外 貧訊的溶絲R〇M(亦有叫反炼絲antifuse)。 將絕職额卩記龄關輯rqm，冑例 專利特開平7-1767〇3號公報所揭露者。該 = 金屬層(讀— k構&之巧、，在此通過大電流使碎層變換成低 0、石夕化物層’使高融點金屬層之間成短路狀態。、-电 又，在MOS電晶體的源極•沒極與基板電性的連 ===極間施加高電壓，將閘絕緣膜破壞， ^子間的電阻變化的電錄絲，《熟知。絲絲元件破 通狀態叫程式化，例如將pM〇SFET的閘極接地， 源極、〉及極、基板施加高電壓的程式化電壓。此 ，SFET上會發生通道，但當閘極電壓成高電 : (withstandli.it) a, , ' 4間極形成通道。如上述電性輯被程式化。 ' 1293179 1/257pifiC|0c 又 • · 在大谷里冗憶體中，使用冗餘電路（redundancy 。Uit)的不良位元救濟技術不可缺。為記憶缺陷位址雖 μ亡相M()S電晶體型熔絲程式化之場合，可分成閘 月:的纟&，破壞在;祕（波極）上發生之場合，及在通 ^ ^生么场合的二種類。該二種類之狀態，不只電氣特 沪早二ώΑ通逞上破壞之場合，依被破壞的絕緣膜之位置， :發：偏值不同。如此絕緣膜破壞後之熔絲的電氣特 元件輸時之觸限惡化，良率 定，=1::二現一種能夠使其電性熔絲的破壞模式-【發明内^】 特性均句的则電«型熔絲。 法包=w-_MC)s電晶體型電性溶絲的程式化方 第-及第二雜d面在;:，购二導電型之 挾住的該井之上面形成的閘絕緣膜，：5弟-雜質區域 二雜質區域挾住的該井上 著門在該些第-及第 在該閑電極施加第-電^ 緣膜形成的閘電極。 該第一電壓不同的第二電壓，口 第。‘處區域施加與 區域之間的該閘絕緣膜短路。 ^閘％極與該第一雜質 1293 UUc • 本發明第二項的MOS電晶體型電性熔絲具備： 一半導體基板，及 一第一導電型井，在該半導體基板上形成，及 一對第二導電型的第一及第二雜質區域，在該井上面 對峙形成，及 ^ 一閘絕緣膜，至少在該第一及第二雜質區域挾住的該 ‘ 井之上面形成，以及 φ 一閘電極，在該第一及第二雜質區域挾住的該井之上 面，隔著該閘絕緣膜形成。 在該第一雜質區域與該閘電極之間，該第二雜質區域 與該閘電極之間，可獨立設定成實質的導通、非導通的二 值狀態。 - 本發明的第三項之半導體裝置包括： • 一半導體基板，及 複數之第一導電型的井’在該半導體基板上形成，以 及 • 複數之半導體構造，在前述之各複數第一導電型的井 上形成。 該些複數的半導體構造，各個含有： 第二導電型之第一及第二雜質區域，在該井之上面對 峙形成，及 閘絕緣膜，至少在該第一及第二雜質區域挾持之該井 的上面形成，且有覆蓋該第一及第二雜質區域上面之部 分，以及
1293 U 閘電極，在該第一及笛- 面，隔著該閑絕緣膜形的?:之上 對向的處所。 /、/第及弟一雜負區域 關於該第一雜質區域與該 該第二雜質區•糾純==對向處所，及 即： 弟—對向處所有三種狀態 狀態/亥I 一對處所與該第二對向處所皆成絕緣狀態的第- 只有該第一對向處所實質的 只有該第二對向處所實質0弟一狀恶，及 任一=:碰的+_造，屬於上述第__至第三狀態的 易懂為其他目的、特徵和優點能更明顯 ^下_佳貫施例，並配合所_式，作詳細說 【實施方式】 MOst^本發明的實施例之前，先具體的說明先前的 型電性熔絲的問題。M0S型電性溶絲如圖认及圖 丁有一種構1^圖1A亦稱逆轉方式，為將PMOS 汲極、基板連結程式化電壓（VBP)端子，將問
電極接地（vss)。圖1B亦稱累m警端子及VSS 端子之連接與圖1A相反。 例如，圖1A所示的PM〇S的間電極接地，在源極、 沒極、基板施加高電壓的程式化電屋。此時在pM〇s的源 極、没極間發生通道，但在程式化 閘絕緣膜的餐界限被超越，絕 時， 汲極間成導通狀態。如此，電性極與心 上述的程式化方法，破壞處所如 類’:在源極（或没極）上破壞之場合（圖2中的種 以及在通運上絕緣膜被破壞之場合（圖2 ) ’ 在該二狀態’因導通點之位置不同其 ^路⑴° 在源極或祕上破社場合，~m 即’ 通過破壞部分直接連結；但在通道上破壞之2=)為 破壞的絕緣膜之位置，絕緣膜橫 ^鬥衣破 警-VSS端子間流動的電流㈣如旧所^二同^ 述，先珂的MOS型電性熔絲，因絕綾 〃、上 電氣特性發生偏散，炫絲元件讀 率或信賴性降低。 賴惡化，良 乂下°兒明之本發明的實施例，提供能 =型^料之構造，絲缝。^MOS Ξ j H特性均-化。又在閘極、源極間 曰破壞之場合’其料化可獨立實 1 源極間’或問極，間的絕緣膜，用一〜 的Γ。因此一個元件謂^ h己u體。以下苓考圖面說明各實施例。 (弟一貫施例） 1293 \l%ldoc 圖4A為第一實施例的PM0S型電性炼絲 =示姉如獅罐顿輪溶絲_ 如圖4B所示’在半導體基板丨形成的η
形成源極區域（p型雜f區域）3,錢極區 ^貝區域）4。在源極區域3姐極區域4挾住1 2 面’隔著閘絕緣膜5,形成閘電極6。該_ 構w的材料、尺寸等，與該炼絲搭載的MOS裝置，例如 MQS魏烟。彻獅絲而採用 。、在閘電極6連接程式化電壓VBp(正電位），在沒極 區域4及井2接任意的電壓VBp，（正電位，例如電源電壓 VDD)，將源極區域3接地（連接vss)。但，設定在源 極、汲極區域之間為不形成通道的電壓。在本施實例設定 VBP，=VBP。 在此狀態VBP電壓十分高時，閘絕緣膜因超過耐壓界 限而破壞。此時，只在閘電極6、源極區域3之間有高電 壓，該部分的閘絕緣膜5被破壞。亦即如上述，由接線方 式， 、 能夠限定在閘電極6、源極區域3之間，破壞絕緣膜。又， 因源極區域3與汲極區域4為完全對稱之關係，當然可以 互相代替接線做程式化。 上面所述，為在閘電極6、汲極區域4，井2施加全相 同的程式化電壓，但汲極區域4、井2的施加電壓 VBP，， 7pif.doc 不-定用程式化電壓VBp亦可 又，没極區域4，井2的施加電^^電壓v㈤亦可。 在閑電極6施加電壓謂，源極區=切以。例如，可 或在井2施加之電壓為㈣。用ϋ3(歧極區域4)， 合，閑絕緣膜由短路降低電阻，可;式程式化之場 的導電、非導電比。 电机比11000倍以上 圖5A及圖5B為讀出動作之一例。 區域4 ’及閘電極6先在vss預^源二亟區，3、及極 ^ 3 ^ ^ ^ Μ无兄％，其後在使源極區 =及極£域4成㈣狀態後， 源電壓VDD。此時被程式化的 二力1二 電壓立刻變成VDD，另外未被 J士源極£域3)的 域4)暫時佯持Vss之狀r =的區域（例如汲極區 Λ Λ t °將該電塵差用讀出放大器放 在觸發電料寫人麟資料。如此，麟資訊能夠讀 ^ 實施細PM〇S型為例說明，但亦可使用極性相 反的NMOS型構成。圖6A與圖6β為使用nm〇s型之 合的接線圖與斷面圖。其同—處所關—符號表示，重 部分制省略。其VSS，制vss (❹接地電位）亦佳， 用與VSS不同的電壓亦可。又，井2與汲極區域4 不同亦可。VBP為正電位。 土 如士述在第一實施例，將MOS型電性炫絲的間絕 巧破賴式，限定在閘極、祕間（或閘極、;及極間 破壞，故能夠使電性熔絲的電氣特性的均質化。 在上述的程式化動作中，為在源極、間極間施加高電 1293179 17257pif.doc 壓進行程式化，但仍可繼續 在該閘極、没極間的程式化/ ^間的程式化。 閘絕緣膜有否破壞之差1卞之％ ’在間極、源極間的 極、源極間的閘絕緣膜盘門影響到破壞動作。因此，閘 二實施例即=:?件中能夠寫入四個值的資訊。第 (第二實施例）
斷面圖。侧姆絲之模式化 士 m 及圖7B表不要破壞源極區域上的閘絕綾膜 =施加時）㈣壓施加狀態。如除去在沒極區 Μ部分’則與第一實施例的圖4A與圖4B相同。 此^，VBP，可與猜相同，亦可以是VDD等。又在井 t施加的VBP，與纽極區域4施加的VBP，刊亦可。但 需為在源極、没極間不形成通道的電壓。施加如上述的電 壓，可在源極側形成程式化。
At ，8A及圖8B表示在汲極側程式化之際電壓的施加狀 態。=將圖7A及圖7B中的源極與汲極交換，程式化可同 地貝行。在源極側之後，繼續實施汲極側的程式化之結 果，絕緣膜的短路部7在源極區域3上及汲極區域4上的 兩方形成。 图9八及圖9B示只有汲極侧被程式化之場合的讀出動 作之例。將源極區3、；：及極區域4及閘電極6暫時在VSS 預充電，其後使源極區域3、汲極區域4成浮移狀態後， 12 12931^ 在閘電極6施加通常電恭 域（汲極區域4)的Φ厭、兒聖VDD。此時，被程式化之區 之區域（源極區域3)=刻成為VDD’3—方未程式化 讀出放大器放大，在觸= 保持VSS之狀態。該電壓差用 絲實訊可以讀出。 X電路等寫入熔絲資料。如此，熔 固丄U不 塊圖。電性炫絲元絲與功能電路的半導體裝置之方 子’各個輸出端子經做=極區3、汲極區域4為輸出端 控制電路72、73，連接到勺==路（fUnCtl〇nal circuit)的 用的觸發電路等的資料處出放大器或保持電性熔絲 74。辨此點，搭載先前的電=data processing circuit) 絲，其閘電極連接1場f，為—個電性溶 接資料處理電路64 (參考圖13^ ，该控制電路63連 如上述，本發明的電性 為輪出端子，-個元件有二個^件’因使用源極與没極 址的資訊量。換言之，即保持二資持最大二位 轉數，只需要先前炫絲元件之必要的電性炫絲 图11為圖1〇中的一個通道的控 欠、， 路之〜例之電路圖。在程式化時甩人貪料處理電 電壓定為VBP，在控制電路72φ电性炫絲元件71的閘極 :;給VD D ’在驅動電晶體8 2的開極供；=81的間極 遽。在讀出時，首先將資料處 :同尺丰的Prog訊 83的間極訊號Prech設定為高水準 中=驅動電晶體 區域4預先充電成VSS，此時:"合、、·糸7!的没極 “兒性熔絲71的開極亦成
1293 默 二後兒性熔絲71的閘極電壓改為VDD，控制電 、、的驅動電晶體81的閘極供給VDD，Prog訊號設 、，尺準再將在電性A容絲71的;:及極區域4出現的電壓， 出放大為84與參考電壓Ref比較，放大之後，在觸發 笔路85記存，如此可構成一次pR〇M。 如上述’在第二實施例的電性溶絲，設定導通為卜 非導通為〇之場合，在—個元件能夠記憶（1，n、（1， 0)⑶’1)、（Q’Q)的最大四值之資訊量。又，亦可 ^成利用（Q，G)、（M)、（G，U狀態的三值記憶 體0 又’將貧料處理電路74與備用譯碼器或記憶元件陣列 (memory cell matrix)調換，則亦可適用做記憶體的冗餘 電路。又第二實施例採用PMOS為例說明，亦可用觀⑽ 構成。 (弟二實施例） 圖12A、圖12B及圖12C示第三實施例之電⑽_ 接線圖及斷面圖，第三實施例為採岐轉方式構成電性溶 絲之例，為將源極區域3與汲極區域4連線成一個端子再 以閘電極6為輸出端子，形成二端子構造。 在程式化時，對源極區域3、汲極區域4及閘電極6 施加例如VSS，對基板（井）2施加程式化電壓VBp。如 圖12A、圖12B及圖12C所示，電性熔絲用？|^〇卯£7構 成’假定VBP為正電位，則由源極區域3及汲極區域* 耗盡層（depletion 14 1293 趿
Layer)擴大，可在源極、汲極間的略中央部分上方的閘絕 緣膜5，限定性的發生絕緣破壞。 在讀出時，將井2、源極區域3、汲極區域4及閘電極 6預充電到例如VSS。其後以井2、源極區域3、汲極區域 4為例如VDD，檢測輸出端子閘電極6的電位變化。閘電 極6的電位，在閘絕緣膜短路的時候變化成VDD，沒有發 生短路時仍然保持VSS。 矛二貫施例的電性熔絲，一個元件只有一個 通迢’因糾絕賴雜路處所能夠限絲職、没極間 的略中央’能夠形成特性變化小的電性㈣、。又第三 例利用PMOS為例說明，但亦可用NM〇s構成。 雖然本發明已赌佳實施·露如上，料並 發明Μ均㈣此者，在不麟本發明之 上當可作些許之更動與潤飾，因此本發明之:罐 圍§視後附之申請專利範圍所界定者為準。 又 【圖式簡單說明】 及圖1Β錢前的應型電_麵 回示說明先前的MOS型電性熔綷& Μ 17圖。 絲之模式化斷面圖。 來絲的問題用的該炫 圖3示先前的M〇s型電性熔絲 明其電氣祕偏散之·。 ^讀'_，用以說 圖4A及圖4B示第一實施例的電 程式化時之接線圖及斷面圖。 糸(m〇s)的 圖5 A及圖5 B示第—實施例的電性炫絲讀出時的接線 if.doc 1293 Wv 圖。 、，6A及圖6B示第—實施例的電性炫絲用蘭 成之場合的接線圖。 ^ 圖示第二實施例的電炫絲，在源 式化時的接線圖及斷面圖。 式化實施例的電性炫咖 線圖闕㈣贿絲在讀出時的接 二實施例的電性溶絲的應用電路之方塊圖。 不圖10的應用電路之具體例的電路圖。 固12A、圖12B及圖12C示筮二—w丨人A 程式化時，结μ弟二貝施例的電性熔絲的 ，出時之接線圖及斷面圖。 圖。叫3示先前的戰型電性炫絲之應用電路的方塊 【主要元件符號說明】 1 基板 2 3 4 5 6 7 71 井 源極區域 沒極區域 閘絕緣膜 間電極 絕緣膜短路部 電性熔絲元件 16
1293 H 72、73 控制電路 74 資料處理電路 8 卜 82、 83 驅動電晶體 84 讀出放大器 85 觸發電路 VBP 程式化電壓 VDD 電源電壓 VSS 接地電壓 VBP’ 任意電壓（正電壓）
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Claims (1)
1293®- - 十、申請專利範圍： 1. 一種MOS電晶體型電性熔絲，包括： 半導體基板； 第一導電型之井’在該半導體基板上面形成； 第二導電型的第一與第二雜質區域，在該井上面對峙 ^ 形成； • 閘絕緣膜，至少在該第一與第二雜質區域之間挾持的 φ 該井之上面形成； 閘電極’在該第一與第二雜質區域間挟持的該井之上 面，隔著該閘絕緣膜形成，該閘電極與該井可配置成具有 相同電位，以及 在該第一雜質區域與該閘電極之間，及該第二雜質區 " 域與該閘電極之間’可獨立設定成貫質的導電與不導電的 „ 二值狀態。 2. 如申請專利範圍第1項所述的MOS電晶體型電性 熔絲，其特徵為該井與該閘電極電性的連接。 • 3. —種MOS電晶體型電性熔絲裝置，包括： 半導體基板；及 第一導電型之井’在該半導體基板上面形成，及 第二導電型之第一與第二雜質區域，在該井上面對峙 形成； 閘絕緣膜，至少在該第一與第二雜質區域間挾持的該 井之上面形成； 閘電極，在該第一與第二雜質區域間挾持的該井之上 18 iV57Pif.d〇C 面，隔著該閘絕緣膜形成，第〆與第二雜質區域與該井可 配置成具有相同電位；以及 /其特徵為只有在該熔絲裝Ϊ的第一雜貝區域與第二雜 質區威的略中央部分，及與其相對的^電極部分之間，可 定成實質的導電或不導電的二值狀悲。 4. 如申請專利範圍第3頊所述的M〇s電晶體型電性 熔絲裝置，其中之該井與該第一及第二雜質區域電性連接。 5. —種半導體裝置，包括： 半導體基板；及 複數的第一導電型的井，在該半導體基板上形成；以 及 半導體構造，在前述的複數之第一導電型的井，各別 形成之複數的半導體構造； 該些複數的半導體構造，各個含有： 第二導電型的第一與第二雜質區域，在該些 對峙形成； 一 ㈤ 該井的上面形成，且有覆蓋在該挾持之 面之部分；以及 /二弟與弟-雜質區域上 閘電極，在該些第一鱼坌- 上面，隔著該_緣膜形成，域間挾持之該井的 第二雜質區域對向之處所； μ 3兒極有與該些第一與 上述之該第—雜質區域輿 所，及該第二雜質區域與該' =Θ电極相對的第一對向處 电極相對的第二對向處所可 1293 鼠 形成下述之狀態，即 該第一對向處所與第二對向處所各成絕緣狀態之第一 狀態；及 只有該第一對向處所實質的短路的第二狀態；以及 只有該第二對向處所實質的短路的第三狀態；以及 該些複數的半導體構造，為屬於上述的第一至第三狀 態的任一種之半導體裝置。 | 6. —種半導體裝置，包括： 半導體基板；及 第一導電型的井’在該半導體基板上面形成，及 第二導電型的第一及第二雜質區域，在該井上面對峙 的形成， 、閘絕緣膜，至少在該第一及第二雜質區域間挾持的該 井之上面形成；及 閘電極，在該第一及第二雜質區域間挾持之井上面， 隔著閘絕緣膜形成；及 • 第一端子，與該第一雜質區域連接；及 第二端子，與該第二雜質區域連接；及 第三端子，與該閘電極連接；及 第四端子，與該井連接；及 第一功能電路，與該第一端子連接；以及 第二功能電路，與該第二端子連接；以及 在該第一端子與第三端子間，及該第二端子與第三端 子間，可獨立設定成實質的導電、與不導電的二值狀態。 20 1293 H 濂 ^ 1如申請專利範圍第6項所述的半導體裝置，其中之 第一及第二功能電路，含有讀出該二值狀態用的讀出放大 8.如申請專利範圍第6項所述的半導體裝置，其中之 第一及第二功能電路含有記憶電路用的記憶單元。
21 1293®- 七、指定代表圖： (一） 本案指定代表圖為：圖4B。 (二) 本代表圖之元件符號簡單說明： 1 基板 2 井 3 源極區域 4 汲極區域 5 閘絕緣膜 6 閘電極 7 絕緣膜短路部 VBP 程式化電壓 VBP， 任意電壓 VSS 接地電壓 八、本案若有化學式時，請揭示最能顯示發明特徵 的化學式：
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