JP2012033221A - 半導体記憶装置及びアンチヒューズのプログラム方法 - Google Patents

Abstract

【課題】アンチヒューズに対するプログラム時、キャリア電子のゲート絶縁膜へのトラップを抑制する。
【解決手段】ＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタを用いたアンチヒューズは、ゲート電極に接続された第１端子と、拡散層に接続された第２端子と、ゲート電極と拡散層との間に介在するゲート絶縁膜と、を備える。プログラム回路は、第１電流駆動能力を有し、第１プログラム動作を行う第１プログラム回路と、第１電流駆動能力より大きな第２電流駆動能力を有し、第１プログラム動作の後に第２プログラム動作を行う第２プログラム回路と、を備える。第１プログラム動作において、第１プログラム回路は、第１端子と第２端子との間に第１プログラム電圧を印加することによってゲート絶縁膜を破壊する。第２プログラム動作において、第２プログラム回路は、第１プログラム電圧より低い第２プログラム電圧を第１端子と第２端子との間に印加する。
【選択図】図６

Description

本発明は、アンチヒューズを備える半導体記憶装置、及び、アンチヒューズのプログラム方法に関する。

電気ヒューズ（ｅｌｅｃｔｒｉｃａｌ ｆｕｓｅ）の一種として、アンチヒューズ（ａｎｔｉ−ｆｕｓｅ）が知られている。典型的には、アンチヒューズは、ＭＯＳトランジスタあるいはＭＯＳキャパシタで構成される。そのアンチヒューズに対するプログラムは、ゲート電極と拡散層／基板との間に高電圧を印加し、ゲート絶縁膜を絶縁破壊することにより行われる。つまり、プログラム状態では、ゲート電極と拡散層／基板とがショートし、電気的に導通する。一方、非プログラム状態では、ゲート電極と拡散層／基板とは電気的に非導通のままである。プログラム前が電気的にＯＦＦであり、プログラム後が電気的にＯＮであるため、当該素子はアンチヒューズと呼ばれている。アンチヒューズからのデータ読み出し時には、ゲート電極と拡散層との間に読み出し電流（セル電流）が流れるか否かを検出すればよい。

アンチヒューズに関連する文献としては、例えば、特許文献１（米国特許第７，２５３，４９６）、特許文献２（特開２００９−２５９３８５号公報）、特許文献３（特開２００９−２７６７６４号公報）、及び特許文献４（特開２００９−２７７２９１号公報）が挙げられる。

米国特許第７，２５３，４９６ 特開２００９−２５９３８５号公報 特開２００９−２７６７６４号公報 特開２００９−２７７２９１号公報

本願発明者は、特にＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタを用いたアンチヒューズに関して、次のような問題点を見出した。図１を参照して、その問題点を説明する。

図１は、ＮＭＯＳトランジスタを用いたアンチヒューズに対する典型的なプログラム動作を示している。具体的には、ゲート電極に十分高いプログラム電圧ＶＰＧが印加され、ｎ型ソース／ドレイン拡散層及び半導体基板にグランド電圧が印加される。これにより、ゲート絶縁膜が絶縁破壊され、ゲート電極と拡散層／基板とがショートする。このとき、ゲート電極と拡散層／基板との間に大電流が流れ、その結果、ショート部（破壊箇所）の端部に、寄生ドレイン（ｐａｒａｓｉｔｉｃ ｄｒａｉｎ）が形成される。その寄生ドレインにはプログラム電圧ＶＰＧが印加されるため、キャリア電子が発生する。そのキャリア電子は、寄生ドレイン周辺の強電界により加速され、ゲート絶縁膜に注入される可能性がある。すなわち、アンチヒューズに対するプログラム時、キャリア電子がゲート絶縁膜にトラップされる可能性がある。このようなゲート絶縁膜でのキャリア電子トラップは、データ読み出し時の読み出し電流の減少やばらつきを招き、好ましくない。

本発明の１つの観点において、半導体記憶装置が提供される。その半導体記憶装置は、ＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタであるアンチヒューズと、アンチヒューズに対してプログラムを行うプログラム回路と、を備える。アンチヒューズは、ゲート電極に接続された第１端子と、拡散層に接続された第２端子と、ゲート電極と拡散層との間に介在するゲート絶縁膜と、を備える。プログラム回路は、第１電流駆動能力を有し第１プログラム動作を行う第１プログラム回路と、第１電流駆動能力より大きな第２電流駆動能力を有し第１プログラム動作の後に第２プログラム動作を行う第２プログラム回路と、を備える。第１プログラム動作において、第１プログラム回路は、第１端子と第２端子との間に第１プログラム電圧を印加することによってゲート絶縁膜を破壊する。第２プログラム動作において、第２プログラム回路は、第１プログラム電圧より低い第２プログラム電圧を第１端子と第２端子との間に印加する。

本発明の他の観点において、アンチヒューズのプログラム方法が提供される。アンチヒューズは、ＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタである。アンチヒューズは、ゲート電極に接続された第１端子と、拡散層に接続された第２端子と、ゲート電極と拡散層との間に介在するゲート絶縁膜と、を備える。本発明に係るプログラム方法は、第１プログラム動作を行うステップと、第１プログラム動作の後に第２プログラム動作を行うステップと、を含む。第１プログラム動作は、第１電流駆動能力を有する素子を用い、第１端子と第２端子との間に第１プログラム電圧を印加することによってゲート絶縁膜を破壊する。第２プログラム動作は、第１電流駆動能力より大きな第２電流駆動能力を有する素子を用い、第１プログラム電圧より低い第２プログラム電圧を第１端子と第２端子との間に印加する。

本発明によれば、アンチヒューズに対するプログラム時、キャリア電子のゲート絶縁膜へのトラップを抑制することが可能となる。その結果、データ読み出し時の読み出し電流の減少やばらつきが抑制される。

図１は、アンチヒューズに対するプログラム時に発生する問題点を説明するための概念図である。 図２は、本発明の実施の形態に係るアンチヒューズの構成例を示す断面図である。 図３は、本発明の実施の形態に係るアンチヒューズに対するプログラム方法を示すフローチャートである。 図４は、本発明の実施の形態における第１プログラム動作（ステップＳ１００）を説明するための概念図である。 図５は、本発明の実施の形態における第２プログラム動作（ステップＳ２００）を説明するための概念図である。 図６は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図７は、本発明の実施の形態に係る半導体記憶装置の回路構成の一例を示している。 図８は、本発明の実施の形態に係る半導体記憶装置の回路構成の他の例を示している。 図９は、本発明の実施の形態に係る半導体記憶装置の回路構成の更に他の例を示している。

添付図面を参照して、本発明の実施の形態を説明する。

１．アンチヒューズ
図２は、本実施の形態に係るアンチヒューズ１０の構成例を示す断面図である。本実施の形態に係るアンチヒューズ１０は、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタあるいはＮＭＯＳキャパシタを用いて構成される。

具体的には、アンチヒューズ１０は、半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ソース拡散層１４、ドレイン拡散層１５、第１端子Ｔ１及び第２端子Ｔ２を備えている。半導体基板１１は、典型的には、ｐ型シリコン基板である。その半導体基板１１上に、ゲート絶縁膜１２を介してゲート電極１３が形成されている。ゲート電極１３は、典型的には、リン等のｎ型不純物がドープされたドープトポリシリコンで形成される。ソース拡散層１４及びドレイン拡散層１５は、ゲート電極１３の両側の半導体基板１１中に形成されている。ソース拡散層１４とドレイン拡散層１５の導電型は、ｎ型である。

本実施の形態において、ゲート電極１３は、第１端子Ｔ１に電気的に接続されている。一方、拡散層１４、１５及び半導体基板１１は、第２端子Ｔ２に電気的に接続されている。ゲート絶縁膜１２は、第１端子Ｔ１（ゲート電極１３）と第２端子Ｔ２（拡散層１４、１５及び半導体基板１１）との間に介在していると言える。アンチヒューズ１０に対するプログラムは、そのゲート絶縁膜１２を絶縁破壊することにより行われる。つまり、プログラム状態では、第１端子Ｔ１と第２端子Ｔ２とがショートし、電気的に導通する。一方、非プログラム状態では、第１端子Ｔ１と第２端子Ｔ２とは電気的に非導通のままである。

アンチヒューズ１０の状態、すなわち、アンチヒューズ１０に記憶されているデータは、第１端子Ｔ１と第２端子Ｔ２との間に流れる読み出し電流（セル電流）に基いて判定可能である。例えば、所定の閾値以上の読み出し電流が流れる場合、当該アンチヒューズ１０はプログラム状態にある。一方、読み出し電流が所定の閾値未満であれば、当該アンチヒューズ１０は非プログラム状態にある。この読み出し電流の減少やばらつきは、データ読み出しの精度の劣化を招き、好ましくない。

そのような読み出し電流の減少やばらつきを抑えるため、本実施の形態によれば、アンチヒューズ１０に対して特有のプログラム方法が採用される。以下、本実施の形態に係るプログラム方法を、詳細に説明する。

２．プログラム方法
図３は、本実施の形態に係るアンチヒューズ１０に対するプログラム方法を示すフローチャートである。本実施の形態では、第１端子Ｔ１と第２端子Ｔ２との間に高電圧がただ単に印加されるだけではない。図３に示されるように、プログラムは、第１プログラム動作（ステップＳ１００）と第２プログラム動作（ステップＳ２００）の２段階で行われる。最初に第１プログラム動作が実施され、その後に第２プログラム動作が実施される。

２−１．第１プログラム動作（ステップＳ１００）
図４は、本実施の形態における第１プログラム動作（ステップＳ１００）を説明するための概念図である。第１プログラム動作では、“第１電流駆動能力ＩＰＧ１”を有する素子を用いることにより、第１端子Ｔ１と第２端子Ｔ２との間に所定の電圧が印加される。ここで、第１電流駆動能力ＩＰＧ１は非常に小さく、例えば０．４ｍＡである。

第１プログラム動作において第１端子Ｔ１と第２端子Ｔ２との間に印加される所定の電圧は、“第１プログラム電圧ＶＰＧ１”である。例えば、図４に示されるように、第１プログラム電圧ＶＰＧ１が第１端子Ｔ１に印加され、一方、グランド電圧（０Ｖ）が第２端子Ｔ２に印加される。この第１プログラム電圧ＶＰＧ１は、十分に高く設定される。より詳細には、第１プログラム電圧ＶＰＧ１は、ゲート絶縁膜１２の破壊に必要な絶縁破壊電圧より高く、例えば７Ｖである。このような高い第１プログラム電圧ＶＰＧ１が所定時間（例：１０μ秒）印加されることにより、ゲート絶縁膜１２の絶縁破壊が発生する。その結果、図４に示されるように、ゲート絶縁膜１２に、ショート部２０（破壊箇所）が形成される。ゲート電極１３と半導体基板１１及び拡散層１４、１５とは、ショート部２０を通して電気的に導通する。

このとき、ゲート電極１３（ドープトポリシリコン）からｎ型不純物がショート部２０を通って半導体基板１１の方へ拡散する。その結果、ショート部２０の端の半導体基板１１中に、寄生ドレイン（ｐａｒａｓｉｔｉｃ ｄｒａｉｎ）２１が形成される。

この段階で、仮に、大電流が第１端子Ｔ１と第２端子Ｔ２との間に流れるとする。その場合、その大電流による加熱により、ゲート絶縁膜１２中のショート部２０（破壊箇所）が拡大し、その結果、ショート部２０の抵抗Ｒｓが低くなる。ショート部２０の抵抗Ｒｓが低くなると、相対的に、ソース拡散層１４とショート部２０（寄生ドレイン２１）との間の電圧Ｖｄｓが高くなる。特に、第１プログラム動作では、ゲート電極１３には絶縁破壊に十分な高電圧ＶＰＧ１が印加されているため、ショート部２０の抵抗Ｒｓが低くなると、電圧Ｖｄｓが非常に大きな値となってしまう。このことは、強電界を生成し、図１で示されたようなゲート絶縁膜１２によるキャリア電子のトラップを招く。そのようなゲート絶縁膜１２でのキャリア電子トラップは、データ読み出し時の読み出し電流の減少やばらつきを招き、好ましくない。

このような事態を未然に防ぐため、本実施の形態では、第１電流駆動能力ＩＰＧ１が極力小さく設定されている。つまり、第１プログラム動作は、第１端子Ｔ１と第２端子Ｔ２との間に大電流が流れないように設計されている。その結果、第１プログラム動作において、ゲート絶縁膜１２中にショート部２０（破壊箇所）は形成されるが、そのショート部２０の拡大は抑えられる。従って、ショート部２０の抵抗Ｒｓは高いまま維持され、ソース拡散層１４とショート部２０（寄生ドレイン２１）との間の電圧Ｖｄｓが相対的に低くなる。これにより、図１で示されたようなゲート絶縁膜１２によるキャリア電子のトラップが抑制される。

このように、第１プログラム動作では、ゲート絶縁膜１２を破壊するために第１プログラム電圧ＶＰＧ１が十分高く設定される一方で、キャリア電子トラップを抑制するために第１電流駆動能力ＩＰＧ１は極力小さく設定される。

２−２．第２プログラム動作（ステップＳ２００）
データ読み出し時の読み出し電流を増加させるためには、ゲート絶縁膜１２のショート部２０の抵抗Ｒｓを低減することが重要である。第１プログラム動作の後の第２プログラム動作（ステップＳ２００）では、ショート部２０の低抵抗化が図られる。

図５は、本実施の形態における第２プログラム動作（ステップＳ２００）を説明するための概念図である。第２プログラム動作では、“第２電流駆動能力ＩＰＧ２”を有する素子を用いることにより、第１端子Ｔ１と第２端子Ｔ２との間に“第２プログラム電圧ＶＰＧ２”が印加される。例えば、図５に示されるように、第２プログラム電圧ＶＰＧ２が第１端子Ｔ１に印加され、一方、グランド電圧（０Ｖ）が第２端子Ｔ２に印加される。この第２プログラム電圧ＶＰＧ２は、比較的低く、上述の第１プログラム電圧ＶＰＧ１よりも低い（ＶＰＧ２＜ＶＰＧ１）。より詳細には、第２プログラム電圧ＶＰＧ２は、ゲート絶縁膜１２の破壊に必要な絶縁破壊電圧より低く、例えば５Ｖである。

一方、第２プログラム動作における第２電流駆動能力ＩＰＧ２は、第１プログラム動作における第１電流駆動能力ＩＰＧ１よりも大きい（ＩＰＧ２＞ＩＰＧ１）。例えば、第２電流駆動能力ＩＰＧ２は、１．５ｍＡ（＞０．４ｍＡ）である。これにより、第１端子Ｔ１と第２端子Ｔ２との間に大電流が流れる。その大電流による加熱により、ゲート絶縁膜１２中のショート部２０（破壊箇所）が拡大し、その結果、ショート部２０の抵抗Ｒｓが低くなる。また、図５に示されるように、ショート部２０の端の寄生ドレイン２１が十分に成長し、それによってもショート部２０の抵抗Ｒｓが低減される。

上述の第１プログラム動作の場合とは異なり、第２プログラム動作においてショート部２０の抵抗Ｒｓが低くなっても問題ない。何故なら、第１端子Ｔ１と第２端子Ｔ２との間に印加されている第２プログラム電圧ＶＰＧ２が低く設定されているからである。ショート部２０の抵抗Ｒｓが低くなると、ソース拡散層１４とショート部２０との間の電圧Ｖｄｓは相対的に高くなるが、第２プログラム電圧ＶＰＧ２が低く設定されているため、電圧Ｖｄｓの絶対値はさほど大きくならない。従って、図１で示されたようなゲート絶縁膜１２によるキャリア電子のトラップが抑制される。

このように、第２プログラム動作では、ショート部２０の抵抗Ｒｓを低減するために第２電流駆動能力ＩＰＧ２が十分大きく設定される一方で、キャリア電子トラップを抑制するために第２プログラム電圧ＶＰＧ２は極力低く設定される。

２−３．効果
以上に説明されたように、本実施の形態によれば、アンチヒューズ１０に対するプログラムが２段階に分けられる。第１プログラム動作では、ゲート絶縁膜１２を破壊するために第１プログラム電圧ＶＰＧ１が十分高く設定される一方で、キャリア電子トラップを抑制するために第１電流駆動能力ＩＰＧ１は極力小さく設定される。続く第２プログラム動作では、ショート部２０の抵抗Ｒｓを低減するために第２電流駆動能力ＩＰＧ２が十分大きく設定される一方で、キャリア電子トラップを抑制するために第２プログラム電圧ＶＰＧ２は極力低く設定される。これにより、キャリア電子トラップを抑えつつ、ゲート絶縁膜１２を適切に破壊し、十分な大きさの読み出し電流を確保することが可能となる。更に、ゲート絶縁膜１２でのキャリア電子トラップが抑えられるため、読み出し電流のばらつきや減少も抑制される。

３．回路構成
図６は、本実施の形態に係る半導体記憶装置１の構成を示すブロック図である。本実施の形態に係る半導体記憶装置１は、上述のプログラム方法を実現するように構成されている。具体的には、半導体記憶装置１は、アンチヒューズ１０、第１プログラム回路１００、及び第２プログラム回路２００を備えている。第１プログラム回路１００及び第２プログラム回路２００は、アンチヒューズ１０に接続されており、アンチヒューズ１０に対してプログラムを行う。

第１プログラム回路１００は、上述の第１プログラム動作（ステップＳ１００）を行う。つまり、第１プログラム回路１００は、第１電流駆動能力ＩＰＧ１を有している。第１プログラム動作において、第１プログラム回路１００は、第１端子Ｔ１と第２端子Ｔ２との間に第１プログラム電圧ＶＰＧ１を印加し、それによりゲート絶縁膜１２を破壊する。

一方、第２プログラム回路２００は、上述の第２プログラム動作（ステップＳ２００）を行う。つまり、第２プログラム回路２００は、第２電流駆動能力ＩＰＧ２を有している。第２プログラム動作において、第２プログラム回路２００は、第１端子Ｔ１と第２端子Ｔ２との間に第２プログラム電圧ＶＰＧ２を印加する。

図７は、本実施の形態に係る半導体記憶装置１の回路構成の一例を示している。図７に示されるように、第１プログラム回路１００は第１トランジスタＴＲ１を含んでおり、一方、第２プログラム回路２００は第２トランジスタＴＲ２を含んでいる。第１トランジスタＴＲ１と第２トランジスタＴＲ２とは、電流駆動能力において異なっている。具体的には、第１トランジスタＴＲ１は、第１電流駆動能力ＩＰＧ１を有しており、そのゲート幅は第１ゲート幅Ｗ１である。一方、第２トランジスタＴＲ２は、第１電流駆動能力ＩＰＧ１よりも大きい第２電流駆動能力ＩＰＧ２を有しており、そのゲート幅は、第１ゲート幅Ｗ１よりも広い第２ゲート幅Ｗ２である（Ｗ２＞Ｗ１）。

図７の例では、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、第１端子Ｔ１に対して並列に接続されている。より詳細には、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は共にＰＭＯＳトランジスタであり、それぞれのドレインが第１端子Ｔ１に共通に接続されている。また、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のソースは、電源回路３００に接続されている。更に、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲートは、コントローラ４００に接続されている。一方、第２端子Ｔ２は、グランド線（ＧＮＤ）に接続されている。

コントローラ４００は、第１トランジスタＴＲ１のゲートに第１ゲート制御信号ＳＧ１を出力し、第１トランジスタＴＲ１をＯＮ／ＯＦＦ制御する。また、コントローラ４００は、第２トランジスタＴＲ２のゲートに第２ゲート制御信号ＳＧ２を出力し、第２トランジスタＴＲ２をＯＮ／ＯＦＦ制御する。更に、コントローラ４００は、電源回路３００の出力電圧を制御する。電源回路３００は、コントローラ４００からの制御に従って、第１プログラム電圧ＶＰＧ１あるいは第２プログラム電圧ＶＰＧ２を出力する。

第１プログラム動作において、コントローラ４００は、第１トランジスタＴＲ１をＯＮし、第２トランジスタＴＲ２をＯＦＦする。また、電源回路３００は、第１プログラム電圧ＶＰＧ１を出力する。これにより、第１端子Ｔ１には、第１トランジスタＴＲ１を通して第１プログラム電圧ＶＰＧ１が印加される。すなわち、第１電流駆動能力ＩＰＧ１を有する第１トランジスタＴＲ１を通して、第１端子Ｔ１と第２端子Ｔ２との間に第１プログラム電圧ＶＰＧ１が印加される。尚、第１トランジスタＴＲ１、グランド線、電源回路３００及びコントローラ４００が、上述の第１プログラム回路１００に相当している。

第２プログラム動作において、コントローラ４００は、第２トランジスタＴＲ２をＯＮし、第１トランジスタＴＲ１をＯＦＦする。また、電源回路３００は、第２プログラム電圧ＶＰＧ２を出力する。これにより、第１端子Ｔ１には、第２トランジスタＴＲ２を通して第２プログラム電圧ＶＰＧ２が印加される。すなわち、第２電流駆動能力ＩＰＧ２を有する第２トランジスタＴＲ２を通して、第１端子Ｔ１と第２端子Ｔ２との間に第２プログラム電圧ＶＰＧ２が印加される。尚、第２トランジスタＴＲ２、グランド線、電源回路３００及びコントローラ４００が、上述の第２プログラム回路２００に相当している。

図８は、本実施の形態に係る半導体記憶装置１の回路構成の他の例を示している。図７の場合と重複する説明は適宜省略される。図８の例では、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、第２端子Ｔ２とグランド線（ＧＮＤ）との間に並列に接続されている。より詳細には、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は共にＮＭＯＳトランジスタであり、それぞれのドレインが第２端子Ｔ２に共通に接続されている。また、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のソースは、グランド線に接続されている。更に、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲートは、コントローラ４００に接続されている。一方、第１端子Ｔ１は、電源回路３００に直接接続されている。

第１プログラム動作において、コントローラ４００は、第１トランジスタＴＲ１をＯＮし、第２トランジスタＴＲ２をＯＦＦする。また、電源回路３００は、第１プログラム電圧ＶＰＧ１を出力する。これにより、第１端子Ｔ１には、第１プログラム電圧ＶＰＧ１が印加される。この場合でも、第１電流駆動能力ＩＰＧ１を有する第１トランジスタＴＲ１を通して、第１端子Ｔ１と第２端子Ｔ２との間に第１プログラム電圧ＶＰＧ１が印加されることに変わりはない。

第２プログラム動作において、コントローラ４００は、第２トランジスタＴＲ２をＯＮし、第１トランジスタＴＲ１をＯＦＦする。また、電源回路３００は、第２プログラム電圧ＶＰＧ２を出力する。これにより、第１端子Ｔ１には、第２プログラム電圧ＶＰＧ２が印加される。この場合でも、第２電流駆動能力ＩＰＧ２を有する第２トランジスタＴＲ２を通して、第１端子Ｔ１と第２端子Ｔ２との間に第２プログラム電圧ＶＰＧ２が印加されることに変わりはない。

図９は、本実施の形態に係る半導体記憶装置１の回路構成の更に他の例を示している。図７の場合と重複する説明は適宜省略される。図９の例では、第１端子Ｔ１は、第３トランジスタＴＲ３を介して、第１トランジスタＴＲ１及び第２トランジスタＴＲ２に接続されている。コントローラ４００は、第３トランジスタＴＲ３のゲートに第３ゲート制御信号ＳＧ３を出力し、第３トランジスタＴＲ３をＯＮ／ＯＦＦ制御する。この第３トランジスタＴＲ３は、第１プログラム動作及び第２プログラム動作の両方においてＯＮされる。その他は図７の場合と同じである。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１ 半導体記憶装置
１０ アンチヒューズ
１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース拡散層
１５ ドレイン拡散層
２０ ショート部
２１ 寄生ドレイン
１００ 第１プログラム回路
２００ 第２プログラム回路
３００ 電源回路
４００ コントローラ
Ｔ１ 第１端子
Ｔ２ 第２端子
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲ３ 第３トランジスタ

Claims (6)

1. ＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタであるアンチヒューズと、
   前記アンチヒューズに対してプログラムを行うプログラム回路と
   を備え、
   前記アンチヒューズは、
   ゲート電極に接続された第１端子と、
   拡散層に接続された第２端子と、
   前記ゲート電極と前記拡散層との間に介在するゲート絶縁膜と
   を備え、
   前記プログラム回路は、
   第１電流駆動能力を有し、第１プログラム動作を行う第１プログラム回路と、
   前記第１電流駆動能力より大きな第２電流駆動能力を有し、前記第１プログラム動作の後に第２プログラム動作を行う第２プログラム回路と
   を備え、
   前記第１プログラム動作において、前記第１プログラム回路は、前記第１端子と前記第２端子との間に第１プログラム電圧を印加することによって前記ゲート絶縁膜を破壊し、
   前記第２プログラム動作において、前記第２プログラム回路は、前記第１プログラム電圧より低い第２プログラム電圧を前記第１端子と前記第２端子との間に印加する
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記第１プログラム電圧は、前記ゲート絶縁膜の破壊に必要な絶縁破壊電圧より高く、
   前記第２プログラム電圧は、前記絶縁破壊電圧より低い
   半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置であって、
   前記第１プログラム回路は、第１ゲート幅を有し、前記第１電流駆動能力を有する第１トランジスタを含み、
   前記第２プログラム回路は、前記第１ゲート幅よりも広い第２ゲート幅を有し、前記第２電流駆動能力を有する第２トランジスタを含み、
   前記第１プログラム動作において、前記第１プログラム回路は、前記第１トランジスタをＯＮし、前記第１トランジスタを通して前記第１端子と前記第２端子との間に前記第１プログラム電圧を印加し、
   前記第２プログラム動作において、前記第２プログラム回路は、前記第２トランジスタをＯＮし、前記第２トランジスタを通して前記第１端子と前記第２端子との間に前記第２プログラム電圧を印加する
   半導体記憶装置。
4. 請求項３に記載の半導体記憶装置であって、
   前記第１トランジスタ及び前記第２トランジスタは、前記第１端子に並列に接続され、
   前記第２端子はグランド線に接続され、
   前記第１プログラム動作において、前記第２トランジスタはＯＦＦされ、前記第１プログラム回路は、前記第１トランジスタを通して前記第１端子に前記第１プログラム電圧を印加し、
   前記第２プログラム動作において、前記第１トランジスタはＯＦＦされ、前記第２プログラム回路は、前記第２トランジスタを通して前記第１端子に前記第２プログラム電圧を印加する
   半導体記憶装置。
5. 請求項３に記載の半導体記憶装置であって、
   前記第１トランジスタと前記第２トランジスタは、前記第２端子とグランド線との間に並列に接続され、
   前記第１プログラム動作において、前記第２トランジスタはＯＦＦされ、前記第１プログラム回路は、前記第１端子に前記第１プログラム電圧を印加し、
   前記第２プログラム動作において、前記第１トランジスタはＯＦＦされ、前記第２プログラム回路は、前記第１端子に前記第２プログラム電圧を印加する
   半導体記憶装置。
6. アンチヒューズのプログラム方法であって、
   前記アンチヒューズは、ＮＭＯＳトランジスタあるいはＮＭＯＳキャパシタであり、
   前記アンチヒューズは、
   ゲート電極に接続された第１端子と、
   拡散層に接続された第２端子と、
   前記ゲート電極と前記拡散層との間に介在するゲート絶縁膜と
   を備え、
   前記プログラム方法は、
   第１プログラム動作を行うステップと、
   前記第１プログラム動作の後に第２プログラム動作を行うステップと
   を含み、
   前記第１プログラム動作は、第１電流駆動能力を有する素子を用い、前記第１端子と前記第２端子との間に第１プログラム電圧を印加することによって前記ゲート絶縁膜を破壊し、
   前記第２プログラム動作は、前記第１電流駆動能力より大きな第２電流駆動能力を有する素子を用い、前記第１プログラム電圧より低い第２プログラム電圧を前記第１端子と前記第２端子との間に印加する
   アンチヒューズのプログラム方法。

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