JP2009277291A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルMC11〜MCnm、メモリセルMC11〜MCnmに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線WL1〜WLn及び第1ビット線BL1〜BLmを有する。メモリセルMC11〜MCnmは、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶するアンチヒューズ11と、所定のメモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け、その昇圧クロックに基づき昇圧させた昇圧信号をアンチヒューズ11の一端に印加するチャージポンプ回路16とを備える。
【選択図】図2
【解決手段】不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルMC11〜MCnm、メモリセルMC11〜MCnmに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線WL1〜WLn及び第1ビット線BL1〜BLmを有する。メモリセルMC11〜MCnmは、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶するアンチヒューズ11と、所定のメモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け、その昇圧クロックに基づき昇圧させた昇圧信号をアンチヒューズ11の一端に印加するチャージポンプ回路16とを備える。
【選択図】図2
Description
本発明は、電気的に読み出し及び書き込み可能な不揮発性半導体記憶装置に関する。
半導体集積回路において、電源を落しても記憶されたデータが消失しない不揮発性のOTP(One-Time Programmable)メモリは不可欠な要素となっている。OTPメモリは、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)といった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程での履歴、及び管理用の情報を記憶する為のチップID用途などで広く使用されている。
メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光によりブロウすることにより、不可逆的に情報を記憶するレーザーヒューズを用いたレーザーヒューズROM(Read Only Memory)が使用されてきた。レーザーヒューズROMには、特別なヒューズブロウ装置と、それを用いたブロウ工程が必要であり、その為のテストコストがかかる。また、レーザーヒューズROMは、その最小寸法は使用するレーザー光の波長で決る為、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなってきている。さらに、レーザーヒューズROMは、そのプログラム方法の為、ウェファレベルでしかプログラムできず、パッケージ後の高速テストでの不良の救済、チップ内に搭載されたテスト回路による組込み自己修復(BISR(Built-in Self Repair))等に使用することはできない。
また、レーザーヒューズROMを用いていたシステムでも、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。ここで、複数チップから構成されたシステムでは、独立したEEPROM(Electrically Erasable Programmable Read Only Memory)のチップに各種の情報を格納することも可能である。しかしながら、システムを一つのチップ上に集積するSoC(System on Chip) においては、不揮発性メモリも内部に持たなければならない。フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、その為の追加のマスク、プロセスを必要としコストの上昇を招く。メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き変えが必要なものばかりではないので、現代の標準的なCMOSプロセスで搭載可能な、OTPメモリは広い需要が期待される。
以下、OTPメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称して「ヒューズ素子」と呼ぶことにする。また、ヒューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、「eFuse(Electrical Fuse))」と呼ぶことにする。標準CMOSプロセスにおいて使用できるeFuseの一つとして、MOSFETのゲート絶縁膜に高電圧を印加して、絶縁破壊を生じさせその際に伝導スポットが形成されることによる低抵抗化を用いた「Gate-Ox eFuse」がある。未プログラム状態で高抵抗状態、プログラム後に低抵抗状態となるヒューズ素子は、「アンチヒューズ」と呼ばれる。以下、アンチヒューズにおいて、未プログラムの高抵抗状態では、「0」データが、プログラム後の低抵抗状態では、「1」データがそれぞれ記憶されていると定義する。このような、アンチヒューズを用いたOTPメモリの従来例としては、非特許文献1に記載がある。非特許文献1では、P型MOSFETのゲート絶縁膜をアンチヒューズとして使用し、メモリアレイの外部にプログラム用高電圧電源回路が配置されている。
しかし、上記アンチヒューズにおいては、電源電圧変動によるプログラム用電圧のレベル等の関係性のずれ、高温条件、及び製造バラツキによるしきい電圧の低下で生じるメモリセル内のリーク(ノードの電圧の低下)によって、各メモリセルへの高電圧ストレスが大きくなる。また、書き込みビット数の増大につれ、総書き込み時間が増大すると、非選択セルへのストレス印加時間も増大することになる。このような、高電圧ストレスの強度、高電圧ストレスのかかる時間がともに増大する状況では、非選択セルのゲート絶縁膜が劣化し、「1」データが誤書き込みされる可能性がある。劣化の程度では、各メモリセルは、出荷前の最終テスト時では合格するものの、経年変化により実使用中に不良が発生する場合もあり、重大な信頼性にかかる問題を起こす可能性がある。
A 65nm Pure CMOS One-time Programmable Memory Using a Two-Port Antifuse Cell Implemented in a Matrix Structure", pp.211-215,IEEE Asian Solid-State Circuits Conference 2007
A 65nm Pure CMOS One-time Programmable Memory Using a Two-Port Antifuse Cell Implemented in a Matrix Structure", pp.211-215,IEEE Asian Solid-State Circuits Conference 2007
本発明は、信頼性の高い不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶する複数のメモリセル、前記複数のメモリセルに接続され且つ所定の前記メモリセルのデータの読み出し時及び書き込み時に活性化される複数の第1配線及び第2配線を有する不揮発性半導体記憶装置であって、前記メモリセルは、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不可逆性記憶素子と、所定の前記メモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け当該昇圧クロックに基づき昇圧させた昇圧信号を前記不可逆性記憶素子の一端に印加する昇圧回路とを備えることを特徴とする。
本発明は、信頼性の高い不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主に、メモリセルアレイ10、制御回路20を有する。メモリセルアレイ10は、格子状(マトリクス状)に配置された複数のメモリセルMC11〜MCnnm(n、mは2以上の整数)を有する。制御回路20は、複数のメモリセルMC11〜MCnmに印加する電圧を制御する。
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主に、メモリセルアレイ10、制御回路20を有する。メモリセルアレイ10は、格子状(マトリクス状)に配置された複数のメモリセルMC11〜MCnnm(n、mは2以上の整数)を有する。制御回路20は、複数のメモリセルMC11〜MCnmに印加する電圧を制御する。
メモリセルアレイ10は、行方向に延びる複数のワード線(第1配線)WL1〜WLnにて制御回路20と接続されている。メモリセルアレイ10は、列方向に延びる複数の第1ビット線(第2配線)BL1〜BLm、列方向に延びる複数の第2ビット線BCLK1〜BCLKmにて制御回路20と接続されている。また、メモリセルアレイ10は、制御回路20よりVBT電圧VBTの供給を受けている。
ここで、ワード線WL1〜WLn、及び第1ビット線BL1〜BLmは、所定のメモリセルMC11〜MCnmのデータの読み出し時及び書き込み時に活性化される。また、第2ビット線BCLK1〜BCLKmには、データ書き込み時、昇圧クロックVBCLK1〜VBCLKmが印加される。
図2は、メモリセルアレイ10に含まれるメモリセルMC11の概略構成図である。なお、その他メモリセルMC12〜MCnmは、メモリセルMC11と同様の構成を有する。
メモリセルMC11は、図2に示すように、アンチヒューズ(不可逆性記憶素子)11、ダイオード(スイッチ)12、キャパシタ13、第1トランジスタ14、及び第2トランジスタ15を有する。
アンチヒューズ11は、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する記憶素子である。アンチヒューズ11は、N型MOSFETにて構成されている。つまり、アンチヒューズ11は、ドレイン、ソース、及びゲートを有し、そのドレイン、及びソースは、短絡されている。後述するようにアンチヒューズ11の一端は、ダイオード12の一端、及び第2トランジスタ15の他端に接続されている。アンチヒューズ11の他端は、接地されている。
ダイオード12は、N型MOSFETにて構成されている。つまり、ダイオード12は、ドレイン、ソース、及びゲートを有し、そのソース及びゲートは短絡(ダイオード接続)されている。ダイオード12の一端(ドレイン側)は、アンチヒューズ11の一端に接続されている。
キャパシタ13は、例えば、N型MOSFETにて構成されるMOSキャパシタである。キャパシタ13の一端は、ダイオード12の他端に接続されている。キャパシタ13の他端は、第2ビット線BCLK1に接続されている。
第1トランジスタ14は、N型MOSFETにて構成されている。第1トランジスタ14の一端は、ダイオード12の他端及びキャパシタ13の一端に接続されている。第1トランジスタ14の他端は、第1ビット線BL1に接続されている。第1トランジスタ14のゲートは、ワード線WL1に接続されている。
第2トランジスタ15は、N型MOSFETにて構成されている。第2トランジスタ15の一端は、第1トランジスタ14の一端に接続されている。第2トランジスタ15の他端は、アンチヒューズ11の一端に接続されている。第2トランジスタ15のゲートには、VBT発生回路24からVBT電圧VBTが印加される。VBT電圧VBTは、プログラム電圧(アンチヒューズ11の絶縁膜破壊に要する電圧)の半分程度の電圧値(例えば、3.3V)に設定されている。ここで、第2トランジスタ15の閾値を「Vt」とすると、第2トランジスタ15は、第1トランジスタ14に印加される電圧を「VBT−Vt」まで抑える「バリアトランジスタ」として機能を有する。
上記構成に係る本実施形態において、アンチヒューズ11の一端と第2トランジスタ15の他端とダイオード12の一端とを結ぶ配線を「第1内部ノードN0」とする。また、ダイオード12の他端とキャパシタ13の一端と第1トランジスタ14の一端(第2トランジスタ15の一端)とを結ぶ配線を「第2内部ノードN1」とする。
上記構成において、ダイオード12、キャパシタ13、第1トランジスタ14、及び第2トランジスタ15は、キャパシタの充放電を利用して昇圧動作を行うチャージポンプ回路(昇圧回路)16として機能する。チャージポンプ回路16は、アンチヒューズ11へのプログラム用の高電圧を生成する。チャージポンプ回路16は、所定のメモリセルMC11のデータの書き込み時にクロック動作する昇圧クロックVBCLK1〜VBCLKmの入力を受け付け、その昇圧クロックVBCLK1〜VBCLKmに基づき昇圧させた昇圧信号をアンチヒューズ11の一端に印加する。
再び、図1を参照して、制御回路20の構成について説明する。制御回路20は、図1に示すように、ローデコーダ回路21、データ入出力回路22、及びクロック駆動回路23、及びVBT発生回路24を有する。
ローデコーダ回路21は、アドレス信号を受け付け、そのアドレス信号に基づき任意のワード線WL1〜WLnに印加されるワード線電圧VWL1〜VWLnを選択的に上げる(例えば、3.3V)。
データ入出力ブロック22は、書き込み信号及び読み出し信号の入力を受け付け、それら書き込み信号及び読み出し信号に基づき、任意の第1ビット線BL1〜BLmに印加される第1ビット線電圧VBL1〜VBLmを選択的に上げる(例えば、3.3V)。データ入出力ブロック22は、第1ビット線BL1〜BLmを介する読み出し信号を増幅して出力する。
クロック駆動回路23は、任意の第2ビット線BCLK1〜BCLKmに選択的にクロックパルスの昇圧クロックVBCLK1〜VBCLKmを印加する。昇圧クロックVBCLK1〜VBCLKmは、所定周期で「0V」及び「3.3V」に変化する。
VBT発生回路24は、VBT電圧VBTを発生させる(例えば、3.3V)。また、VBT発生回路24は、第2トランジスタ15のゲートにVBT電圧VBTを供給する。
(第1実施形態に係る不揮発性半導体記憶装置100の書き込み動作)
次に、図3を参照して、第1実施形態に係る不揮発性半導体記憶装置100の書き込み動作について説明する。図3は、第1実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すタイムチャート図である。なお、以下の図3に係る書き込み動作は、メモリセルMC11のみに書き込みを行い(「1」をプログラム)、その他のメモリセルMC12〜MCnmに書き込みを行わない場合を示す。
次に、図3を参照して、第1実施形態に係る不揮発性半導体記憶装置100の書き込み動作について説明する。図3は、第1実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すタイムチャート図である。なお、以下の図3に係る書き込み動作は、メモリセルMC11のみに書き込みを行い(「1」をプログラム)、その他のメモリセルMC12〜MCnmに書き込みを行わない場合を示す。
書き込み動作実行前、VBT電圧VBTは、「0V」に設定されている。同様に、ワード線電圧VWL1〜VWLnは、「0V」に設定されている。第1ビット線電圧VBL1〜VBLmは、「0V」に設定されている。昇圧クロックVBCLK1〜VBCLKmは、「0V」に保持されている。
図3に示すように、先ず、時刻t11にて、VBT発生回路24は、VBT電圧VBTを「0V」から「3.3V」に上げる。同様に、時刻t11にて、ローデコーダ回路21は、ワード線WL1に印加されるワード線電圧VWL1を「0V」から「3.3V」に上げる。同様に、時刻t11にて、データ入出力回路22は、第1ビット線BL1に印加される第1ビット線電圧VBL1を「0V]から「3.3V」に上げる。
続いて、時刻t12にて、クロック駆動回路23は、第2ビット線BCLK1にクロックパルス状の昇圧クロックVBCLK1のクロック動作を開始する。
上記動作により、メモリセルMC11の第1内部ノードN0に印加される第1ノード電圧VN0、及び第2内部ノードN1に印加される第2ノード電圧VN1は、図3に示すように、チャージポンプ回路16によって、上下に変動を繰り返しながら昇圧される。最終的に、第1ノード電圧VN0及び第2ノード電圧VN1は、3.3V以上、6.6V未満まで昇圧される。つまり、換言すると、チャージポンプ回路16によって、アンチヒューズ11の一端(第1ノードN0)に、昇圧クロックVBCLK1に基づき昇圧させた昇圧信号(3.3V以上、6.6V未満)が印加される。
ここで、例えば、ダイオード12、及びキャパシタ13、が、理想的な特性であれば、第1ノード電圧VN0及び第2ノード電圧VN1は、6.6Vまで昇圧される。
第1内部ノード電圧VN0が、昇圧された状態を保つと、メモリセルMC11のアンチヒューズ11の絶縁膜がブレークダウンを起こし、接地(0V)へのパスが形成される。これにより、メモリセルMC11に対して書き込みが行われる。
ここで、メモリセルMC12〜MC1nでは、ワード線WL1に印加されるワード線電圧VWL1は、「3.3V」であるが、第1ビット線BL2〜BLmに印加される第1ビット線電圧VBL2〜VBLm、及び第2ビット線BCLK2〜BCLKmに印加される昇圧クロックVBCLK2〜VBCLKmは、「0V」に保持されている。したがって、メモリセルMC12〜MC1nでは、第2内部ノード電圧VN1は昇圧されない。
また、メモリセルMC21〜MCn1では、第1ビット線BL1に印加される第1ビット線電圧VBL1は、「3.3V」であり、第2ビット線BCLK1に印加される昇圧クロックVBCLK1は、「0V」と「3V」との間でクロッキングしているが、ワード線WL2〜WLnに印加されるワード線電圧VWL2〜VWLnは、「0V」である。これにより、メモリセルMC21〜MCn1の全ての第1トランジスタ14は、「オフ状態(非導通状態)」である。したがって、メモリセル21〜MCn1では、第2内部ノード電圧VN1は昇圧されない。
また、メモリセルMC22〜MCnmでは、ワード線WL2〜WLnに印加されるワード線電圧VWL2〜VWLn、第1ビット線BL2〜BLmに印加される第1ビット線電圧VBL2〜VBLm、及び第2ビット線BCLK2〜BCLKmに印加される昇圧クロックVBCLK2〜VBCLKmが、「0V」に保持されている。したがって、メモリセル22〜MCnmでは、第2内部ノード電圧VN1は昇圧されない。
つまり、制御回路20は、上記のようにワード線WL1〜WLn、第1ビット線BL1〜BLm、及び第2ビット線BCLK1〜BCLKmを制御することにより、選択的にメモリセルMC11〜MCnmに書き込み(「1」データをプログラム)することができる。
(第1実施形態に係る不揮発性半導体記憶装置100の読み出し動作)
次に、第1実施形態に係る不揮発性半導体記憶装置100の読み出し動作について説明する。なお、以下の読み出し動作は、1本のワード線WL1に接続されたメモリセルMC11〜MC1mに読み出しを行う場合を示す。また、メモリセル11には、「1」データが保持されているものとする。
次に、第1実施形態に係る不揮発性半導体記憶装置100の読み出し動作について説明する。なお、以下の読み出し動作は、1本のワード線WL1に接続されたメモリセルMC11〜MC1mに読み出しを行う場合を示す。また、メモリセル11には、「1」データが保持されているものとする。
読み出し動作実行前、VBT電圧VBTは、「0V」に設定されている。同様に、ワード線電圧VWL1〜VWLnは、「0V」に設定されている。第1ビット線電圧VBL1〜VBLmは、「0V」に設定されている。昇圧クロックVBCLK1〜VBCLKmは、「0V」に保持されている。
先ず、VBT発生回路24は、VBT電圧VBTを「0V」から「1.2V」へと上げる。また、同時刻にて、データ入出力回路22は、第1ビット線BL1〜BLmの第1ビット線電圧VBL1〜VBLmを「0V」から「1.2V」へと上げて、第1ビット線BL1〜BLmをプリチャージする。
次に、ローデコーダ回路21は、ワード線WL1に印加されるワード線電圧VWL1を「0V」から「1.2V」へと上げる。
上記工程により、プログラムされたメモリセルMC11には、第1ビット線BL1からアンチヒューズ11の他端(グランド)に電流が流れる。一方、プログラムされていないメモリセルMC12〜MCnmには、第1ビット線BL1〜BLmからアンチヒューズ11の他端(グランド)に略電流が流れない。
データ入出力回路22は、上記のような第1ビット線BL1〜BLmを流れる電流の有無をデータ「1」/「0」として読み出す。
(第1実施形態に係る不揮発性半導体記憶装置100の効果)
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、プログラム用の高電圧を生成するチャージポンプ回路16(ダイオード(スイッチ)12、キャパシタ13、第1トランジスタ14、及び第2トランジスタ15にて構成)をメモリセルMC11〜MCnm毎に設けている。したがって、第1実施形態に係る不揮発性半導体記憶装置100は、チャージポンプ回路16により、選択したメモリセルMC11〜MCnmのみにおいて、高電圧(昇圧信号)を発生させることができる。これにより、第1実施形態に係る不揮発性半導体記憶装置100は、従来のように非選択のメモリセルのアンチヒューズへ劣化を生じさせることはなく、信頼性を向上させることができる。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、プログラム用の高電圧を生成するチャージポンプ回路16(ダイオード(スイッチ)12、キャパシタ13、第1トランジスタ14、及び第2トランジスタ15にて構成)をメモリセルMC11〜MCnm毎に設けている。したがって、第1実施形態に係る不揮発性半導体記憶装置100は、チャージポンプ回路16により、選択したメモリセルMC11〜MCnmのみにおいて、高電圧(昇圧信号)を発生させることができる。これにより、第1実施形態に係る不揮発性半導体記憶装置100は、従来のように非選択のメモリセルのアンチヒューズへ劣化を生じさせることはなく、信頼性を向上させることができる。
また、第1実施形態に係る不揮発性半導体記憶装置100において、アンチヒューズ11は、N型MOSFETにて構成されている。したがって、アンチヒューズ11は、P型MOSFETにて構成されたアンチヒューズと比較して、より低いプログラム電圧で、より短い時間でブレークダウンする。つまり、第1実施形態に係る不揮発性半導体記憶装置100は、その応答時間を速くすることができる。
また、上記のように、アンチヒューズ11は、N型MOSFETにて構成されている。したがって、アンチヒューズ11は、P型MOSFETに設けられるウェル分離層(P型基板Nウェル内に形成)の面積を要しないので、P型MOSFETにて構成されたアンチヒューズと比較して、その占有面積を縮小することができる。
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図4を参照して、第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図4は、第2実施形態に係る不揮発性半導体記憶装置の有するメモリセルMCa11を示す概略構成図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図4を参照して、第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図4は、第2実施形態に係る不揮発性半導体記憶装置の有するメモリセルMCa11を示す概略構成図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と異なる複数のメモリセルMCa11〜MCanmを有する。
図4に示すように、メモリセルMCa11は、第1実施形態の第2トランジスタ15を省略した構成を有する。すなわち、アンチヒューズ11の一端は、直接的に第1トランジスタ14aの一端に接続されている。つまり、第2実施形態に係るチャージポンプ回路16aは、第2トランジスタ15を省略した構成を有する。
第1トランジスタ14aは、第1実施形態と異なる。第1トランジスタ14aのゲート絶縁膜は、第1実施形態よりも厚く形成されている。すなわち、第1トランジスタ14aは、第1実施形態よりも耐圧性が高くなるように設計されている。なお、メモリセルMCa12〜MCanmは、メモリセルMCa11と同様の構成を有する。
(第2実施形態に係る不揮発性半導体記憶装置の効果)
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有する。したがって、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有する。したがって、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の効果を奏する。
[他の実施形態]
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、本発明に係る不揮発性半導体記憶装置は、アンチヒューズ11の他端が接地された構成に限られるものではない。アンチヒューズ11の他端は、昇圧信号より低電位に設定されていればよい。
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、本発明に係る不揮発性半導体記憶装置は、アンチヒューズ11の他端が接地された構成に限られるものではない。アンチヒューズ11の他端は、昇圧信号より低電位に設定されていればよい。
100…不揮発性半導体記憶装置、10…メモリセルアレイ、WL1〜WLn…ワード線、BL1〜BLm…第1ビット線、BCLK1〜BCLKm…第2ビット線、MC11〜MCnm、MCa11〜MCanm…メモリセル、11…アンチヒューズ、12…ダイオード、13…キャパシタ、14…第1トランジスタ、15…第2トランジスタ、16…チャージポンプ回路、20…制御回路、21…ローデコーダ回路、22…データ入出力回路、23…クロック駆動回路、24…VBT発生回路。
Claims (5)
- 抵抗値の変化に基づき情報を記憶する複数のメモリセル、前記複数のメモリセルに接続され且つ所定の前記メモリセルのデータの読み出し時及び書き込み時に活性化される複数の第1配線及び第2配線を有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不可逆性記憶素子と、
所定の前記メモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け当該昇圧クロックに基づき昇圧させた昇圧信号を前記不可逆性記憶素子の一端に印加する昇圧回路と
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記昇圧回路は、
一端が前記不可逆性記憶素子の一端に接続されたスイッチと、
一端が前記スイッチの他端に接続されたキャパシタとを備え、
前記スイッチは、当該スイッチの他端側から一端側へと向かう方向にのみ電荷を転送するように構成され、
前記キャパシタの他端は、前記昇圧クロックが入力されるように構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記昇圧回路は、
一端が前記スイッチの他端及び前記キャパシタの一端に接続された第1トランジスタと、
一端が前記不可逆性記憶素子の一端に接続され且つ他端が前記第1トランジスタの一端に接続された第2トランジスタとを備え、
前記第1トランジスタのゲートは、前記第1配線に接続され、
前記第1トランジスタの他端は、前記第2配線に接続されている
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - データ書き込み時において、所定の前記第1配線及び所定の前記第2配線を活性化させ、且つ所定の前記キャパシタの他端側にクロックパルスの前記昇圧クロックを印加する制御回路
を備えることを特徴とする請求項2又は請求項3記載の不揮発性半導体記憶装置。 - 前記不可逆性記憶素子は、N型MOSFETにて構成されている
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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