JP2000511326A

JP2000511326A - 内部発生されたプログラミング電圧を用いてアンチヒューズをプログラムする方法及び装置

Info

Publication number: JP2000511326A
Application number: JP09542970A
Authority: JP
Inventors: ジョセフシーシャー; エリックジェイスミス
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-05-28
Filing date: 1997-05-28
Publication date: 2000-08-29
Also published as: DE69732291T2; TW346673B; EP0898786B1; ATE287573T1; DE69732291D1; WO1997045872A1; US5896041A; AU3220897A; JP2006139900A; EP0898786A1

Abstract

(57)【要約】アンチヒューズのためのプログラミング回路は、非プログラミング期間中にキャパシタを電源電圧に帯電するブート回路を利用する。アンチヒューズがプログラムされるべきとき、電源電圧が印加されるキャパシタのプレートが０に切替えられ、これによって、キャパシタのもう一方のプレートを負電圧とする。この負電圧はアンチヒューズの一方のプレートに切替えられ、アンチヒューズのもう一方のプレートは外部源から正電圧を受ける。これにより、集積回路のいずれのノードに印加されるいずれの電圧よりも大きな電圧が、アンチヒューズの両端にわたって印加される。

Description

【発明の詳細な説明】内部発生されたプログラミング電圧を用いてアンチヒューズをプログラムする方法及び装置産業上の利用分野本発明は半導体回路のアンチヒューズをプログラム（プログラミング）することに関し、更に言えば、十分に高い電圧を用いてアンチヒューズをプログラムして、集積回路の他の素子に過度なストレスを与えることなく、一様に低抵抗であるプログラムされたアンチヒューズを提供する方法及び装置に関する。従来の技術アンチヒューズは従来の集積回路における一般的な構成部品である。アンチヒューズは、それがプログラムされるまでは通常、開回路とされた回路素子であり、プログラムされた時点では、アンチヒューズは比較的低抵抗を仮定している。アンチヒューズは、一般に、集積回路のある特性を選択的にイネイブルして（動作可能として）、集積回路の修復を行うために使用される。集積回路の修復は、一般に、アンチヒューズを「ブローイング（blowing）」して、冗長回路と置換されるべき集積回路の欠陥部分に信号を送ることによって達成される。例えば、ダイナミックランダムアクセスメモリのアレイ中のメモリセルの欠陥のある行（ロー）は、この目的で設けられたセルの冗長ローと置換され得る。従来のアンチヒューズは、その構成に関しては、キャパシタと同様のものである。更に言えば、それらは誘電体若しくは絶縁体によって互いに分離された一対の導電性プレートを含んでいるという点において同様のものである。アンチヒューズは、一般に、例えば、酸化物若しくは窒化物である誘電体の特性によって特徴付けられている。アンチヒューズは、プレート間の差電圧を印加することによってプログラムされ、若しくは、「ブロー」される。ここで、この差電圧は誘電体を破壊するのに十分なものであり、これにより、それらのプレートを互いに接触させてしまう。一般に、この比較的高いプログラミング電圧は、通常は他の目的のために使用される端子を通じて外部でチップに印加される。例えば、ＤＲＡＭでは、高電圧は、データビット端子の１つに、集積回路がプログラミングモードにされた後に、例えば所定のビットの組み合わせを集積回路の他の端子に印加することによって印加される。上に述べた従来のアンチヒューズは多くの用途で良好に機能するものであったが、それにもかかわらず、それらのアンチヒューズは、特に、最近の高密度集積回路で使用されるときは幾つかの欠点を有する。特に、アンチヒューズのプログラムされた抵抗（以下、プログラム抵抗という）は、かなりの範囲にわたって変化し、このプログラム抵抗は、しばしば所望とされたものより非常に高くなってしまう。例えば、ときどき、このプログラム抵抗は、アンチヒューズに接続された回路素子がアンチヒューズは開回路とされていると誤って判断するに十分なほど高い。一般に、高めの電圧を有するプログラミングアンチヒューズは、プログラム抵抗を低下させるととももに、より一様な抵抗を与えることが知られている。しかしながら、アンチヒューズに印加され得るプログラミング電圧の大きさは、集積回路の他の回路素子の存在によってかなり制限される。特に、プログラミング電圧が印加される端子は、一般に、他の機能のために使用されるものであるから、余分なプログラミング電圧によって、そのような端子に接続されているＭＯＳＦＥＴのゲート酸化物層は容易に破壊されてしまい、これによりそのようトランジスタは欠陥を有するものとなる。ＭＯＳＦＥＴのゲート酸化物層を破壊するプログラミング電圧は、一般的な集積回路の作動電圧の幅広い範囲によって悪化される。例えば、最近の集積回路は、電力消費を最小とするために３．３ボルトの電源電圧で動作し得るが、それらはいまだに、一般に使用される５ボルトの電源電圧で動作し得るものでなければならない。余分なプログラミング電圧はまた、集積回路の入力端子に接続されて集積回路の残りの構成部品に静電放電（「ＥＳＤ」）保護を提供するバイポーラトランジスタの放電開始電圧を超えてしまうこともある。この問題はバイポーラＥＳＤ保護トランジスタの放電開始電圧を増加させることによってある程度は軽くされるが、これを行うことによって、ＥＳＤ保護のセーフティマージンは減少してしまう。ＭＯＳＦＥＴのゲート酸化物層を破壊してしまうこと、および、バイポーラＥＳＤ保護トランジスタの放電開始電圧を超えてしまうことの問題は、プログラムアンチヒューズに専用の端子を用いることによってある程度は軽くされ得るが、それにもかかわらず、この問題は残る。なぜなら、プログラミング電圧を集積回路基板から隔離することは困難であろうからである。プログラミング電圧が集積回路基板に結合されている場合、かりにプログラミング電圧がトランジスタのゲートに直接的には印加されないとしても、余分な電圧はいまだにＭＯＳＦＥＴのゲート酸化物層にわたって結合され得る。アンチヒューズの状態をプログラムし且つ読み出すための従来の回路１０が図１に示されている。図１に示されているように、アンチヒューズ１２は、そのゲートは回路グラウンドＣＧＲＮ入力に接続され、そのソースとドレインは互いに接続されているようなゲート、ソース、およびドレインを有するＮＭＯＳトランジスタ１２の形態とされている。しかしながら、誘電体によって分離されている平行プレートのような他の様々なアンチヒューズもまた、図１に示された回路を用いてプログラムされ読み出され得る。回路１０はまた、ＮＯＲゲート１４の入力に付与されるアクティブな（能動状態の）低プログラミング入力ＰＲＧ^*とアクティブな（能動状態の）低アドレス整合入力ＡＭ^*も受け取る。ＮＯＲゲート１４の出力は、ＮＭＯＳトランジスタ１８を通じてグラウンドとアンチヒューズ１２の間に接続されたＮＭＯＳトランジスタ１６のゲートに付与される。ＮＭＯＳトランジスタ１８のゲートは電源電圧にバイアスされることから、ＮＭＯＳトランジスタ１６が導通しているときはいつでも、ＮＭＯＳトランジスタ１８は導通している。しかしながら、通常の動作中は、ＰＲＧ^*及び／またはＡＭ^*は高く、このため、ＮＭＯＳトランジスタ１６をオフ状態としてアンチヒューズをグラウンドから効果的に隔離する。通常の動作では、回路グラウンドＣＧＲＮ入力はグラウンドに接続される。アンチヒューズ１２の状態は、高ヒューズ読出「ＦＲ」入力をＮＭＯＳトランジスタ３０へ入力することによって読み出される。ＮＭＯＳトランジスタ３０のドレインは、ＰＭＯＳトランジスタ３２のドレインに接続されているのであるが、それはバイアスされていることから、それは本質的には電源電圧とＮＭＯＳトランジスタ３０のドレインとの間に接続された抵抗として働く。したがって、ヒューズ読出ＦＲ入力が高くなったとき、ＮＭＯＳトランジスタ３０は、ＰＭＯＳトランジスタ３２を通じて電源電圧をアンチヒューズ１２に印加する。よって、ＰＭＯＳトランジスタ３２とアンチヒューズ１２は、本質的には、インバータ４０の入力に接続されたＰＭＯＳトランジスタ３２のドレインにおいて出力を有する電圧ディバイダを形成する。ＰＭＯＳトランジスタ３２のチャンネル長さ：幅の比は、アンチヒューズ１２がブローされたときに低い論理レベルがインバータ４０の入力へ付与されるように選択される。逆に、アンチヒューズ１２がブローされないときは、高い論理レベルがインバータ４０の入力に付与される。インバータ４０のＦＯＵＴ出力は、こうして、高ヒューズ読出ＦＲ入力が回路１０に付与されたときにアンチヒューズ１２の状態の指示を与える。アンチヒューズ１２がプログラムされるべきとき、プログラムＰＲＧ^*とアドレス整合ＡＭ^*入力は共に低くされ、これにより、ＮＯＲゲート１４は論理高を出力する。この論理高はＮＭＯＳトランジスタ１６をオン状態とし、これにより、ＮＭＯＳトランジスタ１８を通じて、ＮＭＯＳトランジスタのソースとドレインによって形成されたアンチヒューズ１２のプレートをグラウンドに接続する。正電圧がその後、回路グラウンドＣＧＲＮ入力へ印加され、これにより、アンチヒューズ１２両端にわたる電圧を回路グラウンドＣＧＲＮ入力へ印加されたプログラミング電圧の値に等しくする。図１に示された従来の回路素子は、アンチヒューズ１２とインタフェース接続する付加的な回路素子へ一体化されることは理解されよう。しかしながら、この付加的な回路素子は簡潔化および明確化のため省略されている。図１に示された従来の回路１０の主な欠点は、アンチヒューズ１２両端における差分電圧が回路グラウンドＣＧＲＮ入力に印加されるプログラミング電圧の値に制限されることである。プログラミング電圧を十分に増加させて、比較的低い抵抗に向けてアンチヒューズ１２を一様にプログラムした場合、このプログラミング電圧は、集積回路のＭＯＳＦＥＴ（図示されていない）のゲート酸化物層を破壊してしまうことが多く、また、バイポーラ静電放電保護（「ＥＳＤ」）トランジスタの放電開始電圧より大きくされることから、トランジスタはそのプログラミング電圧をＥＳＤトランジスタのスナップバック電圧に制限しなければならなくなる。故に、アンチヒューズを、集積回路の他の構成部費に損傷を与えずに比較的高い電圧を用いてプログラムする方法および装置が必要とされている。発明の概要集積回路に形成されたアンチヒューズをプログラムする本発明の方法および装置によれば、正電圧がアンチヒューズの第１の端子に印加され、負電圧がアンチヒューズの第２の端子に印加される。この結果、アンチヒューズの第１の端子と第２の端子の両端に印加される電圧は、正電圧若しくは負電圧のいずれよりも大きい。正および負電圧のいずれか若しくは双方が、集積回路の外部の源から、若しくは、集積回路の内部の電圧発生器から印加され得る。正若しくは負の電圧は、集積回路電源電圧のような第１の電圧をキャパシタの第１のプレートへ印加し、一方、キャパシタの第２のプレートはグラウンドのような第２の電圧に保持されることによって、内部で発生され得る。キャパシタが帯電された後に、キャパシタの第１のプレートは、グラウンドのような第３の電圧へ切り換えられ、キャパシタの第２のプレートはアンチヒューズに接続される。キャパシタは、好ましくは、プログラム制御信号を受け取る入力とキャパシタの第１のプレートに接続された出力とを有する第１のインバータを含んだブート回路によって帯電される。第１のインバータは、キャパシタの第１のプレートを、プログラム制御信号がアクティブでないとき（能動でないとき）は電源電圧へ、プログラム制御信号がアクティブであるとき（能動であるとき）はグラウンド電位へ結合する。第１の切替え回路は、キャパシタの第２のプレートへ接続される。この第１の切替え回路は、第２のインバータによって発生された第１の制御信号に応答して、キャパシタの第２のプレートをグラウンド電位に結合する。第２のインバータは、プログラム制御信号を受け取る入力と、このプログラム制御信号がアクティブでないときに第１の切替え回路に第１の制御信号を与える出力とを有する。第２の切替え回路は、プログラム制御信号を受け取る入力を有する。この第２の切替え回路は、プログラム制御信号がアクティブである時間の少なくとも一部の時間中に、キャパシタの第２のプレートをアンチヒューズの第２の端子に接続する。ブート回路はまた、好ましくは、アンチヒューズの第２の端子とグラウンドとの間に接続されたクランプ回路を含む。クランプ回路は、アンチヒューズを通じて帯電されている第１のキャパシタに応答して、アンチヒューズの第２の端子における電圧が実質的にグラウンド電位よりも上昇してしまうことを防止する。集積回路アンチヒューズをプログラムするための本発明の方法および装置は、どのようなタイプの集積回路においても使用され得るが、コンピュータシステムの一部としてもよいダイナミックランダムアクセスメモリで用いるのに有利である。また、本発明の方法および装置は、ＭＯＳＦＥＴによって形成されるアンチヒューズや、誘電若しくは絶縁物質によって互いに分離された導電性プレートによって形成されるアンチヒューズを含めた、あらゆるタイプのアンチヒューズをプログラムするために使用され得る。図面の簡単な説明図１は、アンチヒューズをプログラムし読み出すための従来の回路を示す。図２は、アンチヒューズを比較的高い電圧を用いて安全にプログラムするシステムの好ましい実施形態のブロック図である。図３は、図２の本発明のプログラミングシステムを実施する回路の好ましい実施形態を示す。図４Ａ乃至４Ｈは、図３の回路の様々なノードに存在する波形を示すタイミング図である。図５は、本発明のアンチヒューズプログラム方法および装置を用いるダイナミックランダムアクセスメモリを含んだコンピュータシステムのブロック図である。発明の実施形態本発明のプログラミングシステム５０の好ましい実施形態のブロック図が図２に示されている。図１の従来の回路と同様に、本発明のプログラミング回路５０は、ＮＯＲゲート５２を用いて、アクティブな低プログラミング入力ＰＲＯＧ^* とアクティブな低アドレス整合入力ＡＭ^*を受け取りデコードする。ＮＯＲゲート５２の出力は、アンチヒューズ１２がプログラムされるべきときに、ブート回路５４をトリガし、これにより、アンチヒューズ１２の１つのプレートへ負電圧を出力する。アンチヒューズ１２の反対側のプレートは、回路５０の回路グラウンドＣＧＲＮ入力に接続される。重要なことは、ブート回路５４は集積回路の内部で負電圧を発生することである。この結果、アンチヒューズ１２両端の電圧差は、集積回路に存在するいずれの電圧よりも大きなものとなり得る。例えば、５ボルトの正信号を回路グラウンド入力ＣＧＲＮに付与し、ブート回路５４が３ボルトの負信号をアンチヒューズ１２の他方のプレートに付与することにより、アンチヒューズ１２のプレート両端に８ボルトの差を与えることができる。重要なことは、基板がグラウンドでバイアスされる場合、つまり、アンチヒューズに印加されるプログラミング電圧よりも３ボルト小さい場合に、集積回路のいずれかの他の構成部品に印加される最大電圧が５ボルトであることである。この結果、本発明のプログラミングシステム５０は、集積回路の他の回路素子を危険にさらすことなく、アンチヒューズ１２を比較的低い抵抗に向けて一様にプログラムすることができる。図２に示された好ましい実施形態は、ＮＯＲゲートを用いてプログラミングおよびアドレス整合信号をデコードすることによってトリガされるブート回路５４を用いているが、他の技術を使用できることは当業者には明らかであろう。例えば、ＮＯＲゲート５２以外のゲートが使用されてもよく、アンチヒューズ１２がプログラムされるべきであることを指示するために２つ若しくは３つ以上の入力信号をデコードする必要がないような、いずれかのタイプのゲートを使用する必要もない。更に、ブート回路５４は負電圧を発生するが、負電圧が回路グラウンドＣＧＲＮ入力へ印加される場合には、ブート回路５４は正電圧を発生してもよいことは理解されよう。更に、反対極性の電圧が外部で発生されて、アンチヒューズ１２に印加されてもよい。図２に示されたシステムを実施するためのアンチヒューズプログラミング回路の好ましい実施形態が図３に示されている。図３の回路は、図２のＮＯＲゲート５２と図２のアンチヒューズ１２を用いており、これらの構成部品はそれ故、図３では同じ参照番号で示されている。アンチヒューズ１２がプログラムされていないとき、回路グラウンドＣＧＮＤ入力は０ボルトのような低い電位にある。またアクティブな低プログラミング入力ＰＲＯＧ^*は高く、アドレス整合は存在しないことから、アクティブな低アドレス整合入力ＡＭ^*も高い。したがって、ＮＯＲゲート５２の出力は低く、これにより、２つのインバータ６０、６２の各々の出力は高くされる。インバータ６０の出力における高状態は、キャパシタ６４の一方のプレートに付与される。もう一方のインバータ６２の出力における高状態は、ＮＭＯＳトランジスタ６８のゲートに付与され、これにより、ＮＭＯＳトランジスタ６８をオン状態とする。トランジスタ６８はその後、キャパシタ６４のもう一方のプレートをグラウンドに接続する。こうして、アンチヒューズ１２がプログラムされていないときは、キャパシタ６４は電源電圧に帯電される。ＮＯＲゲート５２の低出力は、他のＮＭＯＳトランジスタ７０のゲートにも付与され、これにより、ＮＭＯＳトランジスタ７０をオフ状態とする。したがって、アンチヒューズ１２がプログラムされていないとき、ＮＭＯＳトランジスタ７０は、キャパシタ６４とＮＭＯＳトランジスタ６８をアンチヒューズ１２から隔離する。ＮＭＯＳトランジスタ７４は、そのゲートに印加される電源電圧によって連続的にオン状態とされ、これにより、アンチヒューズ１２の下部プレートをグラウンドにバイアスする。アンチヒューズ１２の状態は、それ故、アンチヒューズがプログラムされていないときに、幾つかの従来手段のうちのいずれかで読み出され得る。アンチヒューズ１２がプログラムされるべきとき、プログラミング入力ＰＲＯＧ^*は低くなり、アドレス整合を生じさせるために適当なアドレス信号が集積回路に付与され、これによって、アドレス整合入力ＡＭ^*も低くなる。ＮＯＲゲート５２はその後、高状態を出力し、インバータ６０、６２の双方の出力の各々を低くする。インバータ６０の出力における低状態により、キャパシタ６４の上部プレートは直ちに電源電圧から０ボルトとされる。キャパシタ６４両端の電圧は即座には変化し得ないことから、キャパシタ６４のもう一方のプレートの電圧は、０から負電圧となる。実際、キャパシタ６４の下部プレートにおける電圧は、負の電源電圧には到達しない。なぜなら、集積回路に用いる場合にはほとんどの場合、それは基板によってクランプされるからである。しかしながら、キャパシタ６４の下部プレートはそれにもかかわらず、ほぼ負電圧に到達する。インバータ６２の出力における低状態は、ＮＭＯＳトランジスタ６８をオフ状態とし、ＮＯＲゲート５２の出力における高状態はＮＭＯＳトランジスタをオン状態とする。したがって、キャパシタ６４の負電圧は、アンチヒューズ１２の下部プレートへ印加される。同時に、正電圧が回路グラウンドＣＧＮＤ入力へ印加され、これにより、アンチヒューズ１２両端に、キャパシタ６４における正のプログラミング電圧と負の電圧との間の差に等しいプログラミング電圧を与える。この比較的大きな電圧は、アンチヒューズ１２を、比較的低いインピーダンスに向けて一様にプログラムするのに十分である。アンチヒューズがブローされている時間中に、ＣＧＮＤ入力からの正のプログラミング電圧がアンチヒューズ１２とトランジスタ７０を通じてキャパシタ６４に印加される。キャパシタ６４は、その後、正電圧に向けて帯電される。しかしながら、キャパシタ６４の電圧が０ボルトへ帯電されたとき、それはＮＭＯＳトランジスタ７４によってそこにクランプされるため、アンチヒューズ１２両端の電圧は更には増加しないだろう。本発明の回路は、このように、アンチヒューズがプログラムされている間の、キャパシタ６４の帯電時間に関連しない不確定の期間中、回路グラウンドＣＧＮＤ入力に印加される少なくとも正電圧のプログラミング電圧を保持する。アンチヒューズ１２がブローされた後、ＰＲＯＧ^*とＡＭ^*入力は高くなり、これにより、もう一度、キャパシタ６４を帯電させ、ＮＭＯＳトランジスタ７０をオフ状態として、アンチヒューズ１２からキャパシタ６４を隔離する。図３の回路の様々なノードに存在する波形が図４Ａ乃至Ｈのタイミング図で示されている。図４Ａに示されているように、回路グラウンド入力ＣＧＮＤは時間 τ₀において０から９ボルトへ高くなる。同時に、プログラム入力ＰＲＯＧ^*とアドレス整合ＡＭ^*は各々、図４Ｂ、Ｃにそれぞれ示されているように低くなる。ＮＯＲゲート５２、つまり、ノードＡの出力は、その後、図４Ｄに示されているように高くなる。この低から高への遷移により、インバータ６０、６２、つまり、ノードＢ、Ｄの出力は、各々、図４Ｆ、Ｅに示されているように低くなる。キャパシタ６４の下部プレート、つまり、ノードＣにおける電圧は、その後、図４Ｇに示されるように、インバータ６０の出力に追随する。キャパシタ６４の下部プレートにおける電圧は、図４Ｇに示されるように、０からほぼ−１．７ボルトへ落ち込む。最後に、図４Ｈに示されているように、ＣＧＮＤの正に進んだ前縁（図４Ａ）は、アンチヒューズ１２を通じて容量結合され、これにより、アンチヒューズ１２の下部プレート、つまり、ノードＥにおける電圧が最初は上昇する。その後、アンチヒューズ１２の下部プレートにおける電圧は、ノードＣによってほぼ−１．６ボルトまでプルダウンされる。ＮＭＯＳトランジスタ７４は長いチャンネルデバイスであって十分大きな抵抗を与えることから、トランジスタ７４はキャパシタ６４をそれほどは放電させないことにも気を付けてもらいたい。キャパシタ６４（ノードＣ）における、および、アンチヒューズ１２（ノードＥ）に印加された、電圧は、ブローされたアンチヒューズ１２を通じてキャパシタ６４が帯電されたときに線形的に増加する。しかしながら、アンチヒューズ１２の下部プレートに印加される電圧は、図４Ｈに示されるように、決して０ボルト以上には増加しない。本発明のプログラミング回路５０を用いたコンピュータシステム８０が図５に示されている。このコンピュータシステム８０は、キーボード８４のような入力デバイスや、ディスプレイ８６のような出力デバイスに接続された従来設計のマイクロプロセッサ８２を含む。マイクロプロセッサ８２はまた、バスシステム８８を通じて、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）９０に接続される。従来同様、ＤＲＡＭ９０を用いる場合、ＤＲＡＭ９０は、メモリセルのアレイ９２と、欠陥のあることが発見されたアレイ９２中のメモリセルの行を置換するために設けられたメモリセルの冗長行９４を含む。冗長行９４は、アンチヒューズ１２を通じてグラウンドに接続されたイネイブル（動作可能）入力を有する。アンチヒューズ１２は、プログラミング回路５０の出力にも接続されている。上に説明したように、アドレス整合ＡＭ^*信号を発生するために従来の回路素子（図示されていない）によってデコードされた所定のアドレスをマイクロプロセッサ８２が出力したときは、プログラム入力ＰＲＯＧ^*を受け取った際に、プログラミング回路５０は負電圧を出力する。プログラム入力ＰＲＯＧ^*は、アンチヒューズ１２がプログラムされるべきときに、従来の方法でプログラム発生器９６によって発生される。プログラム発生器９６は従来設計のものであることから、明確化および簡単化のため、詳細な記述は省略する。ＤＲＡＭ９０が大量の付加的な回路素子を含むことは当業者には理解されよう。しかしながら、この付加的な回路素子は明確化と簡単化のため省略されている。上のことから、本発明の特定の実施形態を説明を目的として記述しているが、様々な変形を本発明の意図および範囲から逸脱することなく行うことができることは理解されよう。故に、本発明は添付クレームによるもののように制限され、それ以外によって制限されるものではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ (72)発明者スミスエリックジェイアメリカ合衆国アイダホ州 83712 ボイスアベニューエイチ 455 アパートメント 102

Claims

【特許請求の範囲】１．集積回路に製造された第１の端子と第２の端子を有するアンチヒューズをプログラムする方法において、前記アンチヒューズの第１の端子に正電圧を印加し、前記アンチヒューズの第２の端子に負電圧を印加し、前記アンチヒューズの第１の端子と第２の端子の両端に印加される電圧が前記正電圧若しくは前記負電圧のいずれよりも大きくなるようにしたことを特徴とする方法。２．前記正電圧は前記集積回路の外部の源から前記アンチヒューズの第１の端子へ印加される請求項１記載の方法。３．前記負電圧は前記集積回路の外部の源から前記アンチヒューズの第２の端子へ印加される請求項１記載の方法。４．前記正電圧は前記集積回路の外部の源から前記アンチヒューズの第１の端子へ印加され、前記負電圧は前記集積回路の外部の源から前記アンチヒューズの第２の端子へ印加される請求項１記載の方法。５．前記正および負電圧の少なくとも一方は、キャパシタの第１のプレートに第１の電圧を印加し、その一方で前記キャパシタの第２のプレートを第２の電圧に保持し、更に、前記キャパシタの第１のプレートを第３の電圧に切り換え、そして、前記キャパシタの第２のプレートを前記アンチヒューズに接続することによって、前記集積回路の内部で発生される、請求項１記載の方法。６．前記第１の電圧は前記集積回路のための電源電圧であり、前記第２および第３の電圧はグラウンド電位である、請求項５記載の方法。７．前記キャパシタを前記アンチヒューズを通じて帯電させる段階と、その後、前記キャパシタが前記所定の電圧へ帯電された後に、前記キャパシタの第２のプレートにおける電圧をクランプする段階と、を更に備える請求項５記載の方法。８．前記アンチヒューズは、そのドレインとそのソースが前記第１および第２の端子の一方に接続され、そのゲートが前記第１および第２の端子の他方に接続された、ドレイン、ソース、およびゲートを有するＭＯＳＦＥＴである請求項１記載の方法。９．前記アンチヒューズは前記第１および第２の端子にそれぞれ接続された第１および第２の導電性プレートによって形成されており、前記プレートは互いに非導電性物質によって分離されている、請求項１記載の方法。１０．第１および第２の端子を有するアンチヒューズをプログラムするためのプログラミング回路であって、前記プログラミング回路と前記アンチヒューズは、１つの電源電圧によって電力を供給される共通の集積回路内に製造されている、前記プログラミング回路において、前記アンチヒューズの第１の端子に接続され、所定極性の第１のプログラミング電圧を受け取るようにされた、外部でアクセス可能な外部アクセス可能端子と、前記アンチヒューズの第２の端子に接続され、プログラム入力信号に応答して前記第１のプログラミング電圧の極性とは反対極性を有する第２のプログラミング電圧を電源電圧から発生し、これにより、前記第１および第２のプログラミング電圧の間の差に対応する電圧が前記アンチヒューズの前記第１および第２の端子の両端にわたって印加されるようにした、ブート回路と、を備えることを特徴とする回路。１１．前記第１のプログラミング電圧は正の極性であり、前記第２のプログラミング電圧は負の極性である請求項１０記載の回路。１２．前記ブート回路は、第１および第２のプレートを有するキャパシタと、前記アンチヒューズがプログラムされていないときは前記キャパシタの第１のプレートを前記電源電圧に結合し、前記アンチヒューズがプログラムされているときは第１の電圧に結合する、第１の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記電源電圧に結合しているときは前記キャパシタの第２のプレートを第２の電圧に結合する、第２の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧へ結合している時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に結合する、第３の切替え回路と、を更に備える請求項１０記載の回路。１３．前記電源電圧は正の極性を有し、前記第１および第２の電圧は実質的に０ボルトであり、前記キャパシタの第２のプレートにおける電圧は、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧に結合しているときに負の極性を有する、請求項１０記載の回路。１４．前記ブート回路は、第１および第２のプレートを有するキャパシタと、プログラム制御信号を受け取る入力と前記キャパシタの第１のプレートに接続された出力とを有し、前記キャパシタの第１のプレートを、前記プログラム制御信号がアクティブでないときは前記電源電圧に結合し、前記プログラム制御信号がアクティブであるときはグラウンド電位に結合する、第１のインバータと、前記キャパシタの第２のプレートに接続され、第１の制御信号に応答して前記キャパシタの第２のプレートをグラウンド電位に結合する、第１の切替え回路と、前記プログラム制御信号を受け取る入力と前記第１の切替え回路に接続された出力とを有し、前記プログラム制御信号がアクティブでないときに前記第１の制御信号を前記第１の切替え回路に与える、第２のインバータと、前記プログラム制御信号を受け取る入力を有し、前記プログラム制御信号がアクティブである時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に接続する、第２の切替え回路と、を備える請求項１０記載の回路。１５．前記ブート回路は更に、前記アンチヒューズの第２の端子とグラウンドとの間に接続されたクランプ回路を有し、前記クランプ回路は、アンチヒューズを通じて帯電されている前記第１のキャパシタに応答して、前記アンチヒューズの第２の端子における電圧が実質的にグラウンド電位よりも上昇してしまうことを防止する、請求項１４記載の回路。１６．前記アンチヒューズは、そのドレインとそのソースが前記第１および第２の端子の一方に接続され、そのゲートが前記第１および第２の端子の他方に接続された、ドレイン、ソース、およびゲートを有するＭＯＳＦＥＴである請求項１０記載の回路。１７．前記アンチヒューズは前記第１および第２の端子にそれぞれ接続された第１および第２の導電性プレートによって形成されており、前記プレートは互いに非導電性物質によって分離されている、請求項１０記載の回路。１８．集積回路上に製造され、電源電圧によって電力を供給されるダイナミックランダムアクセスメモリにおいて、行および列に配列されたメモリセルのアレイと、第１および第２の端子を有するアンチヒューズと、前記アンチヒューズに結合され、前記アンチヒューズをプログラムすることに応答してイネイブルされる、機能回路と、前記アンチヒューズをプログラムするためのプログラミング回路と、を備え、前記プログラミング回路は、前記アンチヒューズの第１の端子に接続された外部でアクセス可能な外部アクセス可能端子を有し、この外部アクセス可能端子は、所定極性の第１のプログラミング電圧を受け取るようにされており、前記プログラミング回路は更に、前記アンチヒューズの第２の端子に接続されたブート回路を有し、このブート回路は、プログラム入力信号に応答して前記第１のプログラミング電圧の極性とは反対極性を有する第２のプログラミング電圧を電源電圧から発生し、これにより、前記第１および第２のプログラミング電圧の間の差に対応する電圧が前記アンチヒューズの前記第１および第２の端子の両端にわたって印加され前記冗長メモリセルをイネイブルするようにしている、ことを特徴とするメモリ。１９．前記第１のプログラミング電圧は正の極性であり、前記第２のプログラミング電圧は負の極性である請求項１８記載のメモリ。２０．前記ブート回路は、第１および第２のプレートを有するキャパシタと、前記アンチヒューズがプログラムされていないときは前記キャパシタの第１のプレートを前記電源電圧に結合し、前記アンチヒューズがプログラムされているときは第１の電圧に結合する、第１の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記電源電圧に結合しているときは前記キャパシタの第２のプレートを第２の電圧に結合する、第２の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧へ結合している時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に結合する、第３の切替え回路と、を更に備える請求項１８記載のメモリ。２１．前記電源電圧は正の極性を有し、前記第１および第２の電圧は実質的に０ボルトであり、前記キャパシタの第２のプレートにおける電圧は、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧に結合しているときに負の極性を有する、請求項２０記載のメモリ。２２．前記ブート回路は、第１および第２のプレートを有するキャパシタと、プログラム制御信号を受け取る入力と前記キャパシタの第１のプレートに接続された出力とを有し、前記キャパシタの第１のプレートを、前記プログラム制御信号がアクティブでないときは前記電源電圧に結合し、前記プログラム制御信号がアクティブであるときはグラウンド電位に結合する、第１のインバータと、前記キャパシタの第２のプレートに接続され、第１の制御信号に応答して前記キャパシタの第２のプレートをグラウンド電位に結合する、第１の切替え回路と、前記プログラム制御信号を受け取る入力と前記第１の切替え回路に接続された出力とを有し、前記プログラム制御信号がアクティブでないときに前記第１の制御信号を前記第１の切替え回路に与える、第２のインバータと、前記プログラム制御信号を受け取る入力を有し、前記プログラム制御信号がアクティブである時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に接続する、第２の切替え回路と、を備える請求項１８記載のメモリ。２３．前記ブート回路は更に、前記アンチヒューズの第２の端子とグラウンドとの間に接続されたクランプ回路を有し、前記クランプ回路は、アンチヒューズを通じて帯電されている前記第１のキャパシタに応答して、前記アンチヒューズの第２の端子における電圧が実質的にグラウンド電位よりも上昇してしまうことを防止する、請求項２２記載のメモリ。２４．コンピュータシステムにおいて、プロセッサと、入力デバイスと、出力デバイスと、集積回路上に製造され、電源電圧によって電力を供給されるダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）と、を備え、前記ＤＲＡＭは、行および列に配列されたメモリセルのアレイと；第１および第２の端子を有するアンチヒューズと；前記アンチヒューズに結合され、前記アンチヒューズをプログラムすることに応答してイネイブルされる、機能回路と；前記アンチヒューズをプログラムするためのプログラミング回路と；を有し、前記プログラミング回路は、前記アンチヒューズの第１の端子に接続された外部でアクセス可能な外部アクセス可能端子を有し、この外部アクセス可能端子は、所定極性の第１のプログラミング電圧を受け取るようにされており、前記プログラミング回路は更に、前記アンチヒューズの第２の端子に接続されたブート回路を有し、このブート回路は、プログラム入力信号に応答して前記第１のプログラミング電圧の極性とは反対極性を有する第２のプログラミング電圧を電源電圧から発生し、これにより、前記第１および第２のプログラミング電圧の間の差に対応する電圧が前記アンチヒューズの前記第１および第２の端子の両端にわたって印加され前記機能回路をイネイブルするようにしている、ことを特徴とするシステム。２５．前記入力デバイスはキーボードである請求項２４記載のシステム。２６．前記出力デバイスはディスプレイである請求項２４記載のシステム。２７．前記機能回路は、前記アンチヒューズがプログラムされたときに、前記アレイ内のメモリセルを置換するためにアクティブにされる複数の冗長メモリセルを含む請求項２４記載のシステム。２８．前記第１のプログラミング電圧は正の極性であり、前記第２のプログラミング電圧は負の極性である、請求項２４記載のシステム。２９．前記ブート回路は、第１および第２のプレートを有するキャパシタと、前記アンチヒューズがプログラムされていないときは前記キャパシタの第１のプレートを前記電源電圧に結合し、前記アンチヒューズがプログラムされているときは第１の電圧に結合する、第１の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記電源電圧に結合しているときは前記キャパシタの第２のプレートを第２の電圧に結合する、第２の切替え回路と、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧へ結合している時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に結合する、第３の切替え回路と、を更に備える請求項２４記載のシステム。３０．前記電源電圧は正の極性を有し、前記第１および第２の電圧は実質的に０ボルトであり、前記キャパシタの第２のプレートにおける電圧は、前記第１の切替え回路が前記キャパシタの第１のプレートを前記第１の電圧に結合しているときに負の極性を有する、請求項２９記載のシステム。３１．前記ブート回路は、第１および第２のプレートを有するキャパシタと、プログラム制御信号を受け取る入力と前記キャパシタの第１のプレートに接続された出力とを有し、前記キャパシタの第１のプレートを、前記プログラム制御信号がアクティブでないときは前記電源電圧に結合し、前記プログラム制御信号がアクティブであるときはグラウンド電位に結合する、第１のインバータと、前記キャパシタの第２のプレートに接続され、第１の制御信号に応答して前記キャパシタの第２のプレートをグラウンド電位に結合する、第１の切替え回路と、前記プログラム制御信号を受け取る入力と前記第１の切替え回路に接続された出力とを有し、前記プログラム制御信号がアクティブでないときに前記第１の制御信号を前記第１の切替え回路に与える、第２のインバータと、前記プログラム制御信号を受け取る入力を有し、前記プログラム制御信号がアクティブである時間の少なくとも一部の時間中に、前記キャパシタの第２のプレートを前記アンチヒューズ回路の第２の端子に接続する、第２の切替え回路と、を備える請求項２４記載のシステム。３２．前記ブート回路は更に、前記アンチヒューズの第２の端子とグラウンドとの間に接続されたクランプ回路を有し、前記クランプ回路は、アンチヒューズを通じて帯電されている前記第１のキャパシタに応答して、前記アンチヒューズの第２の端子における電圧が実質的にグラウンド電位よりも上昇してしまうことを防止する、請求項３１記載のシステム。