KR100495461B1 - 내부발생프로그래밍전압을이용해서안티-퓨즈를프로그래밍하기위한방법및장치 - Google Patents

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Abstract

안티-퓨즈를 위한 프로그래밍 회로는 비-프로그래밍 기간 동안 공급 전압으로 캐패시터를 충전하는 부트 회로를 사용한다. 안티-퓨즈가 프로그램되면, 공급 전압이 인가되는 캐패시터의 판은 0V로 스위치되어, 캐패시터의 다른 판이 네거티브 전압을 출력하게 한다. 이 네거티브 전압은 안티-퓨즈의 한 판에 스위치되고, 안티-퓨즈의 다른 판은 외부 소스로부터 포지티브 전압을 수신한다. 따라서, 집적 회로의 임의의 노드에 인가된 임의의 전압보다도 큰 전압이 안티-퓨즈 양단에 인가된다.

Description

내부 발생 프로그래밍 전압을 이용해서 안티-퓨즈를 프로그래밍하기 위한 방법 및 장치
본 발명은 반도체 회로에서 안티-퓨즈(anti-fuse)들을 프로그래밍하는 것에 관한 것으로, 특히 집적 회로의 다른 소자들에 오버스트레싱(overstressing)을 가하지 않고 일관되게 저 저항의 프로그램된 안티-퓨즈를 제공하기 위해, 충분히 높은 전압을 사용하여 안티-퓨즈들을 프로그래밍하는 방법 및 장치에 관한 것이다.
안티 퓨즈들은 종래의 집적 회로들에서 공통 소자이다. 안티-퓨즈는 프로그램될 때까지 통상 개방 회로로 되어 있는 회로 소자이며, 그 프로그램된 시점에서 안티 퓨즈는 비교적 저 저항을 취한다. 안티-퓨즈들은 보통 집적 회로들의 임의의 특성들을 선택적으로 인에이블하고, 집적 회로들의 수리(repair)를 수행하는데 사용된다. 집적 회로의 수리는 전형적으로 리던던트 회로들로 대체되어야 하는 집적 회로들의 신호 결함부의 안티-퓨즈들을 "끊어지게(blowing)"함으로써 이루어진다. 예컨대, 동적 랜덤 액세스 메모리의 어레이에서 메모리 셀의 결함 있는 행은 이러한 목적으로 제공된 셀의 리던던트 행으로 대치될 수 있다.
종래의 안티-퓨즈들은 구성면에서, 유전체 또는 절연체에 의해 서로 분리된 한 쌍의 도전 판(conductive plate)들을 포함한다는 점에서 캐패시터들과 유사하다. 안티-퓨즈들은 전형적으로, 예를 들어 산화물 또는 질화물이 될 수 있는, 유전체의 특성들을 특징으로 한다. 안티-퓨즈들은 상기 유전체를 파괴하는데 충분한, 상기 판들 사이의 차 전압을 인가함으로써 프로그램되거나 "끊어지게"되며, 그것에 의해 판들은 서로 접촉하게 된다. 전형적으로 이러한 비교적 높은 프로그래밍 전압은, 통상 다른 목적을 위해 사용되는 단자들을 통해서 외부적으로 상기 칩에 인가된다. 예를 들어, DRAM에서, 고전압은 데이터 비트 단자들 중 한 단자에, 집적 회로가 프로그래밍 모드로 배치된 후, 예를 들어 미리 결정된 비트들의 조합을 상기 집적 회로의 다른 단자에 인가함으로써 인가될 수 있다.
상기한 바와 같은 종래의 안티-퓨즈들은 많은 응용에 잘 적용되지만, 그럼에도 불구하고 최근 고밀도 집적 회로에 사용될 때는 특히 여러 가지 결점을 가지고 있다. 특히, 안티-퓨즈들의 프로그램된 저항이 상당한 범위에 걸쳐 변화하고, 살기 프로그램된 저항이 원하는 것보다 더 높게 되기도 한다. 예를 들어, 때때로 상기 프로그램된 저항은 상기 안티-퓨즈에 접속된 회로가 안티-퓨즈가 개방 회로로 되는 것을 실수로 판단할 만큼 높다. 일반적으로 고전압을 갖는 프로그래밍 안티-퓨즈들은 상기 프로그램된 저항을 낮추고 더 균일한 저항을 제공하는 것으로 알려져 있다. 그러나, 안티-퓨즈에 인가될 수 있는 프로그래밍 전압의 크기는 집적 회로에서 다른 회로의 존재에 의해 엄격히 제한된다. 특히, 프로그래밍 전압이 인가되는 단자들은 전형적으로 다른 기능들을 위해 사용되기 때문에, 과도한 프로그래밍 전압들은 이러한 단자에 접속된 MOSFET의 게이트 산화층을 쉽게 파괴할 수 있으며, 그것에 의해 이러한 트랜지스터는 결함을 갖게 된다. MOSFET의 게이트 산화층을 파괴하는 프로그래밍 전압들의 문제점은 전형적인 집적 회로들의 광범위한 동작 전압들에 의해 악화된다. 예컨대, 최근 집적 회로들은 전력 소모를 최소화하기 위해, 3.3V의 공급 전압으로 동작할 수 있지만, 통상 사용되는 5V의 공급 전압으로도 동작될 수 있어야 한다.
과도한 프로그래밍 전압들은 또한 집적 회로의 나머지 소자들에 정전 방전("ESD") 보호를 제공하기 위해, 집적 회로의 입력 단자들에 접속되는 바이폴라 트랜지스터들의 파괴 전압을 초과할 수 있다. 이러한 문제점은 바이폴라 ESD 보호 트랜지스터들의 파괴 전압을 증가시킴으로써 어느 정도 완화될 수 있지만, 그에 따라 ESD 보호의 안전 마진(safety margin)도 감소하게 된다. MOSFET의 게이트 산화층들을 파괴하는 것과, 바이폴라 ESD 보호 트랜지스터들의 파괴 전압을 초과하는 것의 문제점은 안티-퓨즈들을 프로그래밍하는 전용의 단자들을 사용함으로써 어느 정도 완화될 수는 있지만, 그럼에도 불구하고 집적 회로 기판으로부터 상기 프로그래밍 전압을 절연시키기 어렵기 때문에 이러한 문제점은 남아있다. 상기 프로그래밍 전압이 집적 회로 기판에 연결되어 있다면, 상기 프로그래밍 전압이 트랜지스터들의 게이트들에 직접 인가되지 않더라도, 과도한 전압이 MOSFET의 상기 게이트 산화층들에 걸쳐 여전히 연결될 수 있다.
안티-퓨즈의 상태를 프로그래밍하고 판독하기 위한 종래의 회로(10)는 도 1에 도시된다. 도 1에 도시한 바와 같이, 안티-퓨즈(12)는 회로 접지 CGRN 입력에 접속되는 게이트와, 서로 접속된 그 소스 및 드레인을 갖는 NMOS 트랜지스터(122)의 형태이다. 그러나 도 1에 도시한 회로를 사용하여 유전체에 의해 분리된 평행 판과 같은, 안티-퓨즈의 다른 변형체도 프로그램 및 판독될 수 있다. 회로(10)는 또한 NOR 게이트(14)의 입력들에 인가되는 액티브 로우 프로그래밍 입력(active low programming input)(PRG*)과 액티브 로우 어드레스 매치 입력(active low address match input)(AM*)을 수신한다. NOR 게이트(14)의 출력은 NMOS 트랜지스터(18)를 통해서 접지와 안티-퓨즈(12) 사이에 접속된 NMOS 트랜지스터(16)의 게이트에 인가된다. NMOS 트랜지스터(18)의 게이트가 공급 전압으로 바이어스되어, NMOS 트랜지스터(16)가 도전될 때마다 NMOS 트랜지스터(18)가 도전된다. 그러나, 정상적인 동작 동안에는 PRG* 및/또는 AM*가 높기 때문에 NMOS 트랜지스터(16)를 턴오프시켜 접지로부터 안티-퓨즈를 효과적으로 절연한다.
정상적인 동작에서, 회로 접지 CGRN 입력은 접지에 접속된다. 안티-퓨즈(12)의 상태는 NMOS 트랜지스터(30)에 높은 퓨즈 도선 "FR" 입력을 입력함으로써 판독된다. NMOS 트랜지스터(30)의 드레인은 PMOS 트랜지스터(32)의 드레인에 접속되며 이는 바이어스되어 공급 전압과 NMOS 트랜지스터(30)의 드레인 사이에 접속된 저항으로서 본질적으로 작용한다. 따라서, 퓨즈 판독(fuse read)(FR) 입력이 높아지면, NMOS 트랜지스터(30)는 PMOS 트랜지스터(32)를 통해서 공급 전압을 안티-퓨즈(12)에 인가한다. 그러므로, PMOS 트랜지스터(32) 및 안티-퓨즈(12)는 본질적으로 인버터(40)의 입력에 접속되는 PMOS 트랜지스터(32)의 드레인에서 출력을 갖는 전압 분할기를 형성한다.
PMOS 트랜지스터(32)의 채널 길이 대 폭의 비율은, 안티-퓨즈(12)가 끊어지는 경우, 인버터(40)의 입력에 로우 논리 레벨(low logic level)이 인가되도록 선택된다. 반대로, 안티-퓨즈(12)가 끊어지지 않는 경우, 인버터(40)의 입력에 하이 논리 레벨(high logic level)이 인가된다. 그러므로, 인버터(40)의 FOUT 출력은 높은 퓨즈 도선(FR) 입력이 회로(10)에 인가되는 경우 안티-퓨즈(12)의 상태 표시를 제공한다.
안티-퓨즈(12)가 프로그램되는 경우, 프로그램(PRG*) 및 어드레이 매치(AM*)는 모두 "로우"로 되고, NOR 게이트(14)가 논리 "하이"를 출력하게 한다. 이러한 논리 "하이"는 NMOS 트랜지스터(16)를 턴 온시키고, 이에 의해 NMOS 트랜지스터(18)를 통해서 NMOS 트랜지스터의 소스 및 드레인에 의해 형성된 안티-퓨즈(12)의 판을 접지시킨다. 그 후 회로 접지 CGRN 입력에 포지티브(positive) 전압이 인가됨으로써, 안티-퓨즈(12) 양단의 전압을 회로 접지(CCGN) 입력에 인가되는 프로그래밍 전압의 값과 같게 한다.
도 1에서 도시한 종래 기술의 회로는 안티-퓨즈(12)와 인터페이스하는 부가 회로에 집적되어 있는 것으로 이해될 것이다. 그러나, 이러한 부가 회로는 간략화 및 명료화를 목적으로 생략된다.
도 1에 도시한 종래 기술의 회로(10)의 원리적 단점은 안티-퓨즈(12) 양단의 차 전압이 회로 접지 CGRN 입력에 인가된 프로그래밍 전압의 값으로 제한된다는 것이다. 상기 프로그래밍 전압이 비교적 낮은 저항으로 안티-퓨즈(12)를 일관되게 프로그래밍하기에 충분하도록 증가되면, 상기 프로그래밍 전압은 집적 회로에서 MOSFET(도시하지 않음)의 게이트 산화층을 심하게 파괴할 수 있고, 또는 바이폴라 정전 방전 보호("ESD") 트랜지스터들의 파괴 전압을 초과하여, 트랜지스터들이 ESD 트랜지스터들의 스냅-백(snap-back) 전압으로 프로그래밍 전압을 제한하게 한다.
따라서, 집적 회로에서 다른 소자에 손상을 주지 않는 방식으로 비교적 높은 전압으로 안티-퓨즈들을 프로그래밍하는 방법 및 장치가 필요하다.
도 1은 안티-퓨즈를 프로그래밍하고 판독하는 종래 기술의 개략도.
도 2는 안티-퓨즈를 비교적 높은 전압으로 안전하게 프로그래밍 하는 시스템의 양호한 실시예에 대한 블록도.
도 3은 도 2의 본 발명의 프로그래밍 시스템을 구현하는 회로의 양호한 실시예에 대한 개략도.
도 4(a) 내지 도 4(h)는 도 3의 회로에서 여러 노드에 제공되는 파형을 도시하는 타이밍도 .
도 5는 본 발명의 안티-퓨즈 프로그램 방법 및 장치를 채용하는 동적 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템의 블록도.
집적 회로내에 형성된 안티-퓨즈를 프로그래밍하는 본 발명의 방법 및 장치에 따라, 포지티브 전압은 안티-퓨즈의 제 1 단자에 인가되고, 네거티브 전압은 안티-퓨즈의 제 2 단자에 인가된다. 결과적으로, 안티-퓨즈의 제 1 및 제 2 단자에 인가된 전압은 포지티브 전압 또는 네거티브 전압 보다 크다. 포지티브 및 네거티브 전압 중 어느 하나 또는 둘 다는 집적 회로의 외부의 소스 또는 집적 회로의 내부의 전압 발생기로부터 인가될 수 있다. 포지티브 또는 네거티브 전압은 집적 회로 공급 전압과 같은, 제 1 전압을 캐패시터의 제 1 판에 인가함으로써 내부적으로 발생될 수 있으며, 캐패시터의 제 2 판은 접지와 같은 제 2 전압으로 유지된다. 캐패시터가 충전된 후에 캐패시터의 제 1 판은 접지와 같은 제 3 전압으로 스위치되고, 캐패시터의 제 2 판은 안티-퓨즈에 접속된다. 캐패시터는 프로그램 제어 신호를 수신하는 입력과 캐패시터의 제 1 판에 접속된 출력을 갖는 제 1 인버터를 포함하는 부트 회로에 의해 양호하게 충전된다. 제 1 인버터는, 상기 프로그램 제어 신호가 액티브 상태가 아닐 때는 상기 캐패시터의 제 1 판을 공급 전압에 연결하고, 상기 프로그램 제어 신호가 액티브 상태일 때는 상기 캐패시터의 제 1 판을 접지 전위에 연결한다. 제 1 스위칭 회로는 캐패시터의 제 2 판에 접속된다. 제 1 스위칭 회로는 제 2 인버터에 의해 발생되는 제 1 제어 신호에 응답해서 캐패시터의 제 2 판을 접지 전위에 연결한다. 제 2 인버터는 프로그램 제어 신호를 수신하는 입력과, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우에 제 1 제어 신호를 제 1 스위칭 회로에 인가하는 출력을 갖는다. 제 2 스위칭 회로는 프로그램 제어 신호를 수신하는 입력을 갖는다. 제 2 스위치 회로는, 상기 프로그램 제어 신호가 액티브 상태인 시간 중 적어도 일부의 시간 동안 상기 안티-퓨즈의 제 2 단자에 상기 캐패시터의 제 2 판을 접속시킨다. 부트 회로는 또한 안티-퓨즈의 제 2 단자와 접지 사이에 접속된 클램핑 회로(clamping circuit)를 포함하는 것이 바람직하다. 클램핑 회로는 안티-퓨즈의 제 2 단자에서의 전압이 안티-퓨즈를 통해서 충전되는 제 1 캐패시터에 응답해서 실질적으로 접지 전위 이상으로 상승하는 것을 방지한다.
집적 회로 안티-퓨즈를 프로그래밍하는 본 발명의 방법 및 장치는 임의 형태의 집적 회로에 사용될 수 있지만, 컴퓨터 시스템의 일부일 수 있는 동적 랜덤 액세스 메모리들에 유리하게 사용된다. 또한, 본 발명의 방법 및 장치는, MOSFET에 의해 형성되는 것과, 유전체 또는 절연 재료에 의해 서로 분리되는 도전 판들에 의해 형성되는 것을 포함하는 모든 형태의 안티-퓨즈를 프로그래밍하는데 사용될 수 있다.
본 발명의 프로그래밍 시스템(50)의 양호한 실시예에 대한 블록도가 도 2에 도시되어 있다. 도 1의 종래 기술의 회로에서와 같이, 본 발명의 프로그래밍 회로(50)는 NOR 게이트(52)를 사용하여 액티브 로우 프로그래밍 입력 PROG* 및 액티브 로우 어드레스 매치 입력 AM*을 수신하여 디코딩한다. NOR 게이트(52)의 출력은 안티-퓨즈(12)가 프로그램 될 때 부트 회로(54)를 트리거하며, 이에 의해 상기 안티-퓨즈(12)의 한쪽 판에 네거티브 전압이 출력된다. 안티-퓨즈(12)의 반대쪽 판은 회로(50)의 회로 접지 CGRN 입력에 접속된다. 중요한 점은 부트 회로(54)가 집적 회로에서 내부적으로 네거티브 전압을 발생한다는 것이다. 결과적으로, 상기 안티-퓨즈(12) 양단의 전압 차가 집적 회로에 제공되는 어느 다른 전압보다도 크게 될 수 있다. 예를 들어, 회로 접지 입력 CGRN과 부트 회로(54)에 5 볼트 포지티브 신호를 인가하고, 상기 안티-퓨즈(12)의 다른쪽 판에 3 볼트의 네거티브 전압을 인가하면, 상기 안티-퓨즈(12)의 판들 양단에 8 볼트 전압 차가 발생하게 된다. 중요한 점은 기판이 접지에서 바이어스되면, 즉 상기 안티-퓨즈에 인가되는 프로그래밍 전압 미만의 3 볼트에서 바이어스되면, 상기 집적 회로 상의 임의의 다른 소자에 인가되는 최대 전압은 5 볼트가 된다. 결과적으로, 본 발명의 프로그래밍 시스템(50)은 집적 회로의 다른 회로를 위태롭게 하지 않고, 비교적 낮은 저항(resistance)으로 상기 안티-퓨즈(12)를 일괄되게 프로그램할 수 있다.
도 2에 도시된 양호한 실시예는 NOR 게이트를 사용하여 프로그래밍 신호 및 어드레스 매치 신호를 디코딩함으로써 트리거되는 부트 회로(54)를 사용하지만, 당업자가 다른 기술을 사용할 수 있다는 것은 자명하다. 예를 들어, NOR 게이트(52) 이외의 게이트가 사용될 수 있으며, 안티-퓨즈(12)가 프로그램되는 것을 나타내기 위해 2개 이상의 입력 신호들을 디코드할 필요가 없도록 어떤 형태의 게이트도 사용할 필요가 없다. 또한, 부트 회로(54)가 네거티브 전압을 발생하지만, 회로 접지 CGRN 입력에 네거티브 전압이 인가되면 부트 회로(54)가 포지티브 전압을 발생할 수도 있다는 것을 이해할 수 있다. 또한, 반대 극성의 전압이 외부적으로 발생되어 상기 안티-퓨즈(12)에 인가될 수도 있다.
도 2에 도시된 시스템을 구현하는 안티-퓨즈 프로그래밍 회로의 양호한 실시예가 도 3에서 도시된다. 도 3의 회로는 도 2의 NOR 게이트(52) 및 도 2의 안티-퓨즈(12)를 사용하며, 그러므로 도 3에서도 이들 소자들을 동일한 참조 번호로 지정한다. 안티-퓨즈(12)가 프로그램되지 않을 때는, 회로 접지 CGND 입력은 0 볼트와 같은 저전위에 있게 된다. 또한, 액티브 로우 프로그래밍 입력 PROG*이 하이(high)가 되어 어드레스 매치가 없게 되면 액티브 로우 어드레스 매치 입력 AM*도 하이(high)가 된다. 그래서, NOR 게이트(52)의 출력이 로우(low)가 되어, 두 인버터들(60, 62) 각각의 출력은 하이(high)가 된다. 인버터(60)의 출력에서 하이(high)는 캐패시터(64)의 한쪽 판으로 인가된다. 다른 인버터(62)의 출력에서 하이(high)는 NMOS 트랜지스터(68)의 게이트에 인가되고 이에 의해 NMOS 트랜지스터(68)는 턴 온 된다. 그 다음 트랜지스터(68)는 캐패시터(64)의 다른 쪽 판에 접지된다. 따라서, 안티-퓨즈(12)가 프로그램되지 않을 때, 캐패시터(64)는 공급 전압으로 충전된다.
NOR 게이트(52)의 로우 출력(low output)은 또한 다른 NMOS 트랜지스터(70)의 게이트에 인가되며 그것에 의해 NMOS 트랜지스터(70)가 턴 오프된다. 따라서, 안티-퓨즈(12)가 프로그램되지 않을 때는, NMOS 트랜지스터(70)는 캐패시터(64) 및 NMOS 트랜지스터(68)를 안티-퓨즈(12)로부터 절연시킨다. NMOS 트랜지스터(74)는 그 게이트에 인가되는 공급 전압에 의해 연속적으로 턴 온되며, 이에 의해 안티-퓨즈(12)의 하부 판(lower plate)이 접지로 바이어스된다. 그러므로, 안티-퓨즈가 프로그램되지 않을 때는 안티-퓨즈(12)의 상태를 임의의 몇몇 종래의 방식으로 판독할 수 있다.
안티-퓨즈(12)가 프로그램될 때는, 프로그래밍 입력 PROG*이 로우(low)로 되고, 어드레스 매치가 이루어지도록 집적 회로에 적절한 어드레스 신호들이 인가되며, 이에 의해 어드레스 매치 입력 AM*도 로우로 된다. 그 다음 NOR 게이트(52)가 하이(high)를 출력함으로써 두 인버터(60 및 62) 각각의 출력이 로우로 된다. 인버터(60)의 출력에서 로우(low)로 인해 캐패시터(64)의 상부 판은 즉시 공급 전압으로부터 0 볼트로 된다. 캐패시터(64) 양단의 전압이 즉시 변화될 수 없기 때문에, 캐패시터(64)의 다른 판에서 전압은 0 볼트에서 네거티브 전압으로 된다. 실제로, 대부분의 집적 회로 애플리케이션에서, 캐패시터(64)의 하부 판에서의 전압은 공급 전압의 네거티브에 도달하지 못한다. 그 이유는, 기판에 의해 클램프 되기 때문이다. 그러나, 캐패시터(64)의 하부 판은 그럼에도 불구하고 상당한 네거티브 전압에 도달하게 된다.
인버터(62)의 출력에서 로우(low)는 NMOS 트랜지스터(68)를 턴 오프 시키고 NOR 게이트(52)의 출력에서 하이(high)는 NMOS 트랜지스터(70)를 턴 온 시킨다. 그래서, 캐패시터(60) 상의 네거티브 전압은 안티-퓨즈(12)의 하부 판에 인가된다. 동시에, 회로 접지 CGND 입력에 포지티브 전압이 인가되어, 안티-퓨즈(12) 양단의 프로그래밍 전압은, 캐패시터(64)의 포지티브 프로그래밍 전압과 네거티브 전압간의 차와 동일하게 된다. 이 비교적 큰 전압은 안티-퓨즈(12)를 비교적 저 임피던스로 일괄되게 프로그래밍하는데 충분하다.
안티-퓨즈(12)가 끊어지는 시간 동안, CGND 입력으로부터 포지티브 프로그래밍 전압은 안티-퓨즈(12) 및 트랜지스터(70)를 통해 캐패시터(64)에 인가된다. 그다음 캐패시터(64)는 포지티브 전압 쪽으로 충전된다. 그러나, 캐패시터(64)의 전압이 0 볼트로 충전되면, NMOS 트랜지스터(74)에 의해 0 볼트로 충전된 곳이 클램프 되어 안티-퓨즈(12) 양단의 전압이 더 이상 감소하지 않는다. 그래서, 본 발명의 회로는 안티-퓨즈가 프로그램되는 동안, 캐패시터(64)의 충전 시간에 관계없이 무한정의 기간(indefinite period) 동안 회로 접지 CGND 입력에 인가된 적어도 포지티브 전압의 프로그래밍 전압을 유지한다.
안티-퓨즈(12)가 끊어진 후에는, PROG* 및 AM* 입력이 하이로 되고, 이에 의해 캐패시터(64)가 다시 충전되고 NMOS 트랜지스터(70)가 턴 오프 되어 캐패시터(64)는 안티-퓨즈(12)로부터 졀연된다.
도 3의 회로에서 여러 노드에 제공된 파형이 도 4(a) 내지 도 4(h)의 타이밍 도에 도시되어 있다. 도 4(a)에 도시된 바와 같이, 회로 접지 입력 CGND는 시간 τ0에서 0 볼트에서 9 볼트에서 하이로 된다. 동시에, 프로그램 입력 PROG* 및 어드레스 매치 AM* 각각은 도 4(b) 및 도 4(c)에 도시된 바와 같이, 각각 로우(low)로 된다. 그 다음, NOR 게이트(52)의 출력, 즉 노드 A는 도 4(d)에 도시된 바와 같이 하이로 된다. 이 로우(low)에서 하이(high)로의 전이(transition)로 인해 인버터(60 및62), 즉 노드 B 및 D에서의 출력은 각각 도 4(f) 및 도 4(e)에 도시된 바와 같이 로우로 된다. 그 다음 캐패시터(64)의 하부 판, 즉 노드 C에서의 전압은 도 4(g)에 도시된 바와 같이, 인버터(60)의 출력을 뒤따른다. 캐패시터(64)의 하부 판에서의 전압은 도 4(g)에 도시된 바와 같이, 0 볼트에서 대략 -1.7 볼트로 떨어진다. 마지막으로, 도 4(h)에 도시된 바와 같이, CGND의 포지티브로 진행하는 상승 엣지(positive going leading edge)(도 4(a))가 안티-퓨즈(12)를 통해 용량적으로 연결되고, 이에 의해 상기 안티-퓨즈(12)의 하부 판, 즉 노드 E에서의 전압은 처음으로 상승한다. 그 후, 안티-퓨즈(12)의 하부 판의 전압은 노드 C에 의해 대략 -1.6 볼트로 떨어진다. NMOS 트랜지스터(74)는 긴 채널 장치(long channel device)여서 충분히 큰 저항(resistance)을 제공하며, 그래서 트랜지스터(74)가 캐패시터(64)를 현저하게 방전시키지 않게 된다. 캐패시터(64)(노드 C)의 전압 및 안티-퓨즈(12)(노드 E)에 인가된 전압은 캐패시터(64)가 끊어진 안티-퓨즈(12)를 통해 충전됨에 따라 선형적으로 증가한다. 그러나, 안티-퓨즈(12)의 하부 판에 인가된 전압은 도 4(h)에 도시된 바와 같이, 결코 0 볼트 이상으로 증가하지 않는다.
본 발명의 프로그래밍 회로(50)를 사용하는 컴퓨터 시스템(80)이 도 5에 도시되어 있다. 컴퓨터 시스템(80)은 키보드(84)와 같은 입력 장치와 디스플레이(86)와 같은 출력 장치에 접속된 종래의 방식으로 설계된 마이크로프로세서(82)를 포함한다. 마이크로프로세서(82)는 또한 버스 시스템(88)을 통해 동적 랜덤 액세스 메모리("DRAM")(90)에 접속된다. 통상적으로 DRAM(90)을 사용하는 것과 같이, DRAM(90)은 메모리 셀들의 어레이(92) 및 결함이 있는 것으로 판명된 어레이(92)의 메모리 셀들의 행을 대체하기 위해 제공된 메모리 셀들(94)의 리던던트 행(94)을 포함한다. 리던던트 행(94)은 안티-퓨즈(12)를 통해 접지에 접속된 인에이블 입력을 갖는다. 안티-퓨즈(12)는 또한 프로그래밍 회로(50)의 출력에도 접속된다. 위에서 설명한 바와 같이, 마이크로프로세서(82)가 어드레스 매치 AM* 신호를 발생하도록 종래의 회로(도시되지 않음)에 의해 디코드되는 미리 결정된 어드레스를 출력하면, 프로그래밍 회로(50)는, 프로그램 입력 PROG*의 수신 하에, 안티-퓨즈(12)에 네거티브 전압을 출력한다. 안티-퓨즈(12)가 프로그램될 때, 종래의 방법으로 프로그램 발생기(96)가 프로그램 입력 PROG*를 발생한다. 프로그램 발생기(96)는 종래의 방식으로 설계되어 있기 때문에, 설명의 간략화를 위해 상세한 설명은 생략한다. 당업자는 DRAM(90)이 대량의 부가적인 회로를 포함한다는 것을 이해할 것이다. 그렇지만, 이 부가적인 회로는 설명의 간략화를 위해 생략하였다.
위에서 언급한 바에서, 비록 본 발명의 실시예를 설명의 목적을 위해 본 문헌에서 기재하였으나 본 발명의 정신 및 범주를 벗어남이 없이 다양한 변형이 이루어질 수 있다는 것을 고려해야 한다. 따라서, 본 발명은 첨부된 클레임을 제외하고는 제한되지 않는다.
본 발명은 충분히 높은 전압을 사용하여 안티-퓨즈들을 프로그래밍하는 방법 및 장치에 적용할 수 있으며, 집적 회로의 다른 소자들에 오버스트레싱을 가하지 않고 일관되게 저 저항의 프로그램된 안티-퓨즈를 제공할 수 있다.

Claims (19)

  1. 집적 회로내에 제조되고, 제 1 및 제 2 단자들을 갖는 안티-퓨즈를 프로그래밍하는 방법에 있어서,
    상기 집적 회로의 외부의 소스로부터 상기 안티-퓨즈의 상기 제 1 단자에 제 1 전압을 인가하는 단계와,
    상기 집적 회로의 내부의 소스로부터 상기 안티-퓨즈의 상기 제 2 단자에 제 2 전압을 인가하는 단계로서, 상기 제 1 및 제 2 전압들은 반대 극성을 가지며, 상기 제 2 전압은 캐패시터의 제 2 판이 제 4 전압으로 유지되는 동안, 캐패시터의 제 1 판에 제 3 전압을 인가하고 제 5 전압으로 상기 캐패시터의 제 1 판을 스위칭하고 상기 캐패시터의 제 2 판을 상기 안티-퓨즈에 접속시킴으로써 발생되는, 상기 제 2 전압 인가 단계와,
    상기 안티-퓨즈를 통해 상기 캐패시터가 충전되도록 하고 그 다음에 상기 캐패시터가 상기 미리 결정된 전압으로 충전된 후에 상기 캐패시터의 제 2 판의 전압을 미리 결정된 전압으로 클램핑하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 안티-퓨즈는 드레인, 상기 제 1 및 제 2 단자들 중 한 단자에 접속된 소스, 및 상기 제 1 및 제 2 단자들 중 다른 단자에 접속된 게이트를 갖는 MOSFET인, 방법.
  3. 제 1 항에 있어서, 상기 안티-퓨즈는 상기 제 1 및 제 2 단자들에 각각 접속된 제 1 및 제 2 도전판(conductive plate)들에 의해 형성되고, 상기 도전판들은 비-도전 재료에 의해 서로 분리되는, 방법.
  4. 제 1 항에 있어서, 상기 제 2 전압은 실질적으로 공급 전압의 네가티브와 동일하고, 상기 제 3 전압은 실질적으로 공급 전압과 동일하고, 상기 제 4 및 제 5 전압들은 실질적으로 0 볼트와 동일한, 방법.
  5. 제 1 및 제 2 단자들을 갖는 안티-퓨즈를 프로그래밍하는 프로그래밍 회로로서, 상기 프로그래밍 회로와 상기 안티-퓨즈는 공급 전압에 의해 전력을 공급받는공통의 집적 회로내에 제조되는, 상기 프로그래밍 회로에 있어서,
    상기 안티-퓨즈의 제 1 단자에 접속되며, 미리 결정된 극성의 제 1 프로그래밍 전압을 수신하도록 적응되는, 외부적으로 액세스 가능한 단자와,
    상기 안티-퓨즈의 제 2 단자에 접속되며, 프로그램 입력 신호에 응답하여 상기 제 1 프로그래밍 전압의 극성과는 반대 극성을 갖는 제 2 프로그램 전압을 공급 전압으로부터 발생하며, 이에 의해 상기 제 1 및 제 2 프로그래밍 전압들간의 차에 대응하는 전압이 상기 안티-퓨즈의 제 1 및 제 2 단자들 양단에 인가되는, 부트 회로를 포함하며, 상기 부트 회로는,
    제 1 및 제 2 판들을 갖는 캐패시터와,
    프로그램 제어 신호를 수신하는 입력과 상기 캐패시터의 제 1 판에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 캐패시터의 제 1 판을 상기 공급 전압에 연결하고, 상기 프로그램 제어 신호가 액티브 상태인 경우 상기 캐패시터의 제 1 판을 접지 전위에 연결하는 제 1 인버터와,
    상기 캐패시터의 제 2 판에 접속되며, 제 1 제어 신호에 응답하여 상기 캐패시터의 제 2 판을 접지 전위에 연결하는 제 1 스위칭 회로와,
    상기 프로그램 제어 신호를 수신하는 입력과 상기 제 스위칭 회로에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 제 1 제어 신호를 상기 제 1 스위칭 회로에 인가하는 제 2 인버터와,
    상기 프로그램 제어 신호를 수신하는 입력을 가지며, 상기 프로그램 제어 신호가 액티브 상태인 시간 중 적어도 일부 시간 동안 상기 캐패시터의 제 2 판을 상기 안티-퓨즈의 제 2 단자에 접속하는 제 2 스위칭 회로를 포함하는, 프로그래밍 회로.
  6. 제 5 항에 있어서, 상기 제 1 프로그래밍 전압은 포지티브 극성을 가지며, 상기 제 2 프로그래밍 전압은 네거티브 극성을 갖는, 프로그래밍 회로.
  7. 제 5 항에 있어서, 상기 부트 회로는 상기 안티-퓨즈의 제 2 단자와 접지 사이에 접속된 클램핑 회로를 더 포함하며, 상기 클램핑 회로는 상기 안티-퓨즈를 통해 충전되는 상기 제 1 캐패시터에 응답하여, 상기 안티-퓨즈의 제 2 단자의 전압이 실질적으로 접지 전위 이상으로 상승하는 것을 방지하는, 프로그래밍 회로.
  8. 제 5 항에 있어서, 상기 안티-퓨즈는 드레인, 상기 제 1 및 제 2 단자들 중 한 단자에 접속된 소스, 및 상기 제 1 및 제 2 단자들 중 다른 단자에 접속된 게이트를 갖는 MOSFET인, 프로그래밍 회로.
  9. 제 5 항에 있어서, 상기 안티-퓨즈는 상기 제 1 및 제 2 단자들에 각각 접속된 제 1 및 제 2 도전판들에 의해 형성되고, 상기 제 1 및 제 2 도전판들은 비-도전 재료에 의해 서로 분리되는, 프로그래밍 회로.
  10. 공급 전압에 의해 전력이 공급되는 집적 회로 상에 제조된 동적 랜덤 액세스 메모리에 있어서,
    행들과 열들로 배열된 메모리 셀들의 어레이와,
    제 1 및 제 2 단자들을 갖는 안티-퓨즈와,
    상기 안티-퓨즈에 연결되며, 상기 안티-퓨즈의 프로그래밍에 응답하여 인에이블되는 기능 회로와,
    상기 안티-퓨즈를 프로그래밍하는 프로그래밍 회로를 포함하며, 상기 프로그래밍 회로는 상기 안티-퓨즈의 제 1 단자에 접속되며, 미리 결정된 극성의 제 1 프로그래밍 전압을 수신하도록 적응되는 외부적으로 액세스 가능한 단자를 포함하고, 상기 프로그래밍 회로는 상기 안티-퓨즈의 제 2 단자에 접속되며, 프로그램 입력 신호에 응답하여 상기 제 1 프로그래밍 전압의 극성과는 반대 극성을 갖는 제 2 프로그램 전압을 공급 전압으로부터 발생하며, 이에 의해 상기 제 1 및 제 2 프로그래밍 전압들간의 차에 대응하는 전압이 상기 기능 회로를 인에이블하기 위해 상기 안티-퓨즈의 제 1 및 제 2 단자들 양단에 인가되는 부트 회로를 포함하며, 상기 부트 회로는,
    제 1 및 제 2 판들을 갖는 캐패시터와,
    프로그램 제어 신호를 수신하는 입력과 상기 캐패시터의 제 1 판에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 캐패시터의 제 1 판을 상기 공급 전압에 연결하고, 상기 프로그램 제어 신호가 액티브 상태인 경우 상기 캐패시터의 제 1 판을 접지 전위에 연결하는 제 1 인버터와,
    상기 캐패시터의 제 2 판에 접속되며, 제 1 제어 신호에 응답하여 상기 캐패시터의 제 2 판을 접지 전위에 연결하는 제 1 스위칭 회로와,
    상기 프로그래밍 제어 신호를 수신하는 입력과 상기 제 스위칭 회로에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 제 1 제어 신호를 상기 제 1 스위칭 회로에 인가하는 제 2 인버터와,
    상기 프로그램 제어 신호를 수신하는 입력을 가지며, 상기 프로그램 제어 신호가 액티브 상태인 시간 중 적어도 일부 시간 동안 상기 캐패시터의 제 2 판을 상기 안티-퓨즈의 제 2 단자에 접속하는 제 2 스위칭 회로를 포함하는, 동적 랜덤 액세스 메모리.
  11. 제 10 항에 있어서, 상기 제 1 프로그래밍 전압은 포지티브 극성을 가지며, 상기 제 2 프로그래밍 전압은 네거티브 극성을 갖는, 동적 랜덤 액세스 메모리.
  12. 제 10 항에 있어서, 상기 부트 회로는 상기 안티-퓨즈의 제 2 단자와 접지 사이에 접속된 클램핑 회로를 더 포함하며, 상기 클램핑 회로는 상기 안티-퓨즈를 통해 충전되는 상기 제 1 캐패시터에 응답하여, 상기 안티-퓨즈의 제 2 단자 상의 전압이 실질적으로 접지 전위 이상으로 상승하는 것을 방지하는, 동적 랜덤 액세스 메모리.
  13. 제 10 항에 있어서, 상기 기능 회로는 상기 안티-퓨즈가 프로그램될 때 상기 어레이의 메모리 셀들을 대체하도록 활성화되는 복수의 리던던트 메모리 셀들을 포함하는, 동적 랜덤 액세스 메모리.
  14. 컴퓨터 시스템에 있어서,
    프로세서와,
    입력 장치와,
    출력 장치와,
    공급 전압에 의해 전력이 공급되는 집적 회로 상에 제조된 동적 랜덤 액세스 메모리("DRAM")를 포함하며, 상기 DRAM은 행들과 열들로 배열된 메모리 셀들의 어레이, 제 1 및 제 2 단자들을 갖는 안티-퓨즈, 상기 안티-퓨즈 및 상기 메모리 셀들의 어레이에 연결되며 상기 안티-퓨즈의 프로그래밍에 응답하여 인에이블되는 기능 회로, 및 상기 안티-퓨즈를 프로그래밍하는 프로그래밍 회로를 포함하며, 상기 프로그래밍 회로는 상기 안티-퓨즈의 제 1 단자에 접속되며, 미리 결정된 극성의 제 1 프로그래밍 전압을 수신하도록 적응되는 외부적으로 액세스 가능한 단자를 포함하고, 상기 프로그래밍 회로는 상기 안티-퓨즈의 제 2 단자에 접속되며, 프로그램 입력 신호에 응답하여 상기 제 1 프로그래밍 전압의 극성과는 반대 극성을 갖는 제 2 프로그램 전압을 공급 전압으로부터 발생하며, 이에 의해 상기 제 1 및 제 2 프로그래밍 전압들간의 차에 대응하는 전압이 상기 기능 회로를 인에이블하기 위해 상기 안티-퓨즈의 제 1 및 제 2 단자들 양단에 인가되는 부트 회로를 포함하며, 상기 부트 회로는,
    제 1 및 제 2 판들을 갖는 캐패시터와,
    프로그램 제어 신호를 수신하는 입력과 상기 캐패시터의 제 1 판에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 캐패시터의 제 1 판을 상기 공급 전압에 연결하고, 상기 프로그램 제어 신호가 액티브 상태인 경우 상기 캐패시터의 제 1 판을 접지 전위에 연결하는 제 1 인버터와,
    상기 캐패시터의 제 2 판에 접속되며, 제 1 제어 신호에 응답하여 상기 캐패시터의 제 2 판을 접지 전위에 연결하는 제 1 스위칭 회로와,
    상기 프로그램 제어 신호를 수신하는 입력과 상기 제 스위칭 회로에 접속된 출력을 가지며, 상기 프로그램 제어 신호가 액티브 상태가 아닌 경우 상기 제 1 제어 신호를 상기 제 1 스위칭 회로에 인가하는 제 2 인버터와,
    상기 프로그램 제어 신호를 수신하는 입력을 가지며, 상기 프로그램 제어 신호가 액티브 상태인 시간 중 적어도 일부 시간 동안 상기 캐패시터의 제 2 판을 상기 안티-퓨즈의 제 2 단자에 접속하는 제 2 스위칭 회로를 포함하는, 컴퓨터 시스템.
  15. 제 14 항에 있어서, 상기 입력 장치는 키보드인, 컴퓨터 시스템.
  16. 제 14 항에 있어서, 상기 출력 장치는 디스플레이인, 컴퓨터 시스템.
  17. 제 14 항에 있어서, 상기 기능 회로는 상기 안티-퓨즈가 프로그램될 때 상기 어레이의 메모리 셀들을 대체하도록 활성화되는 복수의 리던던트 메모리 셀들을 포함하는, 컴퓨터 시스템.
  18. 제 14 항에 있어서, 상기 제 1 프로그래밍 전압은 포지티브 극성을 가지며, 상기 제 2 프로그래밍 전압은 네거티브 극성을 갖는, 컴퓨터 시스템.
  19. 제 14 항에 있어서, 상기 부트 회로는 상기 안티-퓨즈의 제 2 단자와 접지 사이에 접속된 클램핑 회로를 더 포함하며, 상기 클램핑 회로는 상기 안티-퓨즈를 통해 충전되는 상기 제 1 캐패시터에 응답하여, 상기 안티-퓨즈의 제 2 단자의 전압이 실질적으로 접지 전위 이상으로 상승하는 것을 방지하는, 컴퓨터 시스템.
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