JP2009524899A - 電気的にプログラム可能なヒューズ・ビット - Google Patents
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Abstract
Description
。
例示としてのマルチビット・メモリ実施形態の場合には、ヒューズ回路は、図4の高レベル図に示す、カスケード接続可能な16ビット・ヒューズ・メモリ・ブロック(「ヒューズ・ブロック」)からなる。各ヒューズ・ブロックは、その特定のヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために使用されるPGM入力ピンを有する。さらに、ヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために、各ヒューズ・ブロックは、A[3:0]入力ピンを使用するアドレス指定回路を有する。PGM入力ピンを使用すれば、任意のヒューズ・ブロック内で任意のヒューズ・メモリ・セルをプログラムすることができる複数のヒューズ・ブロックをカスケード接続することができる。各ヒューズ・ブロックの16個の出力ピン、REG[15:0]は、ヒューズ・ブロックの16メモリ・ビット(ヒューズ・メモリ・セル)のラッチされた出力である。この例は16ビットのヒューズ・メモリ・ブロックについて説明しているが、他のデータ・ワード幅(例えば、1、4、8、32等)は、この例を拡張したものである。
ヒューズ・メモリ・ブロックは、ヒューズ・ブロックの1つのヒューズに動作上のアクセスをすることができるようにするA[3:0]ピンおよびブロック選択ピンBS上に選択したヒューズ・アドレスをアサートしながら、tPGM秒(例えば、50マイクロ秒)間、「PGM」およびVPPピンをパルスで駆動することにより、1回でプログラムした1つのヒューズ・メモリ・セルである。メモリのプログラミングは、物理的にそのヒューズを切断すること、または特定のトランジスタを破壊することを意味するものであることに留意されたい。VPPピンは、また実際のヒューズ毎のプログラミング・タイミングを提供し、一方、PGMピンは、VPP電圧値に依存するセットアップおよび保持要件を有する。表1に異なるプロセス・ノードのためのVPP電圧の一例を示す。図5Aは、対応するプログラム・タイミング図を示す。これらのプログラム・タイミングを使用すれば、図5Bに示すように、いくつかのヒューズ・メモリ・セルを順次プログラムすることができる。
プログラミング・プロセス中に、メモリ・ヒューズ・セルの出力を直接読み出すことができない場合もあるが、正しくプログラムされているか否かを確認するために、ヒューズ・メモリ・セルを試験するのが望ましい場合がある。そのような場合、メモリ・セル・ヒューズが正しく切断しているか否かを確認するための方法が必要になる。それ故、プログラミングを行った後で、プログラミングが成功したか否かを判定するために、ヒューズ内への電流(IREAD)が監視される。この目的のために、ウェハ・レベル・テスタのようなテスタを使用することができる。
VPPピン≧VPP電圧(表1参照):プログラム・モード
VPPピン≧VDDIO、しかし≦VPP電圧:確認モード
VPPピン=VDDIO:ヒューズ読出モード(正規動作)
図6は、A[3:0]=A0によりアドレス指定されたヒューズであるヒューズ「0」のPGM/確認サイクルのタイミング図である。それ故、VPPピンに流れる電流およびプログラムされたトランジスタM0を通して流れる電流が、実際にヒューズ・メモリ・セルが必要に応じてプログラムされているか否かを判定するために測定される。
例えば、試作またはプログラム確認中に、そのヒューズを切断しないでヒューズ・メモリ・セルを一時的にプログラムしたい場合がある。ヒューズ・ブロックのいくつかの実施形態で使用することができるSETおよびRESETラインを使用すれば、そのヒューズを永続的にプログラミングしないで、ヒューズ・メモリ・セル・ラッチ内にデータを一時的に格納することができ、またメモリ・セルの出力のところでデータを入手することができる。ヒューズ・メモリ・ブロックを使用すれば、各ヒューズ・メモリ・セル・ラッチの個々のSETおよびRESETオプションを、機能試験のため、およびラッチ内容に重ね書きするために使用することができる。図7は必要なタイミングを示す。
図8は、ヒューズ・メモリ・セルのある実施形態の回路である。図8の回路では、アドレス・ピンA[3:0]、BSおよびプログラミングまたは確認のためのPGMの組合せにより個々のヒューズM0が選択される。プログラミングまたは確認のために選択されたヒューズは、オプションとしての高電圧レベル・シフタ回路X6を通って流れた後で、VPPピンにより供給されたその高電圧を有する。高電圧レベル・シフタX6は、同じブロック内の異なるヒューズがプログラミングされている場合に、プログラミング電圧からアクセスされなかったヒューズを絶縁するためのものである。本発明の他の実施形態は、以下に説明するようにレベル・シフタを含んでいない。この回路の他の実施形態の場合には、3つのトランジスタ・メモリの代わりに、図2の2つのトランジスタ・メモリ・セルを使用している。
他の実施形態の場合には、1つのメモリ・セルで2つの差動的にプログラムしたヒューズを使用することにより、図8の選択およびプログラミング回路を1つにまとめることができる。さらに、コンデンサC1およびC2を使用しないですむ。何故なら、差動的にプログラムしたヒューズ・メモリ・セルが、いつでもラッチを有効な状態にパワーアップするからである。図9は、図1のメモリ・コアを使用する差動ヒューズ・メモリ・セルの回路図である。
ピーダンスになる。プログラムしたヒューズは、遥かに低いインピーダンスを有する。
図8の回路においては、同じブロック内の異なるヒューズがプログラミングされている場合に、アクセスされていないヒューズをプログラミング電圧から絶縁するために、高電圧レベル・シフタX6が設けられている。ヒューズ・トランジスタM0のソース/ドレインで接合が破壊する恐れがあるためにこの絶縁が必要になる。接合が破壊した場合には、この回路は、セル特性を劣化させるアースへの過度の電流の流れに対して優先経路を提供することができる。それはまたすでにプログラムされているかなりの数のヒューズ・トランジスタ(すなわち、導通ビット)にVPPが印加された場合に、VPP供給源からの過度の電流を引き出す恐れがある。
この方法の2つの実施形態の場合、図12Aおよび図12Bに示すように、標準PMOSトランジスタ本体用に使用するインプラントと同じN型ウエル・インプラントがN+ソース/ドレイン・インプラントと一緒に共注入される。これにより、NWELLインプラントが存在しているために傾斜接合ができる。図12Bの方法(ポリの下のNWELL)は、この用途のために許容することができる解決方法である。何故なら、M0のトランジスタの動作が必要ないからである。このクラスの解決方法は、追加のマスクまたはプロセス・ステップを必要としないで、D0、D2、およびD3の破壊電圧を、M0のBVOXより遥かに高く、所望の基準を満足する(0.18μmCMOSプロセスで)約18Vに高める。
図13は、本発明のさらに他の実施形態による基本ヒューズ・メモリ・セルのCMOS実施態様用のもう1つのオプションである。この方法の場合、トランジスタM0およびM1は、「ネイティブ」からできている。すなわち、VT(VTは、「0」または若干マイナス)調整インプラント(PWELL)が処理中にブロックされる。この場合も、従来のCMOS以上の追加のマスキングまたは処理ステップを必要としない。この手順により、標準P基板よりも低い濃度で、トランジスタの下にP領域ができ、そのためBVJがもっと高くなる。
他の例示としてのマルチビット・メモリの実施形態の場合には、ヒューズ回路は、図15の高レベル図が示すカスケード接続可能な8ビット・ヒューズ・メモリ・ブロック(「ヒューズ・ブロック」)からなる。図4のヒューズ・ブロック類似のこの図の各ヒューズ・ブロックは、その特定のヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために使用するpgm入力ピンを有する。さらに、ヒューズ・ブロックのヒューズ・メモリ・セルをプログラムするために、各ヒューズ・ブロックは、[3:0]入力ピンを使用するアドレス指定回路を有する。pgm入力ピンを使用すれば、任意のヒューズ・ブロック内で任意のヒューズ・メモリ・セルをプログラムすることができる、複数のヒューズ・ブロックをカスケード接続することができる。各ヒューズ・ブロックの8つの出力ピンreg[7:0]は、ヒューズ・ブロックの8つのメモリ・ビット(ヒューズ・メモリ・セル)のラッチされた出力である。図15の他のピンの目的については、図16に示すこのヒューズ・ブロックの内部回路を説明する際に詳細に説明する。この例は、8ビットのヒューズ・メモリ・ブロックについて説明しているが、他のデータ線の幅はこの例の延長である。
fus」へのしきい値降下を低減する。装置N7は、プログラミング・プロセスが開始したが、セルが選択されていない場合をカバーするためのものである。図16のメモリ回路の他の実施形態の場合には、トランジスタのうちのあるものおよびその機能を省略することができる。
文脈が別趣旨のことをはっきりと要求していない限りは、説明および特許請求の範囲全体を通して、「備える」、「備えている」等の用語は、排他的または網羅的の意味とは反対に、包括的な意味に解釈すべきである。すなわち、「含んでいるが、これに限定されない」の意味に解釈すべきである。本明細書で使用する場合、「接続している」、「結合している」という用語またはそのすべての派生語は2つ以上の要素間の直接または間接のすべての接続および結合を意味する。要素間の結合または接続は、物理的なものであってもよいし、論理的なものであってもよいし、またはこれらの組合せであってもよい。
Claims (41)
- 復号またはアドレス指定しないで連続的に入手可能なデータ内容を有する不揮発性プログラマブル・リード・オンリー・メモリ・セルであって、同メモリ・セルが、
ソース、ドレインおよびゲートを有する選択トランジスタであって、前記選択トランジスタのソースまたはドレインが第1の電圧と接続され、他方のソースとドレインが第1の接続点を形成する選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、
同ヒューズ・トランジスタのソース、ドレイン、またはソースとドレインが第2の接続点を形成し、前記第2の接続点が前記メモリ・セルの出力ポートであることと、
前記第1および前記第2の接続点が、電気的に接続されていることと、
ある論理レベルのデータが、前記選択トランジスタをオンにし、所定の期間中、前記ヒューズ・トランジスタのゲートに制御された高電圧を印加することにより、前記ヒューズ・トランジスタの少なくとも1つの物理的特徴を永続的に変えることにより前記セル内にプログラムされる、
ヒューズ・トランジスタと、
を備えるメモリ・セル。 - 前記第1および第2の接続点が、ソース、ドレイン、およびゲートを有する少なくとも1つの高電圧保護トランジスタを通して接続され、前記高電圧保護トランジスタのソースまたはドレインが、前記第1の接続点に接続され、前記高電圧保護トランジスタのソースおよびドレインの他方が、前記第2の接続点に接続される請求項1に記載のメモリ・セル。
- 前記メモリ・セルが、CMOSプロセスにより実施される請求項1に記載のメモリ・セル。
- 前記メモリ・セル・データが、前記ヒューズ・トランジスタのゲートに、前記プログラミング電圧よりも低い電圧を印加することにより確認される請求項1に記載のメモリ・セル。
- 前記トランジスタの少なくとも1つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物を破壊することにより達成される請求項1に記載のメモリ・セル。
- トランジスタが、NMOSトランジスタである請求項1に記載のメモリ・セル。
- トランジスタが、PMOSトランジスタである請求項1に記載のメモリ・セル。
- 前記メモリ・セルのCMOS実施態様において、N型ウエル・インプラントが、N−WELLインプラントの存在により、傾斜接合を生成するN+ソース/ドレイン・インプラントと一緒に共注入される請求項1に記載のメモリ・セル。
- 前記メモリ・セルのCMOS実施態様において、前記ヒューズおよび選択トランジスタが、「ネイティブ」である請求項1に記載のメモリ・セル。
- マルチビット・メモリ・ブロックの一部となるように構成されるプログラマブル・リード・オンリー・メモリ回路であって、前記メモリ回路が、
少なくとも1つの選択装置、高電圧保護装置およびヒューズ装置が直列に接続している単一ビット・コア・メモリ・セルであって、前記選択装置をオンにして所定の期間中、前記ヒューズ装置のゲートに制御された高電圧を印加することによって、前記ヒューズ装置
の少なくとも1つの物理的特徴を永続的に変えることにより、データが前記セル内にプログラムされる単一ビット・コア・メモリ・セルと、
前記単一ビット・コア・メモリ・セルの出力または外部からのデータ・ビットをラッチするための単一ビット・ラッチと、
前記単一ビット・ラッチ内容を制御するためのセットおよびリセット入力ラインと、
複数のメモリ・ブロックの中からメモリ・ブロックを選択するためのブロック選択入力ラインと、
メモリ・ブロックの複数のメモリ回路の中からメモリ回路を選択するための多重アドレス入力ラインと、
選択したメモリ・ブロックのメモリ回路のプログラミングを可能にするプログラミング入力ラインと、
を備えるプログラマブル・リード・オンリー・メモリ回路。 - 前記単一ビット・ラッチが、2つのクロスカップル型NANDゲートにより実施される請求項10に記載のメモリ回路。
- 前記ヒューズ・データが、前記単一ビット・ラッチへの途中の少なくとも1つのトランジスタを通過し、前記トランジスタ・ゲートのところの信号が前記データの前記通過を制御する請求項11に記載のメモリ回路。
- 前記単一ビット・ラッチの入力が、2つの直列トランジスタを通してアースと接続し、前記2つの直列トランジスタのうちの1つのトランジスタのゲートが、前記ヒューズ・データにより制御される請求項11に記載のメモリ回路。
- 前記ヒューズ・データにより制御される前記トランジスタ・ゲートが、少なくとも1つのリーク制御トランジスタによりアースに接続される請求項13に記載のメモリ回路。
- 前記ヒューズ装置が、トランジスタであり、前記ヒューズ・トランジスタの少なくとも1つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物の破壊により行われる請求項10に記載のメモリ回路。
- 前記コア・メモリ・セルのCMOS実施態様において、N型ウエル・インプラントが、NWELLインプラントの存在により傾斜接合を生成するN+ソース/ドレイン・インプラントと一緒に共注入される請求項10に記載のメモリ回路。
- 前記コア・メモリ・セルのCMOS実施態様において、前記ヒューズおよび前記選択装置が、「ネイティブ」である請求項10に記載のメモリ回路。
- 前記メモリ回路が、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記ヒューズ装置を破壊しないで、一時的にプログラムされる請求項10に記載のメモリ回路。
- 個々のメモリ回路が、アドレス入力ライン、前記ブロック選択入力ライン、および前記プログラミング入力ラインの組合せにより、プログラミングまたは確認のために選択される請求項10に記載のメモリ回路。
- 2つの差動プログラム可能なヒューズを使用するプログラマブル・リード・オンリー単一ビット・メモリ・セルであって、前記メモリ・セルが、
第1および第2のラッチされた出力を含むセット−リセット・ラッチであって、前記第1のラッチされた出力が、前記第2のラッチされた出力の補数であり、前記ラッチされた
出力のうちの1つが、前記メモリ・セル内に格納しているデータ値を示し、他方のラッチされた出力が、前記メモリ・セル内に格納しているデータ値の補数を示すセット−リセット・ラッチと、
2つの差動的にプログラムしたコア・メモリ・セルであって、それぞれが、
ソース、ドレインおよびゲートを有する選択トランジスタであって、前記2つの選択トランジスタの一方のソースまたはドレインが、前記セット−リセット・ラッチの前記第1または第2の出力に接続され、他方の選択トランジスタのソースまたはドレインが、前記セット−リセット・ラッチの前記第1および前記第2の出力の他方に接続される選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、
前記2つのヒューズ・トランジスタのそれぞれのソース、ドレイン、またはソースおよびドレインが、前記2つの選択トランジスタの他方のソースまたはドレインに接続され、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、前記選択および前記ヒューズ・トランジスタの前記ゲートに、第1および第2の制御下の電圧を接続することにより、差動的な方法で、前記2つのヒューズ・トランジスタの一方の少なくとも1つの物理的特徴を永続的に変更することにより、データが前記メモリ・セル内にプログラムされるヒューズ・トランジスタと、
を備える2つの差動的にプログラムしたコア・メモリ・セルと、
を有するメモリ・セル。 - 前記メモリ・セルが、2つの鏡像半減回路を備える請求項20に記載のメモリ・セル。
- 前記メモリ・セルが、CMOSプロセスにより実施される請求項20に記載のメモリ・セル。
- 前記トランジスタの少なくとも1つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物を破壊することである請求項20に記載のメモリ・セル。
- 前記コア・メモリ・セルのCMOS実施態様において、標準PMOSトランジスタ本体用に使用するものと同じインプラントであるN型ウエル・インプラントが、NWELLインプラントの存在により傾斜接合を生成するN+ソース/ドレイン・インプラントと一緒に共注入される請求項20に記載のメモリ・セル。
- 前記コア・メモリ・セルのCMOS実施態様において、前記ヒューズおよび前記選択トランジスタが、「ネイティブ」である請求項20に記載のメモリ・セル。
- 前記メモリ・セルが、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記ヒューズ・トランジスタを破壊しないで、一時的にプログラムされる請求項20に記載のメモリ・セル。
- 2つの差動的にプログラムしたヒューズを使用する単一ビット不揮発性プログラマブル・メモリ・セルであって、前記メモリ・セルが、
第1および第2のラッチした出力を含むセット−リセット・ラッチであって、前記第1の出力が、前記第2の出力の補数であって、前記ラッチした出力のうちの一方が、前記メモリ・セル内に格納している論理値を示し、前記他方のラッチした出力が、前記メモリ・セル内に格納している論理値の補数を示すセット−リセット・ラッチと、
それぞれが、ソース、ドレインおよびゲートを含む2つの差動プログラマブル・トランジスタであって、
前記2つのプログラマブル・トランジスタのソース、ドレイン、またはソースおよび
ドレインが、制御可能な電圧に接続され、前記2つのプログラマブル・トランジスタの一方のゲートが、前記セット−リセット・ラッチの第1の出力に接続され、他方のプログラマブル・トランジスタのゲートが、前記セット−リセット・ラッチの第2の出力に接続され、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、前記制御可能な電圧を所定の電圧に維持することにより、前記差動的にプログラムしたトランジスタの一方のトランジスタ特性を永続的に変えることにより前記メモリ・セル内にデータがプログラムされる、
2つの差動プログラマブル・トランジスタと、
を備えるメモリ・セル。 - 前記メモリ・セルが、2つの鏡像半減回路を備える請求項27に記載のメモリ・セル。
- 前記メモリ・セルが、CMOSプロセスにより実施される請求項27に記載のメモリ・セル。
- 前記プログラマブル・トランジスタの特性の変更が、前記プログラマブル・トランジスタの誘電体またはゲート酸化物を破壊することである請求項27に記載のメモリ・セル。
- 前記プログラマブル・トランジスタのCMOS実施態様において、標準PMOSトランジスタ本体用に使用するものと同じインプラントであるN型ウエル・インプラントが、傾斜接合を生成するN+ソース/ドレイン・インプラントと一緒に共注入される請求項27に記載のメモリ・セル。
- 前記プログラマブル・トランジスタのCMOS実施態様において、前記トランジスタが、「ネイティブ」である請求項27に記載のメモリ・セル。
- 前記メモリ・セルが、前記単一ビット・ラッチ内にデータを一時的に格納するために、前記セットおよび前記リセット入力ラインを使用することにより、前記プログラマブル・トランジスタを破壊しないで、一時的にプログラムされる請求項27に記載のメモリ・セル。
- データ・ビット格納方法であって、
2つの差動プログラマブル・コア・メモリ・セルの各出力を、セット−リセット・ラッチの2つの相補出力のうちの一方に接続するステップであって、各コア・メモリ・セルが、
ソース、ドレイン、およびゲートを有する選択トランジスタであって、前記2つの選択トランジスタの一方のソースまたはドレインが、前記セット−リセット・ラッチの前記第1または第2の出力に接続され、他方の選択トランジスタのソースまたはドレインが、セット−リセット・ラッチの前記第1および第2の出力の他方に接続される選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、前記2つのヒューズ・トランジスタそれぞれのソース、ドレイン、またはソースおよびドレインが、前記2つの選択トランジスタの他方のソースまたはドレインに接続されるヒューズ・トランジスタと、
を備えるステップと、
前記セット−リセット・ラッチのセットおよびリセット入力のところに適当な論理値を保持しながら、所定の期間中、第1および第2の制御下の電圧を前記選択および前記ヒューズ・トランジスタのゲートに接続することにより、差動的な方法で、前記2つのヒューズ・トランジスタのうちの一方の物理的特性を永続的に変えることによりデータ値を格納
するステップであって、前記ラッチした出力のうちの一方が、前記格納しているデータを示し、他方のラッチした出力が、前記格納しているデータ値の補数を示すステップと、
を含むデータ・ビット格納方法。 - データ格納方法であって、
2つの差動プログラマブル・コア・メモリ・セルの各出力をセット−リセット・ラッチの2つの相補出力のうちの一方に接続するステップであって、各コア・メモリ・セルが、それぞれがソース、ドレインおよびゲートをさらに備える2つの差動プログラマブル・トランジスタを備え、前記2つのプログラマブル・トランジスタのソース、ドレイン、またはソースおよびドレインが、制御可能な電圧に接続され、前記2つのプログラマブル・トランジスタのうちの一方の前記ゲートが、前記セット−リセット・ラッチの第1の出力に接続され、他方のプログラマブル・トランジスタのゲートが、セット−リセット・ラッチの第2の出力に接続されるステップと、
前記セット−リセット・ラッチの前記セットおよび前記リセット入力のところに適当な論理値を保持しながら、所定の期間中、前記制御可能な電圧を所定の電圧に維持することにより、前記差動的にプログラムしたトランジスタのうちの一方の特性を永続的に変えることによりデータを格納するステップと、
を含むデータ格納方法。 - データ格納素子と直列に結合している選択トランジスタを備える不揮発性メモリ・セルであって、
前記データ格納素子が、その導電率が制御できるように変わる導電性構造を備え、
前記選択トランジスタが、プログラミングのために前記メモリ・セルにアドレス指定するために制御することができるゲートを有し、
前記格納素子が、前記2つのトランジスタの結合点のところの前記格納素子を通る電流を検出することによりいつでも読み出される不揮発性メモリ・セル。 - 前記選択トランジスタおよび格納素子が、直列高電圧保護トランジスタを通して結合され、前記格納素子が、前記高電圧保護トランジスタを含む格納素子の結合点のところの格納素子を通る電流を検出することによりいつでも読み出される請求項36に記載のメモリ・セル。
- 前記データ格納素子が、導電性構造と、データを物理的に格納するための導電性構造の下に位置する極薄誘電体と、前記極薄誘電体および前記導電性構造両方の下に位置する第1のドープした半導体領域とを備え、前記格納素子が、前記極薄誘電体を破壊することによりプログラムされる請求項36に記載のメモリ・セル。
- データ格納素子が、コンデンサである請求項36に記載のメモリ・セル。
- 前記データ格納素子が、ゲート、前記ゲートの下に位置するゲート誘電体、およびその間のチャネル領域を形成するために、間隔をおいて位置する前記ゲート誘電体および前記ゲート両方の下に位置する第1および第2のドープした半導体領域を有するMOS電界効果トランジスタである請求項36に記載のメモリ・セル。
- ワンタイム・プログラマブル・メモリ回路であって、
単一データ・ビットを格納するための単一ビット・コア・メモリ手段であって、前記データ・ビットが、ヒューズ装置のキャパシタンスを永続的に変えることにより前記メモリ手段内にプログラムされる単一ビット・コア・メモリ手段と、
前記単一ビット・コア・メモリ手段の出力または外部からのデータ・ビットをラッチするための単一ビット・ラッチ手段であって、
前記単一ビット・ラッチが、2つのクロスカップル型NANDゲートにより実施され、
前記ヒューズ・データが、少なくとも1つのトランジスタを通して前記単一ビット・ラッチと接続され、前記トランジスタ・ゲートのところの信号が、前記ヒューズ・データの通過を制御し、
前記単一ビット・ラッチの入力が、少なくとも1つのトランジスタを通してアースに接続され、そのゲートが、前記ヒューズ・データにより制御され、また少なくとも1つのリーク制御トランジスタによりアースに接続される単一ビット・ラッチ手段と、
前記単一ビット・ラッチ内容を制御するためのセットおよびリセット手段と、
複数のメモリ回路ブロックの中から複数のメモリ回路のブロックを選択するためのブロック選択入力手段と、
メモリ回路ブロックの複数のメモリ回路の中からメモリ回路を選択するための多重アドレス入力手段と、
選択したメモリ回路ブロックのメモリ回路のプログラミングをできるようにするためのプログラミング入力手段と、
を備えるワンタイム・プログラマブル・メモリ回路。
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