TWI747784B - 多位元唯讀記憶體的操作方法 - Google Patents

Abstract

一種多位元唯讀記憶體的操作方法，該多位元唯讀記憶體包含有一基板，其上設有一電晶體結構，該電晶體結構包含一導電閘極以及位於該導電閘極相異二側的第一端電極和第二端電極。本發明係通過在該第一端電極或第二端電極提供掃動電壓、固定電壓或脈衝電壓等方式使其閘極氧化層崩潰擊穿，以令該電晶體結構可具有多位元的編程狀態。通過本發明所揭露之操作方法，係可解決現有技術只能達成單一位元（零或一）的缺陷，並可成功應用於五奈米以下的閘極全環場效電晶體和矽-氧化物-氮化物-氧化物-矽存儲器技術領域中。

Description

多位元唯讀記憶體的操作方法

本發明係有關於一種電子元件記憶體領域，特別是一種可在唯讀記憶體之電晶體上使其具有多位元編程，以廣泛應用於精密元件且提升其資訊機密性之操作方法。

按，隨著3C電子產品的普及使用，廠商對於獨立開發的電子產品的安全性保護也越加重視。舉例而言，近年來，為了保護處理器晶片之中的數據，廠商通常會在處理器晶片之中設有一次性編程唯讀記憶體（One Time Programmable Read Only Memory，OTPROM），因而在各個業界或學術單位都逐步增加針對此一次性編程唯讀記憶體的專利研究。目前，一次性編程唯讀記憶體也被應用在智慧型手機所搭載的各種感測晶片之中，從而儲存用以對感測晶片所具有的類比電路進行補正及/或修整的相關參數。另一方面而言，一次性編程唯讀記憶體也被應用在智慧型手機之中，用以表示該智慧型手機之操作系統的軟體更新級別。

眾所周知的是，一次性編程唯讀記憶體的編程（Program）過程是不可逆的破壞活動，僅允許數據的一次性寫入。一般而言，初始狀態的一次性編程唯讀記憶體的各存儲區塊內的各記憶胞（memory cell）所記錄的位元都相同，舉例來說，可以將各記憶胞的所有位元均設定為“0”，之後，利用一讀寫控制晶片對該一次性編程唯讀記憶體進行一次性的數據燒寫（意即寫入）程序之後，即可將指定存儲區塊內之一個或一個以上的記憶胞的位元自“0”改寫為“1”。

相較於可複寫（Rewritable）記憶體，一次性編程唯讀記憶體具有較低的製造成本和儲存資料不易遺失的優點，其記憶胞的每個位元“0”或者“1”都可經由熔絲或反熔絲的狀態決定其資料內容。這種記憶體可用作永久存放程式之用，常用於預存固定資料或程式的各式電子產品之中。舉例而言，一個典型的OTPROM一開始時每個位元可被設定為“1”，編程中如將該位元的熔絲（fuse）燒斷則成為“0”，這一過程是不可逆的（即燒錄後不能再改變），斷電後也不會消失記憶，因此此種記憶體是一種唯讀記憶體，且其燒錄的每個位元皆僅能以“0”或“1”來表示之。

現有技術遂藉由：熔絲與反熔絲（anti-fuse）兩種型態進行編程，其中，燒錄後造成斷開的稱為熔絲，如果是燒錄後造成接合的則稱作反熔絲。然而，值得注意的是，不論是經由熔絲或反熔絲何種型態進行編程，其燒錄的每個位元都僅能通過以“0”或“1”的「單一」位元來表示，不僅在實務的應用上受到限制，且還具有資料保存性不佳，亦無法達到足夠機密的編程等缺陷。

因此，綜上所述，基於考量到上述所列之眾多問題點，極需要採納多方面的考量。故，本發明之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎的唯讀記憶體操作方法，並通過此種創新之操作方法，可以使該唯讀記憶體具有多位元（multi-bits）編程的特性，由此避免掉諸多先前技術所存在已久的缺失，其具體之架構及實施方式將詳述於下。

為解決習知技術存在的問題，本發明之一目的係在於提供一種多位元唯讀記憶體的操作方法，通過本發明所揭露之操作方法，其係可解決現有技術在同一顆元件上只能達成單一位元“0”或“1”的不足。本發明係可在閘極全環場效電晶體（或稱環繞式閘極結構場效電晶體）上達成多個位元（multi-bits）的編程方式，由此顯著的提升其產品的安全性。

並且，基於本發明所使用電晶體結構的裝置製程特性，其係可更進一步地縮小其產品面積，例如：可將其尺寸微縮至5奈米以下，而運用在極為先進或機密的產品上，提升其資料安全的機密性。

另一方面而言，本發明之又一目的係在於針對唯讀記憶體提供一種新穎的操作方法，此種操作方法不僅可應用於一般常見的電子元件記憶體領域，亦可廣泛的運用於各種需要唯讀記憶體的產品當中。

再一方面而言，本發明之再一目的係在於提供一種適於唯讀記憶體並可使其實現多位元編程組態之操作方法，此種操作方法不僅可有效應用於最新的結構，包含：閘極全環場效電晶體（Gate-All-Around FET，GAAFET）奈米線和矽-氧化物-氮化物-氧化物-矽（Silicon-Oxide-Nitride-Oxide-Silicon，SONOS）存儲器上，並可普及於尺寸微縮至5奈米或5奈米以下的GAA或SONOS技術上。除此之外，本發明所揭露之操作方法亦不以應用於SONOS存儲器為限，大抵任何使用氮化物（nitride）作為其電晶體結構之阻擋層（trapping layer）之記憶體元件，皆可透過本發明所公開之操作方法，實現多位元編程狀態的發明功效。

鑒於以上揭本發明之諸多發明目的，其係皆可在這些電晶體結構上提供並實現編程多位元的功效，此乃大幅改良先前技術之專利或論文所無法實現及應用的層面。

緣此，基於實現上述所舉之諸多發明目的，本發明係旨在提供一種多位元唯讀記憶體的操作方法，該多位元唯讀記憶體包含有一基板，其上設有一電晶體結構，該電晶體結構包含一導電閘極以及位於該導電閘極之相異二側的離子摻雜區，以分別作為該電晶體結構之一第一端電極和一第二端電極。該導電閘極與第一端電極、第二端電極交界處係各自具有一第一閘極氧化層與一第二閘極氧化層。

本發明所揭露之操作方法包括：係於所述的導電閘極、第一端電極與第二端電極分別施加一閘極電壓、第一端電壓與第二端電壓，並滿足下列條件：

（a）當該導電閘極接收該閘極電壓，且該第一端電極與該第二端電極接地時，係將該多位元唯讀記憶體編程為一初始狀態。

（b）之後，控制該第一端電極之該第一端電壓，以逐漸增加該第一端電壓，同時將該第二端電極浮接，使所述的第一閘極氧化層達到崩潰擊穿時，其係將該多位元唯讀記憶體編程為一中繼狀態。

其中，根據本發明之一實施例，當第一端電極係為電晶體結構之一汲極時，第二端電極係為電晶體結構之一源極。

根據本發明之另一實施例，當第一端電極係為電晶體結構之一源極時，第二端電極係為電晶體結構之一汲極。

（c）之後，控制該第二端電極之該第二端電壓，以逐漸增加該第二端電壓，繼而使所述的第一閘極氧化層與第二閘極氧化層皆達到崩潰擊穿。此時，係將該多位元唯讀記憶體編程為一全通狀態。其中，所述的初始狀態、中繼狀態與全通狀態皆可通過多位元編程將其表示之。

在一實施例中，當第一端電極係為汲極，第二端電極係為源極時，所述的初始狀態係通過該多位元編程表示為（0, 0），所述的全通狀態係通過該多位元編程表示為（1, 1），所述的中繼狀態係通過該多位元編程表示為（0, 1）。

在另一實施例中，當第一端電極係為源極，第二端電極係為汲極時，所述的初始狀態係通過該多位元編程表示為（0, 0），所述的全通狀態係通過該多位元編程表示為（1, 1），所述的中繼狀態係通過該多位元編程表示為（1, 0）。

根據本發明之一實施例，其中，所述的第一端電極和第二端電極之間更連接有N條奈米線通道，N＞1，N係為正整數。

更進一步而言，在步驟（b）：控制該第一端電極之第一端電壓，以逐漸增加該第一端電壓的步驟中，其係包含在該第一端電極掃動電壓、提供一固定電壓、或提供一脈衝電壓，以作為其第一端電壓。

同樣地，在步驟（c）：控制該第二端電極之該第二端電壓，以逐漸增加該第二端電壓的步驟中，其係包含在該第二端電極掃動電壓、提供一固定電壓、或提供一脈衝電壓，以作為其第二端電壓。

除此之外，根據本發明之一實施例中，一絕緣氧化層，其係設置於該基板與電晶體結構之間。本發明所揭露之操作方法，其係可應用於一電晶體結構例如但不限於為一閘極全環場效電晶體，所實現的多位元唯讀記憶體例如但不限於為一矽-氧化物-氮化物-氧化物-矽（SONOS）存儲器。

根據本發明之其他實施例，本發明所揭露之操作方法，亦可廣泛應用於任何使用氮化物作為其電晶體結構之阻擋層的記憶體元件中，以藉由本發明所公開之操作方法，實現多位元編程的目的。

總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟仍應隸屬本發明之發明範疇。本發明並不以該等實施例中所揭之電晶體結構為限。

綜上所陳，可以顯見，本發明主要係公開了一種操作方法，該操作方法透過在電晶體結構之汲極與源極提供掃動電壓、固定電壓、或脈衝電壓等方式，使對應的閘極氧化層達到崩潰擊穿，以使該電晶體結構可具有多位元的編程狀態，提升其產品之安全性與存儲資料的機密性。

值得說明的是，本發明所揭實施例係以閘極全環場效電晶體作為一示性例進行說明，其目的係為了使本領域之人士可充分瞭解本發明之技術思想，而並非用以限制本發明之應用。換言之，本發明所公開針對記憶體元件的操作方法，其係可應用於不限閘極全環場效電晶體，亦可及於各種其他記憶體元件的電晶體結構。

底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。

承前所述，基於一次性編程唯讀記憶體一般而言係可藉由：熔絲與反熔絲兩種型態進行編程，其中，燒錄（program）後造成斷開的稱為熔絲（fuse），如果是燒錄後造成接合的則稱作反熔絲（anti-fuse）。然而，由於不論是經由熔絲或反熔絲何種型態進行編程，其燒錄的每個位元都僅能通過以“0”或“1”的「單一」位元來表示，為了改良此等缺失，本發明遂針對現有的唯讀記憶體及其電晶體結構，提出一種創新的操作方法，可以成功使得該唯讀記憶體經由本發明所揭露之操作方法而具有多位元（multi-bits）編程的優勢。

以下，本發明係公開此種多位元唯讀記憶體的操作方法，通過本發明所揭露之操作方法，其係可消弭現有技術在同一顆元件上只能達成單一位元“0”或“1”的問題。針對下揭本申請人所公開之實施方式，其係為了闡明本發明主要之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。 然而，應注意的是，下揭該些實施方式並非用以限制本發明之發明範疇。 因此，根據本發明精神的任何均等修改或其變化例，包含本操作方法所應用之記憶體元件及其結構等，亦應也當涵蓋於本發明之發明範圍內，乃合先敘明。

詳細而言，請參見第1圖所示，其係為根據本發明一實施例之多位元唯讀記憶體之結構示意圖。如第1圖所示，該多位元唯讀記憶體係包含有一基板10，其上設有一電晶體結構20。一絕緣氧化層11係設置於該基板10與該電晶體結構20之間，其中，為了解釋本發明之技術方案並使本領域技術人士能善加理解，本發明在此實施例中係以該電晶體結構20為一閘極全環場效電晶體（GAAFET）作為一示性例以進行說明，惟本發明當不以此為限。承以此示性例而言，則該電晶體結構20包含一導電閘極20G以及位於該導電閘極20G之相異二側的離子摻雜區，以分別作為該電晶體結構20之一第一端電極21和一第二端電極22，該導電閘極20G與該第一端電極21、該第二端電極22交界處係各自具有一第一閘極氧化層31與一第二閘極氧化層32。其中，該第一端電極21和該第二端電極22之間係連接有N條奈米線通道40，通常而言，此奈米線通道40係由多晶矽形成，並且，滿足：N＞1，N係為正整數。

第2圖所示之實施例係以N=2，電晶體結構20具有兩條奈米線通道40作為一示性例進行說明，惟奈米線通道可以不限於兩條，在其他實施例中，電晶體結構20亦可以選擇性地具有N條奈米線通道，N＞1，且N係為正整數。

請一併參照第3圖所示，其係為根據本發明實施例多位元唯讀記憶體之操作方法其流程示意圖。詳細而言，本發明所揭露之操作方法係於所述電晶體結構20的導電閘極20G、第一端電極21與第二端電極22分別施加有一閘極電壓VG、一第一端電壓V21與一第二端電壓V22，並滿足步驟S202、S204及S206所定義之條件。在第3圖所公開的操作方法中，主要係藉由控制閘極電壓VG、第一端電壓V21與第二端電壓V22的大小，當電壓超過第一閘極氧化層31或第二閘極氧化層32的擊穿極限時，便會產生氧化層擊穿的效應，進而在導電閘極20G與第一端電極21或第二端電極22之間形成短路，由此通過氧化層的擊穿（punch-through）來達成電晶體結構20的不同編程狀態，也便是反熔絲型態。一般而言，反熔絲型態的操作即是利用在欲進行編程的電晶體結構上施加電壓，使其閘極絕緣擊穿，從而在電晶體結構的閘極和通道間產生連接。因此，高阻值的閘極絕緣變成低阻值的矽晶連接：將單元狀態從零“0”改寫為“1”。而此施加電壓以使閘極絕緣層達到崩潰擊穿的技術手段，其係可包含但不限於提供一定電壓源、掃動電壓、抑或是脈衝電壓，熟習本領域具通常知識之人士基本上係可基於其實際電晶體元件操作之規格或需求，適當地給予或進行其修飾例，本發明當不以此為限制。

根據本發明實施例，請同時參照第1、第2至第3圖所示，首先，如步驟S202所示，當導電閘極20G接收閘極電壓VG，且該第一端電極21與該第二端電極22接地時，在此情況下，電晶體結構20係編程為一初始狀態。此時，基於電晶體結構20的兩端（第一端電極21與第二端電極22）與導電閘極20G間皆無任何導通，故其記憶體之初始狀態係可通過多位元編程表示為（0, 0）。

之後，如步驟S204所示，控制第一端電極21之第一端電壓V21，以逐漸增加該第一端電壓V21，同時將第二端電極22浮接，使第一閘極氧化層31達到崩潰擊穿；在此情況下，電晶體結構20係編程為一中繼狀態。根據本發明之一實施例，當第一端電極21係為電晶體結構20之一汲極時，第二端電極22則為該電晶體結構20之一源極。此時，基於汲極與導電閘極20G間的第一閘極氧化層31擊穿而產生通道（channel），此時電晶體結構20會變成汲極（第一端電極21）與導電閘極20G相通，而源極（第二端電極22）與導電閘極20G不相通，在此狀態下則為電晶體結構20之中繼狀態，其係可通過多位元編程表示為（0,1）。

另一方面而言，在本發明之另一實施例中，則第一端電極21亦可選為電晶體結構20之一源極，此時，第二端電極22則係為電晶體結構之一汲極。那麼在此實施例中，當控制第一端電極21之第一端電壓V21，以逐漸增加第一端電壓V21，使第一閘極氧化層31崩潰擊穿時，則會由源極與導電閘極20G間擊穿而產生通道；此時電晶體結構20是透過源極（第一端電極21）與導電閘極20G相通，而汲極（第二端電極22）與導電閘極20G不相通，在此狀態下：該電晶體結構20之中繼狀態，則係通過多位元編程表示為（1,0）。

最後，如步驟S206所示，本發明係接著控制第二端電極22之該第二端電壓V22，以逐漸增加該第二端電壓V22，繼而使第一閘極氧化層31與第二閘極氧化層32皆達到崩潰擊穿，此時，電晶體結構20之第一端電極21、第二端電極22與導電閘極20G皆達到導通，電晶體結構20之三端，包含：源極、汲極與導電閘極20G達到全通狀態，在此情況下，電晶體結構20之全通狀態係通過多位元編程表示為（1,1）。

值得說明的是，在步驟S204中，當控制第一端電極21之第一端電壓V21，以逐漸增加該第一端電壓V21的時候，所述的第一端電壓V21係可通過在第一端電極21掃動（sweeping）電壓、提供一固定（fixed）電壓、或提供一脈衝（pulse）電壓，以作為該第一端電壓V21。

同樣地，根據本發明之實施例，在步驟S206中，當控制第二端電極22之第二端電壓V22，以逐漸增加該第二端電壓V22的時候，所述的第二端電壓V22係可通過在第二端電極22掃動（sweeping）電壓、提供一固定（fixed）電壓、或提供一脈衝（pulse）電壓，以作為該第二端電壓V22。

值得提醒的是，根據本發明所公開的技術方案，本領域具通常知識之技術人士，當可在本發明所教示技術方案的技術啟示下，基於本發明之發明意旨與其精神思想進行均等之修改與變化，包含控制第一端電壓V21及控制第二端電壓V22的技術手段，並不限於在第一端電極或第二端電極掃動電壓、提供固定電壓、或脈衝電壓等方式，其目的是在於如何能使對應之閘極氧化層達到崩潰擊穿，以對該電晶體結構進行多位元的編程。故，在其均等範圍內，皆應隸屬於本發明之發明範疇。

以下，請參照第4圖所示，第4圖係為根據本發明實施例具有多位元之唯讀記憶體在一全通狀態時之電場分佈示意圖，可以明顯看出：當電晶體結構係由第一端電極21提供第一端電壓V21，使其第一端電壓V21持續上升，以在其第一閘極氧化層轉角C1處產生有電場集中（electrical field crowding）效應；接著再於第二端電極22提供第二端電壓V22，以逐漸增加第二端電壓V22，並在其第二閘極氧化層轉角C1處亦產生有電場集中效應時，最終其最大電場係可高達2.9*10 ⁷V/cm，並導致其閘極氧化層的崩潰擊穿。

第5圖係為根據本發明實施例具有多位元之唯讀記憶體在閘極電壓VG=1.5V下形成各個狀態的擊穿結果示意圖，其座標橫軸係為源極電流I _s(A)，座標縱軸為汲極電流I _d(A)，三角形符號代表各個實驗樣本（sample）。由第5圖可以明顯看出：初始狀態（0, 0）時，閘極、源極與汲極間無任何導通，汲極電流I _d：10 ^-12～10 ^-9(A)，源極電流I _s：10 ^-13～10 ^-9(A)；中繼狀態（0,1）時，汲極-閘極崩潰導通，汲極電流I _d：10 ^-3～10 ^-2(A)，源極電流I _s：10 ^-10～10 ^-7(A) ；中繼狀態（1,0）時，源極-閘極崩潰導通，汲極電流I _d：10 ^-9～10 ^-6(A)，源極電流I _s：10 ^-5～10 ^-3(A)；全通狀態（1,1）時，閘極、源極與汲極間三端皆導通，汲極電流I _d：10 ^-4～10 ^-2(A)，源極電流I _s：10 ^-6～10 ^-2(A)。第5圖中箭頭方向所示，係指示本發明實施例所公開之記憶體元件其所實現的多位元編程狀態係可如圖中左半部箭頭方向所示：由初始狀態（0, 0）進展到中繼狀態（0,1）最後至全通狀態（1,1）。抑或是，該多位元編程狀態亦可如圖中右半部箭頭方向所示：由初始狀態（0, 0）進展到中繼狀態（1,0）最後再至全通狀態（1,1）。

緣此，根據本發明第5圖所公開之數據結果示意圖，其係可利用此結果作為依據，使本領域從業人員或相關研究者能得以快速地分析記憶體元件當下的狀態，以進而決定下一個操作條件及步驟。

有鑑於此，故綜上所述，本發明係提出一種極為新穎並針對常見唯讀記憶體元件進行操作的方法，此種嶄新的操作方法不僅能適用於具有N條奈米線通道（N＞1）的閘極全環場效電晶體，更可廣泛應用於任何使用氮化物作為其電晶體結構之阻擋層的記憶體元件中，例如：矽-氧化物-氮化物-氧化物-矽（Silicon-Oxide-Nitride-Oxide-Silicon ，SONOS）存儲器。基於SONOS是一種和快閃記憶體聯繫較為緊密的非揮發性存儲器，它與主流的快閃記憶體主要區別在於，使用了氮化矽（Si ₃N ₄），而不是多晶矽，來充當存儲材料。本發明所公開之操作方法，其係可應用於尺寸微縮至5奈米，甚至普及5奈米以下的GAA和SONOS技術上，顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力。

並且，有鑑於習知之唯讀記憶體，皆只能具有單一寫入之方法，如熔絲或反熔絲；而通過本發明所揭露的操作方法，其可以避免現有唯讀記憶體只能達成單一位元“0”或“1”的問題，使其同時可具有多個位元（multi-bits）的編程方式，不僅可廣為增加記憶體元件產品之多功能，亦能實現高記憶密度之效能。

值得提醒的是，本發明並不以上揭實施例中所使用之該些結構為限。換言之，本領域具通常知識之技術人士，當可在不脫離本發明之精神前提下，基於本發明之發明意旨與其精神思想進行均等之修改和變化，惟在其均等範圍內，仍應隸屬於本發明之發明範疇。

鑒於以上，與現有技術相較之下，可以確信的是通過本發明所公開之實施例及其操作方法，其係可有效地解決現有技術中尚存之缺失。並且，基於本發明所揭露之具有多位元唯讀記憶體的操作方法，不僅可應用於一般常見的電子記憶體元件中，同時更可廣泛應用於半導體產業、積體電路產業、或電力電子等各類電子電路元件之記憶體裝置中。顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力。同時，本申請人也通過各項實驗數據及經驗數據等等，驗證本發明所揭露之技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

10:基板 11:絕緣氧化層 20:電晶體結構 20G:導電閘極 21:第一端電極 22:第二端電極 31:第一閘極氧化層 32:第二閘極氧化層 40:奈米線通道 C1:轉角 S202、S204、S206:步驟

第1圖係為根據本發明一實施例之多位元唯讀記憶體之結構示意圖。 第2圖係為根據本發明一實施例具有兩條奈米線通道之多位元唯讀記憶體之結構示意圖。 第3圖係為根據本發明一實施例多位元唯讀記憶體之操作方法其流程示意圖。 第4圖係為根據本發明一實施例具有多位元之唯讀記憶體在一全通狀態時之電場分佈示意圖。 第5圖係為根據本發明一實施例具有多位元之唯讀記憶體在閘極電壓VG=1.5V下形成各個狀態的擊穿結果示意圖。

10:基板

11:絕緣氧化層

20:電晶體結構

20G:導電閘極

21:第一端電極

22:第二端電極

31:第一閘極氧化層

32:第二閘極氧化層

40:奈米線通道

Claims (11)

1. 一種多位元唯讀記憶體的操作方法，該多位元唯讀記憶體包含有一基板，其上設有一電晶體結構，該電晶體結構包含一導電閘極以及位於該導電閘極之相異二側的離子摻雜區，以分別作為該電晶體結構之一第一端電極和一第二端電極，該導電閘極與該第一端電極、該第二端電極交界處係各自具有一第一閘極氧化層與一第二閘極氧化層，該操作方法係包括： 於該導電閘極、該第一端電極與該第二端電極分別施加一閘極電壓、一第一端電壓與一第二端電壓，並滿足下列條件： 當該導電閘極接收該閘極電壓，且該第一端電極與該第二端電極接地時，該多位元唯讀記憶體係編程為一初始狀態； 控制該第一端電極之該第一端電壓，以逐漸增加該第一端電壓，同時將該第二端電極浮接，使該第一閘極氧化層達到崩潰擊穿時，該多位元唯讀記憶體係編程為一中繼狀態；以及 控制該第二端電極之該第二端電壓，以逐漸增加該第二端電壓，繼而使該第一閘極氧化層與該第二閘極氧化層皆達到崩潰擊穿時，該多位元唯讀記憶體係編程為一全通狀態，其中，該初始狀態、該中繼狀態與該全通狀態皆通過多位元編程表示之。
2. 如請求項1所述之操作方法，其中，當第一端電極係為該電晶體結構之一汲極時，該第二端電極係為該電晶體結構之一源極。
3. 如請求項2所述之操作方法，其中，該初始狀態係通過該多位元編程表示為（0, 0），該全通狀態係通過該多位元編程表示為（1, 1），該中繼狀態係通過該多位元編程表示為（0, 1）。
4. 如請求項1所述之操作方法，其中，當第一端電極係為該電晶體結構之一源極時，該第二端電極係為該電晶體結構之一汲極。
5. 如請求項4所述之操作方法，其中，該初始狀態係通過該多位元編程表示為（0, 0），該全通狀態係通過該多位元編程表示為（1, 1），該中繼狀態係通過該多位元編程表示為（1, 0）。
6. 如請求項1所述之操作方法，其中，該電晶體結構係為一閘極全環場效電晶體（Gate-All-Around FET，GAAFET）。
7. 如請求項1所述之操作方法，其中，該多位元唯讀記憶體係為一矽-氧化物-氮化物-氧化物-矽（SONOS）存儲器。
8. 如請求項1所述之操作方法，其中，該第一端電極和該第二端電極之間更連接有N條奈米線通道，N＞1，N係為正整數。
9. 如請求項1所述之操作方法，其中，該多位元唯讀記憶體更包括有一絕緣氧化層，其係設置於該基板與該電晶體結構之間。
10. 如請求項1所述之操作方法，其中，在控制該第一端電極之該第一端電壓，以逐漸增加該第一端電壓的步驟中，係包含在該第一端電極掃動電壓、提供一固定電壓、或提供一脈衝電壓作為該第一端電壓。
11. 如請求項1所述之操作方法，其中，在控制該第二端電極之該第二端電壓，以逐漸增加該第二端電壓的步驟中，係包含在該第二端電極掃動電壓、提供一固定電壓、或提供一脈衝電壓作為該第二端電壓。

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