KR20080103538A

KR20080103538A - 전기적으로 프로그램 가능한 퓨즈 비트

Info

Publication number: KR20080103538A
Application number: KR1020087020920A
Authority: KR
Inventors: 잭 제종 펭; 데이비드 퐁; 글렌 아놀드 로젠데일
Original assignee: 킬로패스 테크놀로지, 인크.
Priority date: 2006-01-27
Filing date: 2007-01-29
Publication date: 2008-11-27
Also published as: WO2007090089A9; EP1979912A2; KR101364370B1; CN101375345B; US20100091545A1; US20110216572A1; KR20130020932A; EP1979912A4; KR101332121B1; JP2009524899A; EP1979912B1; CN101375345A; KR20130084696A; US20070183181A1; KR101386781B1; WO2007090089A3; WO2007090089A2; JP5237116B2; US7609539B2; US7907465B2

Abstract

데이터 내용을 판독하기 위해 디코딩 또는 어드레싱을 필요로 하지 않는 일회 프로그램 가능(OTP) 퓨즈 메모리 셀이 개시된다. 각각의 퓨즈 메모리 셀의 출력에 메모리 셀의 내용이 래치되고 이는 항상 이용 가능하며 각각의 퓨즈메모리 셀은 예를 들어, 코드 저장 메모리, 직렬 구성 메모리를 위해 사용될 수 있고, ID(식별), 트리밍, 기타 제조 후 시스템 온 칩 맞춤화 요구를 위한 개별적인 퓨즈 비트로서 사용될 수 있다. 수단은 또한 설계 테스트 등을 위한 일시적 데이터 저장을 위해 제공될 수 있다. 대안적인 실시예에서, 싱글 메모리 셀에서 두 개의 차동적으로 프로그램된 퓨즈를 사용하여, 선택 및 프로그래밍 회로가 통합된다.

퓨즈 비트, 퓨즈 메모리 셀, 차동 퓨즈 메모리 셀 회로, 1회 프로그램 가능

Description

전기적으로 프로그램 가능한 퓨즈 비트{ELECTRICALLY PROGRAMMABLE FUSE BIT}

관련 출원의 참조

본 출원은 2006년 1월 27일 출원된 미국 가출원 (출원 번호 60/763,016, 발명의 명칭 "전기적으로 프로그램 가능한 퓨즈 비트")를 기초로 우선권을 주장한다.

기술분야

본 명세서에 기술된 실시예는 일반적으로 1회 프로그램 가능(one-time programmable; OTP) 비휘발성 메모리 셀에 관한 것이며, 더 구체적으로는 자기 감지 비휘발성 OTP 퓨즈 소자의 CMOS 구현에 관한 것이다.

비휘발성 메모리는 전원이 제거되었을 때, 저장된 데이터를 유지하며, 이는 여러 유형의 전자 장치에 있어서 바람직한 것이다. 흔히 이용가능한 비휘발성 메모리의 한 가지 유형으로는 프로그램 가능 판독 전용 메모리("PROM")가 있는데, 이는 플로팅 게이트 애벌란시 주입 금속 산화물 반도체 트랜지스터(floating gate avalanche injection metal oxide semiconductor transistor; "FAMOS" transistor) 등의 트랩 전하 장치, 퓨즈, 안티퓨즈 등의 워드라인-비트라인 교차점 소자를 사용하여 논리 정보를 저장한다. "교차점"이라는 용어는 비트라인과 워드라인의 교점 을 나타낸다.

디지털 데이터를 저장하기 위해 캐패시터 내의 이산화규소 층의 파괴를 사용하는 PROM 셀의 한 가지 유형에 대한 예가 Reinsinger 등의 미국 특허 6,215,140에 개시되어 있다. Reisinger 등의 발명에 개시된 기본적인 PROM은 산화막 캐패시터와 접합 다이오드의 직렬 결합을 교차점 소자로서 사용한다. 온전한 캐패시터는 논리 값 0을 표현하고, 전기적으로 방전된 캐패시터는 논리 값 1을 표현한다. 원하는 동작 사양을 얻기 위하여 이산화규소 층의 두께가 조정된다.

상이한 유형의 비휘발성 메모리를 제조하기 위해 사용되는 여러 가지 공정에 있어서의 개선은 고급 CMOS 논리 공정과 같이 널리 사용되는 공정의 개선에 뒤쳐지는 경향이 있다. 예를 들어, 플래시 EEPROM 장치를 위한 공정은 표준 고급 CMOS 논리 공정보다 30% 더 많은 마스크 단계를 사용하는 경향이 있다. 이러한 공정들은 고전압 발생 회로, 트리플 웰, 플로팅 게이트, ONO 층 및 이러한 장치들에서 통상적으로 발견되는 특정 소스 및 드레인 접합에 필요한 특정 영역 및 구조를 제작하기 위한 것이다.

따라서 플래시 장치를 위한 공정은 표준 고급 CMOS 논리 공정보다 1세대 또는 2세대 뒤쳐지고, 웨이퍼 당 비용이 약 30% 정도 더 비싼 경향이 있다. 또 다른 예로서, 다양한 안티퓨즈 구조 및 고전압 회로를 제조하는데 적합해야 하는 안티퓨즈를 위한 공정 또한 표준 고급 CMOS 공정보다 1세대 정도 뒤쳐지는 경향이 있다. 이러한 예들은 종래의 메모리 기술이 가진 몇몇 단점들을 나타낸다.

도 1은 종래의 메모리 셀을 도시하는 도면.

도 2는 본 발명의 실시예에 따른 퓨즈 메모리 셀을 도시하는 도면.

도 3은 본 발명의 다른 실시예에 따른, 고전압 보호 트랜지스터를 구비한 퓨즈 메모리 셀을 도시하는 도면.

도 4는 본 발명의 대안적인 실시예에 따른, 퓨즈 메모리 셀을 사용하는 16 비트 퓨즈 블록의 하이 레벨 블록도.

도 5A는 도 4의 퓨즈 블록의 퓨즈 프로그래밍을 위한 타이밍도.

도 5B는 도 4의 퓨즈 블록의 순차적인 퓨즈 프로그래밍을 위한 타이밍도.

도 6은 퓨즈 메모리 셀을 위한 프로그래밍 및 검증 타이밍도.

도 7은 SET 및 RESET 타이밍도.

도 8은 퓨즈 메모리 셀의 내부 회로를 도시한 도면.

도 9는 본 발명의 다른 실시예에 따른 차동 퓨즈 메모리 셀 회로를 도시한 도면.

도 10은 본 발명의 또 다른 실시예에 따른 대안적인 차동 퓨즈 메모리 셀 회로를 도시한 도면.

도 11은 퓨즈 메모리 셀 트랜지스터의 소스 및 드레인을 상세히 도시한 도면.

도 12A 및 12B는 본 발명의 다른 실시예에 따른 기본적인 퓨즈 메모리 셀의 CMOS 구현에 대한 두 가지 선택 사항을 도시한 도면.

도 13은 본 발명의 또 다른 실시예에 따른 기본적인 퓨즈 메모리 셀의 CMOS 구현에 대한 다른 선택 사항을 도시한 도면.

도 14는 도 9의 회로의 대안적인 변형을 도시한 도면.

도 15는 본 발명의 대안적인 실시예에 따른 퓨즈 메모리 셀을 사용하는 18 비트 퓨즈 블록의 하이 레벨 블록도.

도 16은 도 15의 퓨즈 블록의 회로를 도시한 도면.

이 명세서에 설명된 실시예는 데이터 내용을 판독하기 위해 디코딩 또는 어드레싱을 필요로 하지 않는 1회 프로그램 가능(OTP) 비휘발성 퓨즈 메모리 셀을 개시한다. 개시된 퓨즈 메모리 셀은 작은 영역을 차지하며 비트 수가 낮은 응용에 최적화되어 있다. 각각의 퓨즈 메모리 셀의 출력에 메모리 셀의 내용이 래치되고, 이는 언제나 이용 가능하다. 이러한 메모리 셀은 코드 저장 메모리, 직렬 구성 메모리를 위해 사용될 수 있고, ID(식별), 트리밍, 기타 제조 후 시스템 온 칩 맞춤화 요구를 위한 개별적인 퓨즈 비트로서 사용될 수 있다.

일반적으로, 이러한 메모리 셀을 프로그램하기 위하여 메모리 셀의 특정 트랜지스터로 고전압이 인가되어 트랜지스터를 브레이크 다운(break down)시킨다(퓨즈를 단선시킨다). 퓨즈 메모리 셀을 판독하기 위하여, 트랜지스터를 통해 흐르는 전류가 감지된다. 퓨즈를 통해 흐르는 전류는 합의된 규칙에 따라 데이터 내용 즉 "1" 또는 "0"을 나타낸다.

개시된 퓨즈 메모리 셀의 기본 토대(building block)는 도 1에 도시된, 미국 캘리포니아주 산타나에 위치한 킬로패스 테크놀러지사(Kilopass Technologies, Inc.)의 XPM 메모리 셀과 유사하다. 도 1의 퓨즈 메모리 셀은 "선택" 트랜지스터 M1과 프로그래밍 트랜지스터 M0를 포함하는데, 이들은 모두 추가적인 마스킹 없이 표준 CMOS 공정을 사용하여 제조될 수 있다. 이 메모리 셀에서 트랜지스터 M1은 스위치로서 동작하고, M0는 전류 제한기로서 동작하는데, M0을 통해 흐르는 전류는 프로그램된 논리 레벨(데이터 내용)을 표시한다.

프로그래밍 트랜지스터 M0의 게이트는 캐패시터의 한 플레이트로서 동작하고, 이 게이트에 전압을 인가함으로써 게이트 하부에 역전층이 형성되는데, 이 역전층은 캐패시터의 다른 플레이트로서 동작하고 소스/드레인 영역과 함께 캐패시터의 제2 단자를 형성한다. 선택 트랜지스터 M1의 게이트 산화물을 파괴하는 것은 바람직하지 않기 때문에, 몇몇 실시예에서 선택 트랜지스터 M1의 게이트 산화물은 프로그래밍 트랜지스터 M0의 게이트 산화물보다 두꺼운 게이트 산화물을 가지도록 제작될 수 있다.

도 1의 메모리 셀을 프로그래밍하기 위하여, 프로그래밍 트랜지스터 M0의 게이트 산화물을 파괴하기 위해 WLP는 VPP(미리 정해진 고전압)로 상승되고, WLR이 턴 온되며, BL은 지정된 시간(예컨대 50㎲) 동안 접지된다. 이러한 구성으로 메모리 셀의 누설 전류 레벨을 설정하고, 그 결과 그 논리 레벨을 설정한다.

메모리 셀의 내용을 판독하기 위하여, M0 및 M1 트랜지스터의 게이트로 적절한 전압이 인가되고, 이로써 M0가 비트라인 BL에 연결된다. 그 후, 메모리 셀의 논리 레벨을 구별하기 위하여, M1 및 BL을 통해 흐르는, M0에 의해 제한되는 전류가 감지 증폭기에 의해 감지된다.

이제 본 발명의 다양한 실시예에 대하여 설명한다. 이하의 설명은 이 실시예에 대한 완전한 이해를 제공하고 그 설명을 가능하게 하는 구체적인 사항들을 제공한다. 그러나 당업자라면 이러한 여러 세부 사항 없이도 본 발명이 실시될 수 있음을 이해할 것이다. 또한, 다양한 실시예에 대한 적절한 설명을 불명료하게 하는 것을 피하기 위하여 몇몇 잘 알려진 구조 또는 기능은 자세하게 도시되거나 설명되지 않을 것이다.

도 1에 도시된 표준 XPM 메모리 셀은 프로그래밍 트랜지스터 M0와 선택 트랜지스터 M1 사이의 노드에 접점을 구비하지 않지만, 도 2에 도시된 퓨즈 메모리 셀은 "자기-감지" 전압 레벨을 제공하기 위하여 이 노드에 연결된다. 퓨즈 메모리 셀의 "자기-감지" 및 출력의 래칭에 대해서는 더 상세하게 설명될 것이다. 이 구성은 감지 증폭기를 필요로 하지 않는다. 또한, 퓨즈 메모리 셀은 표준 논리 설계 규칙을 사용하여 설계될 수 있다. 도 2의 실시예 또는 개시된 기타의 어떤 실시예에서라도, 프로그래밍 트랜지스터 M0는 퓨즈를 구현하기 위하여 소스와 게이트 사이, 드레인과 게이트 사이, 또는 소스 및 드레인과 게이트 사이에 캐패시터를 사용하도록 구성될 수 있다.

도 3에는 적어도 하나의 고전압 보호 트랜지스터 M1를 구비한 퓨즈 메모리 셀이 도시되어 있는데, 이는 퓨즈 트랜지스터 M0의 프로그래밍 동안에 얇은 산화물 M2를 위한 캐스케이드 보호(cascade protection)를 제공한다. 도 2의 회로에서와 유사하게, 도 3의 회로에서 M0 및 M1 트랜지스터의 사이 지점에 출력이 위치한다.

본 발명의 구체적인 특정 실시예의 상세한 설명과 관련하여 용어가 사용되고 있지만, 이하의 설명에서 사용된 이러한 용어는 타당한 범위 내에서 최대한 넓게 해석되어야 한다. 몇몇 용어들은 이하에서 강조될 수도 있다. 다만 제한된 방법으로 해석되어야 하는 임의의 용어는 이 실시예 부분에서 명백하고 구체적으로 그러하다고 정의될 것이다.

멀티 비트 메모리 구현

예시적인 멀티 비트 메모리 실시예에서, 퓨즈 회로는 도 4의 하이 레벨 블록도에 도시된 캐스케이드 가능한(cascadeable) 16 비트 퓨즈 메모리 블록("퓨즈 블록")으로 구성된다. 각각의 퓨즈 블록은 해당 특정 퓨즈 블록의 퓨즈 메모리 셀을 프로그램하는데 사용되는 PGM 입력 핀을 포함한다. 또한, 퓨즈 블록의 퓨즈 메모리 셀을 프로그램하기 위하여, 각각의 퓨즈 블록은 A[3:0] 입력 핀을 사용하는 어드레싱 회로를 포함한다. PGM 입력 핀은 복수의 퓨즈 블록의 캐스케이딩이 임의의 퓨즈 플록 내의 임의의 퓨즈 메모리 셀을 프로그램하는 것을 가능하게 한다. 각 퓨즈 블록의 16개의 출력 핀 REG[15:0]은 퓨즈 블록의 16개의 메모리 비트(퓨즈 메모리 셀)의 래치된 출력이다. 이 예에서는 16 비트 퓨즈 메모리 블록을 기술하고 있지만, 이 예의 확장으로서 다른 데이터 워드 폭(예컨대 1, 4, 8, 32 등)들도 사용할 수 있다.

퓨즈 메모리 블록 프로그래밍 동작

A[3:0] 핀과 블록 선택 핀 BS에 선택된 퓨즈 어드레스를 어서트하는 동안에 PGM초(예컨대 50㎲) 동안 "PGM" 및 VPP 핀에 펄스를 가함으로써, 퓨즈 메모리 블록은 한번에 퓨즈 메모리 셀 하나씩 프로그램되고, 이로써 퓨즈 블록의 단일 퓨즈로의 동작 액세스가 가능해진다. 물리적으로, 메모리 셀을 프로그램하는 것은 자신의 퓨즈를 단선시키거나 특정 트랜지스터를 브레이크 다운시키는 것을 의미함을 주목해야할 것이다. VPP 핀은 또한 실제의 퓨즈당 프로그래밍 타이밍을 제공하는 반면에, PGM 핀은 VPP 전압 값에 의존하는 셋업과 홀드 조건을 갖는다. 상이한 공정 노드에 대한 VPP 전압의 예가 표 1에 기재되어 있으며, 상응하는 프로그램 타이밍도는 도 5A에 도시되어 있다. 도 5B에 도시된 바와 같이, 이러한 프로그램 타이밍을 사용함으로써 순차적으로 여러 개의 퓨즈 메모리 셀을 프로그램 할 수 있다.

프로그램 검증 동작

프로그래밍 공정 중에 메모리 퓨즈 셀 출력을 직접 판독하는 것은 불가능하지만, 퓨즈 메모리 셀이 올바르게 프로그램되었는지 확실히 하기 위하여 퓨즈 메모리 셀을 테스트하는 것이 바람직하다. 이러한 경우에, 메모리 셀이 제대로 단선(blown)되었는지 여부를 검증하기 위한 방법이 필요하다. 그러므로, 프로그래밍 후에, 프로그래밍이 성공적이었는지 여부를 판단하기 위하여 퓨즈로의 전류(IREAD)가 모니터링된다. 이러한 목적으로, 웨이퍼 레벨 테스트 등의 테스터가 사용될 수 있다.

이 예에서는 전용의 검증 모드 핀이 없기 때문에, VPP 핀이 이하와 같이 보다 낮은 전압에서 사용된다.

VPP 핀 ≥ VPP 전압 (표 1 참조): 프로그램 모드

VPP 핀 ≥ VDDIO, 단 ≤ VPP 전압: 검증 모드

VPP 핀 = VDDIO: 퓨즈 판독 모드 (정상 동작)

도 6은 퓨즈 "0"의 PGM/검증 사이클 동안의 타이밍도이며, 이는 A[3:0]이 A0로 어드레싱된 퓨즈이다. 따라서, 실제로 퓨즈 메모리 셀이 원하는 대로 프로그램되었는지 판단하기 위하여, VPP 핀으로 들어가서 프로그램된 트랜지스터 M0를 통해 흐르는 전류가 측정된다.

SET 과 RESET 동작

예를 들어 프로토타이핑 또는 프로그램 검증 동안에, 퓨즈를 단선시키지 않고 퓨즈 메모리 셀을 일시적으로 프로그램하는 것이 바람직할 수도 있다. 퓨즈 블록의 몇몇 실시예에서 이용 가능한 SET과 RESET 라인은, 퓨즈를 영구적으로 프로그램하지 않고서도, 퓨즈 메모리 셀 래치에 데이터를 일시적으로 저장하고 메모리 셀의 출력에서 데이터를 이용 가능하게 한다. 퓨즈 메모리 블록은 각 퓨즈 메모리 셀 래치의 개별적인 SET 및 RESET 옵션이 기능성을 테스트하는데 사용되도록 하고, 래치 내용을 오버라이딩할 수 있도록 한다. 필요한 타이밍이 도 7에 도시되었다.

도 8은 서로 교차 결합된 NAND 게이트 A1과 A2에 의해 퓨즈 M0의 출력의 래칭의 예를 상세하게 도시하며, SET 및 RESET 신호에 의한 래치의 조작 가능성을 상세하게 도시한다.

퓨즈 메모리 셀 회로 상세

도 8은 퓨즈 메모리 셀의 실시예의 회로를 도시한다. 도 8의 회로에서, 프로그래밍 또는 검증을 위하여, 어드레스 핀 A[3:0], BS, PGM 조합에 의해 개별적인 퓨즈 M0가 선택된다. 프로그래밍 또는 검증을 위해 선택된 퓨즈는 선택적인 고전압 레벨 시프터 회로 X6를 통과한 후 VPP 핀에 의해 고전압이 공급되게 한다. 같은 블록 내의 다른 퓨즈가 프로그램될 때 액세스되지 않는 퓨즈를 프로그래밍 전압으로부터 절연(isolate)시키기 위하여 고전압 레벨 시프터 X6가 제공된다. 본 발명의 대안적인 실시예에서는 레벨 시프터가 생략되며 이에 대하여는 이하에서 설명한다. 이 회로의 대안적인 실시예에서, 3 트랜지스터 메모리 셀은 도 2의 2 트랜지스터 메모리 셀로 대체된다.

도 8은 또한 개시된 실시예의 "자기 감지" 속성을 도시하는데, 이는 퓨즈 M0의 내용이 교차 결합된 NAND 게이트 A1 및 A2에 의해 출력에서 래치되는 것이다. 퓨즈가 프로그램될 때, 해당 출력 값(REG)는 고정되고 동적으로 감지될 필요가 없다.

차동 퓨즈 회로

대안적인 실시예에서, 단일 메모리 셀 내의 두 개의 차동 프로그램된 퓨즈를 사용하여 도 8의 선택 및 프로그래밍 회로를 통합하는 것이 가능하다. 또한, 캐패시터 C1과 C2가 제거될 수 있는데, 이는 차동 프로그램된 퓨즈 메모리 셀이 항상 래치를 유효 상태로 파워 업 할 것이기 때문이다. 도 9는 도 1에 도시된 메모리 코어를 사용하는 차동 퓨즈 메모리 셀의 회로도를 도시한다.

이 구현에서, 프로그램되지 않은 퓨즈 메모리 셀 상의 "SET" 동작(즉,

)은 프로그램 동작 후에 논리 "0"의 "Q" 출력을 낼 것이며, 프로그램되지 않은 메모리 셀 상의 "RESET" 동작(즉,

)은 프로그램 동작 후에 논리 "1"의 "Q" 출력을 낼 것이다.

도 10의 대안적인 실시예는 퓨즈 소자(M6 및 M7)로서 NMOS 트랜지스터 보다는 PMOS 트랜지스터를 사용한다. 이러한 구성은 도 9에 도시된 실시예의 SET/RESET 특성을 극복한다. 이 대안적인 실시예는 또한 M6 및 M7 장치를 통해 저전압 트랜지스터 외부에 고전압을 유지하는 것을 가능하게 한다. 이 실시예에서 게이트가 아닌 소스와 드레인에 VPP가 인가되며, 따라서 도 9의 M2 및 M3와 같은 차단 장치는 필요하지 않다.

도 14는 도 9의 회로의 대안적인 변형을 도시한다. 도 14에서 P0, P1, P2, P3, N4, N5, N6, N7로 구성된 플롭(미러 이미지 회로)이 SETB 또는 RSTB 라인에 의해 셋(set) 또는 리셋(reset)되며, 이는 Q와 QB 출력에 반영된다. 셋 및 리셋 옵션을 사용하여, 사용자는 특정 논리 레벨이 사용자가 원하는 것인지 평가할 수 있고, 후속적으로 회로를 프로그램하여 이를 영구적으로 만들 수 있다.

Q=1, QB=0이 되도록 플롭이 세팅되었다고 가정한다. 그러면 P3=0, P0=1, SEL과 PGM은 1, PGMB는 0, VPR은 바이어스이다. 그러면 VPP는 자신의 최고 전압으로 상승된다. 퓨즈 산화물이 파괴되고, N21, N11, N18(왜냐하면 P0=1이므로) 및 N36(이는 전류 제한기이다 - 최상의 프로그래밍을 위한 전류 윈도우가 존재한다)을 통하여 전류가 흐른다. 다른 퓨즈에 대해서는 그라운드로의 경로가 존재하지 않고, 따라서 프로그램될 수 없으며, 높은 임피던스를 가진다. 프로그램된 퓨즈는 훨씬 낮은 임피던스를 가진다.

이 회로의 또 다른 장점은 회로가 프로그램되고 난 후, 후속적인 파워 업 동안에 항상 정확한 상태가 된다는 것이다. 이것은 프로그램된 퓨즈가 플롭을 불균형하게 하고, 플롭의 프로그램된 퓨즈 측을 풀 업하기 때문이다.

고전압 허용 회로( High - Voltage Tolerant Circuit )

도 8의 회로에서, 동일 블록 내의 다른 퓨즈가 프로그램될 때 액세스되지 않는 퓨즈를 프로그래밍 전압으로부터 절연(isolate)시키기 위하여 고전압 레벨 시프터가 제공된다. 퓨즈 트랜지스터 M0의 소스/드레인 내에서의 접합 파괴의 가능성 때문에 이러한 절연이 필요하다. 만약 접합 파괴가 발생하면, 과전류가 그라운드로 흐르도록 하는 우선적인 경로를 제공할 수 있으며, 이는 열악한 셀 특성을 초래할 수 있다. 또한 이는 이미 프로그램된 퓨즈 트랜지스터(즉, 전도성 비트) 상당수에 VPP가 인가될 때 VPP 공급으로부터 과전류가 인입되는 것을 초래할 수도 있다.

퓨즈 트랜지스터 M0 또는 선택 트랜지스터 M1의 소스/드레인 접합이 M0의 산화물의 전압과 동일하거나 그 이하인 전압에서 파괴되면, 언급한 상황이 발생하고 원하지 않는 전류가 도 11의 P-N 접합 다이오드 D2 및 D0를 통해 VPP로부터 그라운드로 흐를 것이며, 여기서 D0 및 D2는 각각 M0의 드레인과 소스 확산을 나타낸다. 또한, 다이오드 D3는 트랜지스터 M1의 드레인 확산을 나타낸다. 이들 다이오드 각각은 BVJ 볼트(역 다이오드 전위의 최대치)의 항복 전압(breakdown voltage)을 가진다. 만약 이 다이오드들의 BVJ가 M0의 BVOX(산화물 파괴 전압)와 같거나 그 이하라면, VPP는 적은 수의 퓨즈 트랜지스터로 제한되어야 하거나, 또는 접합 파괴로부터의 전류가 VPP 공급의 최대 전류 용량을 초과할 수 있다. 해결책은 다이오드 D0, D2, D3의 BVJ를 증가시키는 것이다. 다이오드 D0, D2, D3의 BVJ를 증가시키기 위해서, 이하의 두 가지 방법을 설명한다.

NWELL 접합 주입물

도 12A 및 12B에 도시된 바와 같이 이 방법의 두 실시예에서, 표준 PMOS 트랜지스터 몸체에 사용되는 동일한 주입물인 N-타입 웰 주입물은 N+ 소스/드레인 주입물과 공동 주입된다. 이는 NWELL 주입물의 존재로 인해 경사 접합을 생성한다. 도 12B의 방법(폴리 하부의 NWELL)은 이 응용에서 받아들일 수 있는 해결책인데, 이는 M0의 트랜지스터 동작이 필요하지 않기 때문이다. 이러한 종류의 해결책에는 추가적인 마스크나 공정 단계가 필요하지 않으며, 다이오드 D0, D2, D3의 항복 전압을 (0.18㎛ CMOS 공정에서) 약 18V로 증가시키는데, 이는 M0의 BVOX보다 훨씬 높은 것으로서, 필요한 기준을 충족시킨다.

" 네이티브 " 접합

도 13은 본 발명의 또 다른 실시예에 따른 기본적인 퓨즈 메모리 셀의 CMOS 구현에 대한 다른 선택 사항을 도시한다. 이 방법에서 트랜지스터 M0와 M1은 "네이티브(Native)"로 만들어지는데, 즉 VT(VT는 '0'이거나 약간 음의 값) 조절 주입물(PWELL)이 공정중에 차단된다. 또한 통상적인 CMOS를 넘어서는 추가적인 마스킹이나 공정 단계가 필요하지 않다. 이 절차는 표준 P 기판보다 낮은 농도를 갖는, 따라서 더 높은 BVJ를 갖는 P 영역을 트랜지스터 아래에 생성한다.

퓨즈 블록

또 다른 예시적인 멀티 비트 메모리 실시예에서, 도 15의 하이 레벨 다이어그램에 도시된 퓨즈 회로는 캐스케이드 가능한 퓨즈 메모리 블록("퓨즈 블록")으로 구성된다. 각각의 도시된 퓨즈 블록은, 도 4에 도시된 퓨즈 블록과 유사하게, 해당 특정 퓨즈 블록의 퓨즈 메모리 셀을 프로그램하는데 사용되는 PGM 입력 핀을 포함한다. 나아가, 퓨즈 블록의 퓨즈 메모리 셀을 프로그램하기 위하여, 각각의 퓨즈 블록은 a[3:0] 입력 핀을 사용하는 어드레싱 회로를 포함한다. PGM 입력 핀은 복수의 퓨즈 블록의 캐스케이딩이 임의의 퓨즈 플록 내의 임의의 퓨즈 메모리 셀을 프로그램하는 것을 가능하게 한다. 각각의 퓨즈 블록의 8개의 출력 핀 reg[7:0]은 퓨즈 블록의 8개의 메모리 비트(퓨즈 메모리 셀)의 래치된 출력이다. 도 15에 도시된 다른 핀의 목적은 도 16에 도시된 이 퓨즈 블록의 내부 회로를 기술할 때 상세하게 설명될 것이다. 본 예는 8 비트 퓨즈 메모리 블록을 기술하고 있지만, 본 예의 확장으로서 다른 데이터 워드 폭을 사용할 수 있다.

도 16은 도 15의 퓨즈 블록에서 사용된 퓨즈 메모리 셀의 또 다른 실시예의 회로를 도시한다. 도 16의 회로에서, 개별 퓨즈 XX는 프로그래밍 또는 검증을 위해 어드레스 핀 a[3:0], BS 및 PGM의 조합에 의해 선택된다. 일 실시예에서 퓨즈는 예컨대 트랜지스터와 같은 장치이다. 프로그래밍 또는 검증을 위해 선택된 퓨즈는 "바이어스" 입력 핀에 의해 퓨즈의 고전압이 공급되게 한다. 본 회로에 대한 대안적인 실시예에서, 3 장치 메모리 셀 MC는 도 2의 2 트랜지스터 메모리 셀로 대체될 수 있다.

프로그래밍 프로세스는 (1)노드 "SEL"이 하이(high)일 때 (그라운드 노드는 "SRC"), (2)신호 PGM이 하이(약 3.3V)일 때, (3)신호 "BIAS"가 하이(약 8.5V)일 때 실행된다. 이 구성은 퓨즈 XX를 프로그램하는데, 여기서 프로그램된 전류는 장치 N12의 임피던스에 의해 제한될 것이다.

본 회로에 대한 판독 프로세스는 양의 에지 "BS" 신호로 시작하는데, 이 신호는 그 중에서도 "PULGENB" 블록으로 진입하고 "DUMP"라고 일컬어지는 소폭 Vdd 레벨 신호(a short width Vdd level signal)를 생성한다. DUMP 신호는 노드 "FUS"의 누설 축적(leakage-buildup)을 방전하고 두 개의 NAND 게이트에 의해 생성된 래치를 리셋한다. DUMP 신호의 음의 에지를 이용하여, 블록 PULGENB는 보다 넓은 Vdd 레벨 펄스 "EVAL"을 생성하는데, 이 신호는 노드 FUS 상의 전압을 추정(evaluate)하고 만일 FUS가 "1"이면 래치를 셋한다. EVAL은 모드 FUS에 대하여 충분히 넓어서 FUS가 프로그램되었을 경우 FUS가 다시 차지 업 되기에 충분한 시간이 있도록 한다. 신호 "LEAK"는 미세한 양의 전압을 제공하여 장치 N14를 턴 온하고 퓨즈가 프로그램되지 않을 때 노드 FUS가 그라운드로 고정되는(clamped) 것을 보장한다.

신호 "바이어스"는 입력 신호 PGM이 하이일 때 프로그래밍을 위한 고전압을 제공하고 PGM이 로우일 때 판독을 위한 낮은 전압을 제공한다. 블록(1501) 레벨은 PGM이 하이일 때 Vdd(1.8V)로부터 3.3V까지 변하고, PGM이 로우이거나 Vdd 신호가 로우일 때 Vdd(1.8V)로부터 0V까지 변한다. 블록(1503)은 신호 PGMH1이 로우면 8.5V 출력을 내보내고 PGMH1이 하이면 1.8V 출력을 내보낸다.

퓨즈와 메모리 셀 래치 사이에서 두 개의 직렬 게이트(series gate)로서 동작하는 장치 N0 및 N4는 진성(intrinsic)이거나 네이티브여서 노드 "FUSE"로부터 노드 "FUS"로의 임계 강하(threshold drop)를 감소시킨다. 장치 N7이 제공되어, 프로그래밍 프로세스가 시작되었지만 아직 어떤 셀도 선택되지 않은 경우를 코빙(cove)한다. 도 16의 메모리 회로의 대안적인 실시예에서, 몇몇 트랜지스터 및 그들의 기능은 생략될 수 있다.

결론

문맥상 명확하게 그렇지 않아야 하지 않는 한, 명세서 및 청구 범위 전체에 걸쳐 단어 "포함한다", "포함하는" 등은 배타적 또는 제한적(exhaustive) 의미가 아닌 포함적인 의미로, 즉 "포함하지만, 이에 제한되지 않는"의 의미로 해석되어야할 것이다. 본 명세서에 사용된 바와 같이 용어 "연결된", "결합된" 또는 이들의 다양한 변형은 두 개 이상의 요소 간의 직접 또는 간접적인 임의의 연결 또는 결합을 의미하고, 요소들 간의 연결의 결합은 물리적, 논리적 또는 그것들의 조합일 수 있다.

또한, 단어 "여기에", "상기에", "이하에" 및 유사 의미의 단어는 본 출원에서 사용될 때 본 출원을 전체로서 참조하고자 하는 것이지, 본 출원의 임의의 특정 부분을 참조하고자 하는 것이 아니다. 상황이 허용하는 한, 단수 또는 복수의 수를 사용하는 상기의 상세한 설명은 각각 복수 또는 단수의 수 또한 포함할 수 있다. 두 개 이상의 항목의 목록을 참조하는데 있어서 단어 "또는"은 목록 내의 임의의 항목, 목록 내의 모든 항목, 목록 내의 항목의 임의의 조합 중 어느 것으로도 해석될 수 있다.

상기의 본 발명의 실시예에 대한 상세한 설명은 본 발명을 정확히 상기에 개시된 형태로 제한하거나 한정하고자 하는 것이 아니다. 본 발명의 특정 실시예 및 예시가 예시적 설명을 목적으로 상기에 기술되었지만, 본 발명의 범주 내에서 다양한 등가의 변형이 가능함을 당업자는 인식할 수 있을 것이다.

여기에 제공된 본 발명의 사상은 반드시 상기에 기술된 시스템에 적용되어야하는 것은 아니고, 다른 시스템에 적용될 수도 있다. 상기에 기술된 다양한 실시예의 요소 및 동작은 조합되어 또 다른 실시예에 제공될 수 있다.

상기의 상세한 설명을 참조하여 본 발명에 변경이 가해질 수 있다. 상기의 설명이 본 발명의 일정 실시예를 기술하고, 예상된 최상의 모드를 기술하지만, 상기의 본문에서 얼마나 상세하게 나타나있든지, 본 발명은 다양한 방식으로 실시될 수 있다. 상기에 기술된 보상 시스템의 상세 사항은 구현하면서 상당히 변경될 수 있으나, 이 변경된 사항은 본 명세서에 개시된 발명에 여전히 포함된다.

상기에 언급된 바와 같이, 본 발명의 일정 특징 또는 태양을 기술할 때 사용된 특정 용어는 그 용어가 재정의되어 그 용어가 본 명세서에서 연관된 본 발명의 임의의 특정 특성, 특징 또는 태양에 제한되는 것으로 재정의되는 것을 암시하는 것으로 취급되어서는 안 된다. 일반적으로, 이하의 청구 범위에서 사용된 용어는, 상기의 상세한 설명 부분에서 명시적으로 정의되지 않는 한, 본 발명을 본 명세서에 개시된 특정 실시예로 한정하는 것으로 해석되어서는 안 된다. 따라서, 본 발명의 실제 범주는 개시된 실시예를 포함할 뿐만 아니라, 청구 범위 내에서 본 발명을 실시하거나 구현하는 모든 등가의 방식 또한 포함한다.

상기의 특허 및 출원 및 기타 참고 문헌 전부는, 첨부된 제출 서류 내에 열거되어 있는 임의의 것을 포함하여, 본 명세서에 참조로서 포함되어 있다. 필요에 따라, 본 발명의 태양은 본 발명의 또 다른 실시예를 제공하기 위하여 상기에 기술된 다양한 참조의 개념, 시스템 및 기능을 채용하도록 수정될 수 있다.

본 발명의 일정 태양이 일정한 청구항 형식으로 이하에 표현되지만, 발명자는 본 발명의 다양한 태양을 임의의 수의 청구항 형식으로 생각해낼 수 있다. 따라서, 발명자는 본 출원의 제출 후에 추가적인 청구항을 추가하여 그러한 추가적인 청구항 형식이 본 발명의 다른 태양을 따르도록 하는 권리를 보유한다.

Claims

디코딩 또는 어드레싱 없이 연속적으로 이용 가능한 데이터 내용을 포함하는 비휘발성 프로그램 가능 판독 전용 메모리 셀로서,

소스, 드레인 및 게이트를 포함하는 선택 트랜지스터 - 상기 선택 트랜지스터의 상기 소스 또는 상기 드레인은 제1 전압에 연결되고, 상기 소스 및 상기 드레인 중 다른 하나는 제1 연결 지점을 형성함 - ; 및

소스, 드레인 및 게이트를 포함하는 퓨즈 트렌지스터를 포함하고,

상기 퓨즈 트랜지스터의 상기 소스, 상기 드레인, 또는 상기 소스 및 드레인은 제2 연결 지점을 형성하고, 상기 제2 연결 지점은 상기 메모리 셀의 출력 포트이고,

상기 제1 및 제2 연결 지점은 전기적으로 연결되며,

상기 퓨즈 트랜지스터의 상기 게이트에 사전 정의된 시간 동안 제어된 고전압을 인가하고 상기 선택 트랜지스터를 턴 온(turn on)하는 것에 의하여 상기 퓨즈 트랜지스터의 적어도 하나의 물리적 특성을 영구적으로 변경하는 것을 통하여 일정 논리 레벨의 데이터가 상기 셀 내에 프로그램되는, 메모리 셀.
제1항에 있어서,

상기 제1 및 제2 연결 지점은 소스, 드레인 및 게이트를 포함하는 적어도 하나의 고전압 보호 트랜지스터를 통하여 상호 연결되고, 상기 고전압 보호 트랜지스 터의 상기 소스 또는 상기 드레인은 상기 제1 연결 지점에 연결되고 상기 고전압 보호 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 연결 지점에 연결되는 메모리 셀.
제1항에 있어서,

상기 메모리 셀은 CMOS 공정을 사용하여 구현되는 메모리 셀.
제1항에 있어서,

상기 메모리 셀 데이터는 상기 퓨즈 트랜지스터의 상기 게이트에 상기 프로그래밍 전압보다 낮은 전압을 인가하는 것에 의해 검증되는 메모리 셀.
제1항에 있어서,

상기 트랜지스터의 적어도 하나의 물리적 특성을 변경하는 것은 상기 퓨즈 트랜지스터의 유전체 또는 게이트 산화물을 파괴하는 것에 의해 이루어지는 메모리 셀.
제1항에 있어서,

트랜지스터는 NMOS 트랜지스터인 메모리 셀.
제1항에 있어서,

트랜지스터는 PMOS 트랜지스터인 메모리 셀.
제1항에 있어서,

상기 메모리 셀의 CMOS 구현에서, N-타입 웰 주입물(implant)은 상기 NWELL 주입물의 존재로 인해 경사 접합(graded junction)을 생성하는 N+ 소스/드레인 주입물과 함께 공동 주입되는 메모리 셀.
제1항에 있어서,

상기 메모리 셀의 CMOS 구현에서, 상기 퓨즈 및 선택 트랜지스터는 "네이티브(Native)"인 메모리 셀.
멀티 비트 메모리 블록의 일부분이 되도록 구성된 프로그램 가능 판독 전용 메모리 회로로서,

적어도 하나의 선택 장치, 고전압 보호 장치 및 퓨즈 장치를 직렬로 포함하는 싱글 비트 코어 메모리 셀 - 상기 퓨즈 장치의 상기 게이트에 사전 정의된 시간 동안 제어된 고전압을 인가하고 상기 선택 장치를 턴 온하는 것에 의하여 상기 퓨즈 장치의 적어도 하나의 물리적 특성을 영구적으로 변경하는 것을 통하여 데이터가 상기 셀 내에 프로그램됨 - ;

상기 싱글 비트 코어 메모리 셀의 출력 또는 외부 공급된 데이터 비트를 래치하기 위한 싱글 비트 래치;

상기 싱글 비트 래치 내용을 제어하기 위한 셋 및 리셋 입력 라인;

복수의 메모리 블록 중에서 메모리 블록을 선택하기 위한 블록 선택 입력 라인;

메모리 블록의 복수의 메모리 회로 중에서 메모리 회로를 선택하기 위한 복수의 어드레스 입력 라인; 및

선택된 메모리 블록의 메모리 회로의 프로그래밍을 가능하게 하는 프로그래밍 입력 라인

을 포함하는 메모리 회로.
제10항에 있어서,

상기 싱글 비트 래치는 본질적으로 두 개의 교차 결합된 NAND 게이트에 의해 구현되는 메모리 회로.
제11항에 있어서,

상기 퓨즈 데이터는 상기 싱글 비트 래치로 가는 중에 적어도 하나의 트랜지스터를 통과하고, 상기 트랜지스터 게이트의 신호는 상기 데이터의 통과를 제어하는 메모리 회로.
제11항에 있어서,

상기 싱글 비트 래치의 입력은 두 개의 직렬 트랜지스터를 통하여 그라운드 로 연결되고, 상기 두 개의 직렬 트랜지스터 중 하나의 게이트는 상기 퓨즈 데이터에 의해 제어되는 메모리 회로.
제13항에 있어서,

상기 퓨즈 데이터에 의해 제어되는 상기 트랜지스터 게이트는 적어도 하나의 누설 제어 트랜지스터에 의해 그라운드로 연결되는 메모리 회로.
제10항에 있어서,

상기 퓨즈 장치는 트랜지스터이고, 상기 퓨즈 트랜지스터의 적어도 하나의 물리적 특성을 변경하는 것은 상기 퓨즈 트랜지스터의 유전체 또는 게이트 산화막을 파괴하는 것에 의해 이루어지는 메모리 회로.
제10항에 있어서,

상기 코어 메모리 셀의 CMOS 구현에서, N-타입 웰 주입물은 상기 NWELL 주입물의 존재로 인해 경사 접합을 생성하는 N+ 소스/드레인 주입물과 함께 공동 주입되는 메모리 회로.
제10항에 있어서,

상기 코어 메모리 셀의 CMOS 구현에서, 상기 퓨즈 및 선택 장치는 "네이티브"인 메모리 회로.
제10항에 있어서,

상기 메모리 회로는 상기 퓨즈 장치를 파괴하지 않으면서 상기 셋 및 리셋 입력 라인을 사용하여 상기 싱글 비트 래치에 데이터를 일시적으로 저장하는 것에 의하여 일시적으로 프로그램되는 메모리 회로.
제10항에 있어서,

어드레스 입력 라인, 상기 블록 선택 입력 라인 및 상기 프로그래밍 입력 라인의 조합에 의해 검증하거나 프로그램하기 위하여 개별 메모리가 선택되는 메모리 회로.
두 개의 차동적으로 프로그램 가능한 퓨즈를 사용하는 프로그램 가능 판독 전용 싱글 비트 메모리 셀로서,

제1 및 제2 래치된 출력을 포함하는 셋-리셋 래치 - 상기 제1 래치된 출력은 상기 제2 래치된 출력의 보수(complement)이고, 상기 래치된 출력 중 하나는 상기 메모리 셀 내의 저장된 데이터 값을 나타내고, 상기 래치된 출력 중 다른 하나는 상기 메모리 셀 내의 저장된 상기 데이터 값의 보수를 나타냄 - ; 및

두 개의 차동적으로 프로그램된 코어 메모리 셀을 포함하고,

각각의 차동적으로 프로그램된 코어 메모리 셀은,

소스, 드레인 및 게이트를 포함하는 선택 트랜지스터 - 상기 두 개의 선택 트랜지스터 중 하나의 상기 소스 또는 상기 드레인은 상기 셋-리셋 래치의 상기 제1 또는 제2 출력에 연결되고 상기 두 개의 선택 트랜지스터 중 다른 하나의 상기 소스 또는 상기 드레인은 상기 셋-리셋 래치의 상기 제1 및 제2 출력 중 다른 하나에 연결됨 - ; 및

소스, 드레인 및 게이트를 포함하는 퓨즈 트랜지스터를 포함하고,

상기 두 개의 퓨즈 트랜지스터 각각의 상기 소스, 상기 드레인, 또는 상기 소스 및 드레인은 상기 두 개의 선택 트랜지스터의 다른 소스 또는 드레인에 연결되며,

상기 셋-리셋 래치의 상기 셋 및 리셋 입력이 적절한 논리 값을 가지게 하면서 사전 정의된 시간 동안, 제1 및 제2 제어 전압을 각각 상기 선택 및 퓨즈 트랜지스터의 상기 게이트에 연결하는 것을 통하여, 차동적 방식으로, 상기 두 개의 퓨즈 트랜지스터 중 하나의 적어도 하나의 물리적 특성을 영구적으로 변경하는 것에 의하여 상기 메모리 셀 내에 데이터가 프로그램되는, 메모리 셀.
제20항에 있어서,

상기 메모리 셀은 두 개의 미러 이미지 1/2 회로를 포함하는 메모리 셀.
제20항에 있어서,

상기 메모리 셀은 CMOS 공정을 사용하여 구현되는 메모리 셀.
제20항에 있어서,

상기 트랜지스터의 적어도 하나의 물리적 특성을 변경하는 것은 상기 퓨즈 트랜지스터의 유전체 또는 게이트 산화물을 파괴하는 것에 의해 이루어지는 메모리 셀.
제20항에 있어서,

상기 코어 메모리 셀의 CMOS 구현에서, N-타입 웰 주입물은, 표준 PMOS 트랜지스터 몸체에 사용되는 동일한 주입물이고, 상기 NWELL 주입물의 존재로 인해 경사 접합을 생성하는 N+ 소스/드레인 주입물과 함께 공동 주입되는 메모리 셀.
제20항에 있어서,

상기 코어 메모리 셀의 CMOS 구현에서, 상기 퓨즈 및 선택 트랜지스터는 "네이티브"인 메모리셀.
제20항에 있어서,

상기 메모리 셀은, 상기 퓨즈 장치를 파괴하지 않으면서 상기 셋 및 리셋 입력 라인을 사용하여 상기 싱글 비트 래치에 데이터를 일시적으로 저장하는 것에 의하여 일시적으로 프로그램되는 메모리 셀.
두 개의 차동적으로 프로그램 가능한 퓨즈를 사용하는 싱글 비트 비휘발성 프로그램 가능 메모리 셀로서,

제1 및 제2 래치된 출력을 포함하는 셋-리셋 래치 - 상기 제1 래치된 출력은 상기 제2 출력의 보수이고, 상기 래치된 출력 중 하나는 상기 메모리 셀 내의 저장된 논리 값을 나타내고, 상기 래치된 출력 중 다른 하나는 상기 메모리 셀 내의 상기 저장된 논리 값의 보수를 나타냄 - ; 및

두 개의 차동적으로 프로그램 가능한 트랜지스터를 포함하고,

각각의 차동적으로 프로그램 가능한 트랜지스터는,

소스, 드레인 및 게이트를 포함하고, 상기 두 개의 프로그램 가능 트랜지스터의 상기 소스, 상기 드레인, 또는 상기 소스 및 드레인은 제어가능한 전압에 연결되고, 상기 두 개의 프로그램 가능 트랜지스터 중 하나의 상기 게이트는 상기 셋-리셋 래치의 상기 제1 출력에 연결되고 상기 두 개의 프로그램 가능 트랜지스터 중 다른 하나의 상기 게이트는 상기 셋-리셋 래치의 상기 제2 출력에 연결되며,

상기 셋-리셋 래치의 상기 셋 및 리셋 입력이 적절한 논리 값을 가지게 하면서 사전 정의된 시간 동안, 상기 제어가능한 전압을 사전 정의된 전압으로 유지시키는 것을 통하여 상기 차동적으로 프로그램된 트랜지스터 중 하나의 특성을 영구적으로 변경하는 것에 의하여 상기 메모리 셀 내에 데이터가 프로그램되는, 메모리 셀.
제27항에 있어서,

상기 메모리 셀은 두 개의 미러 이미지 1/2 회로를 포함하는 메모리 셀.
제27항에 있어서,

상기 메모리 셀은 CMOS 공정을 사용하여 구현되는 메모리 셀.
제27항에 있어서,

상기 프로그램 가능 트랜지스터의 특성을 변경하는 것은 상기 프로그램 가능 트랜지스터의 유전체 또는 게이트 산화물을 파괴하는 것에 의해 이루어지는 메모리 셀.
제27항에 있어서,

상기 프로그램 가능 트랜지스터의 CMOS 구현에서, N-타입 웰 주입물은, 표준 PMOS 트랜지스터 몸체에 사용되는 동일한 주입물이고, 경사 접합을 생성하는 N+ 소스/드레인 주입물과 함께 공동 주입되는 메모리 셀.
제27항에 있어서,

상기 프로그램 가능 트랜지스터의 CMOS 구현에서, 상기 트랜지스터는 "네이티브"인 메모리셀.
제27항에 있어서,

상기 메모리 셀은 상기 프로그램 가능 트랜지스터를 브레이크 다운시키지 않 으면서 상기 셋 및 리셋 입력 라인을 사용하여 상기 싱글 비트 래치에 데이터를 일시적으로 저장하는 것에 의하여 일시적으로 프로그램되는 메모리 셀.
데이터 비트 저장 방법으로서,

두 개의 차동적으로 프로그램 가능한 코어 메모리 셀의 각각의 출력을 셋-리셋 래치의 두 개의 상보적인 출력 중 하나와 연결하는 단계로서,

각각의 코어 메모리 셀은,

소스, 드레인 및 게이트를 포함하는 선택 트랜지스터 - 상기 두 개의 선택 트랜지스터 중 하나의 상기 소스 또는 상기 드레인은 상기 셋-리셋 래치의 상기 제1 또는 제2 출력에 연결되고 상기 두 개의 선택 트랜지스터 중 다른 하나의 상기 소스 또는 상기 드레인은 상기 셋-리셋 래치의 상기 제1 및 제2 출력 중 다른 하나에 연결됨 - ; 및

소스, 드레인 및 게이트를 포함하는 퓨즈 트랜지스터를 포함하고,

상기 두 개의 퓨즈 트랜지스터 각각의 상기 소스, 상기 드레인, 또는 상기 소스 및 드레인은 상기 두 개의 선택 트랜지스터의 다른 소스 또는 드레인에 연결되는 단계; 및

상기 셋-리셋 래치의 상기 셋 및 리셋 입력이 적절한 논리 값을 가지게 하면서 사전 정의된 시간 동안, 제1 및 제2 제어 전압을 각각 상기 선택 및 퓨즈 트랜지스터의 상기 게이트에 연결하는 것을 통하여, 차동적 방식으로, 상기 두 개의 퓨즈 트랜지스터 중 하나의 물리적 특성을 영구적으로 변경하는 것에 의하여 데이터 값을 저장하는 단계를 포함하고,

상기 래치된 출력 중 하나는 상기 저장된 데이터 값을 나타내고 상기 래치된 출력 중 다른 하나는 상기 저장된 데이터 값의 보수를 나타내는, 데이터 비트 저장 방법.
데이터 저장 방법으로서,

두 개의 차동적으로 프로그램 가능한 코어 메모리 셀의 각각의 출력을 셋-리셋 래치의 두 개의 상보적인 출력 중 하나와 연결하는 단계 - 각각의 코어 메모리 셀은 두 개의 차동적으로 프로그램 가능한 트랜지스터를 포함하고, 각각의 프로그램 가능한 트랜지스터는 소스, 드레인 및 게이트를 더 포함하며, 상기 두 개의 프로그램 가능한 트랜지스터의 상기 소스, 상기 드레인, 또는 상기 소스 및 드레인은 제어가능한 전압에 연결되고, 상기 두 개의 프로그램 가능한 트랜지스터 중 하나의 상기 게이트는 상기 셋-리셋 래치의 상기 제1 출력에 연결되며 상기 두 개의 프로그램 가능한 트랜지스터 중 다른 하나는 상기 셋-리셋 래치의 상기 제2 출력에 연결됨 - ; 및

상기 셋-리셋 래치의 상기 셋 및 리셋 입력이 적절한 논리 값을 가지게 하면서 사전 정의된 시간 동안, 상기 제어가능한 전압을 사전 정의된 전압으로 유지시키는 것을 통하여, 상기 차동적으로 프로그램된 트랜지스터 중 하나의 특성을 영구적으로 변경하는 것에 의하여 데이터 값을 저장하는 단계를 포함하고,

상기 래치된 출력 중 하나는 저장된 데이터를 나타내고 상기 래치된 출력 중 다른 하나는 상기 저장된 데이터의 보수를 나타내는, 데이터 저장 방법.
데이터 저장 요소와 직렬로 결합된 선택 트랜지스터를 포함하는 비휘발성 메모리 셀로서,

상기 데이터 저장 요소는 도전도(conductivity)가 제어가능하게 변경되는 전도성 구조를 포함하고;

상기 선택 트랜지스터는 프로그래밍을 위하여 상기 메모리 셀을 어드레싱하기 위해 제어가능한 게이트를 가지고;

상기 저장 요소는 상기 두 개의 트랜지스터의 결합 지점에서 상기 저장 요소를 통하는 전류를 감지하는 것에 의하여 항상 판독되는, 비휘발성 메모리 셀.
제36항에 있어서,

상기 선택 트랜지스터 및 상기 저장 요소는 직렬 고전압 보호 트랜지스터를 통하여 결합되고, 상기 저장 요소는 상기 저장 요소와 상기 고전압 보호 트랜지스터의 결합 지점에서 상기 저장 요소를 통하는 전류를 감지하는 것에 의하여 항상 판독되는 비휘발성 메모리 셀.
제36항에 있어서,

상기 데이터 저장 요소는 도전성 구조, 데이터의 물리적 저장을 위한 상기 도전성 아래에 있는 초박형 유전체 및 상기 초박형 유전체 및 상기 도전성 구조 아 래에 있는 제1 도핑된 반도체 영역을 포함하고, 상기 저장 요소는 상기 초박형 유전체를 파괴하는 것에 의해 프로그램되는 비휘발성 메모리 셀.
제36항에 있어서,

상기 데이터 저장 요소는 커패시터인 비휘발성 메모리 셀.
제36항에 있어서,

상기 데이터 저장 요소는 게이트, 상기 게이트 아래에 있는 게이트 유전체, 및 상기 게이트 유전체 및 상기 게이트 아래에 있고 공간을 두고 떨어져 있어 그 사이에 채널 영역을 정의하는 관계에 있는 제1 및 제2 도핑된 반도체 영역을 포함하는 MOS 전계 효과 트랜지스터인 비휘발성 메모리 셀.
1회 프로그램 가능한 메모리 회로로서,

싱글 데이터 비트를 저장하기 위한 싱글 비트 코어 메모리 수단 - 상기 데이터 비트는 퓨즈 장치의 용량을 영구적으로 변경하는 것에 의해서 상기 메모리 수단 내에 프로그램됨 - ;

상기 싱글 비트 코어 메모리 수단의 출력을 래치하거나 외부 제공된 데이터 비트를 래치하기 위한 싱글 비트 래치 수단 - 상기 싱글 비트 래치는 두 개의 교차 결합된 NAND 게이트에 의해 구현되고, 상기 퓨즈 데이터는 적어도 하나의 트랜지스터를 통하여 상기 싱글 비트 래치에 연결되고 상기 트랜지스터 게이트에서의 신호 는 상기 퓨즈 데이터 전달을 제어하며, 상기 싱글 비트 래치의 입력은 적어도 하나의 트랜지스터를 통하여 그라운드에 연결되고, 상기 적어도 하나의 트랜지스터의 게이트는 상기 퓨즈 데이터에 의해 제어되고 또한 적어도 하나의 누설 제어 트랜지스터에 의해 그라운드에 연결됨 - ;

상기 싱글 비트 래치 내용을 제어하기 위한 셋 및 리셋 수단;

복수의 메모리 회로 블록 중에서 복수의 메모리 회로의 블록을 선택하기 위한 블록 선택 입력 수단;

메모리 회로 블록의 복수의 메모리 회로 중에서 메모리 회로를 선택하기 위한 복수의 어드레스 입력 수단; 및

선택된 메모리 회로 블록의 메모리 회로의 프로그래밍을 가능하게 하기 위한 프로그래밍 입력 수단

을 포함하는 1회 프로그램 가능한 메모리 회로.