JP2016178183A - 半導体集積回路 - Google Patents

Abstract

【課題】遅延時間の増大を抑制することにできる半導体集積回路を提供する。【解決手段】本実施形態の半導体集積回路は、複数の入力配線と、複数の出力配線と、メモリセルアレイを有するメモリ部と、を備えた半導体集積回路であって、前記メモリセルアレイは、前記複数の入力配線に対応して設けられた複数の第１配線と、前記複数の第１配線と交差し、前記複数の出力配線に対応して設けられた複数の第２配線と、複数のサブセルアレイであって、各サブセルアレイは、前記複数の第１配線の一部の第１配線と前記複数の第２配線の一部の第２配線との交差領域に設けられ第１および第２端子を有するメモリ素子を含み、各メモリ素子は、前記第１端子が前記一部の第１配線の対応する１つに接続され、前記第２端子が前記一部の第２配線の対応する１つに接続される、複数のサブセルアレイと、を備え、前記複数のサブセルアレイは、互いに異なる出力配線に接続される。【選択図】図６

Description

本発明の実施形態は、半導体集積回路に関する。

プログラマブルロジックスイッチは、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づいてロジックスイッチのオンまたはオフを切り替える素子である。従来では、そのメモリとしてＳＲＡＭ（Static Random Access Memory）をはじめとする揮発性メモリが使用されており、電源を切ることでデータは消えることから、電源投入時には再度メモリへデータを書き込む必要があった。

ＦＰＧＡの構成要素であるスイッチブロック（ＳＢ）回路についても、配線情報の保持にはＳＲＡＭを使用している。一般的に上下左右で一本ずつの配線同士が接続し、これを１単位として、この単位のブロックが対角線上に配置されることで、上下左右の各方向への信号の切り替えを行っている。

一方、縦横の各方向の交点にメモリを備えた多入力多出力マルチプレクサ（ＭＵＸ）に上記スイッチブロック回路を置き変えることが知られている。この回路構成では細密なレイアウト構成が可能であることから面積縮小に有効である。細密なレイアウト構成を行うには、スイッチ情報を記憶するメモリに、ワンタイムプログラマブル（ＯＴＰ）素子または抵抗変化素子を用いる。ただし、ＯＴＰ素子、抵抗変化素子のいずれを用いる場合においても、入力数および出力数の増加に伴い、配線容量による遅延が増大する。

米国特許第６６６７９０２号明細書 米国特許第６００２６１０号明細書

本実施形態は、遅延時間の増大を抑制することにできる半導体集積回路を提供する。

本実施形態の半導体集積回路は、複数の入力配線と、複数の出力配線と、メモリセルアレイを有するメモリ部と、を備えた半導体集積回路であって、前記メモリセルアレイは、前記複数の入力配線に対応して設けられた複数の第１配線と、前記複数の第１配線と交差し、前記複数の出力配線に対応して設けられた複数の第２配線と、複数のサブセルアレイであって、各サブセルアレイは、前記複数の第１配線の一部の第１配線と前記複数の第２配線の一部の第２配線との交差領域に設けられ第１および第２端子を有するメモリ素子を含み、各メモリ素子は、前記第１端子が前記一部の第１配線の対応する１つに接続され、前記第２端子が前記一部の第２配線の対応する１つに接続される、複数のサブセルアレイと、を備え、前記複数のサブセルアレイは、互いに異なる出力配線に接続される。

メモリセルアレイを示す図。 遅延時間を説明する図。 ＭＵＸのメモリセルアレイの遅延時間を所望の遅延時間Ｔ_ｍ以下にする場合におけるサブセルアレイの分割の一例を示す図。 図４Ａ乃至図４Ｄは、サブセルアレイの配置例を示す図。 図５Ａおよび図５Ｂは、サブセルアレイの配置例を示す図。 第１実施形態によるＭＵＸのメモリ部を示す図。 第１実施形態によるＭＵＸのメモリセルアレイのレイアウトの一例を示す図。 第２実施形態によるＭＵＸのメモリ部を示す図。 抵抗変化型メモリ素子の構成を示す断面図。 第２実施形態によるＭＵＸのメモリセルアレイのレイアウトの一例を示す図。 第１実施形態の変形例によるＭＵＸのメモリセルアレイを示す図。

本発明の実施形態について説明する前に各実施形態の概要について説明する。

各実施形態の半導体集積回路は、多入力多出力マルチプレクサ（以下、多入力多出力ＭＵＸとも云う）を含む。このＭＵＸに含まれるメモリセルアレイを複数のサブセルアレイに分割することにより、ＳＲＡＭを用いたスイッチブロック回路と比べて短い遅延時間を実現する。複数のサブセルアレイに分割する方法の法則性については下記に順を追って述べる。

図１に、ＭＵＸに含まれるメモリセルアレイを示す。このメモリセルアレイは、入力配線の数がｘ、出力配線の数がｙとなるメモリセルアレイである。各入力線ｉｎ_ｉ（ｉ＝１，・・・，ｘ）と各出力配線ｏｕｔ_ｊ（ｊ＝１，・・・，ｙ）との間にメモリ素子１０を含むメモリセルが設けられている。このメモリ素子１０がアンチヒューズメモリ素子である場合、書き込み後のメモリ素子は低抵抗、書き込み前の抵抗は高抵抗となり、両者の差が大きいほど好ましい。すなわち、メモリ素子１０は抵抗素子ともなる。

このようなクロスポイント型のメモリセルアレイにおける回路遅延の概算にはエルモア遅延モデルが広く用いられている。図１に示すメモリセルアレイの入力配線の数が２、出力配線の数が２であるときのエルモア遅延モデルについて図２を参照して説明する。ここでは、入力配線ｉｎ_１から入力したデータが太い実線で示す経路を通って出力配線ｏｕｔ_２へ出力される場合を例にとって説明する。この入力配線ｉｎ_１と出力配線ｏｕｔ_２の交点となるメモリ素子１０_２１は書き込みがなされたメモリ素子であり、書き込み後の抵抗をＲとする。また書き込まれていないその他のメモリ素子１０_１１、１０_１２、１０_２２は書き込まれたメモリ素子１０_２１の抵抗に比べて高抵抗であると仮定する。このとき、入力配線ｉｎ_１、ｉｎ_２の１メモリセル領域あたりの配線抵抗をＲ_ｍ１、出力配線ｏｕｔ_１、ｏｕｔ_２の１メモリ領域あたりの配線抵抗をＲ_ｍ２とする。また、１メモリ領域あたりの配線容量をＣとする。このとき、入力配線ｉｎ_１から出力配線ｏｕｔ_２までの経路の遅延Ｔ_２１は、エルモア遅延モデルより次のように表すことができる。
Ｔ_２１＝（Ｒ_ｍ１×２＋Ｒ＋Ｒ_ｍ２）×Ｃ×２ （１）

同様に、図１に示す入力配線の数がｘ、出力配線の数ｙであるメモリセルアレイにおいて、入出力間の経路が最も長い場合の遅延、すなわち、入力配線がｉｎ_１、出力配線がｏｕｔ_ｙとなる経路の遅延は、式（２）で表すことができる。
Ｔ_ｘｙ＝｛Ｒ_ｍ１×ｙ＋Ｒ＋Ｒ_ｍ２×（ｘ−１）｝×Ｃ×ｘ （２）

よって、入力配線の数がｘ、出力配線の数がｙであるメモリセルアレイによる遅延Ｔ_ｘｙが所望の遅延時間Ｔ_ｍになるような入力配線の数および出力配線の数を有するサブセルアレイの組に分割することで遅延を抑制することができる。すなわち、遅延を抑制するためには、ｘ，ｙは下記の式（３）を満たすように選択される。
｛Ｒ_ｍ１×ｙ＋Ｒ＋Ｒ_ｍ２×（ｘ−１）｝×Ｃ×ｘ≦Ｔ_ｍ （３）

これより、複数のサブセルアレイに分割した場合の各サブセルアレイの最大遅延時間をＴ_ｍ以下にするための最大の入力配線の数および最大の出力配線の数が決定する。式（３）より、最大の入力配線の数および最大の出力配線の数を有するサブセルアレイを１ブロックとすれば、所望の遅延時間Ｔ_ｍにすることができる。

図３に示すように、入力配線の数がＭ、出力配線の数ＮのＭＵＸのメモリセルアレイの遅延時間を所望の遅延時間Ｔ_ｍ以下にする場合、入力配線の数がｘ以下、出力配線の数がｙ以下のサブセルアレイに分割する。分割されたサブセルアレイの入力配線の数と出力配線の数は必ずしも同じである必要はない。そのため、入力配線の数Ｍ、出力数Ｎの多入力多出力ＭＵＸを構成するメモリセルアレイは、図３に示すように、ｋ個のサブセルアレイＳＡ_１〜ＳＡ_ｋに分割される。各サブセルアレイＳＡ_ｉ（ｉ＝１，・・・，ｋ）は、入力配線数がｘ_ｉ、出力配線数がｙ_ｉとなる。

なお、ＭＵＸのメモリセルアレイを複数のサブアレイに分割する場合、異なるサブアレイ同士は入力配線を共有していてもよいが、出力配線を共有することはできない。また、各サブセルアレイＳＡ_ｉ（ｉ＝１，・・・，ｋ）に対して、このサブアレイＳＡ_ｉの入力配線と異なる入力配線と、上記サブアレイＳＡ_ｉの出力配線と同じ出力配線との交差領域には、メモリ素子を設けないように再構成する。なお、各サブセルアレイＳＡ_ｉ（ｉ＝１，・・・，ｋ）においては、入力配線と出力配線との交差領域にメモリ素子を設ける。ｋ個のサブセルアレイＳＡ_１〜ＳＡ_ｋは、共通のメモリ素子は存在しないように分割される。

このように、メモリセルアレイが分割および再構成されることで、全てのサブアレイの遅延時間をＴ_ｍ以下となるようにすることができる。そのため、各サブセルアレイＳＡ_ｉ（ｉ＝１，・・・，ｋ）の入力配線数ｘ_ｉおよび出力配線数ｙ_ｉの関係は下記の式（４Ａ）、（４Ｂ）に示すようになる。
ｘ_１＋ｘ_２＋・・・＋ｘ_ａ≦Ｍ （４Ａ）
ｙ_１＋ｙ_２＋・・・＋ｙ_ｋ≦Ｎ （４Ｂ）
ここで、ａはｋ以下の自然数であり、入力配線を共有するサブセルアレイがない場合はａ＝ｋとなり、同じ入力配線を共有するサブセルアレイの組の数がｎであり、それぞれの組のセルアレイの数がｍ_ｊ（ｊ＝１，・・・，ｎ）である場合は、
ａ＝ｋ−（ｍ_１−１）−（ｍ_２−１）−・・・−（ｍ_ｎ−１）
である。

図４Ａ乃至４Ｄは図３に示す、入力配線数がＭで出力配線数がＮのメモリセルアレイを分割する場合のメモリ素子のある領域と無い領域を模式的に示した例である。図４Ａ乃至４Ｄにおいて、白抜きの領域はサブセルアレイを示し、斜線の領域はメモリ素子の無い領域を示している。

図４Ａは、４つに分割されたサブセルアレイＳＡ_１〜ＳＡ_４の入力配線数の総和と出力配線数の総和がそれぞれＭ、Ｎに等しい場合の一例を示す。

図４Ｂは、４つに分割されたサブセルアレイＳＡ_１〜ＳＡ_４の入力配線数の総和がＭ未満で出力配線数の総和がＮに等しい場合の一例を示す。

図４Ｃは、３つに分割されたサブセルアレイＳＡ_１〜ＳＡ_３の入力配線数の総和がＭ未満でかつ出力配線数の総和がＮ未満である場合の一例を示す。この場合、未使用のサブセルアレイが存在することになる。

図４Ｄは、４つに分割されたサブセルアレイＳＡ_１〜ＳＡ_４の入力配線数の総和がＭで出力配線数の総和がＮ未満である場合の一例を示す。

このように、本実施形態においては、図４Ａ乃至４Ｃに示すように、各サブセルアレイＳＡ_ｉ（ｉ＝１，・・・，ｋ）に対して、このサブアレイＳＡ_ｉの入力配線と異なる入力配線と、上記サブアレイＳＡ_ｉの出力配線と同じ出力配線との交差領域には、メモリ素子を設けないように再構成される。しかし、本実施形態においては、図４Ｄに示すように、サブセルアレイＳＡ_３とサブセルアレイＳＡ_４は、入力配線が異なるが出力配線が同じになる分割は許されない。

なお、上記図４Ａ乃至４Ｃに示す例はそれぞれ一例であり、図４Ａ乃至４Ｃと異なる例もある。例えば、図４Ａに示す例と異なる例を図５Ａおよび図５Ｂに示す。図５Ａおよび図５Ｂはそれぞれ、４つに分割されたサブセルアレイＳＡ_１〜ＳＡ_４の入力配線数の総和と出力配線数の総和がそれぞれＭ、Ｎに等しい場合の一例を示す。このように、４つに分割されたサブセルアレイＳＡ_１〜ＳＡ_４の入力配線数の総和と出力配線数の総和がそれぞれＭ、Ｎに等しい場合の例は、２４（＝４×３×２×１）通り存在する。

このように、メモリセルアレイを複数のサブセルアレイに分割して再構成した多入力多出力ＭＵＸにおいては、遅延時間が所望の値以下となり、かつ使用するメモリ素子数が減少することからチップを占有する面積を削減することができる。

以下、多入力多出力ＭＵＸについて実施形態として説明する。

（第１実施形態）
第１実施形態による多入力多出力ＭＵＸ（以下、単にＭＵＸともいう）について図６を参照して説明する。この第１実施形態のＭＵＸは、例えばＦＰＧＡのスイッチブロックの代わりに用いられ、メモリ部を有している。このメモリ部を図６に示す。このメモリ部は、メモリセルアレイと、入力配線ｉｎ_１〜ｉｎ_８と、出力配線ｏｕｔ_１〜ｏｕｔ_８と、インバータ（バッファ）２２_１〜２２_８と、選択トランジスタ２４_１〜２４_８と、書込み用の選択トランジスタ２６_１〜２６_８と、カットオフトランジスタ３２_１〜３２_８と、インバータ（バッファ）３４_１〜３４_８と、書込み用の選択トランジスタ３６_１〜３６_８と、書き込み回路５０，５２と、を備えている。メモリセルアレイは、分割されたサブセルアレイＳＡ_１、ＳＡ_２と、第１内部配線１２_１〜１２_８と、第２内部配線１４_１〜１４_８と、を有している。なお、本実施形態においては、選択トランジスタ３６_１〜３６_８はｐチャネルトランジスタであるが、ｎチャネルトランジスタであってもよい。

各インバータ２２_ｉ（ｉ＝１，・・・，８）は、入力端子が入力配線ｉｎ_ｉに接続され、出力端子が選択トランジスタ２４_ｉのソースおよびドレインの一方に接続される。各選択トランジスタ２４_ｉ（ｉ＝１，・・・，８）のソースおよびドレインの他方が第１内部配線１２_ｉの一端に接続される。すなわち、入力配線ｉｎ_ｉ（ｉ＝１，・・・，８）は、インバータ２２_ｉおよび選択トランジスタ２４_ｉを介して第１内部配線１２_ｉに接続される。また、各第１内部配線１２_ｉ（ｉ＝１，・・・，８）の他端が選択トランジスタ２６_ｉを介して書き込み回路５０に接続される。なお、選択トランジスタ２４_１〜２４_８のゲートは配線ＧＬ_１に接続され、選択トランジスタ２６_１〜２６_８は配線ＧＬ_３に接続される。

各第２内部配線１４_ｊ（ｊ＝１，・・・，８）は、一端がカットオフトランジスタ３２_ｊのソースおよびドレインの一方に接続され、他端が書き込み用の選択トランジスタ２６_ｊのソースおよびドレインの一方に接続される。各選択トランジスタ３２_ｊ（ｊ＝１，・・・，８）はソースおよびドレインの他方がインバータ３４_ｊの入力端子に接続される。インバータ３４_ｊ（ｊ＝１，・・・，８）の出力端子が出力配線ｏｕｔ_ｊに接続される。すなわち、各第２内部配線１４_ｊ（ｊ＝１，・・・，８）は、選択トランジスタ３２_ｊおよびインバータ３４_ｊを介して出力配線ｏｕｔ_ｊに接続される。また、選択トランジスタ３６１〜３６９のそれぞれのソースおよびドレインの他方が書き込み回路５２に接続される。なお、選択トランジスタ３２_１〜３２_８のゲートは配線ＧＬ_２に接続され、選択トランジスタ３６_１〜３６_８は配線ＧＬ_４に接続される。

サブセルアレイＳＡ_１は、第１内部配線１２_１〜１２_４と第２内部配線１４_１〜１４_４とのそれぞれの交差領域にメモリ素子１０が設けられている。サブセルアレイＳＡ_２は、第１内部配線１２_５〜１２_８と第２内部配線１４_５〜１４_８とのそれぞれの交差領域にメモリ素子１０が設けられている。これらのメモリ素子１０はそれぞれ、一端が対応する第１内部配線に接続され、他端が対応する第２内部配線に接続される。図６に示すように、本実施形態においては、メモリ素子１０はＭＯＳトランジスタである。このＭＯＳトランジスタは、半導体層に離間して設けられたソースおよびドレインと、ソースとドレインとの間のチャネルとなる半導体層の部分上に設けられたゲートと、チャネルとゲートとの間に設けられたゲート絶縁膜と、を備えている。本実施形態においては、図６に示すように、ソースおよびドレインが第１内部配線１２_１〜１２_８の対応する１つに接続され、ゲートが第２内部配線１４_１〜１４_８の対応する１つ接続される。なお、図１１に示すようにソースおよびドレインが第２内部配線１４_１〜１４_８の対応する１つに接続され、ゲートが第１内部配線１２_１〜１２_８の対応する１つに接続されるように構成してもよい。

本実施形態においては、サブセルアレイＳＡ_１、ＳＡ_２以外の第１内部配線と第２内部配線との交差領域、すなわち、第１内部配線１２_１〜１２_４と第２内部配線１４_５〜１４_８とのそれぞれの交差領域、および第１内部配線１２_５〜１２_８と第２内部配線１４_１〜１４_４とのそれぞれの交差領域にはメモリ素子は設けられていない。また、分割されたサブセルアレイＳＡ_１、ＳＡ_２は互いに重ならないように分割される。すなわち、分割されたサブセルアレイは共通のメモリ素子を有しないように分割される。

このように、本実施形態においては、サブセルアレイＳＡ_１、ＳＡ_２以外の第１内部配線と第２内部配線との交差領域には、メモリ素子が設けられていないので、各サブセルアレイを通過する信号の遅延時間を所望の時間以内に抑制することができるとともに、チップを占有する面積を削減することができる。なお、本実施形態の前に説明したように、各サブセルアレイは、それぞれを通過する信号の遅延時間が上記所望の時間以内となるようにメモリセルアレイから分割される。

第１実施形態のメモリセルアレイのレイアウトを図７に示す。ここでは、例として２つサブセルアレイに分割された場合について示しているが、サブセルアレイの分割数に応じてサブセルアレイの配置の組み合わせを行うことで同様の効果を得ることができる。

本実施形態においては、上述したように、メモリ素子１０としてＭＯＳトランジスタが用いられる。このＭＯＳトランジスタへの書き込みはＭＯＳトランジスタのゲート絶縁膜の破壊を利用する。このため、ＭＯＳトランジスタはＯＴＰ素子となる。なお、ＯＴＰ素子に代表されるアンチヒューズメモリ素子には、様々な種類がある。メモリ素子１０としてのＭＯＳトランジスタは、クロスポイントアレイ構造にすることが可能となる。

上記ＯＴＰ素子の書き込みは、ＯＰＴ素子のゲートに書き込み電圧Ｖ_ｐｒｇを印加し、ソースおよびドレインには接地電圧を印加する。これにより、ゲート絶縁膜が破壊し、このゲートとソースとの間、もしくはゲートとドレインとの間に導通パスができる。この導通パスが形成されたＯＰＴ素子は、低抵抗状態となる。これに対して、書き込みが行われないＯＰＴ素子は、ゲートとソースとの間およびゲートとドレインとの間に導通パスが形成されないので、高抵抗状態となる。

このゲートとソースとの間（もしくはゲートとドレインとの間）の抵抗をＲ_ｏｘとする。また、１クロスポイントメモリあたりの容量は、ＯＴＰ素子であるトランジスタのゲート容量および配線容量Ｃ１となる。これらの値を式（３）へ代入すると下記の式（５）となる。
｛Ｒ_ｍ１×ｙ＋Ｒ_ｏｘ＋Ｒ_ｍ２×（ｘ−１）｝×Ｃ１×ｘ ≦Ｔ_ｍ （５）
ここで、Ｒ_ｍ１は入力配線の抵抗であり、図６ではソースおよびドレインが接続される入力配線１２_ｉ（ｉ＝１，・・・、８）の配線抵抗である。例えば、図７に示すように配線１２_ｉ（ｉ＝１，・・・、８）はメタル配線となっており、１メモリ領域の１２_ｉによる抵抗である。また、Ｒ_ｍ２は出力配線の抵抗である。例えば、図７に示すように配線１４_ｉ（ｉ＝１，・・・、８）はメモリアレイ中でポリシリコンからなるゲートによって構成されており、Ｒ_ｍ２はこの１メモリ領域あたりのポリシリコンからなるゲートの抵抗となる。

（書き込み方法）
次に、第１実施形態のメモリセルアレイにおける書き込み方法について図６を参照して説明する。書き込みはサブセルアレイ毎に行う。例えば、サブセルアレイＳＡ_１の第１内部配線１２_１と第２内部配線１４_１との交差領域に設けられたメモリ素子１０に書き込みを行う場合を例にとって説明する。

この場合、まず、選択トランジスタ２４_１〜２４_８をオフ状態にするとともに、カットオフトランジスタ３２_１〜３２_８をオフ状態にする。その後、選択トランジスタ２６_１〜２６_８をオン状態するとともに選択トランジスタ３６_１〜３６_８をオン状態にする。この状態で、書き込み回路５２によって第２内部配線１４_１に書き込み電圧Ｖ_ｐｒｇを印加し、更に書き込み回路５０によって選択トランジスタ２６_１〜２６_４を介して第１内部配線１２_１接地電圧（０Ｖ）を印加するとともに第１内部配線１２_２〜１２_４に書き込み禁止電圧（例えば、Ｖ_ｐｒｇ／２）を印加する。これにより、サブセルアレイＳＡ_１内の第１内部配線１２_１と第２内部配線１４_１との交差領域に設けられたメモリ素子１０に書き込みを行うことができる。しかし、サブセルアレイＳＡ_１内の第２内部配線１２_１に接続される他のメモリ素子においては、ゲートとソースとの間およびゲートとドレインとの間には書き込み電圧よりも小さな電圧が印加され、ゲート絶縁膜は破壊されず、書き込みが行われない。

（動作方法）
次に、第１実施形態のＭＵＸの動作方法について、図６を参照して説明する。

まず、書き込み用の選択トランジスタ２６_１〜２６_８、３６_１〜３６_８をオフ状態にする。続いて、選択トランジスタ２４_１〜２４_８をオン状態にするとともにカットオフトランジスタ３２_１〜３２_８をオン状態にする。この状態で、入力配線ｉｎ_１〜ｉｎ_８を介して入力信号をＭＵＸに送ると、ＭＵＸのサブセルアレイＳＡ_１、ＳＡ_２のメモリ素子１０の抵抗状態に応じた信号が出力配線ｏｕｔ_１〜ｏｕｔ_８に出力される。

以上説明したように、第１実施形態によれば、サブセルアレイＳＡ_１、ＳＡ_２以外の第１内部配線と第２内部配線との交差領域には、メモリ素子が設けられていないので、各サブセルアレイを通過する信号の遅延時間を所望の時間以内に抑制することができるとともに、チップを占有する面積を削減することができる。

（第２実施形態）
第２実施形態による多入力多出力ＭＵＸについて図８を参照して説明する。この第２実施形態のＭＵＸは、図６に示す第１実施形態のＭＵＸにおいて、メモリ素子１０としてＯＴＰ素子から抵抗変化型メモリ素子１１に置き換えた構造を有している。図８において、メモリ素子１１は、サブセルアレイＳＡ_１、ＳＡ_２内の第１内部配線と第２内部配線との交差する点となる丸で示した領域に設けられる。

抵抗変化型メモリ素子１１は、図９に示すように、第１電極１１ａと第２電極１１ｃとの間に抵抗変化層１１ｂを挟んだ構造を有している。抵抗変化層１１ｂとして、例えば金属酸化物が用いられ、第１電極１１ａおよび第２電極１１ｃとして金属層が用いられる。本実施形態においては、第２電極１１ｃが第１内部配線と接続し、第１電極が第２内部配線と接続する。ただし、これらの配線との接続は第１電極および第２電極が逆であってもかまわない。この抵抗変化型メモリ素子１１は、第１および第２電極１１ａ、１１ｃ間に所定の書込み電圧を印加することにより高抵抗状態と低抵抗状態が切り替わる。例えば、第１および第２電極１１ａ、１１ｃ間に、セット電圧を印加すると抵抗変化型メモリ素子１１は高抵抗状態から低抵抗状態になり、リセット電圧を印加すると抵抗変化型メモリ素子１１は低抵抗状態から高抵抗状態になる。すなわち、第２実施形態においては、書き込み電圧は２種類存在する。

この第２実施形態においても、メモリセルアレイにおける遅延は、入力配線数がｘ、出力配線数がｙであったときの入出力間の経路が最も長い場合の遅延Ｔ_ｘｙは、下記の式（６）で表すことができる。
Ｔ_ｘｙ＝｛Ｒ_ｍ１×ｙ＋Ｒ＋Ｒ_ｍ２×（ｘ−１）｝×Ｃ２×ｘ （６）
ここで、Ｒは書き込み後の抵抗変化型メモリ素子１０の抵抗、Ｒ_ｍ１は入力配線の１メモリセル領域あたりの配線抵抗、Ｒ_ｍ２は出力配線の１メモリセル領域あたりの配線抵抗とする。また、１メモリセル領域あたりの配線容量をＣ２とする。

よって、入力配線数がｘ、出力配線数がｙのメモリセルアレイによる遅延Ｔ_ｘｙが所望の遅延時間になるようなサブセルアレイの入力配線数、出力配線数に調整することで遅延を抑制することができ、その遅延時間をＴ_ｍとしたとき、式（７）のように表すことができる。
｛Ｒ_ｍ１×ｙ＋Ｒ＋Ｒ_ｍ２×（ｘ−１）｝×Ｃ２×ｘ ≦Ｔ_ｍ （式７）
これより、遅延時間Ｔ_ｍにするための最大配線本数が決定する。また、式（７〜よりこれを１ブロックのサブセルアレイとするサブセルアレイの数を導くことができる。

第２実施形態のメモリセルアレイにおけるレイアウトの一例を図１０に示す。ここでは、例として２つサブセルアレイに分割された場合について示しているが、サブセルアレイの分割数に応じてサブセルアレイの配置の組み合わせを行うことで同様の効果を得ることができる。

この第２実施形態にＭＵＸにおいて、書き込み方法およびＭＵＸの動作方法は、第１実施形態で説明したと同じ方法を用いて行うことができる。

以上説明したように、第２実施形態も第１実施形態と同様に、サブセルアレイＳＡ_１、ＳＡ_２以外の第１内部配線と第２内部配線との交差領域には、メモリ素子が設けられていないので、各サブセルアレイを通過する信号の遅延時間を所望の時間以内に抑制することができるとともに、チップを占有する面積を削減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ メモリ素子（ＯＴＰ素子）
１１ 抵抗変化型メモリ素子
１１ａ 第１電極
１１ｂ 抵抗変化層
１１ｃ 第２電極
１２_１〜１２_８ 第１内部配線
１４_１〜１４_８ 第２内部配線
２２_１〜２２_８ インバータ（バッファ）
２４_１〜２４_８ 選択トランジスタ
２６_１〜２６_８ 書き込み用選択トランジスタ
３２_１〜３２_８ カットオフトランジスタ
３４_１〜３４_８ インバータ（バッファ）
３６_１〜３６_８ 書き込み用選択トランジスタ
５０、５２ 書き込み回路

Claims (9)

1. 複数の入力配線と、複数の出力配線と、メモリセルアレイを有するメモリ部と、を備えた半導体集積回路であって、
   前記メモリセルアレイは、
   前記複数の入力配線に対応して設けられた複数の第１配線と、
   前記複数の第１配線と交差し、前記複数の出力配線に対応して設けられた複数の第２配線と、
   複数のサブセルアレイであって、各サブセルアレイは、前記複数の第１配線の一部の第１配線と前記複数の第２配線の一部の第２配線との交差領域に設けられ第１および第２端子を有するメモリ素子を含み、各メモリ素子は、前記第１端子が前記一部の第１配線の対応する１つに接続され、前記第２端子が前記一部の第２配線の対応する１つに接続される、複数のサブセルアレイと、
   を備え、
   前記複数のサブセルアレイは、互いに異なる出力配線に接続される半導体集積回路。
2. 前記メモリセルアレイは、前記複数のサブアレイのいずれか１つのサブセルアレイの前記一部の第１配線以外の第１配線と前記サブセルアレイの前記一部の第２配線との交差領域にはメモリ素子を有していない、請求項１記載の半導体集積回路。
3. 前記メモリセルアレイは、前記複数のサブセルアレイ以外の領域にはメモリ素子を有していない請求項１または２記載の半導体集積回路。
4. 前記メモリ素子は、ソースおよびドレインと、前記ソースおよびドレインとの間のチャネル上に設けられたゲートと、前記チャネルと前記ゲートとの間に設けられたゲート絶縁膜とを備えたトランジスタであり、前記ソースおよび前記ドレインが前記第１および第２端子のうちの一方でかつ前記ゲートが前記第１および第２端子のうちの他方である請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記メモリ素子は、第１および第２電極と、前記第１電極と前記第２電極との間に設けられた抵抗変化層と、を備えており、前記第１電極が前記第１端子でかつ前記第２電極が前記第２端子である請求項１乃至３のいずれかに記載の半導体集積回路。
6. 前記メモリ素子の前記第１端子と前記第２端子との間に書き込み電圧を印加する書き込み回路を更に備えている請求項１乃至５のいずれかに記載の半導体集積回路。
7. 各入力配線と対応する第１配線との間に設けられたインバータおよび選択トランジスタを更に備えている請求項１乃至６のいずれかに記載の半導体集積回路。
8. 各出力配線と対応する第２配線との間に設けられたインバータおよび選択トランジスタを更に備えている請求項１乃至７のいずれかに記載の半導体集積回路。
9. 複数の入力配線と、複数の出力配線と、メモリセルアレイを有するメモリ部と、を備えた半導体集積回路であって、
   前記メモリセルアレイは、
   前記複数の入力配線に対応して設けられた複数の第１配線と、
   前記複数の第１配線と交差し、前記複数の出力配線に対応して設けられた複数の第２配線と、
   複数のサブセルアレイであって、各サブセルアレイは、前記複数の第１配線の一部の第１配線と前記複数の第２配線の一部の第２配線との交差領域に設けられ第１および第２端子を有する抵抗素子を含み、各抵抗素子は、前記第１端子が前記一部の第１配線の対応する１つに接続され、前記第２端子が前記一部の第２配線の対応する１つに接続される、複数のサブセルアレイと、
   を備え、
   前記複数のサブセルアレイは、互いに異なる出力配線に接続される半導体集積回路。

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