JP2022515300A - トランジスタ装置 - Google Patents

Abstract

トランジスタ装置は、トランジスタおよびプログラマブルコントローラを含む。コントローラには、トランジスタの動作を制御する出力がある。コントローラは、アナログ演算回路と、アナログ演算回路を設定するために使用され得る任意選択的なデジタル演算回路とを含む。トランジスタを外部回路に接続するための２つのコネクタに加えて、装置はコントローラに入力を提供し、それを通してコントローラを製造後にプログラムすることができる、さらなるコネクタを含む。トランジスタ装置は、トランジスタ及びコントローラ回路がパッケージに保持されているディスクリート部品であってもよく、この３つのコネクタはデバイスを外部回路に接続するために、パッケージを通して露出されていてもよい。
【選択図】 図５

Description

本願は、トランジスタ装置に関する。１つの応用例では、トランジスタ装置が電力管理集積回路デバイスとして採用されてもよい。

電力集積回路のようなある種の用途では、単一の半導体チップ上に低電圧電気素子を備えた両方の高電圧電子素子を設けることが望まれる。

ｈｔｔｐｓ：／／ｗｗｗ．ｄｉｇｉｋｅｙ．ｃｏｍ／ｅｎ／ａｒｔｉｃｌｅｓ／ｔｅｃｈｚｏｎｅ／２０１６／ｍａｙ／ｓｍａｒｔ－ｈｉｇｈ－ｓｉｄｅ－ｄｒｉｖｅｒｓ－ｈｅｌｐ－ｍｅｅｔ－ｔｏｕｇｈ－ｎｅｗ－ａｕｔｏｍｏｔｉｖｅ－ｓｔａｎｄａｒｄｓ， ＵＳ２００５０１７６８８、ＵＳ２００８１１７１２５、ＵＳ９７３５７６８およびＵＳ２０１７３１７００１は、それぞれ、制御メカニズムによって動作するトランジスタを含むデバイスを開示する。

本発明の第１の態様によれば、好ましくは離散型（又は、ディスクリート）であって、第１の端子と、前記トランジスタを外部回路に接続して前記回路を通る電流の流れを制御するための第２の端子とを有するトランジスタと、前記トランジスタの動作を制御するために前記トランジスタの制御端子に接続される出力を有する、計算回路を好適に備えるコントローラ回路と、を備える半導体トランジスタ装置が提供される。コントローラ回路は好ましくは外部ソースから制御および／またはデータ信号をトランジスタ装置が受信できるようにするために、少なくとも１つの入力を含む。コントローラ回路は、少なくとも１つの入力を介して好ましくはプログラム可能である。

これにより、本発明は、単独で、またはマイクロコントローラの代わりに他のものと組み合わせて使用することができる「インテリジェント」スイッチまたは増幅器を提供する。例示的な用途は、電力アダプタ回路での使用である。

デバイスの製造のあとでプログラム可能な制御回路を提供することは、デバイスの機能は、必要とされる用途に応じて、ユーザによる製造後に選択することができることを意味する。

トランジスタ装置は、好ましくはエミッタと、コレクタと、ベースとを有するバイポーラ接合トランジスタを含む。そのように、コントローラ回路はバイポーラ接合トランジスタの動作を制御するために、バイポーラ接合トランジスタのベースに接続される出力を有し得る。

コントローラ回路は、コンピュータ可読メモリを備えることができる。メモリは例えば、コントローラ回路によって実施される多段階アルゴリズムのためのアルゴリズム情報を保持するために使用されてもよい。

コンピュータ可読メモリは不揮発性であってもよい。コンピュータ可読メモリは、その製造後にプログラム可能であることが好ましい。コンピュータ可読メモリは、ＲＯＭおよび／またはＰＲＯＭを含むことができる。

コントローラ回路、例えばコントローラ計算回路は、アナログ計算回路を含んでもよい。アナログ演算回路はデジタル演算回路よりも大幅に高速で動作し、瞬時に解き、実質的に少ないトランジスタから実装できるので、有利である。

それにもかかわらず、コントローラ回路は単独で、または通常はより好ましくはアナログ演算回路と一緒に、デジタル演算回路を含んでもよい。

デジタル計算回路は、アナログ計算回路のセットアップを選択するようにプログラム可能であってもよい。デジタル演算回路は、ワンタイムプログラマブルメモリまたは再プログラマブルメモリとすることができるコンピュータ可読メモリを含むことができる。

コントローラ回路はコントローラ回路への入力を使用して計算を実行し、計算の結果を使用してトランジスタの動作を制御するように好ましくは配置される。

コントローラ回路はトランジスタの片側または両側に接続された入力を有することができ、例えば、コントローラ回路はトランジスタを通る電流の指示および電圧の指示を受信するために、トランジスタのエミッタ側およびトランジスタのコレクタ側に接続された入力を有することができる。コントローラ回路はコレクタまたはエミッタのいずれかの電圧（例えば、接地または何らかの他の基準点に対する電圧、例えば、エミッタおよびコレクタの両端の電圧）の指示を受け取ることができる。

これらの入力の一方または両方を介して受信されるアナログ信号は、トランジスタの機能を制御するためにコントローラ回路によって使用されてもよい。これらの入力の一方または両方を介して受信されたアナログ信号は、アナログ演算回路、デジタル演算回路、またはその両方によって操作されて、トランジスタを制御するための出力を提供することができる。

コントローラ回路は、トランジスタ装置が外部回路またはデバイスから制御信号および／またはデータ信号を受信することを可能にする少なくとも１つのポートを備えることができる。ポートはトランジスタ装置が外部デバイスまたは回路にも信号を出力できるように、双方向であってもよい。

例えば、ポートは、タイミング機能を提供するためにキャパシタに接続されてもよい。キャパシタはモノリス（monolith）上に形成された集積部品であってもよいし、外部部品であってもよい。

デバイスはトランジスタおよびコントローラ回路が製造される単一の半導体モノリスと、モノリスを収容するハウジング（例えば、モールディング）と、第１端子および第２端子への接続を提供するためのコネクタ（例えば、ハウジングから突出するピンコネクタ）と、存在する場合、コントローラ回路のポートとを備えることができる。

しかしながら、特定の実施形態では、トランジスタおよびコントローラ回路がハウジング内に収容された別個のモノリス（例えば、モールディング）上に形成されることが可能である。トランジスタ半導体デバイスはパッケージされていない、すなわち、ハウジングがない状態で使用されてもよい。

種々の構成において、トランジスタはコントローラ回路を形成する電気コンポーネントよりも実質的に大きい（例えば、実質的に大きい横方向長さを有する）。これにより、トランジスタは比較的大きな電圧／電力を扱うことができる一方で、コントローラ回路を形成する電気部品は、デバイスの総サイズを最小限に抑えるために比較的小さくすることができる。

そのように、トランジスタは比較的高電圧のトランジスタであってもよく、第１端子および第２端子を介して比較的高電圧の回路に接続され、比較的高電圧の回路を流れる電流を制御するようになっており、コントローラ回路は、比較的低電圧の信号で動作するようになっている。例えば、高電圧回路は２０Ｖを超えて動作し、低電圧信号は例えば、１２Ｖ未満で、２０Ｖ未満であり得る。

（ＢＪＴトランジスタである）コレクタまたはエミッタ領域を提供する半導体領域はベース領域を提供する半導体領域が好ましくは少なくとも１０倍の厚さであるほど実質的に厚くすることができ（又は、コレクタまたはエミッタ領域を提供する半導体領域はベース領域を提供する半導体領域よりも好ましくは少なくとも１０倍ほど実質的に厚くすることができ）、これにより、トランジスタは相対的により薄いベース領域内に形成されるコントローラ回路を形成する相対的に小さな電子部品よりも実質的に高い電圧で動作することができ、それらの横方向のサイズを最小にすることができる。

別の態様では、それぞれが第１端子および第２端子および制御端子を有する、単一のモノリス上に形成された複数のトランジスタ装置を含む半導体デバイスが提供され、複数のトランジスタの各々はそれに付随する別個のコントローラ回路を有し、別個のコントローラ回路の各々はそのそれぞれのトランジスタの動作を制御するために、そのそれぞれのトランジスタの制御端子に接続される出力を有する。個々のコントローラは、それらの間に複数の接続を有することができる。

ＮＰＮバイポーラ接合トランジスタ装置の概略図である。 ＰＮＰバイポーラ接合トランジスタ装置の概略図である。（Array logic OTP MEM：アレイ論理OTPメモリ／以下同じ。） ＰＩＤコントローラの機能を提供するようにプログラムされたアナログ演算回路のみを含むバリアントＮＰＮバイポーラ接合トランジスタ装置の概略図である。（CPU with OTP program memory：OTPプログラムメモリを有するCPU） アナログおよびデジタル計算回路の両方を含むＰＩＤコントローラの機能を提供するようにプログラムされたさらなる変形例のＮＰＮバイポーラ接合トランジスタ装置の概略図である。（CPU or PAL with OTP mem：OTPメモリを有するCPU又はPAL） 離散型バイポーラ接合トランジスタ装置の斜視図である。 コントローラ回路に電力を供給するために使用される回路を示すＮＰＮバイポーラ接合トランジスタ装置の概略図である。 デジタル計算回路をプログラムするためにワンタイムプログラムツールに接続された図１のＮＰＮトランジスタ装置の概略図。 外部デバッグツールに接続されるように構成された変形ＮＰＮトランジスタ装置の概略図である。 三相ブラシレスＤＣ電気モータと、バッテリと、駆動回路とを備える回路の概略図。 図９の一対のトランジスタのローサイドトランジスタが一対のハイサイドトランジスタに信号を送ることを可能にする回路の概略図である。

以下の図面を参照して、本発明を例として説明する。

図１を参照すると、トランジスタ装置１の概略図が示されており、該トランジスタ装置は、ディスクリート電子コンポーネントであっても、集積回路の多数の電子コンポーネントの１つであってもよい。

デバイス１は半導体チップ３上に形成されたＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）２を含み、ＢＪＴ２は、エミッタ端子Ｅ、コレクタ端子Ｃおよびベース端子Ｂを有する。

また、チップ３上に形成されるのは、ＢＪＴ２の機能を制御するためにＢＪＴ２のベース端子Ｂに接続される出力４Ａを有するコントローラ回路４を提供する更なる電子素子である。

コントローラ回路４は、ポート７、７^＊及び８を有する。ポート７、７^＊はＢＪＴ２を流れる電流を示すアナログ信号を受信するために、ＢＪＴ２のエミッタ側の抵抗間に接続する。

ポート８は接地（または他の基準点）に対するＢＪＴのコレクタ側の電圧を示すアナログ信号を受信するために、ＢＪＴ２のコレクタ側に接続される。図１の例では、コレクトＣとエミッタＥの両端に電圧を与えるように電圧がポート７に参照され得る。

コントローラ回路４は、例えば外部ソースからの制御信号を受信するための更なるポート９を有する。更なるポート９は信号を受信し、コントローラ回路４から信号を送信する双方のための双方向ポートとして作用することができる。

コントローラ回路４はこの例では、プログラマブル論理回路およびワンタイムプログラマブルメモリの機能を提供するデジタル計算回路６及びアナログ計算回路５を含む。デジタル回路６は必要とされるアナログ計算機能を提供するために、アナログ計算回路５をプログラムする（すなわち、その回路要素またはサブ回路を選択する）ように適合される。

回路４は、ポート７^＊、８または９のうちの１つまたは複数からのアナログ信号がアナログ計算回路５によって操作され得るように構成され得る。特定の構成では、デジタル回路６がアナログコンピュータ回路が第１、第２、および第３のポート７^＊、８、または９からのアナログ信号のいずれかで選択的に動作することを可能にするように構成されてもよい。

あるいはポート７^＊、８またはさらなるポート９を介して受信されるアナログ信号のいずれかが、デジタル計算回路６によって受信されてもよい。

アナログ計算回路５を含めることは、比較的少数の集積電気部品を使用して高速計算を可能にするので好ましい。

アナログ回路の出力はＢＪＴ２を制御するために、コントローラ回路４の出力４Ａを介して出力信号を提供することができる。あるいは、回路がＢＪＴ２を制御するために、出力４Ａを介してデジタル出力信号（例えば、パルス幅変調信号）を供給するように構成されてもよい。

加算、減算、反転、乗算、積分、指数、除算、対数、微分の１つまたは複数のアナログ関数（数学的演算）がアナログ回路５によって実行されるものを選択することに加えて、また、デジタル回路は例えば、計算の変数を変更するために、異なるキャパシタンスのキャパシタまたは異なる抵抗の抵抗器の間で選択するように、アナログ回路の電気的構成要素の間で選択するように構成されてもよい。デジタル回路がＣＰＵ機能を提供する場合、変数を変更するための構成要素の選択は、レジスタを使用して動的に実行されてもよい。

アナログ演算回路が使用されず、代わりにデジタル演算回路が単独で使用される変形例ではポート７^＊、８または９を通る入力から行われる演算はデジタル演算回路のアルゴリズムおよびレジスタを使用して行われる。

アナログ計算が単独で、またはデジタル回路と併せて使用される場合、ＯＴＰは入力信号に適用される数学関数のためのさらなる入力として使用され得るアナログ値を格納するために、またはアナログカウンタの周期のようなアナログ機能を制御するために使用され得る。

デジタル回路又はアナログ回路は、タイマ、温度センサのような付加的な機能を提供するサブ回路を備えることができる。

好ましい実施形態では装置が電力回路のスイッチとして使用される場合、ＢＪＴの横方向サイズはコントローラ回路の全体の横方向サイズよりも著しく大きい。ＢＪＴ２は個々の電子コンポーネント、例えば、コントローラ回路４を形成するトランジスタ、ダイオード、抵抗器及びキャパシタよりも少なくとも４倍大きい横方向のサイズを有することができる。

コントローラ回路４は負の供給レールに接続されたポート７を有するポート８および／または９を介して、あるいはポート８および９を横切る電圧を介して電力供給されてもよい。これが達成され得る態様のさらなる詳細は、図７を参照して以下に記載される。

トランジスタ２のベースとコレクタとの間に抵抗を設けることにより、トランジスタをオン状態に保ち、従ってコントローラ回路４に電力を供給することができる。この場合、コントローラ４の出力４Ａは、必要に応じてトランジスタをオフにするように一次的に機能する。

ある構成では、デバイスがダーリントン対として配置された２つのトランジスタを含むことができる。

アナログ演算回路を含めることにより、例えば、揮発性メモリ、デジタルプログラムカウンタおよびレジスタなどに電力を供給するために、電源が制御装置回路に維持されることを確実にすることに関連する問題を回避する、制御装置回路４の非常に単純な配置を可能にする。

それにもかかわらず、デバイスの実施形態、例えば、揮発性メモリを含むものでは、外部電力が利用可能でないときに、記憶容量（例えば、キャパシタ）を使用して、制御電力を維持してもよい。

図２は、ＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）２’を含む変形トランジスタ装置１’を示す。この変形例の図１のものとの主な違いは、コントローラ回路４’が高側（又は、ハイサイドの）スイッチングを可能にするために、接地ではなく基準正電圧に構成されていることである。したがって、デバイスは、ＢＪＴを通る電流を示すアナログ信号を受信するためにＢＪＴ２’のエミッタ側に接続する第１のポート７’ ７’^＊と、エミッタ側（または他の何らかの基準点）に対するＢＪＴのコレクタ側の電圧を受信するためにＢＪＴ２のコレクタ側に接続する第２のポート８’とを有する。

図３および図４は、コントローラ回路の異なる例示的な配置を示す、変形ＮＰＮトランジスタ装置を示す。

図３の変形例ではコントローラ回路４がアナログ計算回路５のみを含み、この構成ではＰＩＤ（比例－積分－微分）フィードバック機構の機能を提供するようにプログラムされている。

アナログコンピュータ回路５は、回路の初期構成のため、又は計算に使用される値、例えばＫ値（ＰＩＤコントローラで使用される調整定数Ｋｐ、Ｋｉ、Ｋｄ）を保持するため、又はアナログクロック機構のような機能で使用される不揮発性アナログメモリ、例えばＯＴＰメモリを含んでもよい。

ＯＴＰは、デグレーダブル（又は、分解可能／degradable）な電子デバイスから構成されてもよい。これは、アナログまたはデジタルメモリ要素のいずれかを提供するために使用することができる。一例では、ＯＴＰがデグレーダブルなバイポーラ接合トランジスタのアレイから構成されてもよい。非デグレード状態ではトランジスタが第１の値、例えば１を保持するものとみなされ、デグレード状態ではトランジスタが第２の値、例えば０を保持するものとみなされる。アレイ内のトランジスタはメモリ内にプログラムを記憶するために、選択的にデグレードすることができる。一例において、アレイのトランジスタは、トランジスタのゲイン値を永久的に減少させるように、トランジスタのベース端子にトランジスタをデグレードさせる大きさの逆極性の電圧を印加することによってデグレードさせることができる。別の変形例では、アレイがポリシリコン抵抗器から構成され、それを通って過定格電流が流れ、それらの抵抗を変化させる。

トランジスタのゲイン値（トランジスタの使用箇所）または抵抗値（抵抗の使用箇所）は段階的にデグレードする可能性があるため、アナログメモリを提供するためにアナログ値を保持することも可能である。

図４は、ＰＩＤフィードバック機構の機能を提供するアナログ演算回路５に加えて、コントローラ回路が比例制御、積分および微分機能のうちのどの（全てではない場合）機能が適用されるべきかを選択するために使用され得るデジタルＣＰＵまたはプログラマブル論理デバイスおよびＯＴＰメモリをさらに含む変形例を示す。

図１または図２の装置がディスクリートの構成要素である場合、図５に示されるように、装置はチップ３を包む（典型的には周囲に成形される）任意の所望の形状のハウジング１０と、エミッタ端子Ｅに接続されたエミッタコネクタ１１と、コレクタ端子Ｃに接続されたコレクタコネクタ１２とを含み、コネクタはディスクリートの装置１を回路に接続するための手段を提供するために、チップ３に接続され、ハウジング１０の外に突出する。

図５の装置はまた、コントローラ回路４の第３入力９と外部信号源との間の接続を提供するために、ハウジング１０の外に延びる第３コネクタ１３を備える。第３のポート９への入力信号なしで装置を動作させることができる用途の変形設計では、装置がエミッタ及びコレクタに接続するための２つのピン１１、１２のみを備えて形成することができる。

複数の集積トランジスタ装置１が単一の半導体モノリス上に形成される代替の構成では、入力９間の接続の少なくとも一部がチップ上のパターン化されたメタライゼーションによって提供され得る。

図６はＮＰＮ ＢＪＴトランジスタ装置１の概略図であり、コントローラ回路４が、トランジスタ２のコレクタ側の外部回路へのデバイスの接続を介して、または第３のポート９を介して電力供給されることを可能にする例示的な電力回路を示す。さらに、図６は、デバイスがａ）ポート９を介して入力データ信号を受信し、ｂ）ポート９を介して出力信号を提供することを可能にする回路構成を示す。

装置は、ツェナーダイオード６１と関連して、コントローラ回路４に電力を供給するために第３のポート９から調整された電圧を供給する電圧調整器（VOLTAGE REG）６０を含む。

コントローラ回路４は、オプションとして、電流レギュレータ（CURRENT REG）６２を介してコレクタピンから給電することができる。コレクタとエミッタの間の電圧は実質的であり、例えば、５０Ｖを超えることがあり、これは、デバイスがパワードライバアプリケーションで使用される場面で予測され得るので、電流レギュレータが過熱する恐れがある。これを防止するために、回路は第１のポート８を通じて決定されるコレクタでの電圧が安全な電圧を下回るときに、コントローラ回路４によってイネーブルにすることができるスイッチ６３を含む。

電流レギュレータ６２は、機能するために少量の電力を必要とする。高電圧パワーアプリケーションでは接続６４によって示されるポート９から電流レギュレータ６２に電力を供給することがより実用的であるが、低電力アプリケーションでは電流レギュレータがコレクタピンを介して電力を供給されてもよい。

この装置は更に、高インピーダンス測定（HIGH IMPEDANCE MEASUREMENT）素子又はサブ回路６５、例えば、ポート９とコントローラ回路４のデータ入力ポート６６との間に接続された抵抗器、逆バイアスダイオード又はｏｍｐ－ａｍｐの１つ以上を有する。ポート９における比較的高い電圧は入力ポート６６において比較的低い電圧のデータ信号を提供するために、高インピーダンス測定素子／サブ回路６５にわたって降下される。

デバイスは、ポート９とトランジスタ２のエミッタ側の間に存在するプルダウン抵抗６７及びトランジスタスイッチ６８を含むデータ出力回路を更に含む。出力データポート６９からの出力信号は、トランジスタ６８を制御するために使用される。ポート９からデータ信号を送信するために、出力データポート６９からの信号が使用されて、トランジスタ６８がターンオンされ、このトランジスタは例えば、ポート９に接続された外部装置によって見られる電圧降下として、信号を送信するために使用することができるポート９を流れる電流をシンクする。

図７はユーザが外部コンピュータを使用してチップ３をプログラムすることを可能にするために、外部プログラミングツール２０に接続された図１のデバイス１を示す。ツール２０の出力２１は、コントローラ回路４がプログラミングモードにあるときにデータポートとして機能するコントローラ回路４の第３ポート９に接続される。プログラミングツール２０の第２の出力２２はツール２０からのクロック信号を、コントローラ回路４によってコレクタ側から第１のポート８を通して受け取って、データをコントローラ回路４にクロックすることができるようにするために、コレクタ端子に接続される。次いで、デジタル回路（アナログ回路であってもよいが）のワンタイムメモリ機能は、従来の技術を使用してプログラムすることができる。

代替として、データは代わりに、第２の出力２２およびポート８を介して転送され、クロック信号は、第１の出力２１およびポート９を介して転送され得る。

コントローラ２０および入力９と同様に、エミッタが正のレールを基準としていることを説明する（又は、補償する）ように適合されたＰＮＰトランジスタ装置をプログラムするために、変形ツールが必要である。ＮＰＮおよびＰＮＰの両方のためのプログラミングツールは単一の外部プログラミングツールデバイスに組み合わされることができる。

図８はメモリを省略するが、コントローラ回路４’’の追加ポートを外部デバッグツール３０に接続するいくつかのさらなるピンコネクタ１３を有する変形デバイス１’’の概略図である。デバッグツールは省略されたＯＴＰの代わりにコントローラ回路４’’によって使用される再プログラマブルメモリを備える。デバッグツールの再プログラマブルメモリは外部コンピュータ、例えば、ＰＣからのデバイス１’’の反復プログラミングを可能にする。これは、プログラマが先に説明した装置のメモリにインストールされるように意図されたプログラムを試験するのに好都合な手段を提供する。

任意選択的に、多数のピンコネクタ１３を使用して、例えば、プログラムカウンタ値、制御フラグ、ＲＡＭ値（ＲＡＭが存在する場合）等のようなコントローラ回路４’’内部の信号を出力することができる。

様々に上述されたデバイスの例示的な用途は、電力管理デバイスとして、またはその一部として使用するためのものである。例えば、トランジスタ装置は主電源（例えば、ＡＣ１２０Ｖ又はＡＣ２４０Ｖ）照明回路に接続されるように構成されたＬＥＤランプ用の電源アダプタの一部を形成することができる。

別の例の適用は、バッテリ４４から３相ブラシレスＤＣ電気モータ４３に電力を供給するための６つのバイポーラ接合トランジスタ装置、３つのＮＰＮタイプ４２および３つのＰＮＰタイプ４１から構成される駆動回路４０の概略図を示す図９に図示されている。３つのＰＮＰデバイス４１は正のレール４５から電源供給を受け、３つのＮＰＮトランジスタ装置４２は負のレール（接地）４６に切り替わる。各装置４１、４２の第３のポート４１Ａ、４２Ａは、コントローラまたはフィードバック装置、例えばモータ４３に関連するエンコーダから入力４７を介して制御信号（パルス幅変調信号またはアナログ信号とすることができる）を受信するために互いに接続され、この場合、信号はモータのロータの位置または速度を示すことができる。

一対のＰＮＰ、ＮＰＮ装置４１、４２は、それぞれモータ４３の巻線Ｗに関連している。装置４１、４２の各々の適切なプログラミングを通して、装置４１、４２は第３のポート４１Ａ ４２Ａを介して受け取った外部入力信号を使用して、モータ４３を制御するために、それらのそれぞれのモータ巻線を流れる電流を制御することになる。

図１０は、入力４７からの制御信号に影響を与えることなく、図９の一対の装置のＮＰＮとＰＮＰとの間の通信を可能にする変形回路を示す。

正のレール４５からの高電圧、例えば、入力４７からの制御信号よりも高い電圧がモータ４３を駆動するために使用される場合、ＮＰＮデバイス４２内のコントローラ４はＰＮＰ４１への電流レベルシフトを介して信号を送り、ＰＮＰデバイス４１のスイッチングを行うように構成されてもよい。

ＮＰＮデバイス４２の出力ポート４２Ａは、ＮＰＮデバイス４２のデータ出力回路のトランジスタ６８を介してエミッタＥにプルダウンされ、それによって４２Ａでの電圧を下げることができる。Ｒｌ（上側レール４０とＰＮＰデバイス入力４１Ａの間の接続に横たわる）およびＲ２（ＰＮＰ入力４１ＡとＮＰＮ入力４１Ａの間のラインにある）の抵抗配列を通して作成された分圧回路は、４１Ａで対応する電圧変化を生じる。この電圧変化は、ＰＮＰ４１の高インピーダンス測定回路６５によって検出される。

ＮＰＮポート４２Ａと制御入力４７との間に位置する抵抗器Ｒ３は、出力ポート４２Ａをエミッタに引き下げる動作が入力４７から受信した信号に悪影響を及ぼさないことを保証する（さもなければ入力４７に接続された他の装置に影響を及ぼす可能性がある）。制御入力４７は、出力ポート４２Ａをエミッタにプルダウンする動作が入力４７から受け取った信号に悪影響を与えないことを保証する（これは、さもなければ、入力４７に接続された他の装置に影響を与え得る）。

この構成はＮＰＮ４２がコマンドをＰＮＰ４１に送ることを可能にし、例えば、供給レール４０および４６の短絡を防止するために、ＮＰＮ４２がオフに切り替わることとＰＮＰ４１がオンに切り替わることとの間のタイミング遅延の大きさを提供または変更することを可能にする。

上述の実施形態の変形例ではＢＪＴ２がＦＥＴと置き換えられてもよく、このような配置ではコントローラ回路の出力４ＡがＦＥＴのゲート端子に接続される。

変形構成では、デバイスが第１および第２の入力の一方または両方を含まなくてもよく、代わりに、第３のポートを介して受信される信号を使用してＢＪＴを制御するように適合されてもよい。この構成による変形では、コントローラ回路４が要求される機能を提供するために工場でプログラムされる必要がある。

上記はアナログ演算回路のわずかな例示的構成のみを記載し、アナログ演算回路によって実行される実際の動作は、トランジスタ装置の意図された機能に応じてユーザによって選択され得ることが理解されよう。

Claims (16)

1. 前記外部回路を流れる電流を制御するために後述のトランジスタを外部回路に接続する第１端子および第２端子、および制御端子を有するトランジスタと、
   前記トランジスタの動作を制御するために前記トランジスタの前記制御端子に接続される出力を有するコントローラ回路を有し、
   前記コントローラ回路は前記トランジスタ装置が外部ソースから制御信号および／またはデータ信号を受信することを可能にするための少なくとも１つの入力を備え、前記コントローラ回路は前記少なくとも１つの入力を介してプログラム可能である、ディスクリートの半導体トランジスタ装置。
2. 各々が第１端子および第２端子および制御端子を有する複数のトランジスタを備える半導体トランジスタ装置であって、複数のトランジスタの各々はそれに付随する別個のプログラマブルコントローラ回路を有し、別個のコントローラ回路の各々はそのそれぞれのトランジスタの動作を制御するために、そのそれぞれのトランジスタの制御端子に接続された出力を有する、半導体トランジスタ装置。
3. 前記コントローラ回路が、電子アナログ演算回路を含む、請求項１または２に記載の半導体トランジスタ装置。
4. 前記コントローラ回路は、デジタル演算回路を備えることを特徴とする請求項１、２または３に記載の半導体トランジスタ装置。
5. 前記デジタル演算回路が、前記アナログ演算回路のセットアップを選択するようにプログラム可能である、請求項４に記載の半導体トランジスタ装置。
6. 前記デジタル演算回路は、ワンタイムプログラマブルである、請求項４または５に記載の半導体トランジスタ装置。
7. 前記トランジスタは高電圧回路を流れる電流を制御するように前記第１端子および前記第２端子を介して前記高電圧回路に接続されるように構成された高電圧トランジスタであり、前記コントローラ回路は比較的低い電圧信号を使用して動作する、請求項１、３～６のいずれかに記載の半導体トランジスタ装置。
8. 前記トランジスタおよび前記コントローラ回路は、同一の半導体モノリシック上に形成される、請求項１～７のいずれかに記載の半導体トランジスタ装置。
9. 前記コントローラ回路が前記トランジスタを流れる電流の指標および電圧の指標を受信するように前記トランジスタの第１端子側および前記トランジスタの第２端子側にそれぞれ接続された２つの入力を有する、請求項１～８のいずれかに記載の半導体トランジスタ装置。
10. 前記半導体デバイスは、前記トランジスタの前記第１の端子を回路に接続するための第１のコネクタと、前記トランジスタの前記第２の端子を回路に接続するための第２のコネクタと、前記コントローラ回路の更なる入力を外部信号源に接続するための第３のコネクタとを有するディスクリート半導体デバイスである、請求項１～９のいずれかに記載の半導体トランジスタ装置。
11. 前記コントローラ回路は、前記第１のコネクタ、前記第２のコネクタ、または前記第３のコネクタのうちの１つを介して受信された信号が、前記アナログ演算回路によって操作される入力として使用され、かつ、前記デジタル演算回路に電力を供給するためにも使用されるように構成される、請求項１０に記載の半導体トランジスタ装置。
12. 前記装置は、前記デジタル演算回路が前記第１のコネクタ、前記第２のコネクタ、または前記第３のコネクタのうちの１つまたは複数を介して受信された信号から電力供給されることを可能にするように構成された電力回路を備える、請求項１０または１１に記載の半導体トランジスタ装置。
13. 前記コントローラ回路への入力のために、前記第１のコネクタ、前記第２のコネクタ、または前記第３のコネクタのいずれか１つにおける電圧入力をシフトダウンするように構成された電圧レベルシフト回路を備える、請求項１０～１２のいずれかに記載の半導体トランジスタ装置。
14. 前記トランジスタは、バイポーラ接合トランジスタであることを特徴とする請求項１～１３のいずれかに記載の半導体トランジスタ装置。
15. 前記コントローラ回路は前記バイポーラ接合トランジスタの動作を制御するために、前記バイポーラ接合トランジスタのベースに接続された出力を有し、
    前記コントローラ回路は前記バイポーラ接合トランジスタを通る電流の指標および電圧の指標を受け取るために、前記バイポーラ接合トランジスタのエミッタ側およびバイポーラ接合トランジスタのコレクタ側に接続された入力を有する、請求項１４に記載の半導体トランジスタ装置
16. 外部回路を流れる電流を制御するために前記トランジスタを前記外部回路に接続するための第１の端子および第２の端子と、制御端子とを有するトランジスタと、
    前記トランジスタの動作を制御するために、トランジスタの制御端子に接続される出力を有するコントローラ回路を有し、
    前記トランジスタおよび前記コントローラ回路は、同じ半導体モノリス上に形成されている、ディスクリートの半導体トランジスタ装置。

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