JP6795388B2 - 電圧異常検出回路及び半導体装置 - Google Patents

電圧異常検出回路及び半導体装置 Download PDF

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Description

本発明は、ボルテージレギュレータの出力電圧の異常を検出する電圧異常検出回路及び半導体装置に関する。
ボルテージレギュレータが出力する内部電源電圧によって内部回路が駆動される半導体装置が知られている（特許文献１）。
ボルテージレギュレータは、基準電圧回路と出力トランジスタと分圧抵抗と差動増幅器を備えて、所望の内部電源電圧を安定して出力する。
特開２００１−９２５４４号公報
しかしながら、従来の半導体装置では、例えば基準電圧回路や分圧抵抗など、ボルテージレギュレータの回路に異常が発生した場合、その異常を検出できないという課題がある。
本発明は、上記課題に鑑みてなされ、ボルテージレギュレータが出力する内部電源電圧の異常を検出する電圧異常検出回路及び半導体装置を提供する。
従来の課題を解決する為、本発明の電圧異常検出回路は、所望の内部電源電圧よりも高い第１の基準電圧と所望の内部電源電圧よりも低い第２の基準電圧と出力する基準電圧回路と、第１の基準電圧によって内部電源電圧が所望の値よりも高くなったことを検出する第１電圧検出回路と、第２の基準電圧によって内部電源電圧が所望の値よりも低くなったことを検出する第２電圧検出回路とを備え、前記第１電圧検出回路は、ゲートに前記第１の基準電圧が入力され、ソースとバルクに前記内部電源電圧が入力された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと電源端子間に接続された第１の定電流源と、を備え、前記第１のＮＭＯＳトランジスタがオフしたときに、前記内部電源電圧が所望の電圧値よりも高くなったことを検出し、前記第２電圧検出回路は、ゲートに前記第２の基準電圧が入力され、ソースとバルクに前記内部電源電圧が入力された第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタのドレインと電源端子間に接続された第２の定電流源と、を備え、前記第２のＮＭＯＳトランジスタがオンしたときに、前記内部電源電圧が所望の電圧値よりも低くなったことを検出する。
本発明の電圧異常検出回路によれば、基準電圧回路と第１電圧検出回路と第２電圧検出回路とを備えたので、簡便な回路構成でありながら、半導体装置の内部電源電圧の電圧異常を検出することができる。
本発明の電圧異常検出回路を備えた半導体装置を示すブロック図である。 第一の実施形態の電圧異常検出回路を示す回路図である。 第一の実施形態の電圧異常検出回路の動作を示すタイミングチャートである。 第二の実施形態の電圧異常検出回路を示す回路図である。 第二の実施形態の電圧異常検出回路の動作を示すタイミングチャートである。
以下、本発明の電圧異常検出回路について図面を参照して説明する。
図１は、本発明の電圧異常検出回路を備えた半導体装置を示すブロック図である。
本発明の半導体装置は、ボルテージレギュレータ１１０と、内部回路２００と、電圧異常検出回路３００を備えている。
ボルテージレギュレータ１１０は、基準電圧回路１１１と、差動増幅器１１２と、抵抗１１３及び１１４と、出力トランジスタ１１５と、出力端子１１６とを備え、電源端子１００及び１０１の間の電圧で動作して、出力端子１１６から電源端子１００を基準とした定電圧ＶＲＥＧを出力する。
内部回路２００は、定電圧ＶＲＥＧで動作する。
電圧異常検出回路３００は、定電圧ＶＲＥＧが入力される入力端子３０１と、出力端子３０２を備え、電源端子１００及び１０１の間の電圧で動作して、出力端子３０２から検出電圧ＶＤＥＴを出力する。
本発明の半導体装置は、このような構成にしたので、ボルテージレギュレータ１１０が出力する定電圧ＶＲＥＧの異常を検出して検出電圧ＶＤＥＴを出力する。
＜第一の実施形態＞
図２は、第一の実施形態の電圧異常検出回路の回路図である。
第一の実施形態の電圧異常検出回路３００ａは、基準電圧回路３１０と、第１電圧検出回路３２１と、第２電圧検出回路３２２と、インバータ回路３７１と、ＯＲ回路３７２を備えている。基準電圧回路３１０は、所望の内部電源電圧よりも高い第１の基準電圧と、所望の内部電源電圧よりも低い第２の基準電圧を出力する。
第１電圧検出回路３２１は、第１の入力端子に基準電圧回路３１０の第１の基準電圧を入力され、第２の入力端子に入力端子３０１即ち定電圧ＶＲＥＧが入力される。第２電圧検出回路３２２は、第１の入力端子に基準電圧回路３１０の第２の基準電圧が入力され、第２の入力端子に定電圧ＶＲＥＧが入力される。インバータ回路３７２は、入力端子を第１電圧検出回路３２１の出力端子に接続される。ＯＲ回路３７２は、第１の入力端子をインバータ回路３７１の出力端子に接続され、第２の入力端子を第２電圧検出回路３２２の出力端子に接続され、出力端子は出力端子３０２に接続される。
第１電圧検出回路３２１は、定電流源３４１と、定電流源３４２と、ＮＭＯＳトランジスタ３５１と、ＰＭＯＳトランジスタ３６１と、スイッチ３３１を備えている。
ＮＭＯＳトランジスタ３５１は、ゲートを第１電圧検出回路３２１の第１の入力端子に接続され、ソースとバルクを第１電圧検出回路３２１の第２の入力端子に接続され、ドレインをスイッチ３３１の一端に接続される。スイッチ３３１の他端は、定電流源３４１の一端と、ＰＭＯＳトランジスタ３６１のゲートに接続される。定電流源３４１の他端は、電源端子１００に接続される。ＰＭＯＳトランジスタ３６１は、ソースを電源端子１００に接続され、ドレインを定電流源３４２の一端と、第１電圧検出回路３２１の出力端子に接続される。定電流源３４２の他端は、電源端子１０１に接続される。
第２電圧検出回路３２２は、定電流源３４３と、定電流源３４４と、ＮＭＯＳトランジスタ３５２と、ＰＭＯＳトランジスタ３６２と、スイッチ３３２を備えている。第２電圧検出回路３２２のこれらの素子は、第１電圧検出回路３２１と同様に接続されている。
次に、第一の実施形態の電圧異常検出回路３００ａの動作について説明する。
図３は、第一の実施形態の電圧異常検出回路３００ａの動作を示すタイミングチャートである。第１電圧検出回路３２１の第１の入力端子の電圧をＶｉ１、出力端子の電圧をＶｏ１とし、第２電圧検出回路３２２の第１の入力端子の電圧をＶｉ２、インバータ回路３７１の出力端子の電圧をＶｏ２とする。
基準電圧回路３１０の第１の基準電圧は内部電源電圧よりも高く、内部回路が誤動作しない電圧値に調整されている。また、基準電圧回路３１０の第２の基準電圧は内部電源電圧よりも低く、内部回路が耐圧破壊しない電圧に調整されている。また、スイッチ３３１と３３２が共にオンしているものとする。
ボルテージレギュレータ１１０に異常がない場合を考える。図３の時間ｔ０〜ｔ１に示すように、Ｖｉ１−ＶＲＥＧ＞Ｖｔｈであれば第１電圧検出回路３２１のＮＭＯＳトランジスタ３５１はオンし、ＰＭＯＳトランジスタ３６１がオンすることにより、電圧Ｖｏ１はＬｏレベルとなる。また、Ｖｉ２−ＶＲＥＧ＜Ｖｔｈである為、第２電圧検出回路３２２のＮＭＯＳトランジスタはオフし、ＰＭＯＳトランジスタ３６２がオフすることにより、電圧Ｖｏ２はＬｏレベルとなる。よって、出力端子３０２の検出電圧ＶＤＥＴはＬｏレベルとなる。
次に、ボルテージレギュレータ回路に異常が発生し、定電圧ＶＲＥＧが基準電圧回路３１０の第２の基準電圧よりも低くなった場合を考える。図３の時間ｔ２〜ｔ３に示すように、電圧Ｖｏ１はＬｏレベルと変わらない。しかし、Ｖｉ２−ＶＲＥＧ＞Ｖｔｈであれば、第２電圧検出回路３２２のＮＭＯＳトランジスタはオンし、ＰＭＯＳトランジスタ３６２がオンすることにより、電圧Ｖｏ２はＨｉレベルとなる。よって、検出電圧ＶＤＥＴはＨｉレベルとなり、ボルテージレギュレータ１１０の電圧異常を検出できる。
次に、ボルテージレギュレータ回路に異常が発生し、定電圧ＶＲＥＧが基準電圧回路３１０の第１の基準電圧よりも高くなった場合を考える。図３の時間ｔ４〜ｔ５に示すように、Ｖｉ１−ＶＲＥＧ＜Ｖｔｈである為、第１電圧検出回路３２１のＮＭＯＳトランジスタ３５１はオフし、ＰＭＯＳトランジスタ３６１がオフすることにより、電圧Ｖｏ１はＨｉレベルとなる。一方、Ｖｉ２−ＶＲＥＧ＜Ｖｔｈである為、第２電圧検出回路３２２のＮＭＯＳトランジスタはオフし、ＰＭＯＳトランジスタ３６２がオフすることにより、電圧Ｖｏ２はＬｏレベルとなる。よって、検出電圧ＶＤＥＴはＨｉレベルとなり、ボルテージレギュレータ１１０の電圧異常を検出できる。
以上説明したように、第一の実施形態の電圧異常検出回路３００ａは、第１電圧検出回路３２１と第２電圧検出回路３２２を備えたので、ボルテージレギュレータ１１０に電圧異常が発生し内部電源電圧が所望の電圧範囲から外れたことを検出することができる。
なお、スイッチ３３１、３３２はオンしているものとして説明したが、ボルテージレギュレータ回路の異常を監視したいときのみオンを制御しても良い。このようにすれば、定消費電流化を図ることができる。
＜第二の実施形態＞
図４は、第二の実施形態の電圧異常検出回路の回路図である。第一の実施形態の電圧異常検出回路３００ａとの違いは、スイッチ４０１、４０２、４０３、４０３を備えたスイッチ回路が追加された点である。
スイッチ４０１は、一端が基準電圧回路３１０の第１の出力端子に接続され、他端が第１電圧検出回路の第１の入力端子に接続される。スイッチ４０２は、一端が基準電圧回路３１０の第１の出力端子に接続され、他端が第２電圧検出回路の第１の入力端子に接続される。スイッチ４０３は、一端が基準電圧回路３１０の第２の出力端子に接続され、他端が第１電圧検出回路の第１の入力端子に接続される。スイッチ４０４は、一端が基準電圧回路３１０の第２の出力端子に接続され、他端が第２電圧検出回路の第１の入力端子に接続される。その他の構成は、第一の実施形態の電圧異常検出回路３００ａと同様である。
次に、第二の実施形態の電圧異常検出回路３００ｂの動作について説明する。図５は、第二の実施形態の電圧異常検出回路３００ｂの動作を示すタイミングチャートである。
φ１はスイッチ４０１、４０４を制御する信号であり、信号φ１がＨｉレベルのときスイッチ４０１、４０４はオンする。φ２はスイッチ４０２、４０３を制御する信号であり、信号φ２がＨｉレベルのときスイッチ４０２、４０３はオンする。電圧異常検出回路３００ｂの入力端子３０１をＶＲＥＧ、出力端子３０２をＶＤＥＴとし、第１電圧検出回路３２１の第１の入力端子をＶｉ１、出力端子をＶｏ１とし、第２電圧検出回路３２２の第１の入力端子をＶｉ２、出力端子をＶｏ２とする。また、スイッチ３３１と３３２が共にオンしているものとする。
先ず、ボルテージレギュレータ１１０に異常がない場合を考える。図５の時間ｔ０〜ｔ１では、スイッチ４０１と４０４はオンし、スイッチ４０２と４０３はオフしている。その為、Ｖｉ１−ＶＲＥＧ＞Ｖｔｈであれば第１電圧検出回路３２１のＮＭＯＳトランジスタ３５１はオンし、ＰＭＯＳトランジスタ３６１がオンすることにより、電圧Ｖｏ１はＬｏレベルとなる。また、Ｖｉ２−ＶＲＥＧ＜Ｖｔｈである為、第２電圧検出回路３２２のＮＭＯＳトランジスタはオフし、ＰＭＯＳトランジスタ３６２がオフすることにより、電圧Ｖｏ２はＬｏレベルとなる。よって、検出電圧ＶＤＥＴはＬｏレベルとなる。
次に、図５の時間ｔ１〜ｔ２では、スイッチ４０１と４０４はオフし、スイッチ４０２と４０３はオンしている。このとき、電圧Ｖｉ１は、基準電圧回路３１０の第２の基準電圧となり、定電圧ＶＲＥＧよりも低くなる。また、電圧Ｖｉ１は、基準電圧回路３１０の第１の基準電圧となり、定電圧ＶＲＥＧよりも高くなる。すると、Ｖｉ１−ＶＲＥＧ＜Ｖｔｈである為、第１電圧検出回路３２１のＮＭＯＳトランジスタ３５１はオフし、ＰＭＯＳトランジスタ３６１がオフすることにより、電圧Ｖｏ１はＨｉレベルとなる。また、Ｖｉ２−ＶＲＥＧ＞Ｖｔｈである為、第２電圧検出回路３２２のＮＭＯＳトランジスタはオンし、ＰＭＯＳトランジスタ３６２がオンすることにより、電圧Ｖｏ２はＨｉレベルとなる。よって、出力端子ＶＤＥＴはＨｉレベルとなる。
以上説明したように、第二の実施形態の電圧異常検出回路３００ｂは、スイッチ４０１、４０２、４０３、４０３を備えたので、ボルテージレギュレータ１１０に電圧異常がない場合であっても、電圧Ｖｉ１と電圧Ｖｉ２を入れ替えることにより、電圧異常検出回路３００ｂが正常に動作することをテストすることができる。
なお、スイッチ３３１、３３２はオンしているものとして説明したが、ボルテージレギュレータ回路の異常を監視したいときのみオンを制御しても良い。このようにすれば、定消費電流化を図ることができる。
また、スイッチ４０１、４０２、４０３、４０３を信号φ１と信号φ２で同時に切替えるように説明したが、片方ずつ切り替えるようにしてもよい。
以上説明したように、本発明の電圧異常検出回路は、内部電源電圧よりも高い第１の基準電圧と内部電源電圧よりも低い第２の基準電圧を出力する基準電圧回路と、第１の基準電圧が入力され内部電源電圧が所望の電圧値よりも高くなったことを検出する第１電圧検出回路と、第２の基準電圧が入力され内部電源電圧が所望の電圧値よりも低くなったことを検出する第２電圧検出回路を備えたので、半導体装置内のボルテージレギュレータが出力する内部電源電圧の異常を検出することが出来る。
なお、実施形態の説明において、半導体装置は電源端子１００を基準とし動作する回路を示したが、電源端子１０１を基準とし動作する回路であっても、それに応じた回路を構成することで同様の効果が得られる。
３００、３００ａ、３００ｂ 電圧異常検出回路
３１０ 基準電圧回路
３２１、３２２ 電圧検出回路
３４１、３４２、３４３、３４４ 定電流源
３７１ インバータ回路
３７２ ＯＲ回路

Claims (3)

  1. ボルテージレギュレータが内部回路へ供給する内部電源電圧の電圧異常を検出する電圧異常検出回路であって、
    前記内部電源電圧よりも高い第１の基準電圧と前記内部電源電圧よりも低い第２の基準電圧を出力する基準電圧回路と、
    前記第１の基準電圧が入力され、前記内部電源電圧が所望の電圧値よりも高くなったことを検出する第１電圧検出回路と、
    前記第２の基準電圧が入力され、前記内部電源電圧が所望の電圧値よりも低くなったことを検出する第２電圧検出回路と、
    を備え、
    前記第１電圧検出回路は、
    ゲートに前記第１の基準電圧が入力され、ソースとバルクに前記内部電源電圧が入力された第１のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタのドレインと電源端子間に接続された第１の定電流源と、
    を備え、前記第１のＮＭＯＳトランジスタがオフしたときに、前記内部電源電圧が所望の電圧値よりも高くなったことを検出し、
    前記第２電圧検出回路は、
    ゲートに前記第２の基準電圧が入力され、ソースとバルクに前記内部電源電圧が入力された第２のＮＭＯＳトランジスタと、
    前記第２のＮＭＯＳトランジスタのドレインと電源端子間に接続された第２の定電流源と、
    を備え、前記第２のＮＭＯＳトランジスタがオンしたときに、前記内部電源電圧が所望の電圧値よりも低くなったことを検出する、
    ことを特徴とする電圧異常検出回路。
  2. 前記電圧異常検出回路は、
    前記基準電圧回路と前記第１電圧検出回路および前記第２電圧検出回路との間にスイッチ回路を備え、
    前記スイッチ回路を制御することにより、前記第１電圧検出回路に前記第２の基準電圧が入力され、前記第２電圧検出回路に前記第１の基準電圧が入力され、
    前記電圧異常検出回路の動作をテストすることできる
    ことを特徴とする請求項１に記載の電圧異常検出回路。
  3. 内部回路へ内部電源電圧を供給するボルテージレギュレータと、
    前記内部電源電圧が入力され、前記内部電源電圧の電圧異常を検出する請求項１または２のいずれかに記載の電圧異常検出回路と、
    を備えたことを特徴とする半導体装置。
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