WO2019194008A1 - 半導体記憶装置 - Google Patents

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WO2019194008A1
WO2019194008A1 PCT/JP2019/012473 JP2019012473W WO2019194008A1 WO 2019194008 A1 WO2019194008 A1 WO 2019194008A1 JP 2019012473 W JP2019012473 W JP 2019012473W WO 2019194008 A1 WO2019194008 A1 WO 2019194008A1
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vnw
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memory cell
memory device
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山田　智之
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株式会社ソシオネクスト
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    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor memory device including a vertical nanowire (VNW: Vertical Nanowire) FET (Field Effect Transistor), and more particularly to a layout structure of a nonvolatile memory cell.
  • VNW Vertical Nanowire
  • FET Field Effect Transistor
  • Transistors which are the basic components of LSIs, have achieved improved integration, reduced operating voltage, and increased operating speed by reducing (scaling) the gate length.
  • off current due to excessive scaling and a significant increase in power consumption due to this have become a problem.
  • VNW FETs vertical nanowire FETs
  • nonvolatile memory cells are used in many applications.
  • One of the nonvolatile memory cells is an OTP (One Time Time Programmable) memory cell. This is characterized in that the states of “1” and “0” are stored in the memory and read due to the breakdown of the insulating film.
  • Patent Document 1 discloses a configuration of an OTP memory. In this configuration, two types of gate oxide film thicknesses are provided in one transistor, and the thin portion of the insulating film is destroyed, so that the states “1” and “0” are stored in the memory. .
  • This disclosure is intended to provide a layout structure with a small area for a nonvolatile memory cell using a VNW FET.
  • the memory cell in a semiconductor memory device including a nonvolatile memory cell, the memory cell is provided between a program element whose gate is connected to a word line, and between the program element and the bit line.
  • VNW Very Nanowire
  • each of the program element and the switch element is configured by one or a plurality of VNW FETs.
  • the VNW FETs constituting the program element and the switch element are arranged side by side in the first direction.
  • a small area layout structure can be realized for a nonvolatile memory cell using a VNW FET.
  • FIG. 1 is a configuration example of a semiconductor memory device including nonvolatile memory cells according to the first and second embodiments, where (a) is a configuration diagram of a memory cell array, and (b) is a circuit diagram of the memory cell.
  • FIG. 3 is a plan view showing a layout structure of the memory cell array according to the first embodiment.
  • FIG. 7 is a plan view showing a layout structure of a memory cell array according to the second embodiment.
  • (b) is sectional drawing which shows the layout structure of the memory cell which concerns on the modification of 1st and 2nd embodiment.
  • FIG. 5 is a plan view showing a layout structure of a memory cell array according to the third embodiment. Sectional drawing which shows the layout structure of FIG. (A), (b) is sectional drawing which shows the layout structure of the memory cell which concerns on the modification of 3rd Embodiment.
  • (A), (b) is sectional drawing which shows the layout structure of the memory cell which concerns on the modification of 3rd Embodiment. Sectional drawing which shows the layout structure of the memory cell which concerns on the modification of 3rd Embodiment.
  • Another configuration diagram of the memory cell array according to the first and second embodiments It is a schematic diagram which shows the basic structural example of vertical nanowire FET, (a) is sectional drawing, (b) is a top view (A), (b) is a schematic plan view showing an example of a basic structure of a vertical nanowire FET and showing a structure example using local wiring
  • the semiconductor memory device includes a nonvolatile memory cell, and the memory cell includes a so-called vertical nanowire FET (VNW FET).
  • VNW FET vertical nanowire FET
  • FIG. 15 is a schematic diagram showing an example of the basic structure of a VNW FET, where (a) is a cross-sectional view and (b) is a plan view.
  • FIG. 15B illustration of metal wiring is omitted, and components that are not visible in an actual plan view are illustrated for ease of understanding.
  • a P-type well 502 and an N-type well 503 are formed on a semiconductor substrate 501.
  • the semiconductor substrate 501 is a P-type substrate, the P-type well need not be formed.
  • a VNW FET 510 that is an N-type transistor is formed on the P-type well 502, and a VNW FET 520 that is a P-type transistor is formed on the N-type well 503.
  • Reference numeral 504 denotes an insulating film
  • 505 denotes an interlayer insulating film.
  • the VNW FET 510 has a bottom electrode 511 serving as a source / drain electrode, a top electrode 512 serving as a source / drain electrode, and a vertical direction (a direction perpendicular to the substrate surface) between the bottom electrode 511 and the top electrode 512. And formed nanowires 513.
  • the bottom electrode 511 and the top electrode 512 are doped to N conductivity type. At least a part of the nanowire 513 becomes a channel region.
  • a gate insulating film 515 is formed around the nanowire 513, and a gate electrode 514 is formed around the gate insulating film 515.
  • the gate electrode 514 may surround the entire periphery of the nanowire 513, or may surround only a part of the periphery of the nanowire 513. In the case where the gate electrode 514 surrounds only a part of the periphery of the nanowire 513, the gate insulating film 515 may be formed only in a portion where the gate electrode 514 surrounds the nanowire 513.
  • the bottom electrode 511 is connected to a bottom region 516 formed so as to spread along the upper surface of the semiconductor substrate 501.
  • the bottom region 516 is also doped with N conductivity type.
  • a silicide region 517 is formed on the surface of the bottom region 516.
  • a sidewall 518 is formed around the top electrode 512.
  • a silicide region 519 is formed on the top electrode 512. However, the sidewall 518 and the silicide region 519 are not necessarily formed.
  • the VNW FET 520 includes a bottom electrode 521 serving as a source / drain electrode, a top electrode 522 serving as a source / drain electrode, and a nanowire 523 formed between the bottom electrode 521 and the top electrode 522 in a vertical direction. Is provided.
  • the bottom electrode 521 and the top electrode 522 are doped to P conductivity type. At least a part of the nanowire 523 becomes a channel region.
  • a gate insulating film 525 is formed around the nanowire 523, and a gate electrode 524 is formed around the gate insulating film 525.
  • the bottom electrode 521 is connected to a bottom region 526 formed so as to spread along the upper surface of the semiconductor substrate 501.
  • the bottom region 526 is also doped to P conductivity type.
  • a silicide region 527 is formed on the surface of the bottom region 526.
  • a sidewall 528 is formed around the top electrode 522.
  • a silicide region 529 is formed on the top electrode 522. However, the sidewall 528 and the silicide region 529 are not necessarily formed.
  • the gate electrode region 514 of the VNW FET 510 and the gate electrode region 524 of the VNW FET 520 are connected by the gate wiring 531. Further, the bottom region 516, the silicide region 519, the gate wiring 531, the silicide region 529, and the bottom region 526 are connected to the wiring 542 formed in the metal wiring layer M1 through the contact 532 and the contact 541, respectively.
  • a metal wiring layer can be laminated
  • the semiconductor substrate 501 is made of, for example, bulk Si, germanium, a compound or alloy thereof.
  • N-type dopants include As, P, Sb, N, C, or combinations thereof.
  • P-type dopants include B, BF2, In, N, C, or combinations thereof.
  • planar shape of VNW FETs 510 and 520 may be, for example, a circle, a rectangle, an ellipse, or the like.
  • the material of the insulating film 504 is, for example, SiN, SiCN, or the like.
  • Examples of the material of the interlayer insulating film 505 include SiO, TEOS, PSG, BPSG, FSG, SiOC, SOG, Spin-on-Polymers, SiC, or a mixture thereof.
  • the material of the silicide regions 517 and 527 is, for example, NiSi, CoSi, TiSi, WSi or the like.
  • the materials of the gate electrodes 514 and 524 and the gate wiring 531 are, for example, TiN, TaN, TiAl, Ti-containing metal, Ta-containing metal, Al-containing metal, W-containing metal, TiSi, NiSi, PtSi, polysilicon with silicide, and combinations of these.
  • Examples of the material of the gate insulating films 515 and 525 include SiON, Si3N4, Ta2O5, Al2O3, Hf oxide, Ta oxide, and Al oxide.
  • the k value is preferably 7 or more.
  • Examples of the material of the silicide regions 519 and 529 provided on the top electrodes 512 and 522 include NiSi, CoSi, MoSi, WSi, PtSi, TiSi, and combinations thereof.
  • a metal such as W, Cu, or Al, an alloy such as TiN or TaN, a semiconductor into which impurities are implanted, or a combination thereof may be used.
  • Examples of the material of the sidewalls 518 and 528 include SiN, SiON, SiC, SiCN, and SiOCN.
  • Examples of the material of the contact 532 include Ti, TiN, Ta, and TaN. Further, there are Cu, Cu-arroy, W, Ag, Au, Ni, Al and the like. Alternatively, Co or Ru may be used.
  • FIG. 16 shows an example of the basic structure of a VNW FET, and shows an example of a structure using local wiring.
  • a local wiring 534 is formed between the metal wiring layer M1 and the top electrode 512 of the VNW FET 510 and the top electrode 522 of the VNW FET 520.
  • Bottom regions 516 and 526 and gate wiring 531 are connected to wiring 542 formed in metal wiring layer M1 through contact 533, local wiring 534 and contact 541, respectively.
  • the silicide regions 519 and 529 are connected to the wiring 542 formed in the metal wiring layer M1 through the local wiring 534 and the contact 541, respectively.
  • a local wiring 535 is formed between the metal wiring layer M1 and the bottom regions 516 and 526.
  • the local wiring 535 corresponds to the contact 533 and the local wiring 534 in FIG.
  • the silicide region 536 is used as an etching stopper in the process of forming the local wiring 535.
  • VNW the bottom electrode, top electrode, and gate electrode of the VNW FET are simply referred to as “bottom, top, and gate” as appropriate.
  • VNW the unit configuration
  • VDD indicates a power supply voltage or a high voltage side power supply line
  • VVSS indicates a power supply voltage or a low voltage side power supply line.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • an expression such as “same wiring width” or the like that means that the width is the same includes a variation range in manufacturing.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor memory device including nonvolatile memory cells according to the first and second embodiments, where (a) is a configuration diagram of a memory cell array, and (b) is a configuration diagram of a memory cell. It is a circuit diagram. As shown in FIG. 1A, each memory cell 1 is connected to a corresponding word line WL and bit line BL. Note that the semiconductor memory device includes peripheral circuits such as a write circuit and a read circuit in addition to the memory cell array, but illustration thereof is omitted here. In FIG.
  • the memory cell array is composed of (2 ⁇ 2) memory cells 1 (MC1 to MC4), but the number of memory cells 1 is X In the direction (the direction in which the word line WL extends) and the Y direction (the direction in which the bit line BL extends), it is not limited to this.
  • the memory cell 1 is a gate oxide film destruction type OTP (One Time Programmable) memory cell.
  • the memory cell 1 includes N-conductivity type transistors TP and TS connected in series.
  • the transistor TP is a program element.
  • the program element stores a value of “1” / “0” according to the breakdown / non-destructive state of the gate oxide film.
  • the transistor TS is a switch element. The switch element controls access from the bit line BL to the program element.
  • the film thickness of the gate oxide film is thinner than that of the transistor TS constituting the switch element.
  • the switch element is configured by a transistor having a gate oxide film thickness similar to that of a so-called IO transistor in an input / output circuit that exchanges signals with the outside of the semiconductor integrated circuit
  • the program element is a semiconductor integrated circuit This is constituted by a transistor having a gate oxide film thickness comparable to that of a so-called core transistor in the internal circuit.
  • the core transistor has a lower breakdown voltage of the gate oxide film than the IO transistor.
  • the write operation of the memory cell 1 is performed as follows.
  • a high voltage VPP as a write voltage is applied to a desired word line WL.
  • the high voltage VPP is a voltage higher than the breakdown voltage of the gate oxide film of the program element, and is 5 V, for example.
  • 0 V is applied to the bit line BL connected to the memory cell 1 where the gate oxide film is destroyed, and the bit line BL connected to the memory cell 1 where the gate oxide film is not destroyed is brought into a floating state.
  • the switch element becomes conductive, and the gate oxide film of the program element is destroyed by the application of the high voltage VPP.
  • the read operation of the memory cell 1 is performed as follows.
  • the bit line BL is precharged to 0V in advance.
  • a voltage VRR lower than the high voltage VPP is applied to the desired word line WL.
  • the voltage VRR is a voltage that does not destroy the gate oxide film of the program element, and is 1 V, for example.
  • a current flows from the word line WL to the bit line BL via the gate of the program element, and the potential of the bit line BL rises.
  • the potential of the bit line BL does not change. Due to this potential difference, the state of the memory cell 1, that is, the value “0” / “1” is read.
  • FIG. 2 and 3 are diagrams showing an example of the layout structure of the memory cell array according to the first embodiment, FIG. 2 is a plan view, and FIG. 3 is a cross-sectional view taken along line A-A ′ of FIG.
  • dotted lines running vertically and horizontally in a plan view such as FIG. 2 and dotted lines running vertically in a cross-sectional view such as FIG. 3 indicate a grid used for component placement at the time of design.
  • the grids are arranged at equal intervals in the X direction and are arranged at equal intervals in the Y direction. Note that the grid spacing may be the same or different in the X direction and the Y direction. Further, the grid interval may be different for each layer.
  • the grid of the VNW FET and the grid of the M1 wiring may be arranged at different intervals.
  • each part does not necessarily have to be arranged on a grid.
  • it is preferable that the components are arranged on a grid. The same applies to the following embodiments.
  • the device structure according to the present embodiment is based on the structure shown in FIG. However, the structure shown in FIG. 15 and FIG. 16B or a structure based on another device structure may be used. The same applies to the following embodiments. For the sake of clarity, the illustration of the well, the STI, each insulating film, the silicide layer on the bottom, the silicide layer on the top, and the sidewall on the top is omitted. The same applies to the subsequent figures.
  • FIG. 2 shows a layout of (2 ⁇ 2) memory cells MC1, MC2, MC3, MC4 constituting the memory cell array.
  • Each of the memory cells MC1 to MC4 has the same structure, but the memory cells MC2 and MC4 have a structure in which the memory cells MC1 and MC3 are inverted left and right (X direction).
  • the program element is composed of one VNW FET
  • the switch element is composed of three VNW FETs.
  • Adjacent memory cells MC1 and MC2 share a connection with the word line WL
  • adjacent memory cells MC3 and MC4 share a connection with the word line WL.
  • a tap for supplying the power supply voltage VSS to the P well or the P substrate on the side of the memory cells MC1 and MC3 opposite to the memory cells MC2 and MC4 and on the side of the memory cells MC2 and MC4 opposite to the memory cells MC1 and MC3. Is provided.
  • Transistors TP1, TS1, TS2, and TS3 are N-conductivity type VNW FETs, each of which includes one VNW.
  • the transistor TP1 constitutes a program element.
  • the transistors TS1, TS2, TS3 constitute a switch element.
  • the gate oxide films of the transistors TS1, TS2, TS3 are thicker than the gate oxide film of the transistor TP1.
  • the transistors TP1, TS1, TS2, TS3 are arranged side by side in the X direction. Under the transistors TP1, TS1, TS2, and TS3, there is a P substrate or a P well is formed.
  • the gate oxide films may be formed separately by masking the gate oxide film regions when forming the gate oxide films. The same applies to the following embodiments.
  • an M2 wiring 51 extending in the X direction and serving as the word line WL is disposed.
  • an M1 wiring 41 extending in the Y direction and serving as the bit line BL is disposed.
  • an M1 wiring 42 extending in the Y direction for supplying the power supply voltage VSS is arranged on the upper layer of the tap portion on the right side of the memory cells MC2 and MC4.
  • an M2 wiring 52 extending in the X direction and serving as a word line WL is disposed above the memory cells MC1 and MC2.
  • an M1 wiring 43 extending in the Y direction and serving as the bit line BL is disposed in the upper layer of the memory cells MC1 and MC3. Further, an M1 wiring 44 extending in the Y direction for supplying the power supply voltage VSS is arranged on the upper layer of the tap portion on the left side of the memory cells MC1 and MC3 in the drawing.
  • Bottom regions 11, 12, and 13 are formed.
  • the bottoms of the transistors TP1 and TS1 are connected to the bottom region 11.
  • the bottoms of the transistors TS2, TS3 are connected to the bottom region 12.
  • the bottom region 13 is formed in the tap portion.
  • the bottom region 13 is connected to an M1 wiring 42 that supplies a power supply voltage VSS via a via and a local wiring.
  • the gate wiring 21 extends in the X direction and is connected to the gates of the transistors TP1, TS1, TS2, and TS3.
  • the gate wiring 21 has a wiring part 21a extending from the transistor TP1 in the opposite direction to the transistor TS1.
  • the wiring portion 21a is connected to the M2 wiring 51 serving as the word line WL via a via, a local wiring, and an M1 wiring.
  • the wiring part 21a is shared by adjacent memory cells MC3 and MC4.
  • the tops of the transistors TS1 and TS2 are connected to a local wiring 31 extending in the X direction.
  • the top of the transistor TS3 is connected to the M1 wiring 41 serving as the bit line BL via a local wiring and a via. That is, the transistors TS1, TS2, and TS3 are connected in series between the bottom region 11 to which the bottom of the transistor TP1 is connected and the M1 wire 41 that becomes the bit line BL via the local wiring 31 and the bottom region 12. Has been.
  • the layout structure described above has the following features, for example.
  • the VNW FETs TP1, TS1, TS2, and TS3 constituting the program element and the switch element are arranged side by side in the X direction. Thereby, the layout structure of the memory cell becomes compact, and the area can be kept small.
  • a gate wiring 21 extending in the X direction is connected to the gate of each VNW FET TP1, TS1, TS2, TS3. Thereby, the layout structure of the memory cell becomes more compact.
  • the M2 wiring 51 serving as the word line WL extends in the X direction, and the VNW FETs TP1, TS1, TS2, TS3, the gate wiring 21, and the M2 wiring 51 overlap in plan view. Thereby, the layout structure of the memory cell becomes more compact.
  • the top of the transistor TS3 is connected to the M1 wiring 41 that becomes the bit line BL.
  • the connection configuration between the switch element and the bit line BL is simplified, so that the area of the memory cell can be reduced.
  • the transistors TS1, TS2, and TS3 that are connected in series and that constitute the switch element, the tops of the transistors TS1 and TS2 are connected via the local wiring 31, and the bottoms of the transistors TS2 and TS3 are connected via the bottom region 12. It is connected.
  • the configuration in which the VNW FETs are connected in series becomes simple, so that the area of the memory cell can be reduced.
  • a wiring portion 21a for connecting the gate wiring 21 to the word line WL is provided at the end of the memory cell. Thereby, since the wiring part 21a can be supplied by the adjacent memory cell, the area of the memory cell can be reduced.
  • an M1 wiring extending in the Y direction may be provided in a vacant portion between the wiring portion 21a and the M1 wiring 41.
  • the wiring pattern of the M1 wiring becomes uniform.
  • the power supply can be strengthened by providing the power supply wiring as the M1 wiring.
  • each bottom region extends in the X direction, the region width is the same, and the arrangement pitch is constant.
  • Each gate wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each local wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M1 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M2 wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • FIG. 4 and 5 are diagrams showing examples of the layout structure of the memory cell array according to the second embodiment.
  • FIG. 4 is a plan view and FIG. 5 is a cross-sectional view taken along line BB ′ of FIG.
  • Each of the memory cells MC1 to MC4 has the same structure, but the memory cells MC2 and MC4 have a structure in which the memory cells MC1 and MC3 are inverted left and right (X direction).
  • the program element is composed of one VNW FET
  • the switch element is composed of three VNW FETs.
  • Transistors TP1, TS1, TS2, and TS3 are N-conductivity type VNW FETs, each of which includes one VNW.
  • the transistor TP1 constitutes a program element.
  • the transistors TS1, TS2, TS3 constitute a switch element.
  • the gate oxide films of the transistors TS1, TS2, TS3 are thicker than the gate oxide film of the transistor TP1.
  • the transistors TP1, TS1, TS2, TS3 are arranged side by side in the X direction. However, there is an interval of 1 grid between the transistor TP1 and the transistors TS1, TS2, TS3. Under the transistors TP1, TS1, TS2, and TS3, there is a P substrate or a P well is formed.
  • an M2 wiring 51 extending in the X direction and serving as the word line WL is disposed.
  • an M1 wiring 41 extending in the Y direction and serving as the bit line BL is disposed.
  • an M1 wiring 42 extending in the Y direction for supplying the power supply voltage VSS is arranged on the upper layer of the tap portion on the right side of the memory cells MC2 and MC4.
  • an M2 wiring 52 extending in the X direction and serving as a word line WL is disposed above the memory cells MC1 and MC2.
  • an M1 wiring 43 extending in the Y direction and serving as the bit line BL is disposed in the upper layer of the memory cells MC1 and MC3. Further, an M1 wiring 44 extending in the Y direction for supplying the power supply voltage VSS is arranged on the upper layer of the tap portion on the left side of the memory cells MC1 and MC3 in the drawing.
  • Bottom regions 111, 112, and 113 are formed.
  • the bottoms of the transistors TP1 and TS1 are connected to the bottom region 111.
  • the bottoms of the transistors TS2 and TS3 are connected to the bottom region 112.
  • the bottom region 113 is formed in the tap portion.
  • the bottom region 113 is connected to the M1 wiring 42 that supplies the power supply voltage VSS through vias and local wiring.
  • the gate wiring 121 extends in the X direction and is connected to the gates of the transistors TP1, TS1, TS2, and TS3.
  • the gate wiring 121 includes a wiring part 121a between the transistor TP1 and the transistor TS1.
  • the wiring part 121a is connected to the M2 wiring 51 serving as the word line WL via a via, a local wiring, and an M1 wiring.
  • the tops of the transistors TS1 and TS2 are connected to a local wiring 131 extending in the X direction.
  • the top of the transistor TS3 is connected to the M1 wiring 41 serving as the bit line BL via a local wiring and a via. That is, the transistors TS1, TS2, and TS3 are connected in series between the bottom region 111 to which the bottom of the transistor TP1 is connected and the M1 wire 41 that becomes the bit line BL through the local wiring 131 and the bottom region 112. Has been.
  • the layout structure described above has the following features, for example.
  • the VNW FETs TP1, TS1, TS2, and TS3 constituting the program element and the switch element are arranged side by side in the X direction. Thereby, the layout structure of the memory cell becomes compact, and the area can be kept small.
  • a gate wiring 121 extending in the X direction is connected to the gate of each VNW FET TP1, TS1, TS2, TS3. Thereby, the layout structure of the memory cell becomes more compact.
  • the M2 wiring 51 serving as the word line WL extends in the X direction, and the VNW FETs TP1, TS1, TS2, TS3, the gate wiring 121, and the M2 wiring 51 overlap in plan view. Thereby, the layout structure of the memory cell becomes more compact.
  • the top of the transistor TS3 is connected to the M1 wiring 41 that becomes the bit line BL.
  • the connection configuration between the switch element and the bit line BL is simplified, so that the area of the memory cell can be reduced.
  • the transistors TS1, TS2, and TS3 that form a switch element and that are connected in series have the tops of the transistors TS1 and TS2 connected via a local wiring 131, and the bottoms of the transistors TS2 and TS3 are connected via a bottom region 112. It is connected.
  • the configuration in which the VNW FETs are connected in series becomes simple, so that the area of the memory cell can be reduced.
  • the transistor TP1 constituting the program element and the transistors TS1, TS2 and TS3 constituting the switch element are arranged apart from each other.
  • the transistor TP1 is adjacent to the transistors that constitute the program elements of the memory cells MC2 and MC3.
  • the transistor constituting the program element and the transistor constituting the switch element are formed separately because the gate oxide film thickness is different.
  • the transistor constituting the program element and the transistor constituting the switch element are arranged apart from each other, thereby improving manufacturing accuracy and improving the reliability of the semiconductor memory device, The effect of improving the yield is obtained.
  • an M1 wiring extending in the Y direction may be provided between the wiring part 121a and the M1 wiring 41, or in a vacant part between the wiring parts 121a.
  • the wiring pattern of the M1 wiring becomes uniform.
  • the power supply can be strengthened by providing the power supply wiring as the M1 wiring.
  • each bottom region extends in the X direction, the region width is the same, and the arrangement pitch is constant.
  • Each gate wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each local wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M1 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M2 wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • the switch element is configured by connecting three stages of transistors in series.
  • the number of connection stages of the transistors constituting the switch element is three stages. It is not limited.
  • FIG. 6A and 6B are cross-sectional views showing the configuration of the memory cell according to the first modification.
  • the switch element is composed of transistors TS1 and TS2 connected in two stages in series.
  • the tops of the transistors TP1 and TS1 are connected by a local wiring 32, and the bottoms of the transistors TS1 and TS2 are connected to the bottom region 14. That is, the transistors TS1 and TS2 constituting the switch element are connected via the bottom region 14 between the local line 32 to which the top of the transistor TP1 constituting the program element is connected and the M1 line 41 serving as the bit line BL.
  • the switch element is composed of transistors TS1 and TS2 connected in two stages in series.
  • the tops of the transistors TP1 and TS1 are connected by a local wiring 32, and the bottoms of the transistors TS1 and TS2 are connected to the bottom region 14. That is, the transistors TS1 and TS2 constituting the switch element are connected via the bottom region 14
  • the switch element is constituted by a single-stage transistor TS1.
  • the transistors TP1 and TS1 are connected to the bottom region 15. That is, the transistor TS1 constituting the switch element is connected between the bottom region 15 to which the bottom of the transistor TP1 constituting the program element is connected and the M1 wiring 41 serving as the bit line BL.
  • the switch element In the write operation of the memory cell, when the gate oxide film of the program element is destroyed by the application of the high voltage VPP, the high voltage VPP is applied to both ends of the switch element. For this reason, the source-drain of the switch element needs to have a withstand voltage against the high voltage VPP.
  • VNW FETs connected in series in a plurality of stages, for example, three stages, a withstand voltage against the high voltage VPP can be easily provided.
  • the switch element may be constituted by a single-stage transistor as shown in FIG. 6B.
  • FIG. 6 The modification of FIG. 6 is based on the layout structure according to the first embodiment. However, in the layout structure according to the second embodiment, as in FIG. The number of connection stages may be changed.
  • Modification 2 In the layout structures according to the first and second embodiments described above, the arrangement positions of the program element and the switch element may be interchanged in the X direction.
  • FIG. 7A and 7B are cross-sectional views showing the configuration of the memory cell according to the second modification.
  • 7A in the memory cell according to the first embodiment, the arrangement positions of the transistor TP1 constituting the program element and the transistors TS1, TS2, TS3 constituting the switch element are switched in the X direction.
  • FIG. 7B in the memory cell according to the second embodiment, the arrangement position of the transistor TP1 constituting the program element and the transistors TS1, TS2, TS3 constituting the switch element are switched in the X direction.
  • the configuration in FIG. 7B is the same as the memory cells MC1 and MC3 in the second embodiment except for the tap portion.
  • FIG. 8A and 8B are diagrams illustrating a configuration example of a semiconductor memory device including a nonvolatile memory cell according to the third embodiment.
  • FIG. 8A is a configuration diagram of a memory cell array
  • FIG. 8B is a circuit diagram of the memory cell. is there.
  • each memory cell 3 is connected to a corresponding first word line WLP, second word line WLR, and bit line BL.
  • the semiconductor memory device includes peripheral circuits such as a write circuit and a read circuit in addition to the memory cell array, but illustration thereof is omitted here.
  • FIG. 8A is a configuration diagram of a memory cell array
  • FIG. 8B is a circuit diagram of the memory cell. is there.
  • each memory cell 3 is connected to a corresponding first word line WLP, second word line WLR, and bit line BL.
  • the semiconductor memory device includes peripheral circuits such as a write circuit and a read circuit in addition to the memory cell array, but illustration thereof is omitted here.
  • FIG. 8A is
  • the memory cell array is composed of (2 ⁇ 2) memory cells 3 (MC1 to MC4), but the number of memory cells 3 is X In the direction (the direction in which the bit line BL extends in this embodiment) and the Y direction (the direction in which the first and second word lines WLP and WLR extend in this embodiment) are not limited to this.
  • the memory cell 3 is a gate oxide film destruction type OTP (One Time Programmable) memory cell.
  • the memory cell 3 includes N-conductivity type transistors TP and TS connected in series.
  • the transistor TP is a program element, and has a gate connected to the first word line WLP.
  • the program element stores a value of “1” / “0” according to the breakdown / non-destructive state of the gate oxide film.
  • the transistor TS is a switch element, and the gate is connected to the second word line WLR.
  • the switch element controls access from the bit line BL to the program element.
  • the switch element and the program element are constituted by, for example, a transistor having a gate oxide film thickness comparable to a so-called core transistor in an internal circuit of a semiconductor integrated circuit.
  • the write operation of the memory cell 3 is performed as follows.
  • a high voltage VPP serving as a write voltage is applied to a desired first word line WLP.
  • the high voltage VPP is a voltage higher than the withstand voltage of the gate oxide film of the program element, and is 3 V, for example.
  • the voltage VPR is applied to the second word line WLR.
  • the voltage VPR is lower than the withstand voltage of the gate oxide film of the switch element, and the voltage (VPP ⁇ VPR) is also lower than the withstand voltage of the gate oxide film of the switch element, for example, 1V.
  • the read operation of the memory cell 3 is performed as follows.
  • the bit line BL is precharged to 0V in advance.
  • a voltage VRR lower than the high voltage VPP is applied to the desired first and second word lines WLP and WLR.
  • the voltage VRR is a voltage that does not destroy the gate oxide film of the program element, and is 1 V, for example.
  • a current flows from the first word line WLP to the bit line BL via the gate of the program element, and the potential of the bit line BL rises.
  • the potential of the bit line BL does not change. By this potential difference, the state of the memory cell 3, that is, the value “0” / “1” is read.
  • FIG. 9 and 10 are diagrams showing examples of the layout structure of the memory cell array according to the third embodiment.
  • FIG. 9 is a plan view
  • FIG. 10 is a cross-sectional view taken along line C-C ′ of FIG.
  • FIG. 9 shows a layout of (2 ⁇ 2) memory cells MC1, MC2, MC3, MC4 constituting the memory cell array.
  • Each of the memory cells MC1 to MC4 has the same structure.
  • the program element is composed of one VNW FET
  • the switch element is composed of three VNW FETs.
  • a tap for supplying the power supply voltage VSS to the P well or the P substrate on the side of the memory cells MC1 and MC3 opposite to the memory cells MC2 and MC4 and on the side of the memory cells MC2 and MC4 opposite to the memory cells MC1 and MC3. Is provided.
  • Transistors TP1, TS1, TS2, and TS3 are N-conductivity type VNW FETs, each of which includes one VNW.
  • the transistor TP1 constitutes a program element.
  • the transistors TS1, TS2, TS3 constitute a switch element.
  • the gate oxide films of the transistors TP1, TS1, TS2, and TS3 have the same thickness.
  • the transistors TP1, TS1, TS2, TS3 are arranged side by side in the X direction. Under the transistors TP1, TS1, TS2, and TS3, there is a P substrate or a P well is formed.
  • an M2 wiring 251 extending in the X direction and serving as the bit line BL is disposed.
  • an M1 wiring 241 extending in the Y direction serving as the first word line WLP and an M1 wiring 242 extending in the Y direction serving as the second word line WLR are arranged.
  • the M1 wires 241 and 242 are arranged on both sides in the X direction of the transistors TP1, TS1, TS2, and TS3 constituting the program element and the switch element, and overlap with the transistors TP1, TS1, TS2, and TS3 in plan view. Not.
  • an M1 wiring 243 that supplies the power supply voltage VSS and extends in the Y direction is arranged on the upper layer of the tap portion on the right side of the memory cells MC2 and MC4.
  • an M2 wiring 252 extending in the X direction and serving as the bit line BL is disposed above the memory cells MC1 and MC2.
  • an M1 wiring 244 extending in the Y direction, which becomes the first word line WLP, and an M1 wiring 245 extending in the Y direction, which becomes the second word line WLR, are arranged.
  • an M1 wiring 246 that extends in the Y direction and supplies the power supply voltage VSS is disposed in an upper layer of the tap portion on the left side of the memory cells MC1 and MC3 in the drawing.
  • Bottom regions 211, 212, and 213 are formed.
  • the bottoms of the transistors TP1 and TS1 are connected to the bottom region 211.
  • the bottoms of the transistors TS2 and TS3 are connected to the bottom region 212.
  • the bottom region 213 is formed in the tap portion.
  • the bottom region 213 is connected to an M1 wiring 243 that supplies a power supply voltage VSS via a via and a local wiring.
  • the gate wiring 221 is connected to the gate of the transistor TP1, and is drawn from the transistor TP1 in the opposite direction to the transistor TS1.
  • the gate wiring 221 is connected to the M1 wiring 241 serving as the first word line WLP via a via and a local wiring.
  • the gate wiring 222 is connected to the gates of the transistors TS1, TS2, TS3, and is drawn from the transistor TS3 in the opposite direction to the transistor TS2.
  • the gate wiring 222 is connected to the M1 wiring 242 serving as the second word line WLR through a via and a local wiring.
  • the tops of the transistors TS1 and TS2 are connected to a local wiring 231 extending in the X direction.
  • the top of the transistor TS3 is connected to the M2 wiring 251 serving as the bit line BL via a local wiring and a via. That is, the transistors TS1, TS2, and TS3 are connected in series between the bottom region 211 to which the bottom of the transistor TP1 is connected and the M2 wiring 251 that becomes the bit line BL through the local wiring 231 and the bottom region 212. Has been.
  • the layout structure described above has the following features, for example.
  • the VNW FETs TP1, TS1, TS2, and TS3 constituting the program element and the switch element are arranged side by side in the X direction. Thereby, the layout structure of the memory cell becomes compact, and the area can be kept small. Further, the M2 wiring 251 serving as the bit line BL extends in the X direction, and the VNW FETs TP1, TS1, TS2, TS3, and the M2 wiring 251 overlap each other in plan view. Thereby, the layout structure of the memory cell becomes more compact.
  • the M1 wirings 241 and 242 serving as the first and second word lines WLP and WLR are perpendicular to the Y direction, that is, the arrangement of the VNW FETs TP1, TS1, TS2, and TS3 constituting the program element and the switch element. Extending in the direction. Thereby, an increase in area due to the first and second word lines WLP and WLR can be suppressed.
  • the transistors TS1, TS2, and TS3 connected in series constituting the switch element have the top of the transistor TS3 connected to the M2 wiring 251 that becomes the bit line BL.
  • the connection configuration between the switch element and the bit line BL is simplified, so that the area of the memory cell can be reduced.
  • the transistors TS1, TS2, and TS3 that form a switch element and that are connected in series have the tops of the transistors TS1 and TS2 connected via the local wiring 231 and the bottoms of the transistors TS2 and TS3 connected via the bottom region 212. It is connected.
  • the configuration in which the VNW FETs are connected in series becomes simple, so that the area of the memory cell can be reduced.
  • an M1 wiring extending in the Y direction may be provided in an empty portion between the M1 wiring 241 and the VNW FET TS3.
  • the wiring pattern of the M1 wiring becomes uniform.
  • the power supply can be strengthened by providing the power supply wiring as the M1 wiring.
  • each bottom region extends in the X direction, the region width is the same, and the arrangement pitch is constant.
  • Each gate wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each local wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M1 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M2 wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • the gate oxide film thickness of the program element and the switch element is the same, but may be different. However, if the thicknesses of the gate oxide films of the program element and the switch element are the same, it is not necessary to form the gate oxide films separately, which facilitates the manufacture of the semiconductor memory device.
  • the switch element is configured by connecting three stages of transistors in series.
  • the switch element is the same as that shown in the first modification to the first and second embodiments.
  • the number of connection stages of the transistors constituting the switch element is not limited to three.
  • FIGS. 11A and 11B are cross-sectional views showing a configuration of a memory cell according to the third modification.
  • the switch element is constituted by a one-stage transistor TS1.
  • the transistors TP1 and TS1 are connected to the bottom region 214. That is, the transistor TS1 constituting the switch element is connected between the bottom region 214 to which the bottom of the transistor TP1 constituting the program element is connected and the M2 wiring 251 serving as the bit line BL.
  • the switch element is composed of transistors TS1 and TS2 connected in two stages in series.
  • the tops of the transistors TP1 and TS1 are connected by a local wiring 232, and the bottoms of the transistors TS1 and TS2 are connected to the bottom region 215. That is, the transistors TS1 and TS2 constituting the switch element are connected via the bottom region 215 between the local line 232 connected to the top of the transistor TP1 constituting the program element and the M2 line 251 serving as the bit line BL.
  • the switch element is composed of transistors TS1 and TS2 connected in two stages in series.
  • the tops of the transistors TP1 and TS1 are connected by a local wiring 232, and the bottoms of the transistors TS1 and TS2 are connected to the bottom region 215. That is, the transistors TS1 and TS2 constituting the switch element are connected via the bottom region 215 between the local line 232 connected to the top of the transistor TP1 constituting the program element and
  • the first and second word lines WLP, WLR are arranged on both sides in the X direction of the program element and the switch element. Instead, one or both of the first and second word lines WLP and WLR may be arranged between the program element and the switch element.
  • the switch element is constituted by a one-stage transistor TS1.
  • the M1 wiring 241 serving as the first word line WLP is disposed between the transistor TP1 that is a program element and the transistor TS1 that is a switch element.
  • the M1 wiring 242 serving as the second word line WLR is disposed between the transistor TP1 that is a program element and the transistor TS1 that is a switch element.
  • both the M1 wiring 241 serving as the first word line WLP and the M1 wiring 242 serving as the second word line WLR are disposed between the transistor TP1 serving as the program element and the transistor TS1 serving as the switch element. Yes.
  • the M1 wiring 241 that becomes the first word line WLP is not adjacent to the M1 wiring 245 that becomes the second word line WLR of the memory cell adjacent on the left side of the drawing. Thereby, crosstalk noise between the first word line WLP and the second word line WLR can be suppressed, so that the semiconductor memory device can be stably operated.
  • Part 1 the configuration of the memory cell array that stores one data per memory cell has been described as an example. However, the present disclosure can also be applied to a memory cell array that stores the same data in two or three or more memory cells in order to improve reliability.
  • FIG. 14 is another configuration diagram of the memory cell array according to the first and second embodiments.
  • the same data is stored in two cells adjacent in the Y direction, and is read out.
  • the same data is stored in the memory cells MC1 and MC3, and the same data is stored in the memory cells MC2 and MC4.
  • the memory cell array according to the third embodiment can be configured similarly.
  • the high voltage VPP may be simultaneously applied to the word lines WLA and WLB at the time of writing.
  • the planar shape of the VNW is circular, but the planar shape of the VNW is not limited to a circle. For example, it may be a rectangle or an oval. For example, in the case of an oval, since the area of VNW per unit area is increased, a larger amount of current can be supplied to the transistor, and the semiconductor memory device can be speeded up.
  • planar shape of the VNW is a shape that extends long in one direction such as an oval
  • the extending direction is the same.
  • the positions of the ends are aligned.
  • VNWs having different planar shapes may be mixed.
  • a circular VNW and an oval VNW may be mixed.
  • one transistor is composed of one VNW.
  • one transistor may be composed of a plurality of VNWs.
  • a layout structure with a small area can be realized for a nonvolatile memory cell using a VNW FET, which is useful for miniaturization of a semiconductor chip, for example.

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Abstract

縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を用いた不揮発性メモリセルについて、小面積のレイアウト構造を提供する。メモリセル（ＭＣ４）は、ゲートがワード線（ＷＬ）に接続されたプログラム素子と、プログラム素子とビット線（ＢＬ）との間に設けられ、ゲートがワード線（ＷＬ）に接続されたスイッチ素子とを備える。プログラム素子およびスイッチ素子はそれぞれ、１つまたは複数のＶＮＷ　ＦＥＴ（ＴＰ１，ＴＳ１～ＴＳ３）によって構成されており、各ＶＮＷ　ＦＥＴ（ＴＰ１，ＴＳ１～ＴＳ３）は、第１方向に並べて配置されている。

Description

半導体記憶装置
　本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特に、不揮発性のメモリセルのレイアウト構造に関する。
　ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ　ＦＥＴという）が注目されている。
　また、不揮発性のメモリセルを備えた半導体記憶装置は、多くのアプリケーションにおいて用いられている。不揮発性のメモリセルの１つに、ＯＴＰ（One Time Programmable）メモリセルがある。これは、絶縁膜の破壊などによって「１」「０」の状態をメモリに記憶させ、読み出すことを特徴としている。
　特許文献１では、ＯＴＰメモリの構成が開示されている。この構成では、一個のトランジスタにゲート酸化膜の膜厚を２種類持たせて、膜厚が薄い部分の絶縁膜を破壊することによって、「１」「０」の状態をメモリに記憶させている。
米国特許第７４０２８５５号明細書
　ところが、ＶＮＷ　ＦＥＴを用いたＯＴＰメモリについて、構成を開示した先行文献はない。
　本開示は、ＶＮＷ　ＦＥＴを用いた不揮発性メモリセルについて、小面積のレイアウト構造を提供することを目的とする。
　本開示の第１態様では、不揮発性のメモリセルを備えた半導体記憶装置において、前記メモリセルは、ゲートがワード線に接続されたプログラム素子と、前記プログラム素子とビット線との間に設けられ、ゲートが前記ワード線に接続されたスイッチ素子とを備え、前記プログラム素子および前記スイッチ素子は、それぞれ、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴによって構成されており、前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴは、第１方向に並べて配置されている。
　この態様によると、不揮発性のメモリセルにおいて、プログラム素子およびスイッチ素子は、それぞれ、１つまたは複数のＶＮＷ　ＦＥＴによって構成されている。そして、プログラム素子およびスイッチ素子を構成する各ＶＮＷ　ＦＥＴは、第１方向に並べて配置されている。これにより、メモリセルのレイアウト構造がコンパクトになり、面積を小さく抑えることができる。
　本開示によると、ＶＮＷ　ＦＥＴを用いた不揮発性メモリセルについて、小面積のレイアウト構造を実現することができる。
第１および第２実施形態に係る、不揮発性メモリセルを備えた半導体記憶装置の構成例であり、（ａ）はメモリセルアレイの構成図、（ｂ）はメモリセルの回路図 第１実施形態に係るメモリセルアレイのレイアウト構造を示す平面図 図２のレイアウト構造を示す断面図 第２実施形態に係るメモリセルアレイのレイアウト構造を示す平面図 図４のレイアウト構造を示す断面図 （ａ），（ｂ）は第１および第２実施形態の変形例に係るメモリセルのレイアウト構造を示す断面図 （ａ），（ｂ）は第１および第２実施形態の変形例に係るメモリセルのレイアウト構造を示す断面図 第３実施形態に係る、不揮発性メモリセルを備えた半導体記憶装置の構成例であり、（ａ）はメモリセルアレイの構成図、（ｂ）はメモリセルの回路図 第３実施形態に係るメモリセルアレイのレイアウト構造を示す平面図 図９のレイアウト構造を示す断面図 （ａ），（ｂ）は第３実施形態の変形例に係るメモリセルのレイアウト構造を示す断面図 （ａ），（ｂ）は第３実施形態の変形例に係るメモリセルのレイアウト構造を示す断面図 第３実施形態の変形例に係るメモリセルのレイアウト構造を示す断面図 第１および第２実施形態に係るメモリセルアレイの他の構成図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は不揮発性のメモリセルを備えており、このメモリセルは、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を備えるものとする。
　図１５はＶＮＷ　ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図１５（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
　図１５に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ　ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ　ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
　ＶＮＷ　ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
　ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
　同様に、ＶＮＷ　ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
　ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
　図１５の構造では、ＶＮＷ　ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ　ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
　半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ　ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
　絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
　ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ　oxide、Ｔａ　oxide、Ａｌ　oxide等がある。また、ｋ値は７以上であることが好ましい。
　トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
　コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
　図１６はＶＮＷ　ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図１６（ａ）では、メタル配線層Ｍ１と、ＶＮＷ　ＦＥＴ５１０のトップ電極５１２およびＶＮＷ　ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
　図１６（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図１６（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
　以下の説明では、ＶＮＷ　ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ　ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ　ＦＥＴと区別するものとする。また、「ＶＤＤ」は電源電圧または高電圧側電源線を示し、「ＶＳＳ」は電源電圧または低電圧側電源線を示す。
　なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１は第１および第２実施形態に係る、不揮発性のメモリセルを備えた半導体記憶装置の構成例を示す図であり、（ａ）はメモリセルアレイの構成図、（ｂ）はメモリセルの回路図である。図１（ａ）に示すように、各メモリセル１はそれぞれ、対応するワード線ＷＬおよびビット線ＢＬと接続されている。なお、半導体記憶装置は、メモリセルアレイ以外にも、書き込み回路、読み出し回路等の周辺回路を備えているが、ここでは図示を省略している。また、図１（ａ）では、図示の簡略化のために、メモリセルアレイは（２×２）個のメモリセル１（ＭＣ１～ＭＣ４）からなるものとしているが、メモリセル１の個数は、Ｘ方向（ワード線ＷＬが延びる方向）およびＹ方向（ビット線ＢＬが延びる方向）において、これに限られるものではない。
　本実施形態では、メモリセル１は、ゲート酸化膜破壊型のＯＴＰ（One Time Programmable）メモリセルである。図１（ｂ）に示すように、メモリセル１は、直列接続されたＮ導電型トランジスタＴＰ，ＴＳを備える。トランジスタＴＰは、プログラム素子である。プログラム素子は、ゲート酸化膜の破壊／非破壊状態によって「１」／「０」の値を記憶する。トランジスタＴＳは、スイッチ素子である。スイッチ素子は、ビット線ＢＬからプログラム素子へのアクセスを制御する。
　プログラム素子を構成するトランジスタＴＰは、ゲート酸化膜の破壊を行う対象であるので、スイッチ素子を構成するトランジスタＴＳよりも、ゲート酸化膜の膜厚が薄い。具体的には例えば、スイッチ素子は、半導体集積回路の外部との信号のやりとりを行う入出回路におけるいわゆるＩＯトランジスタと同程度のゲート酸化膜厚を有するトランジスタによって構成し、プログラム素子は、半導体集積回路の内部回路におけるいわゆるコアトランジスタと同程度のゲート酸化膜厚を有するトランジスタによって構成する。コアトランジスタは、ＩＯトランジスタよりゲート酸化膜の耐圧が低い。
　メモリセル１の書き込み動作は次のように行われる。所望のワード線ＷＬに書き込み電圧となる高電圧ＶＰＰを印加する。高電圧ＶＰＰは、プログラム素子のゲート酸化膜の耐圧よりも大きい電圧であり、例えば５Ｖである。そして、ゲート酸化膜の破壊を行うメモリセル１に接続されたビット線ＢＬに０Ｖを与え、ゲート酸化膜の破壊を行わないメモリセル１に接続されたビット線ＢＬをフローティング状態にする。これにより、ビット線ＢＬに０Ｖが与えられたメモリセル１ではスイッチ素子が導通状態になり、プログラム素子のゲート酸化膜が、高電圧ＶＰＰの印加によって破壊される。
　メモリセル１の読み出し動作は次のように行われる。ビット線ＢＬは例えば、予め０Ｖにプリチャージしておく。所望のワード線ＷＬに、高電圧ＶＰＰよりも低い電圧ＶＲＲを印加する。電圧ＶＲＲは、プログラム素子のゲート酸化膜を破壊しない電圧であり、例えば１Ｖである。このとき、プログラム素子のゲート酸化膜が破壊されている場合は、ワード線ＷＬからプログラム素子のゲートを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。一方、プログラム素子のゲート酸化膜が破壊されていない場合は、ビット線ＢＬの電位は変化しない。この電位の差によって、メモリセル１の状態すなわち値「０」／「１」が読み出される。
　図２および図３は第１実施形態に係るメモリセルアレイのレイアウト構造の例を示す図であり、図２は平面図、図３は図２の線Ａ－Ａ’における断面図である。なお、図２等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ　ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。以降の実施形態についても同様である。
　また、本実施形態に係るデバイス構造は、図１６（ａ）の構造を前提としている。ただし、図１５や図１６（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
　図２では、メモリセルアレイを構成する（２×２）個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のレイアウトを示している。各メモリセルＭＣ１～ＭＣ４は同一構造を有するが、メモリセルＭＣ２，ＭＣ４はメモリセルＭＣ１，ＭＣ３を左右（Ｘ方向）に反転した構造である。各メモリセルＭＣ１～ＭＣ４は、プログラム素子が１個のＶＮＷ　ＦＥＴによって構成されており、スイッチ素子が３個のＶＮＷ　ＦＥＴによって構成されている。隣り合うメモリセルＭＣ１，ＭＣ２はワード線ＷＬとの接続部を共有しており、隣り合うメモリセルＭＣ３，ＭＣ４はワード線ＷＬとの接続部を共有している。また、メモリセルＭＣ１，ＭＣ３の、メモリセルＭＣ２，ＭＣ４と反対側、および、メモリセルＭＣ２，ＭＣ４の、メモリセルＭＣ１，ＭＣ３と反対側に、ＰウェルまたはＰ基板に電源電圧ＶＳＳを供給するタップ部が設けられている。
　以下、メモリセルＭＣ４を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｎ導電型のＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＴＰ１はプログラム素子を構成する。トランジスタＴＳ１，ＴＳ２，ＴＳ３はスイッチ素子を構成する。トランジスタＴＳ１，ＴＳ２，ＴＳ３のゲート酸化膜の膜厚は、トランジスタＴＰ１のゲート酸化膜の膜厚よりも厚くなっている。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並んで配置されている。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　なお、ゲート酸化膜の膜厚が異なるトランジスタについては、ゲート酸化膜を形成する際に、それぞれのゲート酸化膜領域をマスクして、別々にゲート酸化膜を形成すればよい。以降の実施形態についても同様である。
　メモリセルＭＣ３，ＭＣ４の上層に、ワード線ＷＬとなる、Ｘ方向に延びるＭ２配線５１が配置されている。メモリセルＭＣ２，ＭＣ４の上層に、ビット線ＢＬとなる、Ｙ方向に延びるＭ１配線４１が配置されている。また、メモリセルＭＣ２，ＭＣ４の図面右側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線４２が配置されている。同様に、メモリセルＭＣ１，ＭＣ２の上層に、ワード線ＷＬとなる、Ｘ方向に延びるＭ２配線５２が配置されている。メモリセルＭＣ１，ＭＣ３の上層に、ビット線ＢＬとなる、Ｙ方向に延びるＭ１配線４３が配置されている。また、メモリセルＭＣ１，ＭＣ３の図面左側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線４４が配置されている。
　ボトム領域１１，１２，１３が形成されている。トランジスタＴＰ１，ＴＳ１のボトムはボトム領域１１に接続されている。トランジスタＴＳ２，ＴＳ３のボトムはボトム領域１２に接続されている。ボトム領域１３は、タップ部に形成されている。ボトム領域１３は、ビア、ローカル配線を介して、電源電圧ＶＳＳを供給するＭ１配線４２に接続されている。
　ゲート配線２１はＸ方向に延びており、トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のゲートと接続されている。ゲート配線２１は、トランジスタＴＰ１から、トランジスタＴＳ１と反対の向きに延びる配線部２１ａを有している。配線部２１ａは、ワード線ＷＬとなるＭ２配線５１と、ビア、ローカル配線、Ｍ１配線を介して接続されている。配線部２１ａは、隣り合うメモリセルＭＣ３，ＭＣ４によって共有されている。
　トランジスタＴＳ１，ＴＳ２のトップは、Ｘ方向に延びるローカル配線３１に接続されている。トランジスタＴＳ３のトップは、ローカル配線、ビアを介して、ビット線ＢＬとなるＭ１配線４１と接続されている。すなわち、トランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＰ１のボトムが接続されたボトム領域１１と、ビット線ＢＬとなるＭ１配線４１との間に、ローカル配線３１およびボトム領域１２を介して、直列に接続されている。
　上述したレイアウト構造は、例えば次のような特徴を有する。
　プログラム素子およびスイッチ素子を構成する各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並べて配置されている。これにより、メモリセルのレイアウト構造がコンパクトになり、面積を小さく抑えることができる。また、Ｘ方向に延びるゲート配線２１が、各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のゲートと接続されている。これにより、メモリセルのレイアウト構造がよりコンパクトになる。さらに、ワード線ＷＬとなるＭ２配線５１がＸ方向に延びており、各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３、ゲート配線２１、および、Ｍ２配線５１が、平面視で重なりを有している。これにより、メモリセルのレイアウト構造がよりコンパクトになる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ３のトップが、ビット線ＢＬとなるＭ１配線４１と接続されている。これにより、スイッチ素子とビット線ＢＬとの接続構成が簡易になるので、メモリセルの小面積化が実現できる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ１，ＴＳ２はトップ同士がローカル配線３１を介して接続され、トランジスタＴＳ２，ＴＳ３はボトム同士がボトム領域１２を介して接続されている。このように、スイッチ素子を構成するＶＮＷ　ＦＥＴについて、トップ、ボトムを交互に接続することによって、ＶＮＷ　ＦＥＴを直列接続する構成が簡易になるので、メモリセルの小面積化が実現できる。
　ゲート配線２１をワード線ＷＬと接続するための配線部２１ａが、メモリセルの端に設けられている。これにより、隣り合うメモリセルによって配線部２１ａを供給することができるので、メモリセルの小面積化が実現できる。
　なお、Ｍ１配線層において、配線部２１ａとＭ１配線４１との間の空いている部分に、Ｙ方向に延びるＭ１配線を設けてもよい。この場合、Ｍ１配線の配線パターンが均一になる。また、Ｍ１配線として電源配線を設けることによって、電源強化が可能になる。
　また、各ボトム領域はＸ方向に延びており、領域幅は同一であり、かつ、配置ピッチは一定である。各ゲート配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ローカル配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ１配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ２配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。
　したがって、半導体記憶装置の製造精度が向上し、デバイス特性のばらつきが抑制される。なお、各層における領域および配線は、必ずしも全てが、方向、幅、または、配置ピッチが同一でなくてもかまわない。
　（第２実施形態）
　図４および図５は第２実施形態に係るメモリセルアレイのレイアウト構造の例を示す図であり、図４は平面図、図５は図４の線Ｂ－Ｂ’における断面図である。各メモリセルＭＣ１～ＭＣ４は同一構造を有するが、メモリセルＭＣ２，ＭＣ４はメモリセルＭＣ１，ＭＣ３を左右（Ｘ方向）に反転した構造である。各メモリセルＭＣ１～ＭＣ４は、プログラム素子が１個のＶＮＷ　ＦＥＴによって構成されており、スイッチ素子が３個のＶＮＷ　ＦＥＴによって構成されている。メモリセルＭＣ１，ＭＣ３の、メモリセルＭＣ２，ＭＣ４と反対側、および、メモリセルＭＣ２，ＭＣ４の、メモリセルＭＣ１，ＭＣ３と反対側に、ＰウェルまたはＰ基板に電源電圧ＶＳＳを供給するタップ部が設けられている。
　以下、メモリセルＭＣ４を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｎ導電型のＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＴＰ１はプログラム素子を構成する。トランジスタＴＳ１，ＴＳ２，ＴＳ３はスイッチ素子を構成する。トランジスタＴＳ１，ＴＳ２，ＴＳ３のゲート酸化膜の膜厚は、トランジスタＴＰ１のゲート酸化膜の膜厚よりも厚くなっている。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並んで配置されている。ただし、トランジスタＴＰ１とトランジスタＴＳ１，ＴＳ２，ＴＳ３との間に、１グリッド分、間隔が空いている。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　メモリセルＭＣ３，ＭＣ４の上層に、ワード線ＷＬとなる、Ｘ方向に延びるＭ２配線５１が配置されている。メモリセルＭＣ２，ＭＣ４の上層に、ビット線ＢＬとなる、Ｙ方向に延びるＭ１配線４１が配置されている。また、メモリセルＭＣ２，ＭＣ４の図面右側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線４２が配置されている。同様に、メモリセルＭＣ１，ＭＣ２の上層に、ワード線ＷＬとなる、Ｘ方向に延びるＭ２配線５２が配置されている。メモリセルＭＣ１，ＭＣ３の上層に、ビット線ＢＬとなる、Ｙ方向に延びるＭ１配線４３が配置されている。また、メモリセルＭＣ１，ＭＣ３の図面左側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線４４が配置されている。
　ボトム領域１１１，１１２，１１３が形成されている。トランジスタＴＰ１，ＴＳ１のボトムはボトム領域１１１に接続されている。トランジスタＴＳ２，ＴＳ３のボトムはボトム領域１１２に接続されている。ボトム領域１１３は、タップ部に形成されている。ボトム領域１１３は、ビア、ローカル配線を介して、電源電圧ＶＳＳを供給するＭ１配線４２に接続されている。
　ゲート配線１２１はＸ方向に延びており、トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のゲートと接続されている。ゲート配線１２１は、トランジスタＴＰ１と、トランジスタＴＳ１との間に、配線部１２１ａを有している。配線部１２１ａは、ワード線ＷＬとなるＭ２配線５１と、ビア、ローカル配線、Ｍ１配線を介して接続されている。
　トランジスタＴＳ１，ＴＳ２のトップは、Ｘ方向に延びるローカル配線１３１に接続されている。トランジスタＴＳ３のトップは、ローカル配線、ビアを介して、ビット線ＢＬとなるＭ１配線４１と接続されている。すなわち、トランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＰ１のボトムが接続されたボトム領域１１１と、ビット線ＢＬとなるＭ１配線４１との間に、ローカル配線１３１およびボトム領域１１２を介して、直列に接続されている。
　上述したレイアウト構造は、例えば次のような特徴を有する。
　プログラム素子およびスイッチ素子を構成する各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並べて配置されている。これにより、メモリセルのレイアウト構造がコンパクトになり、面積を小さく抑えることができる。また、Ｘ方向に延びるゲート配線１２１が、各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のゲートと接続されている。これにより、メモリセルのレイアウト構造がよりコンパクトになる。さらに、ワード線ＷＬとなるＭ２配線５１がＸ方向に延びており、各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３、ゲート配線１２１、および、Ｍ２配線５１が、平面視で重なりを有している。これにより、メモリセルのレイアウト構造がよりコンパクトになる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ３のトップが、ビット線ＢＬとなるＭ１配線４１と接続されている。これにより、スイッチ素子とビット線ＢＬとの接続構成が簡易になるので、メモリセルの小面積化が実現できる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ１，ＴＳ２はトップ同士がローカル配線１３１を介して接続され、トランジスタＴＳ２，ＴＳ３はボトム同士がボトム領域１１２を介して接続されている。このように、スイッチ素子を構成するＶＮＷ　ＦＥＴについて、トップ、ボトムを交互に接続することによって、ＶＮＷ　ＦＥＴを直列接続する構成が簡易になるので、メモリセルの小面積化が実現できる。
　プログラム素子を構成するトランジスタＴＰ１と、スイッチ素子を構成するトランジスタＴＳ１，ＴＳ２，ＴＳ３とは、離間して配置されている。また、トランジスタＴＰ１は、メモリセルＭＣ２，ＭＣ３のプログラム素子を構成するトランジスタと隣り合っている。ここで、プログラム素子を構成するトランジスタと、スイッチ素子を構成するトランジスタとは、ゲート酸化膜厚が異なるため、別々に形成される。このため、本実施形態のように、プログラム素子を構成するトランジスタとスイッチ素子を構成するトランジスタとが離間して配置されていることによって、製造精度が高まり、半導体記憶装置の信頼性が向上し、歩留まりが向上する、という効果が得られる。
　なお、Ｍ１配線層において、配線部１２１ａとＭ１配線４１との間、あるいは、配線部１２１ａ同士の間の空いている部分に、Ｙ方向に延びるＭ１配線を設けてもよい。この場合、Ｍ１配線の配線パターンが均一になる。また、Ｍ１配線として電源配線を設けることによって、電源強化が可能になる。
　また、各ボトム領域はＸ方向に延びており、領域幅は同一であり、かつ、配置ピッチは一定である。各ゲート配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ローカル配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ１配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ２配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。
　したがって、半導体記憶装置の製造精度が向上し、デバイス特性のばらつきが抑制される。なお、各層における領域および配線は、必ずしも全てが、方向、幅、または、配置ピッチが同一でなくてもかまわない。
　（変形例１）
　上述した第１および第２実施形態に係るレイアウト構造では、スイッチ素子は、トランジスタが直列に３段接続されて構成されるものとしたが、スイッチ素子を構成するトランジスタの接続段数は、３段に限られるものではない。
　図６（ａ），（ｂ）は変形例１に係るメモリセルの構成を示す断面図である。図６（ａ）では、スイッチ素子が、直列に２段接続されたトランジスタＴＳ１，ＴＳ２によって構成されている。トランジスタＴＰ１，ＴＳ１のトップはローカル配線３２によって接続されており、トランジスタＴＳ１，ＴＳ２のボトムはボトム領域１４に接続されている。すなわち、スイッチ素子を構成するトランジスタＴＳ１，ＴＳ２は、プログラム素子を構成するトランジスタＴＰ１のトップが接続されたローカル配線３２と、ビット線ＢＬとなるＭ１配線４１との間に、ボトム領域１４を介して、直列に接続されている。
　図６（ｂ）では、スイッチ素子が、１段のトランジスタＴＳ１によって構成されている。トランジスタＴＰ１，ＴＳ１はボトム領域１５に接続されている。すなわち、スイッチ素子を構成するトランジスタＴＳ１は、プログラム素子を構成するトランジスタＴＰ１のボトムが接続されたボトム領域１５と、ビット線ＢＬとなるＭ１配線４１との間に、接続されている。
　メモリセルの書き込み動作において、プログラム素子のゲート酸化膜が高電圧ＶＰＰの印加によって破壊されたとき、スイッチ素子の両端に高電圧ＶＰＰがかかる。このため、スイッチ素子のソース－ドレイン間は、高電圧ＶＰＰに対する耐圧を有する必要がある。ここで、スイッチ素子を、複数段例えば３段に直列接続したＶＮＷ　ＦＥＴによって構成することによって、高電圧ＶＰＰに対する耐圧を容易に持たせることができる。なお、例えば１個のＶＮＷ　ＦＥＴのソース－ドレイン間が高電圧ＶＰＰに対する耐圧を有する場合には、図６（ｂ）に示すように、スイッチ素子を１段のトランジスタによって構成してもかまわない。
　なお、図６の変形例は、第１実施形態に係るレイアウト構造をベースとしたものであるが、第２実施形態に係るレイアウト構造において、図６と同様にして、スイッチ素子を構成するトランジスタの接続段数を変えてもかまわない。
　（変形例２）
　上述した第１および第２実施形態に係るレイアウト構造において、プログラム素子とスイッチ素子の配置位置を、Ｘ方向において入れ替えてもかまわない。
　図７（ａ），（ｂ）は変形例２に係るメモリセルの構成を示す断面図である。図７（ａ）では、第１実施形態に係るメモリセルにおいて、プログラム素子を構成するトランジスタＴＰ１と、スイッチ素子を構成するトランジスタＴＳ１，ＴＳ２，ＴＳ３とが、Ｘ方向において配置位置が入れ替えられている。図７（ｂ）では、第２実施形態に係るメモリセルにおいて、プログラム素子を構成するトランジスタＴＰ１と、スイッチ素子を構成するトランジスタＴＳ１，ＴＳ２，ＴＳ３とが、Ｘ方向において配置位置が入れ替えられている。なお、図７（ｂ）の構成は、タップ部を除けば、第２実施形態におけるメモリセルＭＣ１，ＭＣ３と同じ構成である。
　（第３実施形態）
　図８は第３実施形態に係る、不揮発性のメモリセルを備えた半導体記憶装置の構成例を示す図であり、（ａ）はメモリセルアレイの構成図、（ｂ）はメモリセルの回路図である。図８（ａ）に示すように、各メモリセル３はそれぞれ、対応する第１ワード線ＷＬＰ、第２ワード線ＷＬＲ、およびビット線ＢＬと接続されている。なお、半導体記憶装置は、メモリセルアレイ以外にも、書き込み回路、読み出し回路等の周辺回路を備えているが、ここでは図示を省略している。また、図８（ａ）では、図示の簡略化のために、メモリセルアレイは（２×２）個のメモリセル３（ＭＣ１～ＭＣ４）からなるものとしているが、メモリセル３の個数は、Ｘ方向（本実施形態ではビット線ＢＬが延びる方向）およびＹ方向（本実施形態では第１および第２ワード線ＷＬＰ，ＷＬＲが延びる方向）において、これに限られるものではない。
　本実施形態においても、メモリセル３は、ゲート酸化膜破壊型のＯＴＰ（One Time Programmable）メモリセルである。図８（ｂ）に示すように、メモリセル３は、直列接続されたＮ導電型トランジスタＴＰ，ＴＳを備える。トランジスタＴＰは、プログラム素子であり、ゲートが第１ワード線ＷＬＰに接続されている。プログラム素子は、ゲート酸化膜の破壊／非破壊状態によって「１」／「０」の値を記憶する。トランジスタＴＳは、スイッチ素子であり、ゲートが第２ワード線ＷＬＲに接続されている。スイッチ素子は、ビット線ＢＬからプログラム素子へのアクセスを制御する。ここでは、スイッチ素子およびプログラム素子は、例えば、半導体集積回路の内部回路におけるいわゆるコアトランジスタと同程度のゲート酸化膜厚を有するトランジスタによって構成されている。
　メモリセル３の書き込み動作は次のように行われる。所望の第１ワード線ＷＬＰに書き込み電圧となる高電圧ＶＰＰを印加する。高電圧ＶＰＰは、プログラム素子のゲート酸化膜の耐圧よりも大きい電圧であり、例えば３Ｖである。そして、第２ワード線ＷＬＲに電圧ＶＰＲを印加する。電圧ＶＰＲは、スイッチ素子のゲート酸化膜の耐圧よりも低く、かつ電圧（ＶＰＰ－ＶＰＲ）もスイッチ素子のゲート酸化膜の耐圧よりも低くなる電圧であり、例えば１Ｖである。そして、ゲート酸化膜の破壊を行うメモリセル３に接続されたビット線ＢＬに０Ｖを与え、ゲート酸化膜の破壊を行わないメモリセル３に接続されたビット線ＢＬに電圧ＶＰＲを印加する。これにより、ビット線ＢＬに０Ｖが与えられたメモリセル３ではスイッチ素子が導通状態になり、プログラム素子のゲート酸化膜が、高電圧ＶＰＰの印加によって破壊される。
　メモリセル３の読み出し動作は次のように行われる。ビット線ＢＬは例えば、予め０Ｖにプリチャージしておく。所望の第１および第２ワード線ＷＬＰ，ＷＬＲに、高電圧ＶＰＰよりも低い電圧ＶＲＲを印加する。電圧ＶＲＲは、プログラム素子のゲート酸化膜を破壊しない電圧であり、例えば１Ｖである。このとき、プログラム素子のゲート酸化膜が破壊されている場合は、第１ワード線ＷＬＰからプログラム素子のゲートを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。一方、プログラム素子のゲート酸化膜が破壊されていない場合は、ビット線ＢＬの電位は変化しない。この電位の差によって、メモリセル３の状態すなわち値「０」／「１」が読み出される。
　図９および図１０は第３実施形態に係るメモリセルアレイのレイアウト構造の例を示す図であり、図９は平面図、図１０は図９の線Ｃ－Ｃ’における断面図である。図９では、メモリセルアレイを構成する（２×２）個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のレイアウトを示している。各メモリセルＭＣ１～ＭＣ４は同一構造を有する。各メモリセルＭＣ１～ＭＣ４は、プログラム素子が１個のＶＮＷ　ＦＥＴによって構成されており、スイッチ素子が３個のＶＮＷ　ＦＥＴによって構成されている。また、メモリセルＭＣ１，ＭＣ３の、メモリセルＭＣ２，ＭＣ４と反対側、および、メモリセルＭＣ２，ＭＣ４の、メモリセルＭＣ１，ＭＣ３と反対側に、ＰウェルまたはＰ基板に電源電圧ＶＳＳを供給するタップ部が設けられている。
　以下、メモリセルＭＣ４を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｎ導電型のＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＴＰ１はプログラム素子を構成する。トランジスタＴＳ１，ＴＳ２，ＴＳ３はスイッチ素子を構成する。ここでは、トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のゲート酸化膜の膜厚は、同じであるものとする。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並んで配置されている。トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　メモリセルＭＣ３，ＭＣ４の上層に、ビット線ＢＬとなる、Ｘ方向に延びるＭ２配線２５１が配置されている。メモリセルＭＣ２，ＭＣ４の上層に、第１ワード線ＷＬＰとなる、Ｙ方向に延びるＭ１配線２４１と、第２ワード線ＷＬＲとなる、Ｙ方向に延びるＭ１配線２４２とが配置されている。Ｍ１配線２４１，２４２は、プログラム素子およびスイッチ素子を構成するトランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３のＸ方向における両側に配置されており、トランジスタＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３と平面視で重なりを有していない。また、メモリセルＭＣ２，ＭＣ４の図面右側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線２４３が配置されている。同様に、メモリセルＭＣ１，ＭＣ２の上層に、ビット線ＢＬとなる、Ｘ方向に延びるＭ２配線２５２が配置されている。メモリセルＭＣ１，ＭＣ３の上層に、第１ワード線ＷＬＰとなる、Ｙ方向に延びるＭ１配線２４４と、第２ワード線ＷＬＲとなる、Ｙ方向に延びるＭ１配線２４５とが配置されている。また、メモリセルＭＣ１，ＭＣ３の図面左側にあるタップ部の上層に、電源電圧ＶＳＳを供給する、Ｙ方向に延びるＭ１配線２４６が配置されている。
　ボトム領域２１１，２１２，２１３が形成されている。トランジスタＴＰ１，ＴＳ１のボトムはボトム領域２１１に接続されている。トランジスタＴＳ２，ＴＳ３のボトムはボトム領域２１２に接続されている。ボトム領域２１３は、タップ部に形成されている。ボトム領域２１３は、ビア、ローカル配線を介して、電源電圧ＶＳＳを供給するＭ１配線２４３に接続されている。
　ゲート配線２２１は、トランジスタＴＰ１のゲートと接続されており、トランジスタＴＰ１から、トランジスタＴＳ１と反対の向きに引き出されている。ゲート配線２２１は、第１ワード線ＷＬＰとなるＭ１配線２４１と、ビア、ローカル配線を介して接続されている。ゲート配線２２２は、トランジスタＴＳ１，ＴＳ２，ＴＳ３のゲートと接続されており、トランジスタＴＳ３から、トランジスタＴＳ２と反対の向きに引き出されている。ゲート配線２２２は、第２ワード線ＷＬＲとなるＭ１配線２４２と、ビア、ローカル配線を介して接続されている。
　トランジスタＴＳ１，ＴＳ２のトップは、Ｘ方向に延びるローカル配線２３１に接続されている。トランジスタＴＳ３のトップは、ローカル配線、ビアを介して、ビット線ＢＬとなるＭ２配線２５１と接続されている。すなわち、トランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＰ１のボトムが接続されたボトム領域２１１と、ビット線ＢＬとなるＭ２配線２５１との間に、ローカル配線２３１およびボトム領域２１２を介して、直列に接続されている。
　上述したレイアウト構造は、例えば次のような特徴を有する。
　プログラム素子およびスイッチ素子を構成する各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３は、Ｘ方向に並べて配置されている。これにより、メモリセルのレイアウト構造がコンパクトになり、面積を小さく抑えることができる。また、ビット線ＢＬとなるＭ２配線２５１がＸ方向に延びており、各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３、および、Ｍ２配線２５１が、平面視で重なりを有している。これにより、メモリセルのレイアウト構造がよりコンパクトになる。さらに、第１および第２ワード線ＷＬＰ，ＷＬＲとなるＭ１配線２４１，２４２が、Ｙ方向、すなわち、プログラム素子およびスイッチ素子を構成する各ＶＮＷ　ＦＥＴ　ＴＰ１，ＴＳ１，ＴＳ２，ＴＳ３の並びと垂直をなす方向に延びている。これにより、第１および第２ワード線ＷＬＰ，ＷＬＲによる面積の増大を抑制することができる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ３のトップが、ビット線ＢＬとなるＭ２配線２５１と接続されている。これにより、スイッチ素子とビット線ＢＬとの接続構成が簡易になるので、メモリセルの小面積化が実現できる。
　スイッチ素子を構成する、直列に接続されたトランジスタＴＳ１，ＴＳ２，ＴＳ３は、トランジスタＴＳ１，ＴＳ２はトップ同士がローカル配線２３１を介して接続され、トランジスタＴＳ２，ＴＳ３はボトム同士がボトム領域２１２を介して接続されている。このように、スイッチ素子を構成するＶＮＷ　ＦＥＴについて、トップ、ボトムを交互に接続することによって、ＶＮＷ　ＦＥＴを直列接続する構成が簡易になるので、メモリセルの小面積化が実現できる。
　なお、Ｍ１配線層において、Ｍ１配線２４１とＶＮＷ　ＦＥＴ　ＴＳ３との間の空いている部分に、Ｙ方向に延びるＭ１配線を設けてもよい。この場合、Ｍ１配線の配線パターンが均一になる。また、Ｍ１配線として電源配線を設けることによって、電源強化が可能になる。
　また、各ボトム領域はＸ方向に延びており、領域幅は同一であり、かつ、配置ピッチは一定である。各ゲート配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ローカル配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ１配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ２配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。
　したがって、半導体記憶装置の製造精度が向上し、デバイス特性のばらつきが抑制される。なお、各層における領域および配線は、必ずしも全てが、方向、幅、または、配置ピッチが同一でなくてもかまわない。
　また、プログラム素子とスイッチ素子のゲート酸化膜の膜厚は同じであるものとしたが、異なっていてもよい。ただし、プログラム素子とスイッチ素子のゲート酸化膜の膜厚が同じであれば、別々にゲート酸化膜を形成する必要がないため、半導体記憶装置の製造が容易になる。
　（変形例３）
　上述した第３実施形態に係るレイアウト構造では、スイッチ素子は、トランジスタが直列に３段接続されて構成されるものとしたが、第１および第２実施形態に対する変形例１で示したものと同様に、スイッチ素子を構成するトランジスタの接続段数は、３段に限られるものではない。
　図１１（ａ），（ｂ）は変形例３に係るメモリセルの構成を示す断面図である。図１１（ａ）では、スイッチ素子が、１段のトランジスタＴＳ１によって構成されている。トランジスタＴＰ１，ＴＳ１はボトム領域２１４に接続されている。すなわち、スイッチ素子を構成するトランジスタＴＳ１は、プログラム素子を構成するトランジスタＴＰ１のボトムが接続されたボトム領域２１４と、ビット線ＢＬとなるＭ２配線２５１との間に、接続されている。
　図１１（ｂ）では、スイッチ素子が、直列に２段接続されたトランジスタＴＳ１，ＴＳ２によって構成されている。トランジスタＴＰ１，ＴＳ１のトップはローカル配線２３２によって接続されており、トランジスタＴＳ１，ＴＳ２のボトムはボトム領域２１５に接続されている。すなわち、スイッチ素子を構成するトランジスタＴＳ１，ＴＳ２は、プログラム素子を構成するトランジスタＴＰ１のトップが接続されたローカル配線２３２と、ビット線ＢＬとなるＭ２配線２５１との間に、ボトム領域２１５を介して、直列に接続されている。
　（変形例４）
　上述した第３実施形態に係るレイアウト構造では、第１および第２ワード線ＷＬＰ，ＷＬＲは、プログラム素子およびスイッチ素子のＸ方向における両側に、配置されていた。この代わりに、第１および第２ワード線ＷＬＰ，ＷＬＲの一方または両方を、プログラム素子とスイッチ素子の間に配置してもよい。
　図１２（ａ），（ｂ）および図１３は変形例４に係るメモリセルの構成を示す断面図である。これらのメモリセルでは、スイッチ素子が、１段のトランジスタＴＳ１によって構成されている。図１２（ａ）では、第１ワード線ＷＬＰとなるＭ１配線２４１が、プログラム素子であるトランジスタＴＰ１と、スイッチ素子であるトランジスタＴＳ１との間に配置されている。図１２（ｂ）では、第２ワード線ＷＬＲとなるＭ１配線２４２が、プログラム素子であるトランジスタＴＰ１と、スイッチ素子であるトランジスタＴＳ１との間に配置されている。図１３では、第１ワード線ＷＬＰとなるＭ１配線２４１および第２ワード線ＷＬＲとなるＭ１配線２４２の両方が、プログラム素子であるトランジスタＴＰ１と、スイッチ素子であるトランジスタＴＳ１との間に配置されている。
　図１２（ａ），（ｂ）の例では、第１ワード線ＷＬＰとなるＭ１配線２４１は、図面左側に隣接するメモリセルの第２ワード線ＷＬＲとなるＭ１配線２４５と、隣接しなくなる。これにより、第１ワード線ＷＬＰと第２ワード線ＷＬＲとの間のクロストークノイズを抑制することができるので、半導体記憶装置を安定動作させることができる。
　（他の実施形態）
　（その１）
　上述した実施形態では、メモリセル１個につき１つのデータを記憶させるメモリセルアレイの構成を例にとって説明を行った。ただし本開示は、信頼性向上のために、２個または３個以上のメモリセルに同一データを記憶させるメモリセルアレイについても、適用可能である。
　図１４は第１および第２実施形態に係るメモリセルアレイの他の構成図である。図１４の構成では、Ｙ方向において隣り合う２個のセルに同一データを記憶させておき、これを読み出す。例えば、メモリセルＭＣ１，ＭＣ３に同一データを記憶させ、メモリセルＭＣ２，ＭＣ４に同一データを記憶させる。なお、第３実施形態に係るメモリセルアレイについても、同様に構成することができる。
　具体的な書き込みおよび読み出し動作は、例えば次のとおりである。
　書き込み時には、ワード線ＷＬＡに接続されたメモリセル（図１４ではＭＣ１，ＭＣ２）、および、ワード線ＷＬＢに接続されたメモリセル（図１４ではＭＣ３，ＭＣ４）に、順次データを書き込む。書き込みの手順は、第１実施形態で説明したものと同様である。読み出し時には、ワード線ＷＬＡ，ＷＬＢに電圧ＶＲＲを同時に印加する。これにより、２個のメモリセル（例えばＭＣ１，ＭＣ３）の一方について書き込み（ゲート酸化膜の破壊）が十分になされていない場合でも、他方のメモリセルによってビット線ＢＬの信号に変化が生じる。したがって、記憶させたデータを正しく読み出すことができる。
　あるいは、書き込み時に、ワード線ＷＬＡ，ＷＬＢに高電圧ＶＰＰを同時に印加してもよい。
　（その２）
　上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。例えば長円形の場合、単位面積当たりのＶＮＷの面積が大きくなるので、トランジスタに電流をより多く流すことができ、半導体記憶装置の高速化が実現できる。
　また、ＶＮＷの平面形状が、長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
　また、メモリセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。例えば、円形のＶＮＷと長円形のＶＮＷとが混在していてもかまわない。
　また、上述の実施形態では、１個のトランジスタは１個のＶＮＷからなるものとしたが、１個のトランジスタを複数のＶＮＷによって構成してもかまわない。
　本開示では、ＶＮＷ　ＦＥＴを用いた不揮発性メモリセルについて、小面積のレイアウト構造を実現できるので、例えば半導体チップの小型化に有用である。
１，３　メモリセル
１１，１２，１４，１５　ボトム領域
２１　ゲート配線
２１ａ　配線部
３１，３２　ローカル配線
１１１，１１２　ボトム領域
１２１　ゲート配線
１２１ａ　配線部
１３１　ローカル配線
２４１　Ｍ１配線（第１ワード線）
２４２　Ｍ１配線（第２ワード線）
２５１　Ｍ２配線（ビット線）
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４　メモリセル
ＴＰ１　プログラム素子を構成するＶＮＷ　ＦＥＴ
ＴＳ１，ＴＳ２，ＴＳ３　スイッチ素子を構成するＶＮＷ　ＦＥＴ
ＢＬ　ビット線
ＷＬ　ワード線
ＷＬＰ　第１ワード線
ＷＬＲ　第２ワード線

Claims (12)

  1. 　不揮発性のメモリセルを備えた半導体記憶装置であって、
    　前記メモリセルは、
    　ゲートがワード線に接続されたプログラム素子と、
    　前記プログラム素子とビット線との間に設けられ、ゲートが前記ワード線に接続されたスイッチ素子とを備え、
    　前記プログラム素子および前記スイッチ素子は、それぞれ、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴによって構成されており、
    　前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴは、第１方向に並べて配置されている
    ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記メモリセルは、
    　前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴのゲートと接続されており、前記第１方向に延びるゲート配線を備える
    ことを特徴とする半導体記憶装置。
  3. 　請求項２記載の半導体記憶装置において、
    　前記ワード線は、前記第１方向に延びており、
    　前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴ、前記ゲート配線、並びに、前記ワード線は、平面視で重なりを有している
    ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記スイッチ素子は、トップ電極が前記ビット線と接続されたＶＮＷ　ＦＥＴを含む
    ことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記スイッチ素子は、直列に接続された第１、第２および第３のＶＮＷ　ＦＥＴを含み、
    　前記第１および第２のＶＮＷ　ＦＥＴは、トップ電極同士が接続されており、前記第２および第３のＶＮＷ　ＦＥＴは、ボトム電極同士が接続されている
    ことを特徴とする半導体記憶装置。
  6. 　請求項２記載の半導体記憶装置において、
    　前記ゲート配線は、前記プログラム素子から、前記第１方向において前記スイッチ素子と反対の向きに延びる第１配線部を有しており、
    　前記ワード線は、前記第１配線部に接続されている
    ことを特徴とする半導体記憶装置。
  7. 　不揮発性のメモリセルを備えた半導体記憶装置であって、
    　前記メモリセルは、
    　ゲートが第１ワード線に接続されたプログラム素子と、
    　前記プログラム素子とビット線との間に設けられ、ゲートが第２ワード線に接続されたスイッチ素子とを備え、
    　前記プログラム素子および前記スイッチ素子は、それぞれ、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴによって構成されており、
    　前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴは、第１方向に並べて配置されている
    ことを特徴とする半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記ビット線は、前記第１方向に延びており、
    　前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴ、並びに、前記ビット線は、平面視で重なりを有している
    ことを特徴とする半導体記憶装置。
  9. 　請求項７記載の半導体記憶装置において、
    　前記スイッチ素子は、トップ電極が前記ビット線と接続されたＶＮＷ　ＦＥＴを含む
    ことを特徴とする半導体記憶装置。
  10. 　請求項７記載の半導体記憶装置において、
    　前記スイッチ素子は、直列に接続された第１、第２および第３のＶＮＷ　ＦＥＴを含み、
    　前記第１および第２のＶＮＷ　ＦＥＴは、トップ電極同士が接続されており、前記第２および第３のＶＮＷ　ＦＥＴは、ボトム電極同士が接続されている
    ことを特徴とする半導体記憶装置。
  11. 　請求項７記載の半導体記憶装置において、
    　前記第１および第２ワード線は、前記第１方向と垂直をなす第２方向に延びている
    ことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記第１および第２ワード線は、前記プログラム素子および前記スイッチ素子を構成する各ＶＮＷ　ＦＥＴと、平面視で重なりを有していない
    ことを特徴とする半導体記憶装置。
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