KR101989392B1 - 반도체 장치의 구동 방법 - Google Patents

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Abstract

다치 정보를 용이하게 보유하는 기억 소자(DRAM)를 얻는 것이 본 발명의 목적이다. 기억 소자(DRAM)가 갖는 트랜지스터가 온 상태의 기간에서, 이 기억 소자(DRAM)에 대해 정보의 입력을 행하는 배선(비트선)의 전위를 변동시킴으로써, 이 기억 소자(DRAM)가 갖는 용량 소자에 축적된 전하량을 제어한다. 이에 따라, 이 기억 소자(DRAM)를 갖는 반도체 장치의 구조를 복잡화하지 않고도 기억 소자(DRAM)의 보유 정보를 다치화할 수 있다.

Description

반도체 장치의 구동 방법{METHOD FOR DRIVING SEMICONDUCTOR DEIVCE}
본 발명은, 기억 소자의 구동 방법에 관한 것이다. 특히, 다치 정보의 보유가 가능한 기억 소자의 구동 방법에 관한 것이다. 또한, 이 기억 소자를 갖는 반도체 장치의 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 멈추면 기억 내용을 잃게 되는 휘발성 장치와, 전력의 공급이 멈춰도 기억 내용은 보유되는 불휘발성 장치로 크게 분류된다.
휘발성 기억 장치의 대표적인 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립 플롭 등의 회로를 이용해서 기억 내용을 보유하기 때문에, 기억 소자마다 소자의 수가 많아지고(예를 들어, 기억 소자마다 트랜지스터가 6개), 기억 용량 당의 단가가 높아진다.
휘발성 기억 장치의 다른 예로서는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 메모리 셀을 구성하는 트랜지스터를 선택하고 용량 소자에 전하를 축적함으로써 정보를 기억한다. 또한, DRAM은, 1비트(2치)의 정보를 기억하는 소자로서 이용되는 것이 일반적이다. 하지만, DRAM이 갖는 용량 소자에 축적된 전하량을 4단계 이상 설정함으로써 2비트(4치) 이상의 정보를 기억하는 소자로서 이용할 수도 있다(예를 들어, 특허문헌 1 참조).
일본국 특개평 9-320280호 공보
특허문헌 1에서 개시된 반도체 기억 장치는, 메모리 셀에 다치화 된 정보를 기록하거나 판독하기 위해 비트선을 계층화하는 등 반도체 기억 장치의 구조가 복잡화된다고 하는 문제가 있다. 위에서 설명한 문제에 비추어 볼 때, 본 발명의 일 형태는, 기억 소자의 보유 정보의 다치화를 간단하게 행하는 것을 목적의 하나로 한다.
본 발명의 일 형태의 목적은, 기억 소자가 갖는 트랜지스터가 온(on) 상태의 기간에서, 이 기억 소자에 대해 정보의 기록을 행하는 배선(비트선)의 전위를 변동시킴으로써, 이 기억 소자가 갖는 용량 소자에 축적된 전하량을 제어하는 것이다.
구체적으로는, 본 발명의 일 형태는, 워드선, 비트선, 트랜지스터, 및 용량 소자를 포함하는 기억 소자의 구동 방법이다. 이 트랜지스터에서는 게이트가 상기 워드선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 상기 비트선에 전기적으로 접속되어 있다. 용량 소자는 한쪽의 전극이 상기 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 고정 전위를 공급하는 배선에 전기적으로 접속되어 있다. 상기 트랜지스터를 온 상태로 하는 전위가 상기 워드선에 공급되는 기간에서 상기 비트선의 전위를 변동시킴으로써, 상기 트랜지스터의 소스 및 드레인의 다른 한쪽 및 상기 용량 소자의 한쪽의 전극이 전기적으로 접속된 노드에서 보유되는 전하량을 제어하는 것을 특징으로 하는 기억 소자의 구동 방법이다.
본 발명의 일 형태에 관한 기억 소자의 구동 방법은, 비트선에 공급되는 전위를 변동시킴으로써 이 기억 소자에서 보유되는 정보의 다치화를 행한다. 그 때문에, 이 기억 소자를 갖는 반도체 장치의 구조를 복잡화하지 않고도 기억 소자의 보유 정보를 다치화할 수 있다.
도 1(A)은 기억 소자의 구성예를 도시한 도, 도 1(B)∼도 1(E)은 구동 방법의 예를 도시한 도면.
도 2(A)는 판독 회로의 구성예를 도시한 도면, 도 2(B)∼도 2(E)는 구동 방법의 예를 도시한 도면.
도 3(A)∼도 3(H)은 트랜지스터의 제작 방법의 일례를 도시한 도면.
도 4(A)∼도 4(C)는 트랜지스터의 오프(off) 전류의 측정 방법을 설명하기 위한 도면.
도 5(A)와 도 5(B)는 트랜지스터의 특성을 도시한 도면.
도 6은 트랜지스터의 특성을 도시한 도면.
도 7은 트랜지스터의 특성을 도시한 도면.
도 8은 트랜지스터의 특성을 도시한 도면.
도 9는 트랜지스터의 특성을 도시한 도면.
도 10은 실시예 1에서 행한 측정에 관한 회로도.
도 11(A)은 실시예 1에서 행한 기록 동작을 도시한 도면, 도 11(B)은 실시예 1의 판독 동작을 도시한 도면.
도 12는 실시예 1에서 행한 측정 결과를 도시한 도면.
도 13(A)와 도 13(B)는 실시예 1에서 행한 측정 결과를 도시한 도면.
도 14(A)∼도 14(F)는 각각 반도체 장치의 구체예를 도시한 도면.
도 15(A)~도 15(E)는 산화물 반도체의 결정 구조를 설명한 도면.
도 16(A)~도 16(C)는 산화물 반도체의 결정 구조를 설명한 도면.
도 17(A)~도 17(C)는 산화물 반도체의 결정 구조를 설명한 도면.
도 18은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19(A)~도 19(C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20(A)~도 20(C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21(A)~도 21(C)는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22(A)와 도 22(B)는 시뮬레이션에 이용한 트랜지스터의 단면 구조를 설명한 도면.
도 23(A)~도 23(C)는 각각 산화물 반도체막을 이용한 트랜지스터 특성의 그래프.
도 24(A)와 도 24(B)는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시한 도면.
도 25(A)와 도 25(B)는 시료 2인 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시한 도면.
도 26은 시료 A 및 시료 B의 XRD 스펙트럼을 도시한 도면.
도 27은 트랜지스터의 오프 전류와 측정시 기판 온도 사이의 관계를 도시한 도면.
도 28은 Id 및 전계 효과 이동도의 Vg 의존성을 도시한 도면.
도 29(A)는 기판 온도와 문턱값 전압 사이의 관계를, 도 29(B)는 기판 온도와 전계 효과 이동도 사이의 관계를 도시한 도면.
도 30(A)는 반도체 장치의 상면도를, 도 30(B)는 그 단면도를 도시하는 도면.
도 31(A)는 반도체 장치의 상면도를, 도 31(B)는 그 단면도를 도시하는 도면.
도 32(A)와 도 32(B)는 각각 산화물 반도체의 결정 구조를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대해 도면을 이용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자이면 용이하게 이해된다는 점을 주목하라. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
<기억 소자의 구동 방법 예>
우선, 기억 소자(10)에서 정보의 기록 동작에 대해 도 1(A)∼도 1(E)을 참조하여 설명한다. 도 1(A)은, 본 발명의 일 형태의 기억 소자의 구성예를 도시한 도면이다.
도 1(A)에 도시한 기억 소자(10)는 트랜지스터(101)와 용량 소자(102)를 갖는다. 트랜지스터(101)의 게이트는 워드선(11)에 전기적으로 접속되고, 트랜지스터(101)의 소스 및 드레인의 한쪽이 비트선(12)에 전기적으로 접속된다. 용량 소자(102)는 한쪽의 전극이 트랜지스터(101)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 고정 전위를 공급하는 배선(13)에 전기적으로 접속된다.
또한, 이 고정 전위로서는, 임의의 전위를 적용할 수 있음을 주목하라. 예를 들어, 이 고정 전위로서 접지 전위 또는 0V 등을 적용할 수 있다. 또한, 여기에서는, 트랜지스터(101)는, N채널형 트랜지스터이다. 또한, 트랜지스터(101)의 소스 및 드레인의 다른 한쪽 및 용량 소자(102)의 한쪽의 전극에 전기적으로 접속된 노드를 노드(A)라고 부른다. 기억 소자(10)의 구동 방법에 대해 이하에 설명한다.
도 1(B)∼도 1(E)은, 워드선(11)의 전위, 비트선(12)의 전위, 및 노드(A)의 전위의 변화를 도시한 도면이다. 그 전위들은 기억 소자(10)에 대해 정보의 기록이 행해질 때 변경된다. 또한, 도 1(B)∼도 1(E)의 각각은, 기억 소자(10)에 대해 다른 정보를 기록할(노드(A)에 다른 전위를 기록할) 때의 구동 방법의 예를 도시한 도면임을 주목하라.
도 1(B)에 도시한 구동 방법에서는, 비트선(12)의 전위가 하이(high) 레벨이 되는 기간(t2)이 워드선(11)의 전위가 하이 레벨이 되는 기간(t1)을 포함한다. 그 때문에, 도 1(B)에 도시한 구동 방법에서는, 기간(t1)에 걸쳐 노드(A)에 양전하가 공급된다. 이에 따라, 기간(t1) 후의 노드(A)의 전위는, 뒤에서 설명할 도 1(C)∼도 1(E)에 도시한 노드(A)의 전위와 비교해서 가장 높아진다.
도 1(C)에 도시한 구동 방법에서는, 비트선(12)의 전위가 하이 레벨이 되는 기간(t4)이 워드선(11)의 전위가 하이 레벨이 되는 기간(t3)의 후반부와 중첩한다. 그 때문에, 도 1(C)에 도시한 구동 방법에서는, 기간(t3)의 후반부에서만 노드(A)에 양전하가 공급된다. 이에 따라, 기간(t3) 후의 노드(A)의 전위는, 앞에서 설명한 도 1(B)에 도시한 노드(A)의 전위보다 낮고, 또한 뒤에서 설명할 도 1(D), 도 1(E)에 도시한 노드(A)의 전위보다 높아진다.
도 1(D)에 도시한 구동 방법에서는, 비트선(12)의 전위가 하이 레벨이 되는 기간(t6)이 워드선(11)의 전위가 하이 레벨이 되는 기간(t5)의 전반부와 중첩한다. 그 때문에, 도 1(D)에 도시한 구동 방법에서는, 기간(t5)의 전반부에서 노드(A)에 양전하가 공급되고, 또한 후반부에서 이 양전하가 방출된다. 이에 따라, 기간(t5) 후의 노드(A)의 전위는, 앞에서 설명한 도 1(B), 도 1(C)에 도시한 노드(A)의 전위보다 낮고, 또한 뒤에서 설명할 도 1(E)에 도시한 노드(A)의 전위보다 높아진다.
도 1(E)에 도시한 구동 방법에서는, 워드선(11)의 전위가 하이 레벨이 되는 기간(t7)에 걸쳐 비트선(12)의 전위가 로우(low) 레벨로 유지한다. 이에 따라, 기간(t7) 후의 노드(A)의 전위는, 앞에서 설명한 도 1(B)∼도 1(D)에 도시한 노드(A)의 전위와 비교해서 가장 낮아진다.
이상과 같이, 본 명세서에서 개시된 기억 소자(10)의 구동 방법에서는, 이 기억 소자의 노드(A)의 전위를, 워드선(11)의 전위가 하이 레벨이 되는 기간(트랜지스터(101)가 온 상태가 되는 기간)에 걸쳐 비트선(12)의 전위를 특정의 전위(하이 레벨의 전위 또는 로우 레벨의 전위)로 유지하는 것, 또는 이 기간에서 비트선(12)의 전위를 변동함으로써 소망의 값으로 설정한다. 이에 따라, 이 노드(A)의 전위(노드(A)에 보유되는 전하량)를 간편하게 복수 레벨로 설정할 수 있다. 즉, 이 기억 소자의 보유 정보의 다치화를 간편하게 행할 수 있다.
또한, 도 1(B)∼도 1(E)에서는, 이 노드(A)의 전위를 4단계로 설정하는(기억 소자(10)가 2비트의 정보를 보유하는) 예에 대해 도시했지만, 비트선(12)의 전위를 적절하게 제어함으로써 노드(A)의 전위를 5단계 이상으로 설정할 수도 있다.
이어서, 기억 소자(10)에서 정보의 판독 동작에 대해 도 2(A)∼도 2(E)를 참조하여 설명한다. 도 2(A)는, 도 1(A)에 도시한 기억 소자(10)로부터 정보를 판독하는 판독 회로(20)의 구성예를 도시한 도면이다.
도 2(A)에 도시한 판독 회로(20)는, 트랜지스터(200), 비교 측정기(201), 비교 측정기(202), 및 비교 측정기(203)를 가진다. 트랜지스터(200)의 게이트는 프리차지(precharge) 신호(PCE)를 공급하는 배선에 전기적으로 접속되고, 트랜지스터(200)의 소스 및 드레인의 한쪽은 프리차지 전압(Vpc)을 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽은 비트선(12)에 전기적으로 접속된다. 비교 측정기(201)는 제 1 입력 단자가 제 1 참조 전압(Vref1)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(12)에 전기적으로 접속된다. 비교 측정기(202)는 제 1 입력 단자가 제 2 참조 전압(Vref2)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(12)에 전기적으로 접속된다. 비교 측정기(203)는 제 1 입력 단자가 제 3 참조 전압(Vref3)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(12)에 전기적으로 접속된다.
또한, 여기에서는, 이 프리차지 전압(Vpc)은, 비트선(12)에 공급되는 하이 레벨의 전위와 로우 레벨의 전위의 중간 전위(이 하이 레벨의 전위를 3V, 이 로우 레벨의 전위를 0V로 한 경우는 1.5V)인 것으로 함을 주목하라. 또한, 여기에서는, 제 1 참조 전압(Vref1)은 프리차지 전압(Vpc)보다 저전압이고, 제 2 참조 전압(Vref2)은 프리차지 전압(Vpc)과 같은 전압이고, 제 3 참조 전압(Vref3)은 프리차지 전압(Vpc)보다 고전압인 것으로 한다. 따라서, 판독 회로(20)에서는, 비교 측정기(201)의 출력 신호(Out1), 비교 측정기(202)의 출력 신호(Out2), 및 비교 측정기(203)의 출력 신호(Out3)를 판별함으로써 기억 소자(10)에 보유된 정보의 판독을 행할 수 있다. 구체적인 판독 동작의 예에 대해서 이하에 설명한다.
도 2(B)∼도 2(E)는, 기억 소자(10)로부터 정보의 판독이 행해질 때의 프리차지 신호(PCE)의 전위, 노드(A)의 전위, 워드선(11)의 전위, 및 비트선(12)의 전위를 도시한 도면이다. 또한, 도 2(B)∼도 2(E)의 각각은, 도 1(B)∼도 1(E)에 도시한 동작의 각각에 의해 기억 소자(10)에 기록된 정보(노드(A)의 전위)를 판독할 때의 구동 방법의 예를 도시함을 주목하라. 도 2(B)∼도 2(E)의 각각에서는, 프리차지 신호(PCE)가 하이 레벨의 전위를 도시한 기간(T1, T3, T5, T7)에서 비트선(12)의 전위를 프리차지 전압(Vpc)으로 설정한다. 그 후, 워드선(11)의 전위가 하이 레벨이 되는 기간(T2, T4, T6, T8)에서, 비트선(12)과 노드(A)의 사이에서 전하의 수수(授受)가 발생한다. 이러한 방식으로, 비트선(12)의 전위를 기억 소자(10)에 보유된 정보(노드(A)의 전위)에 따라 변동시킬 수 있다. 또한, 이 비트선(12)의 전위를 비교 측정기(201)∼비교 측정기(203)에 의해 판별함으로써 기억 소자(10)에서 보유된 정보의 판독을 행한다.
또한, 도 2(B)는, 도 1(B)에 도시한 구동 방법에 의해 기억 소자(10)에 보유된 정보를 판독할 때의 동작을 도시한다. 도 2(C)는, 도 1(C)에 도시한 구동 방법에 의해 기억 소자(10)에 보유된 정보를 판독할 때의 동작을 도시한다. 도 2(D)는, 도 1(D)에 도시한 구동 방법에 의해 기억 소자(10)에 보유된 정보를 판독할 때의 동작을 도시한다. 도 2(E)는, 도 1(E)에 도시한 구동 방법에 의해 기억 소자(10)에 보유된 정보를 판독할 때의 동작을 도시한다.
<반도체 장치의 구체예>
본 명세서에서 개시된 기억 소자(10)를 갖는 반도체 장치는, 기억 소자(10)를 구성하는 트랜지스터(101), 및 판독 회로(20)를 포함하는 기억 소자(10)를 구동하기 위한 구동 회로를 구성하는 트랜지스터 등 다수의 트랜지스터를 갖는다. 다만, 이들의 트랜지스터에 요구되는 특성은 다르다는 점을 주목하라. 구체적으로는, 본 명세서에서 개시된 기억 소자(10)에서는, 노드(A)에 보유된 전하량을 제어함으로써 정보의 다치화를 행한다. 그 때문에, 이 정보의 보유 기간에서 이 전하량의 변동이 억제되는 것이 바람직하다. 단적으로 말하면, 기억 소자(10)를 구성하는 트랜지스터(101)로서, 오프 전류의 값이 낮은 트랜지스터를 적용하는 것이 바람직하다. 이에 따라, 이 기억 소자(10)에서 보유 정보의 정확성을 향상시킬 수 있고, 리프레시 간격을 장기화 등을 할 수 있다. 한편, 판독 회로(20)를 포함하는 기억 소자(10)를 구동하기 위한 구동 회로를 구성하는 트랜지스터로서 고속 동작성이 뛰어난 트랜지스터를 적용하는 것이 바람직하다. 단적으로 말하면, 이 구동 회로를 구성하는 트랜지스터로서 이동도가 높은 트랜지스터를 적용하는 것이 바람직하다.
예를 들어, 전자의 트랜지스터로서 산화물 반도체로 채널 영역이 형성된 트랜지스터를 적용하고, 후자의 트랜지스터로서 다결정 실리콘 또는 단결정 실리콘으로 채널 영역이 형성된 트랜지스터를 적용하는 것이 바람직하다. 이에 따라, 상기의 요구를 만족시킬 수 있다. 구체적으로는, 단결정 실리콘 기판을 이용하여 제작된 트랜지스터를 구동 회로용의 트랜지스터로서 적용하고, 또한 이 단결정 실리콘 기판 위에 포토리소그래피법 등을 이용하여 제작된 채널 영역이 산화물 반도체로 형성된 트랜지스터를 기억 소자(10)용의 트랜지스터로서 적용하는 것, 또는 절연 표면을 갖는 기판(예를 들어, 유리 기판) 위에 산화물 반도체로 채널 영역이 형성된 트랜지스터와, 다결정 실리콘 또는 단결정 실리콘으로 채널 영역이 형성된 트랜지스터를 형성하고, 전자를 기억 소자(10)용의 트랜지스터로서 적용하고, 또한 후자를 구동 회로용의 트랜지스터로서 적용하는 것 등에 의해 이 반도체 장치를 실현할 수 있다.
다만, 이 구동 회로를 구성하는 트랜지스터의 전부를 다결정 실리콘 또는 단결정 실리콘 등의 이동도가 높은 트랜지스터로 할 필요는 없다는 점을 주목하라. 예를 들어, 도 2(A)에 도시한 트랜지스터(200)로서 산화물 반도체로 채널 영역이 형성되는 트랜지스터를 적용할 수도 있다.
또한, 이 산화물 반도체는, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 것을 특징으로 한다. 이와 같은 산화물 반도체에 의해 트랜지스터의 채널 영역이 형성됨으로써, 오프 전류(누설 전류)가 극히 낮은 트랜지스터를 실현할 수 있다.
게다가, 이 산화물 반도체는, 전자 공여체(도너)가 될 수 있는 수분 또는 수소 등의 불순물 농도가 저감된 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체(purified OS)인 것이 바람직하다. 이에 따라, 산화물 반도체로 채널 영역이 형성된 트랜지스터의 오프 전류(누설 전류)를 더욱 저감할 수 있다. 구체적으로는, 이 산화물 반도체는, 이차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectroscopy)에 의해 수소 농도의 측정값이, 5×1019(atoms/㎝3) 이하, 바람직하게는 5×1018(atoms/㎝3) 이하, 보다 바람직하게는 5×1017(atoms/㎝3) 이하이다. 또한, 홀(Hall) 효과 측정에 의해 측정할 수 있는 이 산화물 반도체의 캐리어 밀도는, 1×1014/㎝3 미만, 바람직하게는 1×1012/㎝3 미만, 더욱 바람직하게는 1×1011/㎝3 미만이다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
또한, 이차 이온 질량 분석법((SIMS : Secondary Ion Mass Spectroscopy)으로 행한 수소 농도의 분석이 언급된다는 점을 주목하라. SIMS 분석은, 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 안에서 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단의 변동이 없고, 거의 일정한 값이 얻어질 수 있는 영역에서 평균값을, 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아서, 거의 일정한 값이 얻어질 수 있는 영역을 찾아내지 못하는 경우가 있다. 이 경우, 이 막이 존재하는 영역에서, 수소 농도의 최대값 또는 최소값을, 이 막 안의 수소 농도로서 채용한다. 또한, 이 막이 존재하는 영역에서, 최대값을 갖는 산형의 피크(peak), 최소값을 갖는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
이용되는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서, 그것들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란탄족인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종 또는 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물, 삼원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 이원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 및 산화인듐, 산화주석, 산화아연 등을 이용할 수 있다. 또한, 본 명세서에서는, 예를 들어, In-Ga-Zn계 산화물은, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라는 의미이고, 그 조성비는 특히 따지지 않는다는 점을 주목하라. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다. 상기 산화물 반도체는, 실리콘을 포함하고 있어도 좋다.
또한, 산화물 반도체로서, 화학식 InMO3(ZnO)m (m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 여기서, M은, Ga, Al, Fe, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 가리킴을 주목하라. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 이용해도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, In:Sn:Zn의 조성비가 원자수비로 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타겟을 이용함으로써 제작할 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 r만큼 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들어, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 좋다. 후자의 경우, 산화물 반도체는 아모퍼스여도, 다결정이어도 좋다. 또한, 아모퍼스 안에 결정성을 갖는 부분을 포함하는 구조여도, 비아모퍼스여도 좋다.
아모퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용해서 트랜지스터를 제작할 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되고 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이다. Ra는「기준면에서 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
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또한, 상기에서, S0는, 측정면(좌표(x1，y1)(x1，y2)(x2，y1)(x2，y2)으로 나타내어지는 4점에 의해 둘러싸인 장방형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM : Atomic Force Microscope)으로 평가할 수 있다.
또한, 이 산화물 반도체의 결정 구조는, 특정의 구조에 한정되지 않는다. 즉, 이 산화물 반도체는, 비정질 구조의 산화물 반도체, 결정성 산화물 반도체, 또는 비정질 구조와 결정이 혼재하는 산화물 반도체여도 좋다. 예를 들어, 육방정 구조의 결정을 갖고, 또한 이 산화물 반도체가 형성된 면에 대해 대략 수직인 c축을 가지고 있는 결정(C　Axis Aligned Crystal ; CAAC 라고도 부름)을 갖는 산화물 반도체로 할 수 있다.
<산화물 반도체의 결정 구조>
이하에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 봤을 때 삼각 형상 또는 육각 형상의 원자 배열을 갖는 결정을 가지는 산화물이 설명된다. 결정에서, 금속 원자는 층상, 또는 금속 원자와 산소 원자가 c축을 따라 층상으로 배열되고, a축 또는 b축의 방향은 ab면에서 변한다(결정은 c축 둘레로 회전한다). 그러한 결정은 CAAC(C-axis　Aligned Crystal)이라고도 한다.
CAAC를 포함하는 산화물은, 넓은 의미로, 비단결정이고, 그 ab면에 수직인 방향에서 봤을 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 봤을 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성된 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산화가 포함된 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정의 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체가 되거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이와 같은 CAAC의 예로서, 막 모양으로 형성되고, 막 표면 또는 지지하는 기판 면에 수직인 방향에서 관찰했을 때 삼각형 또는 육각형의 원자 배열이 보이고, 또한 그 막 단면을 관찰했을 때 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 보이는 결정을 예로 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해 도 15 내지 도 17 및 도 32를 이용해서 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 15 내지 도 17 및 도 32는 윗방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부인 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다.
도 15(A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대해, 근접의 산소 원자만 도시한 구조를 소그룹이라고 부른다. 도 15(A)의 구조는, 팔면체 구조를 갖지만, 간단하게 하기 위해 평면 구조로 도시된다. 또한, 도 15(A)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다는 점을 주목하라. 도 15(A)에 도시한 소그룹은 전하가 0이다.
도 15(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab 면에 존재한다. 도 15(B)의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 가지기 때문에, 도 15(B)에 도시한 구조를 가질 수 있다. 도 15(B)에 도시한 소그룹은 전하가 0이다.
도 15(C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 15(C)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 15(C)에 도시한 소그룹은 전하가 0이다.
도 15(D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 15(D)의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 15(D)에 도시한 소그룹은 전하가 +1이 된다.
도 15(E)에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 15(E)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 15(E)에 도시한 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀(unit cell)이라고도 함)이라 부른다.
여기에서, 이들의 소그룹끼리가 결합하는 규칙에 대해 설명한다. In의 상반부의 3개의 O는 아랫 방향으로 3개의 근접 In을 갖고, 하반부의 3개의 O는 윗방향에 3개의 근접 In을 갖는다. Ga의 상반부의 1개의 O는 아랫 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 윗방향에 1개의 근접 Ga를 갖는다. Zn의 상반부의 1개의 O는 아랫 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 윗방향에 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 윗방향의 4배위의 O의 수와, 그 O의 아랫 방향에 있는 근접 금속 원자의 수는 같고, 마찬가지로 금속 원자의 아랫 방향의 4배위의 O의 수와, 그 O의 윗방향에 있는 근접 금속 원자의 수는 같다. O는 4배위이기 때문에, 아랫 방향에 있는 근접 금속 원자의 수와, 윗방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 윗방향에 있는 4배위의 O의 수와, 다른 금속 원자의 아랫 방향에 있는 4배위의 O의 수와의 합이 4개 일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 상반부의 4배위의 O를 통해 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반부의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반부의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반부의 4배위의 O의 어느 것과 결합하게 된다.
4, 5 또는 6인 배위 수를 갖는 금속 원자는, c축 방향에서, 4배위의 O를 통해 결합한다. 또한, 이외에도, 층구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 16(A)에, In-Sn-Zn-O계의 층구조를 구성하는 중그룹의 모델도를 도시한다. 도 16(B)에, 3개의 중그룹으로 구성된 대그룹을 도시한다. 또한, 도 16(C)은, 도 16(B)의 층구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시함을 주목하라.
도 16(A)에서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 도시한다. 예를 들어, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 동그라미의 3으로서 도시한다. 마찬가지로, 도 16(A)에서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, 동그라미의 1로서 도시한다. 또한, 마찬가지로, 도 16(A)에서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타낸다.
도 16(A)에서, In-Sn-Zn-O계의 층구조를 구성하는 중그룹은, 위에서 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합한 구조이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개 당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층구조를 형성하기 위해서는, 전하 +1을 없애는 전하 -1이 필요해진다. 전하 -1을 갖는 구조로서, 도 15(E)에 도시한 것처럼, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대해, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 없어지기 때문에, 층구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 16(B)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어진 In-Sn-Zn-O계의 층구조는, In2SnZn2O7(ZnO)m (m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있음을 주목하라.
또한, 이 외에도, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO 라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물, 일원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들어, 도 17(A)에, In-Ga-Zn-O계의 층구조를 구성하는 중그룹의 모델도를 도시한다.
도 17(A)에서, In-Ga-Zn-O계의 층구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통해, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통해, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 17(B)에 3개의 중그룹으로 구성된 대그룹을 도시한다. 또한, 도 17(C)은, 도 17(B)의 층구조를 c축 방향에서 관찰된 경우의 원자 배열을 도시함을 주목하라.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga의 어느 것을 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들의 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층구조를 구성하는 중그룹은, 도 17(A)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합시킨 대그룹도 형성될 수 있다.
구체적으로는, 도 17(B)에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어진 In-Ga-Zn-O계의 층구조는, InGaO3(ZnO)n (n은 자연수)으로 하는 조성식으로 나타낼 수 있음을 주목하라.
n=1(InGaZnO4)의 경우는, 예를 들어, 도 32(A)에 도시한 결정 구조를 얻을 수 있다. 또한, 도 32(A)에 도시한 결정 구조에서, 도 15(B)에서 설명한 것처럼, Ga 및 In은 5배위를 갖기 때문에, Ga가 In으로 치환된 구조도 얻을 수 있음을 주목하라.
또한, n=2(InGaZn2O5)의 경우는, 예를 들어, 도 32(B)에 도시한 결정 구조를 얻을 수 있다. 또한, 도 32(B)에 도시한 결정 구조에서, 도 15(B)에서 설명한 것처럼, Ga 및 In은 5배위를 갖기 때문에, Ga가 In으로 치환된 구조도 얻을 수 있음을 주목하라.
<산화물 반도체로 채널 영역이 형성되는 트랜지스터의 이동도>
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아지고, 이러한 현상은 산화물 반도체를 이용하는 경우에만 일어나지 않는다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있다. Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 안에 어떤 포텐셜(potential) 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
[수학식 2]
Figure 112013039691297-pct00002
여기서, E는 포텐셜 장벽의 높이이고, k가 볼츠만 정수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 기인한다고 가정하면, Levinson 모델에서는, 이하의 식으로 표현된다.
[수학식 3]
Figure 112013039691297-pct00003
여기서, e는 전기 소량, N은 채널 내의 단위 면적 당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적 당의 채널에 포함되는 캐리어 수, Cox는 단위 면적 당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 같다고 해도 무방하다. 선형 영역에서 드레인 전류 Id는, 이하의 식이 된다.
[수학식 4]
Figure 112013039691297-pct00004
여기서, L은 채널 길이, W는 채널 폭이고, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 위 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 이하와 같이 된다.
[수학식 5]
Figure 112013039691297-pct00005
식(A5)의 우변은 Vg의 함수이다. 이 식에서 알 수 있듯이, 세로축을 1n(Id/Vg), 가로축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도(N)를 구할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1의 것에서는 결함 밀도(N)는 1×1012/㎝2 정도이다.
이렇게 해서 구한 결함 밀도 등을 기초로 식(A2) 및 식(A3)으로부터 μ0=120㎝2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정된 이동도는 35㎝2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0는 120㎝2/Vs가 된다고 예상할 수 있다.
다만, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다는 점을 주목하라. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에서 이동도 μ1은, 이하의 식으로 표현된다.
[수학식 6]
Figure 112013039691297-pct00006
여기서, D는 게이트 방향의 전계, B, G는 정수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과에서는, B=4.75×107㎝/s, G=10㎚(계면 산란이 미치는 깊이)이다. D가 증가(즉, 게이트 전압이 높아짐)하면 식(A6)의 제 2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 18에 도시한다. 또한, 계산에는 시놉시스사 제(製) 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비(比)유전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚으로 했다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일 함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연막의 두께는 100㎚, 비(比)유전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 18에서 도시된 것처럼, 게이트 전압 1V 강(强)에서 이동도 100㎝2/Vs 이상의 피크(peak)를 갖지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직함을 주목하라.
이와 같은 이동도를 갖는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 19 내지 도 21에 도시한다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 22에 도시한다. 도 22에 도시한 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(303a) 및 반도체 영역(303c)을 갖는다. 반도체 영역(303a) 및 반도체 영역(303c)의 저항률은 2×10-3Ω㎝로 한다.
도 22(A)에 도시한 트랜지스터는, 하지 절연층(301)과, 하지 절연층(301)에 묻히도록 형성된 산화알루미늄으로 이루어진 매립 절연물(302)의 위에 형성된다. 트랜지스터는 반도체 영역(303a), 반도체 영역(303c)과, 그것들 사이에 끼워져, 채널 영역이 되는 진성의 반도체 영역(303b)과, 게이트(305)를 갖는다. 게이트(305)의 폭을 33㎚으로 한다.
게이트(305)와 반도체 영역(303b)의 사이에는, 게이트 절연층(304)을 갖는다. 또한, 게이트(305)의 양 측면에는 측벽 절연물(306a) 및 측벽 절연물(306b), 게이트(305)의 상부에는, 게이트(305)와 다른 배선과의 단락을 방지하기 위한 절연물(307)을 갖는다. 측벽 절연물의 폭은 5㎚으로 한다. 또한, 반도체 영역(303a) 및 반도체 영역(303c)에 접하고, 소스(308a) 및 드레인(308b)을 갖는다. 또한, 이 트랜지스터에서 채널 폭을 40㎚임을 주목하라.
도 22(B)에 도시한 트랜지스터는, 하지 절연층(301)과, 산화알루미늄으로 이루어진 매립 절연물(302)의 위에 형성되고, 반도체 영역(303a), 반도체 영역(303c)과, 그것들 사이에 끼워진 진성의 반도체 영역(303b)과, 폭 33㎚의 게이트(305)와 게이트 절연층(304)과, 측벽 절연물(306a), 측벽 절연물(306b)과, 절연물(307)과, 소스(308a), 및 드레인(308b)을 갖는 점에서 도 22(A)에 도시한 트랜지스터와 같다.
도 22(A)에 도시한 트랜지스터와 도 22(B)에 도시한 트랜지스터의 상이점은, 측벽 절연물(306a) 및 측벽 절연물(306b)의 아래의 반도체 영역의 도전형이다. 도 22(A)에 도시한 트랜지스터에서는, 측벽 절연물(306a) 및 측벽 절연물(306b)의 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(303a) 및 반도체 영역(303c)이지만, 도 22(B)에 도시한 트랜지스터에서는, 진성의 반도체 영역(303b)이다. 즉, 반도체 영역(303a)(반도체 영역(303c))과 게이트(305)가 Loff만큼 중첩하지 않는 영역이 생긴다. 이 영역을 오프셋(offset) 영역이라 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면에서 보이듯이, 오프셋 길이는, 측벽 절연물(306a)(측벽 절연물(306b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터(parameter)는 위에서 설명한 그대로이다. 계산에는 시놉시스사 제(製) 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 19는, 도 22(A)에 도시된 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위 차) 의존성을 도시한다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위 차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다.
도 19(A)는 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 19(B)는 10㎚으로 한 것이고, 도 19(C)는 5㎚으로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크 값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 그래프들은 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 넘는 것을 도시하고 있다.
도 20은, 도 22(B)에 도시된 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚으로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 도시한다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 20(A)은 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 20(B)은 10㎚으로 한 것이고, 도 20(C)은 5㎚으로 한 것이다.
또한, 도 21은, 도 22(B)에 도시된 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚으로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 21(A)은 게이트 절연막의 두께를 15㎚으로 한 것이고, 도 21(B)은 10㎚으로 한 것이고, 도 21(C)은 5㎚으로 한 것이다.
어느 것도 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크 값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는, 도 19에서는 80㎝2/Vs 정도이지만, 도 20에서는 60㎝2/Vs 정도, 도 21에서는 40㎝2/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하함을 주목하라. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 어느 것도 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 넘는 것이 도시되었다.
<산화물 반도체로 채널 영역이 형성되는 트랜지스터의 오프 전류>
여기에서, 산화물 반도체로 채널 영역이 형성되는 트랜지스터의 오프 전류(누설 전류)를 측정한 결과에 대해 도시한다.
우선, 상기 측정에 이용한 트랜지스터의 제작 방법에 대해 도 3(A)~3(H)를 참조하여 설명한다.
우선, 유리 기판(50) 위에 막 두께 100㎚의 질화실리콘층 및 막 두께 150㎚의 산화질화실리콘층의 적층으로 이루어진 하지층(51)을 CVD법에 의해 형성했다(도 3(A) 참조).
이어서, 이 하지막(51) 위에 막 두께 100㎚의 텅스텐층을 스퍼터링법에 의해 형성했다. 또한, 이 텅스텐층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 게이트층(52)을 형성했다(도 3(B) 참조).
이어서, 하지막(51) 위 및 게이트층(52) 위에 막 두께 100㎚의 산화질화실리콘층으로 이루어진 게이트 절연층(53)을 CVD법에 의해 형성했다(도 3(C) 참조).
이어서, 게이트 절연층(53) 위에 막 두께 25㎚의 산화물 반도체층을 스퍼터링법에 의해 형성했다. 또한, 이 산화물 반도체층의 형성에는, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 금속 산화물 타겟을 이용했다. 또한, 이 산화물 반도체층의 형성은, 기판 온도를 200℃, 챔버 내압을 0.6Ｐa, 직류 전원을 5kW, 산소 및 아르곤의 혼합 분위기(산소 유량 50sc㎝, 아르곤 유량 50sc㎝)라는 조건에서 행하고 있다. 또한, 이 산화물 반도체층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 산화물 반도체층(54)을 형성했다(도 3(D) 참조).
이어서, 질소 및 산소의 혼합 분위기(질소 80％, 산소 20％)하에서 450℃, 1시간의 열처리를 행하였다.
이어서, 포토리소그래피법을 이용하여 게이트 절연층(53)을 선택적으로 에칭했다(도시하지 않음). 또한, 이 에칭 공정은, 게이트층(52)과, 나중에 형성되는 도전층과의 컨택트 홀(contact hole)을 형성하기 위한 공정임을 주목하라.
이어서, 게이트 절연층(53) 및 산화물 반도체층(54) 위에 막 두께 100㎚의 티탄층, 막 두께 200㎚의 알루미늄층, 및 막 두께 100㎚의 티탄층의 적층을 스퍼터링법에 의해 형성했다. 또한, 이 적층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 소스층(55a) 및 드레인층(55b)을 형성했다(도 3(E) 참조).
이어서, 질소 분위기 하에서 300℃, 1시간의 열처리를 행하였다.
이어서, 게이트 절연층(53), 산화물 반도체층(54), 소스층(55a), 및 드레인층(55b) 위에 막 두께 300㎚의 산화실리콘층으로 이루어진 보호 절연층(56)을 형성했다. 또한, 보호 절연층(56)을 포토리소그래피법을 이용하여 선택적으로 에칭했다(도 3(F) 참조). 또한, 이 에칭 공정은, 게이트층, 소스층, 및 드레인층과, 나중에 형성되는 도전층과의 컨택트 홀을 형성하기 위한 공정이다.
이어서, 보호 절연층(56) 위에 막 두께 1.5㎛의 아크릴층을 도포하고, 이 아크릴층을 선택적으로 노광함으로써 평탄화 절연층(57)을 형성했다(도 3(G) 참조). 또한, 질소 분위기 하에서 250℃, 1시간의 열처리를 행함으로써, 아크릴층으로 이루어진 평탄화 절연층(57)을 베이크했다.
이어서, 평탄화 절연층(57) 위에 막 두께 200㎚의 티탄층을 스퍼터링법에 의해 형성했다. 또한, 이 티탄층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 게이트층(52)에 접속하는 도전층(도시하지 않음), 소스층(55a)에 접속하는 도전층(58a), 및 드레인층(55b)에 접속하는 도전층(58b)을 형성했다(도 3(H) 참조).
이어서, 질소 분위기 하에서 250℃, 1시간의 열처리를 행하였다.
이상의 공정에 의해, 상기 측정에 이용된 트랜지스터를 제작했다.
또한, 상기 측정에 이용된 특성 평가용 회로에 의한 오프 전류의 값의 산출 방법에 대해 이하에 설명한다.
특성 평가용 회로에 의한 전류 측정에 대해, 도 4를 이용하여 설명한다. 도 4는, 특성 평가용 회로를 설명하기 위한 도면이다.
우선, 특성 평가용 회로의 회로 구성에 대해 도 4(A)를 이용하여 설명한다. 도 4(A)는, 특성 평가용 회로의 회로 구성을 도시한 회로도이다.
도 4(A)에 도시한 특성 평가용 회로는, 복수의 측정계(801)를 갖추고 있다. 복수의 측정계(801)는, 서로 병렬로 접속된다. 여기에서는, 8개의 측정계(801)가 병렬로 접속된 구성으로 한다. 복수의 측정계(801)를 이용함으로써, 동시에 복수의 측정을 행할 수 있다.
측정계(801)는, 트랜지스터(811)와, 트랜지스터(812)와, 용량 소자(813)와, 트랜지스터(814)와, 트랜지스터(815)를 포함한다.
트랜지스터(811), 트랜지스터(812), 트랜지스터(814), 및 트랜지스터(815) 는, N채널형의 전계 효과 트랜지스터이다.
트랜지스터(811)의 소스 및 드레인의 한쪽에는, 전압(V1)이 입력되고, 트랜지스터(811)의 게이트에는, 전압(Vext_a)이 입력된다. 트랜지스터(811)는, 전하 주입용의 트랜지스터이다.
트랜지스터(812)의 소스 및 드레인의 한쪽은 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속되고, 트랜지스터(812)의 소스 및 드레인의 다른 한쪽에는 전압(V2)이 입력된다. 트랜지스터(812)의 게이트에는 전압(Vext_b)이 입력된다. 트랜지스터(812)는 누설 전류 평가용의 트랜지스터이다. 또한, 여기에서의 누설 전류는 트랜지스터의 오프 전류를 포함하는 누설 전류임을 주목하라.
용량 소자(813)의 한쪽의 전극은 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속된다. 용량 소자(813)의 다른 한쪽의 전극에는 전압(V2)이 입력된다. 또한, 여기에서는, 전압(V2)은 0V이다.
트랜지스터(814)의 소스 및 드레인의 한쪽에는 전압(V3)이 입력된다. 트랜지스터(814)의 게이트는 트랜지스터(811)의 소스 및 드레인의 다른 한쪽에 접속된다. 또한, 트랜지스터(814)의 게이트와, 트랜지스터(811)의 소스 및 드레인의 다른 한쪽, 트랜지스터(812)의 소스 및 드레인의 한쪽, 및 용량 소자(813)의 한쪽의 전극과의 접속 부분을 노드(A)라고도 함을 주목하라. 또한, 여기서, 전압(V3)은 5V이다.
트랜지스터(815)의 소스 및 드레인의 한쪽은, 트랜지스터(814)의 소스 및 드레인의 다른 한쪽에 접속된다. 트랜지스터(815)의 소스 및 드레인의 다른 한쪽에는 전압(V4)이 입력된다. 트랜지스터(815)의 게이트에는 전압(Vext_c)이 입력된다. 또한, 여기에서는, 전압(Vext_c)은 0.5V이다.
또한, 측정계(801)는 트랜지스터(814)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(815)의 소스 및 드레인의 한쪽과의 접속 부분의 전압을 출력 전압(Vout)으로서 출력한다.
여기에서는, 트랜지스터(811)로서, 도 3(A)~도 3(H)를 이용하여 설명된 제작 방법에 의해 형성된, 채널 길이(L)=10㎛, 채널 폭(W)=10㎛의 트랜지스터를 이용한다.
또한, 트랜지스터(814) 및 트랜지스터(815)로서, 도 3(A)~도 3(H)를 이용하여 설명된 제작 방법에 의해 형성된, 채널 길이(L)=3㎛, 채널 폭(W)=100㎛의 트랜지스터를 이용한다.
또한, 적어도 트랜지스터(812)는, 도 4(B)에 도시한 것처럼 게이트층(52) 및 소스층(55a)과, 게이트층(52) 및 드레인층(55b)이 중첩하지 않고, 폭 1㎛의 오프셋 영역을 갖는다. 이 오프셋 영역을 형성함으로써, 기생 용량을 저감할 수 있다. 또한, 트랜지스터(812)로서는 채널 길이(L) 및 채널 폭(W)이 다른 6개의 트랜지스터의 샘플(SMP라고도 함)을 이용한다(표 1 참조).
Figure 112013039691297-pct00007
도 4(A)에 도시한 것처럼, 전하 주입용의 트랜지스터와, 누설 전류 평가용의 트랜지스터를 따로 형성함으로써, 전하가 주입될 때에, 누설 전류 평가용의 트랜지스터를 항상 오프 상태로 보유할 수 있다.
또한, 전하 주입용의 트랜지스터와, 누설 전류 평가용의 트랜지스터를 따로 형성함으로써, 각각의 트랜지스터를 적절한 사이즈로 할 수 있다. 또한, 누설 전류 평가용 트랜지스터의 채널 폭(W)을, 전하 주입용의 트랜지스터의 채널 폭(W)보다 크게 함으로써, 누설 전류 평가용 트랜지스터의 누설 전류 이외의 특성 평가 회로의 누설 전류 성분을 상대적으로 작게 할 수 있다. 그 결과, 누설 전류 평가용 트랜지스터의 누설 전류를 높은 정도로 측정할 수 있다. 동시에, 전하가 주입될 때에, 누설 전류 평가용 트랜지스터를 일단 온 상태로 할 필요가 없기 때문에, 채널 영역의 전하의 일부가 노드(A)에 흘러들어가는 것에 의한 노드(A)의 전압 변동의 영향도 없다.
다음에, 도 4(A)에 도시한 특성 평가 회로의 누설 전류 측정 방법에 대해, 도 4(C)를 이용하여 설명한다. 도 4(C)는, 도 4(A)에 도시한 특성 평가 회로를 이용한 누설 전류 측정 방법을 설명하기 위한 타이밍 차트(timing chart)이다.
도 4(A)에 도시한 특성 평가 회로를 이용한 누설 전류 측정 방법은, 기록 기간 및 보유 기간으로 나누어진다. 각각의 기간에서 동작에 대해, 이하에 설명한다.
기록 기간에서는, 전압(Vext_b)으로서, 트랜지스터(812)가 오프 상태가 되는 전압(VL)(-3V)을 입력한다. 또한, 전압(V1)으로서, 기록 전압(Vw)을 입력한 후, 전압(Vext_a)으로서, 일정 기간 트랜지스터(811)가 온 상태가 되는 전압(VH(5V))을 입력한다. 이에 따라, 노드(A)에 전하가 축적되고, 노드(A)의 전압은, 기록 전압(Vw)과 동등한 값이 된다. 그 후, 전압(Vext_a)으로서, 트랜지스터(811)가 오프 상태가 되는 전압(VL)을 입력한다. 그 후, 전압(V1)으로서, 전압(VSS)(0V)을 입력한다.
또한, 보유 기간에서는, 노드(A)가 보유하는 전하량의 변화에 기안하여 발생하는 노드(A)의 전압의 변화량의 측정을 행한다. 전압의 변화량으로부터, 트랜지스터(812)의 소스와 드레인과의 사이를 흐르는 전류 값을 산출할 수 있다. 이상으로, 노드(A)의 전하의 축적과 노드(A)의 전압의 변화량의 측정을 행할 수 있다.
이 때, 노드(A)의 전하의 축적 및 노드(A)의 전압의 변화량의 측정(축적 및 측정 동작이라고도 함)을 반복하여 행한다. 우선, 제 1 축적 및 측정 동작을 15회 반복하여 행한다. 제 1 축적 및 측정 동작에서는, 기록 기간에 기록 전압(Vw)으로서 5V의 전압을 입력하고, 보유 기간에 1시간의 보유를 행한다. 이어서, 제 2 축적 및 측정 동작을 2회 반복하여 행한다. 제 2 축적 및 측정 동작에서는, 기록 기간에 기록 전압(Vw)으로서 3.5V의 전압을 입력하고, 보유 기간에 50시간의 보유를 행한다. 이어서, 제 3 축적 및 측정 동작을 1회 행한다. 제 3 축적 및 측정 동작에서는, 기록 기간에 기록 전압(Vw)으로서 4.5V의 전압을 입력하고, 보유 기간에 10시간의 보유를 행한다. 축적 및 측정 동작을 반복하여 행함으로써, 측정된 전류값이, 정상 상태의 값인 것을 확인할 수 있다. 바꾸어 말하면, 노드(A)를 흐르는 전류(IA) 중, 과도 전류(측정 개시 후부터 시간 경과와 함께 감소해 가는 전류 성분)를 제거할 수 있다. 그 결과, 보다 높은 정도로 누설 전류를 측정할 수 있다.
일반적으로, 노드(A)의 전압(VA)은, 출력 전압(Vout)의 함수로서 식 (1)과 같이 표현된다.
[수학식 7]
Figure 112013039691297-pct00008
또한, 노드(A)의 전하(QA)는, 노드(A)의 전압(VA), 노드(A)에 접속된 용량(CA), 정수(const)를 이용하고, 식 (2)와 같이 표현된다. 여기서, 노드(A)에 접속된 용량(CA)은, 용량 소자(813)의 용량과 용량 소자(813) 이외의 용량 성분의 합이다.
[수학식 8]
Figure 112013039691297-pct00009
노드(A)의 전류(IA)는, 노드(A)에 흘러들어가는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드(A)의 전류(IA)는, 식 (3)과 같이 표현된다.
[수 9]
Figure 112013039691297-pct00010
또한, 여기에서는, Δt를 약 54000sec으로 한다. 이와 같이, 노드(A)에 접속된 용량(CA)과, 출력 전압(Vout)으로부터, 누설 전류인 노드(A)의 전류(IA)를 구할 수 있기 때문에, 특성 평가 회로의 누설 전류를 구할 수 있다.
이어서, 상기 특성 평가 회로를 이용한 측정 방법에 의한 출력 전압의 측정 결과 및 이 측정 결과로부터 산출된 특성 평가 회로의 누설 전류의 값에 대해, 도 5를 이용하여 설명한다.
도 5(A)에, SMP4, SMP5, 및 SMP6에서 트랜지스터의 상기 측정(제 1 축적 및 측정 동작)에 관한 경과 시간(Time)과, 출력 전압(Vout)과의 관계를 도시한다. 도 5(B)에, 상기 측정에 관한 경과 시간(Time)과, 이 측정에 의해 산출된 전류(IA)와의 관계를 도시한다. 측정 개시 후부터 출력 전압(Vout)이 변동하고 있고, 정상 상태에 이르기 위해서는 10시간 이상 필요한 것을 알 수 있다.
또한, 도 6에, 상기 측정에 의해 얻어진 값에서 추정된 SMP1 내지 SMP6에서 노드(A)의 전압과 누설 전류의 관계를 도시한다. 도 6에서는, 예를 들어 SMP(4)에서, 노드(A)의 전압이 3.0V의 경우, 누설 전류(여기에서는, 단위 채널 폭(1㎛) 당의 값)는 28yA/㎛이다. 누설 전류에는 트랜지스터(812)의 오프 전류도 포함되기 때문에, 트랜지스터(812)의 오프 전류도 28yA/㎛ 이하로 간주할 수 있다.
또한, 도 7 내지 도 9에, 85℃, 125℃, 및 150℃에서 상기 측정에 의해 추정된 SMP1 내지 SMP6에서 노드(A)의 전압과 누설 전류의 관계를 도시한다. 도 7 내지 도 9에 도시한 것처럼, 150℃의 경우에도, 누설 전류는, 100zA/㎛ 이하인 것을 알 수 있다.
이상과 같이, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터를 이용한 특성 평가용 회로에서, 누설 전류가 충분히 낮기 때문에, 이 트랜지스터의 오프 전류가 충분히 작은 것을 알 수 있다. 또한, 이 트랜지스터의 오프 전류는, 온도가 상승한 경우에도 충분히 낮은 것을 알 수 있다.
<산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 특성>
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 영역으로 하는 트랜지스터는, 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분은 조성비에서 5atomic％ 이상 포함되는 원소를 말한다는 점을 주목하라.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 문턱값 전압을 플러스 시프트시키고, 노멀리·오프화시킬 수 있다.
예를 들어, 도 23(A)∼도 23(C)는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께가 100㎚인 게이트 절연층을 이용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였음을 주목하라.
도 23(A)은 기판을 의도적으로 가열시키지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎝2/Vsec가 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시킬 수 있다. 도 23(B)은 기판을 200℃에서 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시했다. 전계 효과 이동도는 32.2㎝2/Vsec가 얻어진다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 행함으로써, 더욱 높일 수 있다. 도 23(C)은, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 행했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5㎝2/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 안으로 들어가는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 행함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있다. 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하고 고순도화함으로써 결정화를 꾀할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎝2/Vsec를 넘는 전계 효과 이동도를 실현할 수도 있다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 이 산화물 반도체에 포함된 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이와 같은 결정화 또는 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 꾀하는 것에도 기여하고 있다. 기판을 의도적으로 열처리하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 영역으로 하는 트랜지스터는, 문턱값 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 문턱값 전압의 마이너스 시프트화는 해소된다. 즉, 문턱값 전압은 트랜지스터가 노멀리·오프가 되는 경향으로 움직이고, 이와 같은 경향은 도 23(A)과 도 23(B)의 대비에서도 확인할 수 있다.
또한, 문턱값 전압은 In, Sn 및 Zn의 비율을 바꿈으로서도 제어할 수 있고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있음을 주목하라. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 보다 고온에서 성막하거나 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 꾀할 수 있다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스·스트레스(bias stress)에 대한 안전성을 높일 수 있다. 예를 들어, 2MV/㎝의 강도로, 150℃에서, 1시간 동안 게이트 바이어스가 인가되는 조건에서, 문턱값 전압의 드리프트(drift)가 각각 ±1.5V 미만, 바람직하게는 ±1.0V 미만일 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않는 시료 1과, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 그리고 나서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연층에 인가된 전계 강도가 2MV/㎝로 되도록 Vg에 20V를 인가하고, 그대로 1시간 보유하였다. 이어서, Vg를 0V로 하였다. 그리고 나서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 그리고 나서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연층에 인가되는 전계 강도가 -2MV/㎝가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 보유하였다. 이어서, Vg를 0V로 하였다. 그리고 나서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 24(A)에, 마이너스 BT 시험의 결과를 도 24(B)에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 25(A)에, 마이너스 BT 시험의 결과를 도 25(B)에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 문턱값 전압의 변동은, 각각 1.80V 및 -0.42V 였다. 또한, 시료(2)의 플러스 BT 시험 및 마이너스 BT 시험에 의한 문턱값 전압의 변동은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2의 어느 것도, BT 시험 전후에 문턱값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 안에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압 하에서 열처리를 행하고 나서 산소를 포함하는 분위기 안에서 열처리를 행해도 좋다. 먼저 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 더함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 더하는 것으로는, 산소 이온을 전계에 의해 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 안 및 적층된 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽다. 하지만, 이와 같은 열처리로 산화물 반도체 안에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소로 보상할 수 있다. 과잉 산소는 주로 격자 사이에 존재하는 산소이고, 그 과잉 산소 농도는 1×1016/㎝3 이상 2×1020/㎝3 이하의 것으로 하면, 결정에 뒤틀림 등을 끼치지 않고 산화물 반도체 안에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In:Sn:Zn=1:1:1의 타겟을 이용해서, 기판을 의도적으로 가열하지 않고 스퍼터링 성막된 산화물 반도체막은, X선 회절(XRD : X-Ray　Diffraction)에 의해 달무리(halo) 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들어 650℃의 열처리를 행함으로써, X선 회절로 명확한 회절 피크(peak)를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 분석을 행하였다. XRD 분석에는, Bruker　AXS사 제(製) X선 회절 장치 D8　ADVANCE를 이용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B가 준비되었다. 이하에 시료(A) 및 시료(B)의 제작 방법을 설명한다.
탈수소화 처리가 끝난 석영 기판 위에 In-Sn-Zn-O막을 100㎚의 막 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 이용하고, 산소 분위기에서 전력을 100W(DC)로서 성막하였다. 타겟은, In:Sn:Zn=1:1:1［원자수 비］의 In-Sn-Zn-O 타겟을 이용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였음을 주목하라. 이와 같이 해서 제작된 시료를 시료(A)로 하였다.
이어서, 시료(A)와 같은 방법으로 제작된 시료에 대해 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 더 1시간의 가열 처리를 행하였다. 이와 같이 해서 제작된 시료를 시료(B)로 하였다.
도 26에 시료(A) 및 시료(B)의 XRD 스펙트럼을 도시한다. 시료(A)에서는, 결정 유래의 피크가 관측되지 않았지만, 시료(B)에서는, 2θ가 35deg 근방 및 37deg∼38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막할 때에 의도적으로 가열하는 것 및/또는 성막시에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 안에 포함시키지 않도록 하는 것, 또는 막 안으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 안에서 도너(donor) 불순물이 되는 수소를 제거함으로써 고순도화를 꾀할 수 있고, 그에 따라 트랜지스터의 노멀리·오프화를 꾀할 수 있다. 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류 값의 단위는, 채널 폭 1㎛ 당의 전류 값을 도시하기 위해 사용된다.
도 27에, 트랜지스터의 오프 전류와 측정할 때의 기판 온도(절대 온도)의 역수와의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정할 때의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 27에 도시한 것처럼, 기판 온도가 125℃의 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃의 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)의 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들의 오프 전류 값은, Si를 반도체막로서 이용한 트랜지스터에 비해, 매우 낮은 것인 것은 명백하다.
다만, 산화물 반도체막의 성막시에 수소나 수분이 막 안에 혼입하지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈 가스를 충분히 억제하고, 스퍼터링 가스의 고순도화를 꾀하는 것이 바람직하다는 점을 주목하라. 예를 들어, 스퍼터링 가스는 수분이 막 안에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 안의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비해 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않은 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 대해 평가하였다.
측정에 이용된 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였음을 주목하라. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃로 행하였음을 주목하라. 여기서, 트랜지스터에서, 게이트 전극과 한쌍의 전극이 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막과 중첩하지 않는 한쌍의 전극의 폭을 dW라고 부른다.
도 28에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 29(A)에 기판 온도와 문턱값 전압의 관계를, 도 29(B)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 29(A)로부터, 기판 온도가 높을수록 문턱값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃∼150℃이고 1.09V∼-0.23V였음을 주목하라.
또한, 도 29(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃∼150℃이고 36㎝2/Vs∼32㎝2/Vs였음을 주목하라. 따라서, 위에서 설명한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎝2/Vsec 이상, 바람직하게는 40㎝2/Vsec 이상, 보다 바람직하게는 60㎝2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흐르게 할 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성이면, Si 반도체로 만들어진 집적 회로의 안에 산화물 반도체로 형성된 트랜지스터를 혼재해도, 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(제작예 1)
본 제작예에서는, In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터의 일례에 대해, 도 30(A)와 도 30(B) 등을 참조하여 설명한다.
도 30(A)와 도 30(B)는, 코플래너(coplanar)형인 탑 게이트·탑 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 30(A)에 트랜지스터의 상면도를 도시한다. 또한, 도 30(B)은 도 30(A)의 일점 쇄선 A1-A2에 대응하는 단면도이다.
도 30(B)에 도시한 트랜지스터는, 기판(500)과, 기판(500) 위에 형성된 하지 절연층(502)과, 하지 절연층(502)의 주변에 형성된 보호 절연층(504)과, 하지 절연층(502) 및 보호 절연층(504) 위에 형성된 고저항 영역(506a) 및 저저항 영역(506b)을 갖는 산화물 반도체막(506)과, 산화물 반도체막(506) 위에 형성된 게이트 절연층(508)과, 게이트 절연층(508)을 사이에 끼우고 산화물 반도체막(506)과 중첩하여 형성된 게이트 전극(510)과, 게이트 전극(510)의 측면과 접하여 형성된 측벽 절연막(512)과, 적어도 저저항 영역(506b)과 접하여 형성된 한쌍의 전극(514)과, 적어도 산화물 반도체막(506), 게이트 전극(510) 및 한쌍의 전극(514)을 덮고 형성된 층간 절연막(516)과, 층간 절연막(516)에 형성된 개구부를 통해 적어도 한쌍의 전극(514)의 한쪽과 접속하여 형성된 배선(518)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(516) 및 배선(518)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 이 보호막을 형성함으로써, 층간 절연막(516)의 표면 전도에 기인하여 발생하는 미소(微小) 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
(제작예 2)
본 제작예에서는, 상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터 외의 일례에 대해 도시한다.
도 31(A)와 도 31(B)는, 본 실시예에서 제작된 트랜지스터의 구조를 도시한 상면도 및 단면도이다. 도 31(A)은 트랜지스터의 상면도이다. 또한, 도 31(B)은 도 31(A)의 일점 쇄선 B1-B2에 대응하는 단면도이다.
도 31(B)에 도시한 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 하지 절연층(602)과, 하지 절연층(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접한 한쌍의 전극(614)과, 산화물 반도체막(606) 및 한쌍의 전극(614) 위에 형성된 게이트 절연층(608)과, 게이트 절연층(608)을 사이에 끼우고 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연층(608) 및 게이트 전극(610)을 덮고 형성된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 통해 한쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮고 형성된 보호막(620)을 갖는다.
기판(600)으로서는 유리 기판이 사용될 수 있다. 하지 절연층(602)으로서는 산화실리콘막이 사용될 수 있다. 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연층(608)으로서는 산화실리콘막이 사용될 수 있다. 게이트 전극(610)은 질화텅스텐막과 텅스텐막과의 적층 구조를 가질 수 있다. 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막과의 적층 구조를, 배선(618)으로서는 티탄막, 알루미늄막, 티탄막이 이 순서로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을, 각각 이용했다.
또한, 도 31(A)에 도시한 구조의 트랜지스터에서, 게이트 전극(610)과 한쌍의 전극(614)과의 중첩하는 폭을 Lov라고 부른다는 점을 주목하라. 마찬가지로, 산화물 반도체막(606)과 중첩하지 않는 한쌍의 전극(614)의 폭을 dW라고 부른다.
[실시예 1]
본 실시예에서는, 산화물 반도체로 채널 영역이 형성된 트랜지스터를 이용해서 구성된 기억 소자에서 정보의 보유 특성의 평가 결과에 대해 도시한다. 또한, 이 평가에 있어서 도 10에 도시한 회로를 제작했음을 주목하라.
구체적으로는, 도 10에 도시한 회로는, 도 1(A)에 도시한 기억 소자(10)와 같은 구성을 갖는다. 또한 도 10에 도시한 회로는, 4행 4열로 배치된 기억 소자(1011∼1014, 1021∼1024, 1031∼1034, 1041∼1044)와, 어느 행에 배치된 4개의 기억 소자가 갖는 트랜지스터의 게이트에 전기적으로 접속된 워드선(1101∼1104)과, 어느 행에 배치된 기억 소자가 갖는 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속된 비트선(1201∼1204)과, 4행 4열로 배치된 기억 소자가 갖는 용량 소자의 다른 한쪽의 전극에 전기적으로 접속된 고정 전위(Cnt)를 공급하는 배선(1300)과, 게이트가 라이트 인에이블 신호(write enable signal)(WE)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 데이터 신호(Datal)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 비트선(1201)에 전기적으로 접속된 트랜지스터(1501), 내지, 게이트가 라이트 인에이블 신호(WE)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 데이터 신호(Data4)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 비트선(1204)에 전기적으로 접속된 트랜지스터(1504)와, 게이트가 프리차지 신호(PCE)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 프리차지 전압(Vpc)을 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 비트선(1201)에 전기적으로 접속된 트랜지스터(2001), 내지, 게이트가 프리차지 신호(PCE)를 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 프리차지 전압(Vpc)을 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 비트선(1204)에 전기적으로 접속된 트랜지스터(2004)와, 제 1 입력 단자가 제 1 참조 전압(Vref1)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1201)에 전기적으로 접속된 비교 측정기(2011), 내지, 제 1 입력 단자가 제 1 참조 전압(Vref1)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1204)에 전기적으로 접속된 비교 측정기(2014)와, 제 1 입력 단자가 제 2 참조 전압(Vref2)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1201)에 전기적으로 접속된 비교 측정기(2021), 내지, 제 1 입력 단자가 제 2 참조 전압(Vref2)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1204)에 전기적으로 접속된 비교 측정기(2024)와, 제 1 입력 단자가 제 3 참조 전압(Vref3)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1201)에 전기적으로 접속된 비교 측정기(2031), 내지, 제 1 입력 단자가 제 3 참조 전압(Vref3)을 공급하는 배선에 전기적으로 접속되고, 제 2 입력 단자가 비트선(1204)에 전기적으로 접속된 비교 측정기(2034)를 갖는다.
도 11(A)은, 도 10에 도시한 회로에 대해 행한 정보의 기록 동작을 도시한 도면이다. 또한, 도 11에서는, 데이터 신호(Data1∼Data4)의 전위 및 워드선(1101)의 전위(WL1) 및 워드선(1102)의 전위(WL2)의 변화를 도시하고 있음을 주목하라. 단적으로 말하면, 본 실시예에서는, 기억 소자(1011, 1024)에 대해 도 1(B)에 도시한 정보의 기록 동작을 행하고, 또한 기억 소자(1012, 1023)에 대해 도 1(C)에 도시한 정보의 기록 동작을 행하고, 또한 기억 소자(1013, 1022)에 대해 도 1(D)에 도시한 정보의 기록 동작을 행하고, 또한 기억 소자(1014, 1021)에 대해 도 1(E)에 도시한 정보의 기록 동작을 행하고 있다. 또한, 도 11(B)은, 이 기록 동작 후에 행한 판독 동작시에서 워드선(1101)의 전위(WL1) 및 워드선(1102)의 전위(WL2)의 변화를 도시하고 있다. 또한, 도 11(B)에서 워드선(1101)의 전위(WL1)가 하이 레벨이 되는 기간이 기억 소자(1011∼1014)에 보유된 정보의 판독 기간이고, 워드선(1102)의 전위(WL2)가 하이 레벨이 되는 기간이 기억 소자(1021∼1024)에 보유된 정보의 판독 기간임을 주목하라.
도 12는, 도 11(B)에 도시한 판독 동작시에서 비트선(1201∼1204)의 전위를 측정한 결과를 도시한 도면이다. 또한, 각 기억 소자(1011∼1014, 1021∼1024)로부터 정보를 판독하기 전에 비트선(1201∼1204)에 대해 프리차지를 행하고 있음을 주목하라.
구체적으로는, 도 12에 도시한 워드선(1101)의 전위가 하이 레벨이 되는 기간(Read(WL1))에서, 비트선(1201)의 전위가 기억 소자(1011)에 보유된 정보를 도시하고, 비트선(1202)의 전위가 기억 소자(1012)에 보유된 정보를 도시하고, 비트선(1203)의 전위가 기억 소자(1013)에 보유된 정보를 도시하고, 비트선(1204)의 전위가 기억 소자(1014)에 보유된 정보를 도시하고 있다. 마찬가지로, 도 12에 도시한 워드선(1102)의 전위가 하이 레벨이 되는 기간(Read(WL2))에서, 비트선(1201)의 전위가 기억 소자(1021)에 보유된 정보를 도시하고, 비트선(1202)의 전위가 기억 소자(1022)에 보유된 정보를 도시하고, 비트선(1203)의 전위가 기억 소자(1023)에 보유된 정보를 도시하고, 비트선(1204)의 전위가 기억 소자(1024)에 보유된 정보를 도시하고 있다.
도 12로부터, 도 11(A)에 도시한 기록 동작에 의해 기억 소자에 보유된 전하량을 복수 단계로 제어할 수 있는 것을 알 수 있었다. 즉, 도 11(A)에 도시한 기록 동작에 의해 기억 소자의 보유 정보의 다치화를 할 수 있는 것을 알 수 있었다.
도 13(A), 도 13(B)은, 워드선(1101)에 전기적으로 접속된 기억 소자에 대해 도 1(C)에 도시한 정보의 기록 동작을 행하고, 또한 워드선(1102)에 전기적으로 접속된 기억 소자에 대해 도 1(E)에 도시한 정보의 기록 동작을 행한 후의 판독 동작시에 비트선의 전위를 측정한 결과를 도시한 도면이다. 또한, 전자의 기억 소자 및 후자의 기억 소자는 모두 같은 비트선에 전기적으로 접속된 기억 소자임을 주목하라. 또한, 도 13(A)은, 기록 동작을 행하고 나서 120msec 경과 후에 판독 동작시에 비트선의 전위를 측정한 결과를 도시한 도면이다. 도 13(B)은, 기록 동작을 행하고 나서 120min(2h) 경과 후에 판독 동작시에서 비트선의 전위를 측정한 결과를 도시한 도면이다.
도 13(A), 도 13(B)에 도시한 것과 같이 본 실시예에서 제작된 기억 소자는, 보유 기간이 장기화된 경우여도 판독 동작시에 비트선의 전위가 거의 변동하지 않는 것을 알 수 있었다. 즉, 이 기억 소자는, 보유 기간이 장기화된 경우에도 정확한 정보의 보유를 할 수 있는 것을 알 수 있었다.
[실시예 2]
본 실시예에서는, 상기 기억 소자를 이용해서 구성된 반도체 장치의 구체예에 대해 설명한다.
도 14(A)는, 노트형의 퍼스널 컴퓨터를 도시한 도면이고, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204) 등으로 구성되어 있다. 또한, 본체(2201)는, 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치를 가짐을 주목하라.
도 14(B)는, 휴대 정보 단말(PDA)을 도시한 도면이고, 본체(2211)에는 표시부(2213)와, 외부 인터페이스(2215)와, 조작 버튼(2214) 등이 형성되어 있다. 또한, 조작용의 부속품으로서 스타일러스(2212)가 있다. 또한, 본체(2211)는, 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치를 가짐을 주목하라.
도 14(C)는, 전자 서적(2220)을 도시한 도면이다. 전자 서적(2220)은, 케이스(2221) 및 케이스(2223)의 2개의 케이스로 구성되어 있다. 케이스(2221) 및 케이스(2223)는, 축부(2237)에 의해 일체로 되어 있고, 이 축부(2237)를 축으로서 개폐 동작을 행할 수 있다. 이와 같은 구성으로, 전자 서적(2220)은, 종이 서적과 같이 이용할 수 있다. 또한, 케이스(2221)의 내부 및 케이스(2223)의 내부 및 축부(2237) 내의 적어도 하나에는, 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치가 형성되어 있음을 주목하라.
케이스(2221)에는 표시부(2225)가 포함되고, 케이스(2223)에는 표시부(2227)가 포함되어 있다. 표시부(2225) 및 표시부(2227)는, 연결 계면을 표시한 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 14(C)에서는 표시부(2225))에 문장을 표시하고, 좌측의 표시부(도 14(C)에서는 표시부(2227))에 화상을 표시할 수 있다.
또한, 도 14(C)에서는, 케이스(2221)에 조작부 등을 갖춘 예를 도시하고 있다. 예를 들어, 케이스(2221)는 전원 버튼(2231), 조작키(2233), 스피커(2235) 등을 갖추고 있다. 조작키(2233)에 의해, 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 같은 면에 키보드나 포인팅 디바이스 등을 갖춘 구성으로 해도 좋음을 주목하라. 또한, 케이스의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 갖춘 구성으로 해도 좋다. 또한, 전자 서적(2220)은 전자 사전으로서의 기능을 갖게 하는 구성으로 해도 좋다.
또한, 전자 서적(2220)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선을 통해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하고, 다운로드 하는 구성으로 할 수도 있다.
도 14(D)는, 휴대 전화기를 도시한 도면이다. 이 휴대 전화기는 케이스(2240) 및 케이스(2241)의 두가지의 케이스로 구성되어 있다. 케이스(2241)는 표시 패널(2242), 스피커(2243), 마이크(2244), 포인팅 디바이스(2246), 카메라용 렌즈(2247), 외부 접속 단자(2248) 등을 갖추고 있다. 또한, 케이스(2240)는 이 휴대 전화기의 충전을 행하는 태양 전지 셀(2249), 외부 메모리 슬롯(2250) 등을 갖추고 있다. 또한, 안테나는 케이스(2241) 내부에 내장되어 있다. 또한, 케이스(2240)의 내부 및 케이스(2241)의 내부의 적어도 한쪽에는, 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치가 형성되어 있음을 주목하라.
표시 패널(2242)은 터치 패널 기능을 갖추고 있다. 도 14(D)에는 영상 표시되고 있는 복수의 조작키(2245)를 점선으로 도시하고 있다. 또한, 이 휴대 전화는, 태양 전지 셀(2249)로부터 출력된 전압을 각 회로에 필요한 전압에 승압하기 위한 승압 회로를 실장하고 있음을 주목하라. 또한, 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장한 구성으로 할 수도 있다.
표시 패널(2242)은, 사용 형태에 따라 표시의 방향이 적절하게 변화한다. 또한, 표시 패널(2242)과 같은 면 상에 카메라용 렌즈(2247)를 갖추고 있기 때문에, 화상 전화를 할 수 있다. 스피커(2243) 및 마이크(2244)는 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등을 할 수 있다. 또한, 케이스(2240)와 케이스(2241)는 슬라이드 되고, 도 14(D)와 같이 개시되고 있는 상태로부터 중첩된 상태로 할 수가 있고, 휴대하기 적절한 소형화를 할 수 있다.
외부 접속 단자(2248)는 AC 어댑터나 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전이나 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(2250)에 기록 매체를 삽입하고, 보다 대량의 데이터의 보존 및 이동에 대응할 수 있다. 또한, 상기 기능에 더하여, 적외선 통신 기능, 화상 수신 기능 등을 갖춘 것이어도 좋다.
도 14(E)는 디지털 카메라를 도시하고, 이 디지털 카메라는 본체(2261), 표시부(A)(2267), 접안부(2263), 조작 스위치(2264), 표시부(B)(2265), 배터리(2266) 등으로 구성되어 있다. 또한, 본체(2261)는 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치를 가지고 있음을 주목하라.
도 14(F)는, 텔레비전 장치를 도시한 도이다. 텔레비전 장치(2270)에서는, 케이스(2271)에 표시부(2273)가 포함되어 있다. 표시부(2273)로, 영상을 표시할 수 있다. 여기에서는, 스탠드(2275)에 의해 케이스(2271)가 지지되는 구성을 도시하고 있다. 또한, 케이스(2271)의 내부에는, 본 명세서에서 개시된 기억 소자를 갖춘 기억 장치가 형성되어 있음을 주목하라.
텔레비전 장치(2270)의 조작은, 케이스(2271)가 갖춘 조작 스위치나, 별체의 리모콘 조작기(2280)에 의해 행할 수 있다. 리모콘 조작기(2280)가 갖춘 조작키(2279)로, 채널이나 음량의 조작을 행할 수 있고, 표시부(2273)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(2280)에, 이 리모콘 조작기(2280)로부터 출력하는 정보를 표시하는 표시부(2277)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(2270)는, 수신기나 모뎀 등을 갖춘 구성으로 하는 것이 적합하다. 수신기로, 일반의 텔레비전 방송의 수신을 행할 수 있다. 또한, 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자간 끼리 등)의 정보 통신을 행할 수 있다.
10 : 기억 소자
11 : 워드선
12 : 비트선
13 : 배선
20 : 판독 회로
50 : 기판
51 : 하지막
52 : 게이트층
53 : 게이트 절연층
54 : 산화물 반도체층
55a : 소스층
55b : 드레인층
56 : 보호 절연층
57 : 평탄화 절연층
58a : 도전층
58b : 도전층
101 : 트랜지스터
102 : 용량 소자
200 : 트랜지스터
201∼203 : 비교 측정기
301 : 하지 절연층
302 : 매립 절연물
303a : 반도체 영역
303b : 반도체 영역
303c : 반도체 영역
304 : 게이트 절연층
305 : 게이트
306a : 측벽 절연물
306b : 측벽 절연물
307 : 절연물
308a : 소스
308b : 드레인
500 : 기판
502 : 하지 절연층
504 : 보호 절연층
506 : 산화물 반도체막
506a : 고저항 영역
506b : 저저항 영역
508 : 게이트 절연층
510 : 게이트 전극
512 : 측벽 절연막
514 : 전극
516 : 층간 절연막
518 : 배선
600 : 기판
602 : 하지 절연층
606 : 산화물 반도체막
608 : 게이트 절연층
610 : 게이트 전극
614 : 전극
616 : 층간 절연막
618 : 배선
620 : 보호막
801 : 측정계
811 : 트랜지스터
812 : 트랜지스터
813 : 용량 소자
814 : 트랜지스터
815 : 트랜지스터
1011∼1014 : 기억 소자
1021∼1024 : 기억 소자
1031∼1034 : 기억 소자
1041∼1044 : 기억 소자
1101∼1104 : 워드선
1201∼1204 : 비트선
1300 : 배선
1501∼1504 : 트랜지스터
2001∼2004 : 트랜지스터
2011∼2014 : 비교 측정기
2021∼2024 : 비교 측정기
2031∼2034 : 비교 측정기
2201 : 본체
2202 : 케이스
2203 : 표시부
2204 : 키보드
2211 : 본체
2212 : 스타일러스
2213 : 표시부
2214 : 조작 버튼
2215 : 외부 인터페이스
2220 : 전자 서적
2221 : 케이스
2223 : 케이스
2225 : 표시부
2227 : 표시부
2231 : 전원 버튼
2233 : 조작키
2235 : 스피커
2237 : 축부
2240 : 케이스
2241 : 케이스
2242 : 표시 패널
2243 : 스피커
2244 : 마이크
2245 : 조작키
2246 : 포인팅 디바이스
2247 : 카메라용 렌즈
2248 : 외부 접속 단자
2249 : 태양 전지 셀
2250 : 외부 메모리 슬롯
2261 : 본체
2263 : 접안부
2264 : 조작 스위치
2265 : 표시부(B)
2266 : 배터리
2267 : 표시부(A)
2270 : 텔레비전 장치
2271 : 케이스
2273 : 표시부
2275 : 스탠드
2277 : 표시부
2279 : 조작키
2280 : 리모콘 조작기
본 출원은 그 전문이 참조로서 본 명세서에 통합되고, 2010년 10월 20일자로 일본 특허청에 출원된 일본 특허 출원 일련 번호 2010-235159호와, 2010년 5월 20일자로 일본 특허청에 출원된 일본 특허 출원 일련 번호 2011-113231호에 기초한다.

Claims (12)

  1. 워드선, 비트선, 및 트랜지스터와 용량 소자를 포함하는 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인의 한쪽이 상기 비트선에 전기적으로 접속되고,
    상기 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽이 상기 용량 소자의 제 1 전극에 전기적으로 접속되며,
    상기 방법은,
    상기 워드선의 전위를 제 1 전위로부터 제 2 전위로 변화시킴으로써, 상기 트랜지스터를 온 상태로 하는 단계;
    상기 워드선이 상기 제 2 전위로 유지되고 상기 트랜지스터가 온 상태인 동안 상기 비트선의 전위를 제 3 전위로부터 제 4 전위로 변화시키는 단계;
    상기 제 1 전극의 전위가 다치 데이터의 하나의 전위이고 상기 제 1 전극의 상기 전위가 상기 제 4 전위와 상기 제 3 전위 사이에 있도록 상기 비트선은 상기 제 4 전위로 유지되는 동안 상기 워드선의 상기 전위를 상기 제 2 전위로부터 상기 제 1 전위로 변화시킴으로써 상기 트랜지스터를 오프 상태로 하는 단계; 및
    상기 트랜지스터를 오프 상태로 한 후 상기 비트선의 전위를 상기 제 4 전위로부터 상기 제 3 전위로 변화시키는 단계를 포함하는, 반도체 장치의 구동 방법.
  2. 워드선, 비트선, 및 트랜지스터와 용량 소자를 포함하는 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 트랜지스터는 n-채널형 트랜지스터이고,
    상기 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인의 한쪽이 상기 비트선에 전기적으로 접속되고,
    상기 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽이 상기 용량 소자의 제 1 전극에 전기적으로 접속되며,
    상기 방법은,
    상기 워드선의 전위를 제 1 전위로부터 제 2 전위로 변화시킴으로써, 상기 트랜지스터를 온 상태로 하는 단계;
    상기 트랜지스터를 온 상태로 한 후 상기 워드선이 상기 제 2 전위로 유지되는 동안 상기 비트선의 전위를 제 3 전위로부터 제 4 전위로 변화시키는 단계;
    상기 용량 소자의 상기 제 1 전극의 전위가 상기 제 4 전위보다 낮도록 상기 비트선의 상기 전위를 상기 제 3 전위로부터 상기 제 4 전위로 변화시킨 후 상기 워드선의 상기 전위를 상기 제 2 전위로부터 상기 제 1 전위로 변화시킴으로써, 상기 트랜지스터를 오프 상태로 하는 단계; 및
    상기 트랜지스터를 오프 상태로 한 후 상기 비트선의 상기 전위를 상기 제 4 전위로부터 상기 제 3 전위로 변화시키는 단계를 포함하고,
    상기 제 2 전위는 상기 제 1 전위보다 높고,
    상기 제 4 전위는 상기 제 3 전위보다 높은, 반도체 장치의 구동 방법.
  3. 워드선, 비트선, 및 트랜지스터와 용량 소자를 포함하는 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 트랜지스터는 n-채널형 트랜지스터이고,
    상기 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인의 한쪽이 상기 비트선에 전기적으로 접속되고,
    상기 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽이 상기 용량 소자의 제 1 전극에 전기적으로 접속되며,
    상기 방법은,
    상기 비트선의 전위를 제 3 전위로부터 제 4 전위로 변화시키는 단계;
    상기 비트선의 상기 전위를 상기 제 3 전위로부터 상기 제 4 전위로 변화시킨 후, 상기 워드선의 전위를 제 1 전위로부터 제 2 전위로 변화시킴으로써, 상기 트랜지스터를 온 상태로 하는 단계;
    상기 트랜지스터를 온 상태로 한 후 상기 워드선이 상기 제 2 전위로 유지되는 동안 상기 비트선의 상기 전위를 상기 제 4 전위로부터 상기 제 3 전위로 변화시키는 단계; 및
    상기 용량 소자의 상기 제 1 전극의 전위가 상기 제 3 전위보다 높도록 상기 비트선의 상기 전위를 상기 제 4 전위로부터 상기 제 3 전위로 변화시킨 후 상기 워드선의 상기 전위를 상기 제 2 전위로부터 상기 제 1 전위로 변화시킴으로써, 상기 트랜지스터를 오프 상태로 하는 단계를 포함하고,
    상기 제 2 전위는 상기 제 1 전위보다 높고,
    상기 제 4 전위는 상기 제 3 전위보다 높은, 반도체 장치의 구동 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 용량 소자의 제 2 전극은 고정 전위를 공급하는 배선에 전기적으로 접속되는, 반도체 장치의 구동 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트랜지스터의 채널 영역은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 메모리 셀을 구동하기 위한 구동 회로를 더 포함하고,
    상기 구동 회로는, 다결정 실리콘 또는 단결정 실리콘을 포함하는 채널 영역을 가지는 트랜지스터를 포함하는, 반도체 장치의 구동 방법.
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