KR101783051B1 - 반도체 장치 - Google Patents

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KR101783051B1
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슈헤이 나가쯔까
다까노리 마쯔자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전력이 공급되지 않은 상황에서도 기억 내용의 보유가 가능하고, 또한 기입 회수에도 제한이 없고, 신규한 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
와이드 갭 반도체, 에를 들어 산화물 반도체를 포함하는 메모리 셀을 이용하여 구성된 반도체 장치이며, 메모리 셀로부터의 판독을 위하여 기준 전위보다 낮은 전위를 출력하는 기능을 갖는 전위 변환 회로를 구비한 반도체 장치로 한다. 와이드 갭 반도체를 이용함으로써, 메모리 셀을 구성하는 트랜지스터의 오프 전류를 충분히 작게 할 수 있고, 오랜 기간 동안 정보를 유지할 수 있는 반도체 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 이용한 반도체 장치 및 그 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는, 전력이 공급되지 않으면, 기억된 내용이 상실되는 휘발성의 기억 장치와, 전력이 공급되지 않아도 기억된 내용은 유지되는 불휘발성의 기억 장치로 크게 구별된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 캐패시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 따라, DRAM에서는 정보를 판독하면 캐패시터의 전하가 상실되기 때문에, 정보를 판독할 때마다 다시 기입 동작이 필요하다. 또한, 기억 소자를 구성하는 트랜지스터에서는 오프 상태에서 소스와 드레인 사이의 리크 전류(오프 전류) 등에 의해 트랜지스터가 선택되지 않는 상황에서도 전하가 유출 또는 유입되기 때문에 데이터의 유지 기간이 짧다. 따라서, 소정의 주기에 다시 기입 동작(리프레시 동작)을 행할 필요가 있고, 소비 전력을 충분히 저감하기 어렵다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되기 때문에 오랜 기간에 걸쳐 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하게 된다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 유지하기 때문에 리프레시 동작을 행할 필요가 없고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 이용하기 때문에 기억 용량당의 단가가 비싼 문제가 있다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸된다는 점에 대해서는 DRAM과 다르지 않다.
불휘발성 기억 장치의 대표적인 예로서는, 플래시 메모리(flash memory)가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트(floating gate)를 갖고, 상기 플로팅 게이트에 전하를 유지시킴으로써 데이터를 기억하기 때문에 데이터의 유지 기간은 극히 오래 가고(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작을 행할 필요가 없다는 이점을 갖는다(예를 들어, 특허 문헌 1 참조).
그러나, 기입 동작시에 생기는 터널 전류(tunneling current)에 기인하여 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기입 동작이 행해짐으로써 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이 문제의 영향을 완화하기 위해서, 예를 들어, 각 기억 소자의 기입 횟수를 균일화하는 방법이 채용되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용하여도 근본적인 수명 문제가 해결되는 것은 아니다. 즉, 플래시 메모리는, 정보를 재기입하는 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해서는, 또는, 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한, 그 목적을 달성하기 위한 회로도 필요하다. 또한, 전하를 주입하거나 제거하기 위해서는 비교적 긴 시간이 필요하고, 기입, 소거의 고속화가 용이하지 않다는 문제도 있다.
(특허 문헌 1) 일본 특허 공개 소 57-105889호 공보
상술한 문제를 감안하여, 본 발명의 일 형태에서는 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또한, 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 형태에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 이용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 이용함으로써 오랜 기간 동안 정보를 유지할 수 있다.
또한, 본 발명의 일 형태에서는, 예를 들어, 와이드 갭 반도체를 이용하여 구성된 메모리 셀을 포함하는 반도체 장치로서, 메모리 셀로부터의 판독을 위하여 기준 전위보다 낮은 전위를 출력하는 기능을 갖는 전위 변환 회로를 구비한 반도체 장치이다.
보다 구체적으로는, 예를 들어 다음과 같은 구성을 채용할 수 있다.
본 발명의 일 형태는, m×n개의 메모리 셀로 이루어지는 메모리 셀 어레이와, 판독 회로를 갖는 제1 구동 회로와, 제2 구동 회로를 갖고, 메모리 셀 중 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터를 갖고, 제1 채널 형성 영역은, 제2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되고, 판독 회로는, 부하와, 클록드 인버터와, 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극, 및 제3 채널 형성 영역을 포함하는 제3 트랜지스터를 갖고, 클록드 인버터의 출력 단자는, 제3 트랜지스터의 제3 소스 전극 또는 제3 드레인 전극과 접속되는, 반도체 장치로 한다.
상기에 있어서, 제1 소스 전극은, 소스선과 접속되고, 클록드 인버터의 입력 단자는 비트선을 통하여 제1 드레인 전극과, 제2 드레인 전극과 접속되고, 제2 게이트 전극은 게이트선을 통하여 제1 게이트 전극과, 제2 소스 전극과 접속되는 반도체 장치이다.
또한, 본 발명의 일 형태는, m×n개의 메모리 셀로 이루어지는 메모리 셀 어레이와, 판독 회로를 갖는 제1 구동 회로와, 제2 구동 회로를 갖고, 메모리 셀의 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터와, 용량 소자를 갖고, 제1 채널 형성 영역은, 제2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되고, 판독 회로는, 부하와, 클록드 인버터와, 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극, 및 제3 채널 형성 영역을 포함하는 제3 트랜지스터를 갖고, 클록드 인버터의 출력 단자는, 제3 트랜지스터의 제3 소스 전극 또는 제3 드레인 전극과 접속되는 반도체 장치이다.
제1 소스 전극은, 소스선과 접속되고, 클록드 인버터의 입력 단자는, 비트선을 통하여 제1 드레인 전극과, 제2 드레인 전극과 접속되고, 제2 게이트 전극은, 게이트선과 접속되고, 용량 소자의 전극의 한쪽은, 용량선과 접속되고, 용량 소자의 전극의 다른 쪽은, 제1 게이트 전극과, 제2 소스 전극과 접속되는 반도체 장치이다.
상기에 있어서, 제1 트랜지스터는, p채널형 트랜지스터이며, 제2 트랜지스터는, n채널형 트랜지스터인 반도체 장치이다.
상기에 있어서, 제2 트랜지스터의 제2 채널 형성 영역은, 산화물 반도체를 포함하여 구성되는 반도체 장치이다.
또한, 상기에 있어서, 산화물 반도체를 이용하여 트랜지스터를 구성하는 경우가 있지만, 본 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어 탄화실리콘을 비롯한 와이드 갭 재료료(보다 구체적으로는, 예를 들어 에너지갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용하여도 된다.
또한, 본 명세서 등에 있어서 '상(上)'이나 '하(下)'라는 용어는, 구성 요소의 위치 관계가 '바로 위' 또는 '바로 아래'인 것을 한정하는 것은 아니다. 예를 들어, '게이트 절연층 상의 게이트 전극'이란 표현에는, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한, '상'이나 '하'라는 용어는 설명의 편의를 위해 사용하는 표현에 불과하다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 이용될 수 있고, 또한, 그 반대의 경우도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, '소스'나 '드레인'의 기능은 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서 등에서는 '소스'나 '드레인'이라는 용어는 바꿔 사용할 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속" 한다는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상 사이에서 전기 신호를 수수(授受)할 수 있는 것이면 특별히 제한을 받지 않는다.
예를 들어, "어떤 전기적 작용을 갖는 것"에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 외 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작기 때문에, 이것을 이용함으로써 극히 오랜 기간 동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)이어도 오랜 기간 동안 기억 내용을 유지할 수 있다.
또한, 본 발명에 따른 반도체 장치에서는 정보의 기입에 높은 전압이 필요하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나 플로팅 게이트로부터의 전자를 뽑을 필요가 없기 때문에 게이트 절연층이 열화한다는 문제가 전혀 생기지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태에 따라 정보가 기입되기 때문에 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요하다는 장점도 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 이것을 산화물 반도체를 이용한 트랜지스터와 조합하여 이용함으로써 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 외의 재료를 이용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터(다시 말하면, 충분히 고속으로 동작할 수 있는 트랜지스터)와, 산화물 반도체를 이용한 트랜지스터(보다 넓은 의미로는, 오프 전류가 충분히 작은 트랜지스터)를 일체로 구비함으로써 지금까지는 볼 수 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1a 내지 도1c는 반도체 장치의 회로도.
도 2는 반도체 장치의 블록도.
도 3a 및 도 3b는 반도체 장치의 회로도.
도 4a 및 도 4b는 반도체 장치의 회로도.
도 5a 및 도5b는 타이밍 차트도.
도 6a 및 도6b는 반도체 장치의 회로도.
도 7a 및 도7b는 타이밍 차트도.
도 8은 반도체 장치의 회로도.
도 9a 및 도 9b는 타이밍 차트도.
도 10은 반도체 장치의 회로도.
도 11은 타이밍 차트도.
도 12는 반도체 장치의 회로도.
도 13은 타이밍 차트도.
도 14는 반도체 장치의 블록도.
도 15는 반도체 장치의 회로도.
도 16은 반도체 장치의 회로도.
도 17a 및 도 17b는 반도체 장치의 단면도 및 평면도.
도 18은 SOI 기판의 제작 공정에 따른 단면도.
도 19a 내지 도 19e는 반도체 장치의 제작 공정에 따른 단면도.
도 20a 내지 도 20d는 반도체 장치의 제작 공정에 따른 단면도.
도 21a 내지 도 21d는 반도체 장치의 제작 공정에 따른 단면도.
도 22a 내지 도 22c는 반도체 장치의 제작 공정에 따른 단면도.
도 23a 내지 도23f는 전자 기기의 도면.
도 24a 및 도 24b는 반도체 장치의 단면도.
도 25a 내지 도 25c는 반도체 장치의 제작 공정에 따른 단면도.
도 26a 내지 도 26c는 반도체 장치의 단면도.
도 27a 내지 도27e는 산화물 재료의 구조를 설명하는 도면.
도 28은 산화물 재료의 구조를 설명하는 도면.
도 29는 산화물 재료의 구조를 설명하는 도면.
도 30은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 31a 내지 도 31c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 32a 내지 도32c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 33a 내지 도 33c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 34a 및 도 34b는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면.
도 35a 내지 도 35c는 트랜지스터의 특성을 나타내는 도면.
도 36a 및 도 36b는 트랜지스터의 특성을 나타내는 도면.
도 37a 및 도 37b는 트랜지스터의 특성을 나타내는 도면.
도 38은 트랜지스터의 특성을 나타내는 도면.
도 39a 및 도 39b는 트랜지스터의 특성을 나타내는 도면.
도 40은 산화물 재료의 XRD 스펙트럼을 나타내는 도면.
도 41은 트랜지스터의 특성을 나타내는 도면
도 42a 및 도 42b는 반도체 장치의 평면도 및 단면도.
도 43a 및 도43b는 반도체 장치의 평면도 및 단면도.
본 발명의 실시형태의 일례에 대하여 도면을 이용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 도시한 각 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 표시하지 않는 경우가 있다. 따라서, 본 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서의 "제1", "제2", "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙이는 것으로, 수적으로 한정하는 것이 아니라는 점을 덧붙인다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 기본적인 회로 구성 및 그 동작에 대해서 도 1을 참조하여 설명한다. 또한, 회로도에서는 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서 'OS'의 부호를 함께 붙이는 경우가 있다.
<기본 회로>
우선, 가장 기본적인 회로 구성 및 그 동작에 대하여 도 1을 참조하여 설명한다. 도 1a의 (1)에 도시한 반도체 장치에서, 비트선 BL과 트랜지스터(160)의 소스 전극(또는 드레인 전극)과, 트랜지스터(162)의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되고, 소스선 SL과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은, 전기적으로 접속되어 있다. 또한, 게이트선 GL과, 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 용량선 CL과, 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다. 또한, 트랜지스터(160)의 소스 전극(또는 드레인 전극)과, 트랜지스터(162)의 소스 전극(또는 드레인 전극)을 전기적으로 접속시키지 않고, 각각이 다른 배선과 전기적으로 접속하는 구성으로 하여도 된다.
여기서, 트랜지스터(162)에는 예를 들어, 산화물 반도체를 이용한 트랜지스터가 적용된다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작다고 하는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 극히 오랜 기간 동안 유지할 수 있다. 그리고, 용량 소자(164)를 가짐으로써 트랜지스터(160)의 게이트 전극에 공급된 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
또한, 트랜지스터(160)의 반도체 재료에 대해서는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시킨다는 관점에서는, 예를 들어, 단결정 실리콘을 이용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다. 도 1a의 (1), 도1a의 (2) 및 도 1b에, 트랜지스터(160)로서, p채널형 트랜지스터를 이용하는 경우에 대하여 나타낸다. 또한, 도 1c에, 트랜지스터(160)로서 n채널형 트랜지스터를 이용하는 경우에 대하여 나타낸다.
또한, 도 1b에 도시한 바와 같이, 용량 소자(164)를 설치하지 않은 구성으로 할 수도 있다.
도 1a의 (1)에 도시한 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있다고 하는 특징을 살림으로써, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
처음에, 정보의 기입 및 유지에 대해서 설명한다. 우선, 게이트선 GL의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 비트선 BL의 전위가, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드(플로팅 게이트부 FG라고도 표기함)에 공급된다. 즉, 플로팅 게이트부 FG에는 소정의 전하가 공급된다(기입). 여기에서는, 서로 다른 2가지 전위를 공급하는 전하(이하, 저전위를 공급하는 전하를 전하 QL, 고전위를 공급하는 전하를 전하 QH라고 함) 중 어느 하나가 공급되는 것으로 한다. 또한, 서로 다른 3개 또는 그 이상의 전위를 공급하는 전하를 적용하여, 기억 용량을 향상시켜도 된다. 그 후, 게이트선 GL의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써 플로팅 게이트부 FG에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간 동안 유지된다.
다음에, 정보의 판독에 대해서 설명한다. 소스선 SL에 소정의 전위(정전위)를 공급한 상태에서, 용량선 CL에 적절한 전위(판독 전위)를 공급하면, 플로팅 게이트부 FG에 유지된 전하량에 따라서 비트선 BL은 서로 다른 전위를 취한다. 즉, 트랜지스터(160)의 컨덕턴스는 트랜지스터(160)의 게이트 전극(플로팅 게이트부 FG라고도 함)에 유지되는 전하에 의해 제어된다.
일반적으로, 트랜지스터(160)를 p채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 공급되어 있는 경우의 외관 임계값 Vth _H는, 트랜지스터(160)의 게이트 전극에 QL이 공급되어 있는 경우의 외관 임계값 Vth _L 보다 낮아진다. 예를 들어, 기입에 있어서 QL이 공급된 경우에는, 용량선 CL의 전위가 VO(Vth _H와 Vth _L의 중간 전위)로 되면, 트랜지스터(160)는 '온 상태'로 된다. QH가 공급된 경우에는 용량선 CL의 전위가 VO로 되어도 트랜지스터(160)는 '오프 상태' 그대로이다. 따라서, 비트선 BL의 전위를 검출함으로써, 유지되어 있는 정보를 판독할 수 있다.
다음에, 정보의 재기입에 대해서 설명한다. 정보의 재기입은, 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 게이트선 GL의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 따라서, 비트선 BL의 전위(새로운 정보에 따른 전위)가, 플로팅 게이트부 FG에 공급된다. 그 후, 게이트선 GL을, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써 플로팅 게이트부 FG는, 새로운 정보에 따른 전하가 공급된 상태로 된다.
이와 같이, 본 발명의 일 형태에 따른 반도체 장치는, 다시 정보의 기입에 의해 직접적으로 정보를 재기입할 수 있다. 따라서, 플래시 메모리 등에서 필요로 하는 고전압을 이용한 플로팅 게이트로부터의 전하를 뽑을 필요가 없고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
이하에, 일례로서, 플로팅 게이트부 FG에 전위 VDD 또는 접지 전위 GND 중 어느 하나를 공급한 경우의 기입, 유지, 판독의 방법에 대해서 구체적으로 설명한다. 이하에서는, 플로팅 게이트부 FG에 전위 VDD를 공급한 경우에 유지되는 데이터를 데이터 "1", 플로팅 게이트부 FG에 접지 전위 GND를 공급한 경우에 유지되는 데이터를 데이터 "0"으로 한다. 또한, 플로팅 게이트부 FG에 공급하는 전위의 관계는 이것에 한정되는 것은 아니다.
정보를 기입하는 경우에는, 소스선 SL을 GND로 하고, 용량선 CL을 GND로 하고, 게이트선 GL을 VDD로 하여, 트랜지스터(162)를 온 상태로 한다. 그리고, 플로팅 게이트부 FG에 데이터 "0"을 기입하는 경우에는, 비트선 BL에는 GND를 공급한다. 또한, 플로팅 게이트부 FG에 데이터 "1"을 기입하는 경우에는, 플로팅 게이트부 FG의 전위가 트랜지스터(162)의 임계값 전압(Vth_OS)만큼 전압 강하하지 않도록, 비트선 BL의 전위를 VDD로 하고, 게이트선 GL의 전위를 VDD+Vth_OS로 하여도 된다.
정보를 유지하는 경우에는, 게이트선 GL을 GND로 하여 트랜지스터(162)를 오프 상태로 한다. 또한, p채널형 트랜지스터인 트랜지스터(160)를 통하여, 비트선 BL과 소스선 SL에 전류가 발생하여 전력이 소비되는 것을 억제하기 위해서, 비트선 BL과 소스선 SL은 동전위로 한다. 또한, 비트선 BL과 소스선 SL이 동전위이면, 용량선 CL은 VDD이어도 GND이어도 상관없다.
또한, 상기에 있어서, '동전위'에는, '대략 동전위'도 포함되는 것으로 한다. 즉, 상기에 있어서는, 비트선 BL과 소스선 SL의 전위차를 충분히 저감하고, 비트선 BL과 소스선 SL에 발생하는 전류를 억제하는 것을 목적으로 하기 때문에, 소스선 SL의 전위를 GND 등에 고정한 경우와 비교하여 소비 전력을 충분히 (100분의 1 이하로) 저감할 수 있는 전위 등, '대략 동전위'로 한 전위가 '동전위'의 범위에 포함되는 것이다. 또한, 예를 들어 배선 저항 등에 기인하는 전위 어긋남 정도의 차는 충분히 허용된다.
정보를 판독하는 경우에는, 게이트선 GL의 전위를 GND로 하고, 용량선 CL의 전위를 GND로 하고, 소스선 SL의 전위를 VDD 혹은 VDD 보다 어느 정도 낮은 전위(이하 'VR'이라 표기함)로 한다. 여기서, 플로팅 게이트부 FG에 데이터 "1"이 기입되어 있는 경우에는, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태로 되고, 비트선 BL의 전위는 판독 개시 시의 전위가 유지되거나 또는 상승한다. 또한, 비트선 BL의 전위의 유지 또는 상승은 비트선 BL에 접속되는 판독 회로에 의존한다. 또한, 플로팅 게이트부 FG에 데이터 "0"이 기입되어 있는 경우에는, 트랜지스터(160)가 온 상태로 되고, 비트선 BL의 전위는 소스선 SL의 전위와 동전위의 VDD 혹은 VR로 된다. 따라서, 비트선 BL의 전위를 판별함으로써, 플로팅 게이트부 FG에 유지된 데이터 "1" 또는 데이터 "0"을 판독할 수 있다.
또한, 플로팅 게이트부 FG에 전위 VDD가 유지되어 있는(즉, 데이터 "1"이 기입되어 있는) 경우, 판독 시에 소스선 SL의 전위를 VDD로 하면, 트랜지스터(160)의 게이트와 소스간의 전압(이하, Vgsp라 표기함)은, Vgsp= VDD-VDD=0V로 되고, Vgsp가 트랜지스터(160)의 임계값 전압(이하, Vthp라고도 표기함)보다도 커지기 때문에, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태로 된다. 여기서, 플로팅 게이트부 FG에 기입된 전위가 VDD에 충족되지 않는 등, 플로팅 게이트부 FG에 유지된 전위가 VDD보다도 작은 경우이어도, 플로팅 게이트부 FG의 전위가 VDD-｜Vthp｜ 이상이면,Vgsp=(VDD-｜Vthp｜)- VDD=-｜Vthp｜=Vthp로 되어 트랜지스터(160)가 오프 상태로 되기 때문에 정상적으로 데이터 "1"이 판독된다. 그러나, 플로팅 게이트부 FG의 전위가 VDD-｜Vthp｜보다 작은 경우에는, Vgsp가 Vthp보다 작아지기 때문에, 트랜지스터(160)는 온 상태로 되고, 데이터 "1"이 아니라 데이터 "0"이 판독되어, 오판독으로 된다. 즉, 데이터 "1"을 기입한 경우, 판독이 가능한 전위의 하한값은, 소스선SL의 전위 VDD보다 ｜Vthp｜만큼 낮은, VDD- ｜Vthp｜로 된다. 한편, 판독시에 소스선 SL의 전위를 VR로 하면, 상술한 바와 같이, 데이터 "1"의 판독이 가능한 전위의 하한값은, 소스선 SL의 전위 VR보다도 ｜Vthp｜만큼 낮은 VR-｜Vthp｜로 된다. 여기서, VR은 VDD보다도 낮은 전위이므로, VR- ｜Vthp｜는 VDD - ｜Vthp｜보다 작아진다. 즉, 소스선 SL의 전위를 VR로 한 쪽이 판독이 가능한 전위의 하한값은 낮아진다.
따라서, 소스선 SL의 전위는 VDD로 하는 것보다도 VR로 한 쪽이 데이터 "1"의 판독이 가능한 전위의 폭을 넓게 할 수 있기 때문에 바람직하다. 또한 상한값에 대해서는, 소스선 SL의 전위를 VR로 한 경우, 플로팅 게이트부 FG에 VDD가 기입되어 있는 경우의 Vgsp는 VDD-VR>Vthp(∵VDD>VR)로 되어 문제없이 오프 상태로 할 수 있다.
여기서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드(플로팅 게이트부 FG)는, 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 트랜지스터(162)가 오프인 경우, 상기 플로팅 게이트부 FG는 절연체 내에 매설되었다고 볼 수 있고, 플로팅 게이트부 FG에는 전하가 유지된다. 산화물 반도체를 이용한 트랜지스터(162)의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터(162)의 리크에 의한 플로팅 게이트부 FG에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 이용한 트랜지스터(162)에 의해 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페어)는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이, 트랜지스터 특성이나 용량값에 의해 변동하는 것은 물론이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에서 지적된 게이트 절연막(터널 절연막)의 열화라고 하는 문제가 존재하지 않는다. 즉, 종래 문제로 되었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라고 하는 문제를 해소할 수 있다. 이것은, 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기입이나 소거 시에 필요한 고전압도 불필요하다.
도 1a의 (1)에 도시한 반도체 장치는, 상기 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 1a의 (2)와 같이 생각할 수도 있다. 즉, 도 1a의 (2)에서는, 트랜지스터(160) 및 용량 소자(164)가, 각각, 저항 및 용량을 포함하여 구성된다고 생각하게 된다. R1 및 C1은, 각각, 용량 소자(164)의 저항값 및 용량값이며, 저항값 R1은, 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는 각각, 트랜지스터(160)의 저항값 및 용량값이며, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값('실효 저항'이라고도 함)을 ROS로 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에서, R1 및 R2가, R1≥ROS, R2≥ROS를 충족시키는 경우에는, 전하의 유지 기간('정보의 유지 기간'이라고 할 수도 있음)는, 주로 트랜지스터(162)의 오프 전류에 의해 결정되게 된다.
반대로, 상기 조건을 충족시키지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하기 어렵다. 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극 사이에 생기는 전류 등)가 크기 때문이다. 이런 점에서 볼 때, 본 발명의 일 형태에 따른 반도체 장치는, R1≥ROS 및 R2≥ROS의 관계를 충족시키는 것이 바람직하다.
한편, C1과 C2는, C1≥C2의 관계를 충족시키는 것이 바람직하다. C1을 크게 함으로써, 용량선 CL에 의해 플로팅 게이트부 FG의 전위를 제어할 때에 용량선 CL의 전위를 효율적으로 플로팅 게이트부 FG에 공급할 수 있고, 용량선 CL에 공급하는 전위간(예를 들어, 판독 전위와, 비판독 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이와 같이, 상술한 관계를 충족시킴으로써, 보다 바람직한 반도체 장치를 실현할 수 있다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에서 기재하는 반도체 장치에서는, 플로팅 게이트부 FG가, 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시형태의 플로팅 게이트부 FG는, 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖는다.
플래시 메모리에서는, 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가, 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀과 셀과의 간격을 어느 정도로 유지할 필요가 생긴다. 이러한 점은, 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 상기 요인은, 고전계를 인가하여 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 따른 반도체 장치는, 산화물 반도체를 이용한 트랜지스터의 스위칭에 의해 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와 같이 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 인접 셀에 대하여 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리와 비교하여 우위한 점이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 최대의 전위와 최소의 전위의 차이)의 최대값은, 2단계(1비트)의 정보를 기입하는 경우, 하나의 메모리 셀에서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과, 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 서로 다르게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적 S1과, 트랜지스터(160)에서 게이트 용량을 구성하는 절연층의 면적 S2가, 2·S2≥S1(바람직하게는 S2≥S1)을 충족하면서 C1≥C2를 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2를 실현하는 것이 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층에서는 산화하프늄 등의 high-k 재료로 이루어진 막 또는 산화하프늄 등의 high-k 재료로 이루어진 막과 산화물 반도체로 이루어진 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에서는 산화실리콘을 채용하여 εr2=3 내지 4로 할 수 있다.
이와 같은 구성을 함께 이용함으로써 본 발명의 일 형태에 따른 반도체 장치를 한층 더 고집적화할 수 있다.
<응용예>
다음에, 도 1에 도시한 회로를 응용한 보다 구체적인 회로 구성 및 동작에 대하여 도 2 내지 도 16을 참조하여 설명한다. 본 실시형태에서는, 복수의 상태를 하나의 메모리 셀로 유지시키는 소위 다치 메모리에 대하여 설명한다.
도 2는 반도체 장치의 블록도의 일례이다. 도 2에 도시한 반도체 장치의 블록도는 구동 회로의 판독 동작에 관계되는 부분에 특징을 갖는다. 도 2에 도시한 반도체 장치는, 2k값(k는 1 이상의 정수)의 상태를 하나의 메모리 셀로 유지하는 다치 메모리이며, 복수의 메모리 셀을 갖는 메모리 셀 어레이(201)와, 열 구동 회로(202)와, 행 구동 회로(203)를 갖는다.
메모리 셀 어레이(201)는, m개의 게이트선 GL 및 용량선 CL과, n개의 비트선BL과, 소스선 SL(도 2에서는 도시 생략)과, 매트릭스 형상으로 배치된 복수의 메모리 셀{170(1,1) 내지 170(m, n)}을 갖는다.
도 2에 도시한 메모리 셀{170(1,1) 내지 170(m, n)}은, 도 1a의 (1)에 도시한 메모리 셀을 적용할 수 있다. 또한, 메모리 셀(170(1,1) 내지 170(m, n))로서, 도 1b에 도시한 메모리 셀을 적용할 수도 있다. 그 경우에는, 용량선 CL을 생략할 수 있다. 또한, 메모리 셀{170(1,1) 내지 170(m, n)로서, 도 1c에 도시한 메모리 셀을 적용할 수도 있다.
메모리 셀 어레이(201)의 구성으로서, 도 15 및 도 16에 도시한 구성을 적용할 수 있다.
도 15에, 메모리 셀 어레이의 일례를 나타낸다. 도 15에 도시한 메모리 셀 어레이는, NOR형의 메모리 셀 어레이이며, m개의 게이트선 GL 및 용량선 CL과, n개의 비트선 BL과, (n/8)개의 소스선 SL과, 복수의 메모리 셀{170(11) 내지 170(m, n)}을 갖는다. 여기서, 메모리 셀(170)은 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된다. 여기에서, 소스선 SL은, 메모리 셀(170)이 8열에 1개 설치되어 있다. 이것에 의해, 1열마다 소스선 SL을 설치하는 경우에 비하여 배선의 수를 저감할 수 있다. 또한, 메모리 셀 어레이(201)의 공간 절약화를 도모할 수 있다. 물론, 도 15에 도시한 메모리 셀 어레이(201)에는, n개의 소스선 SL이 설치되어 있어도 된다. 또한, 소스선 SL(1) 내지 SL(n/8)에는, 버퍼(208)를 통하여 프리차지 전위 PRE가 입력된다.
n개의 비트선 BL 및 (n/8)개의 소스선 SL은, 도2에 도시한 열 구동 회로(202)가 갖는 비트선/소스선 구동 회로 221에 접속되어 있다. 또한, m개의 게이트선 G-L 및 용량선 CL은, 도 2에 도시한 행 구동 회로(203)가 갖는 게이트선/용량선 구동 회로(231)에 접속된다.
도 16에, 메모리 셀 어레이의 다른 일례를 나타낸다. 도 16에 도시한 메모리 셀 어레이는, NAND형의 메모리 셀 어레이이며, 1개의 선택선 G(1)과, m개의 게이트선 GL 및 용량선 CL과, n개의 비트선 BL과, 1개의 소스선 SL과, 복수의 메모리 셀(170)을 갖는다. 여기서, 메모리 셀(170)은, 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치되어 있다.
n개의 비트선 BL 및 1개의 소스선 SL은, 도 2에 도시한 열 구동 회로(202) 주 갖는 비트선/소스선 구동 회로(221)에 접속되어 있다. 또한, 1개의 선택선 G(1), m개의 게이트선 GL, 용량선 CL은, 도 2에 도시한 행 구동 회로(203)가 갖는 게이트선/용량선 구동 회로(231)에 접속된다.
도 2에 도시한 열 구동 회로(202)는, 칼럼 어드레스 신호선 CA, 입력 데이터 신호선 DIN, 출력 데이터 신호선 DOUT, 제어 신호선 CE 등이 접속되어 있다. 또한, 열 구동 회로(202)에는, 메모리 셀(170)의 열마다 판독 회로{225(1) 내지 225(n)}가 설치되고, 판독 회로{225(1) 내지 225(n)}는 각각 비트선 BL(1) 내지 BL(n)을 통해서 메모리 셀(170)과 접속된다. 열 구동 회로(202)는 비트선 BL(1) 내지 BL(n) 및 소스선 SL을 제어한다.
행 구동 회로(203)는, 로우 어드레스 신호선 RA, 제어 신호선 CE가 접속되어 있다. 또한, 행 구동 회로(203)는 게이트선 GL 및 용량선 CL을 통해서 메모리 셀(170)과 접속된다. 행 구동 회로(203)는 선택선 G, 게이트선 GL 및 용량선 CL을 제어한다.
<판독 회로>
이어서, 도 2에 적용할 수 있는 판독 회로와, 그 구동 방법에 대하여 설명한다.
도 3a에, 판독 회로의 일례를 나타낸다. 도 3a에 도시한 판독 회로는, 부하(323)와, 센스 앰프(324)를 갖는다. 센스 앰프(324)의 입력에는 부하(323)와, 비트선 BL이 접속되어 있고, 센스 앰프(324)의 출력은, 출력 신호선 SA_OUT가 접속되어 있다. 또한, 비트선 BL에는 메모리 셀(170)이 접속된다.
부하(323)로서는, 도 3b의 (1) 내지 도 3b의 (5)를 이용할 수 있다. 도 3b의 (1)에 도시한 바와 같이 부하(323)는, n채널형 트랜지스터의 게이트 단자에, 정전원선 Vread가 접속되어도 된다. 도 3b의 (2)에 도시한 바와 같이, 부하(323)는 저항이어도 된다. 또한, 도 3b의 (3)에 도시한 바와 같이, p채널형 트랜지스터의 게이트 단자에, 정전원선 Vread가 접속되어도 된다. 또한, 도 3b의 (4)에 도시한 바와 같이, 부하(323)는 n채널형 트랜지스터의 게이트 단자와, 소스 단자 또는 드레인 단자의 한쪽이 접속된 구성이어도 되고, 도 3b의 (5)에 도시한 바와 같이, 부하(323)는 p채널형 트랜지스터의 게이트 단자와, 소스 단자 또는 드레인 단자의 한쪽이 접속된 구성이어도 된다.
비트선 BL의 전위는, 부하(323)와, 메모리 셀 내의 판독 트랜지스터의 저항 분할에 의해 정해진다. 그리고, 비트선 BL의 전위에 따라서 센스 앰프(324)의 출력이 변동한다.
센스 앰프(324)의 구체적인 회로예의 하나로서 인버터를 들 수 있다. 인버터는, 입력 신호의 전위가 전원 전위 VDD의 절반의 전위를 경계로 출력 신호가 변동하도록 설계된다. 또한, 인버터는 회로 구성이 적어지기 때문에, 공간 절약의 판독 회로를 실현할 수 있다.
도 4a에, 인버터(325)의 회로도를 나타낸다. 도 4a에 도시한 인버터는, p채널형 트랜지스터(341)와, n채널형 트랜지스터(342)를 갖는다. 트랜지스터(341)와, 트랜지스터(342)는 직렬로 접속되어 있다. 구체적으로는, 트랜지스터(341)의 게이트 단자와, 트랜지스터(342)의 게이트 단자와, 입력 단자가 접속되어 있다. 또한, 트랜지스터(341)의 드레인 단자(또는 소스 단자)와, 트랜지스터(342)의 소스 단자(또는 드레인 단자)와, 출력 단자 OUT가 접속된다. 또한, 트랜지스터(341)의 소스 단자(또는 드레인 단자)는 VDD에 접속되고, 트랜지스터(342)의 드레인 단자(또는 소스 단자)는, GND에 접지되어 있다.
도 4b에, 도 3a에 도시한 센스 앰프(324)로서, 인버터(325)를 채용한 판독 회로와, 아날로그 스위치(223a)와, 메모리 셀(170)을 나타낸다. 메모리 셀(170)의 비트선 BL은, 아날로그 스위치(223a)를 통하여 판독 회로의 부하(323)의 한쪽 단자와, 인버터(325)의 입력 단자에 접속된다. 판독 회로의 부하(323)의 다른 쪽 단자는 접지 전위 GND에 접지 또는 전원 전위 VDD에 접속된다. 또한, 인버터(325)의 출력 단자는 출력 신호선 SA_OUT에 접속된다. 또한, 메모리 셀(170)의 비트선 BL은 트랜지스터(160)의 드레인 단자와, 트랜지스터(162)의 드레인 단자 또는 소스 단자의 한쪽에 접속된다. 트랜지스터(160)의 소스 단자는, 전원 전압 VDD에 접속 또는 접지 전위 GND에 접지된다.
여기에서는, 메모리 셀(170)의 트랜지스터(160)는, p채널형 트랜지스터로 하고, p채널형 트랜지스터와 접속되는 소스선 SL의 전위는 전원 전위 VDD로 한다. 또한, 판독 회로의 부하(323)의 다른 쪽 단자의 전위는 접지 전위 GND로 한다.
다음에, 도 5에, 도 4b의 판독 동작에서의 타이밍 차트를 나타낸다.
판독 동작시에는, 메모리 셀(170)의 용량선 CL의 전위를 변동시키고, 용량 결합에 의해, 플로팅 게이트부 FG의 전위를 변동시킨다. 플로팅 게이트부 FG의 전위가 변동함으로써, 메모리 셀(170)의 트랜지스터(160)의 저항값이 변동한다.
메모리 셀(170)의 트랜지스터(160)의 저항값과, 판독 회로의 부하(323)와의 저항 분할에 의해 비트선 BL의 전위가 결정된다. 비트선 BL의 전위를 인버터(325)로 센싱함으로써, 다치 데이터의 판독을 실현할 수 있다.
구체적으로는, 도 5a에 도시한 바와 같이, 용량선 CL의 전위를 High 전위(이하, 'H 전위'라고 기재함)로부터 Low 전위(이하, 'L 전위'라고 기재함)로 서서히 하강시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해, 용량선 CL과 마찬가지로 고전위측으로부터 저전위측으로 서서히 하강한다. 플로팅 게이트부 FG의 전위가 고전위측으로부터 저전위측으로 서서히 하강하면, 판독 트랜지스터(도 4b에서는, 트랜지스터(160))의 저항값이 고저항측으로부터 저저항측으로 변화한다. 비트선 BL의 전위는, 판독 회로의 부하(323)와, 트랜지스터(160)의 저항 분할에 의해 결정되기 때문에, 트랜지스터(160)의 저항값이 하강함에 따라 비트선 BL의 전위는 상승한다.
비트선 BL이 일정한 전위(예를 들어, (VDD/2))를 초과하면, 판독 회로의 인버터(325)는 출력 신호선 SA_OUT로 출력하는 전위가, H 전위로부터 L 전위로 변화한다. 전위가 변화하는 위치에 따라 메모리 셀(170)의 데이터를 결정할 수 있다.
여기서, 인버터(325)는, 비트선 BL의 전위가 (VDD/2)에 가까울수록, 관통 전류가 흐르게 된다. 구체적으로는,비트선BL의 전위가 (VDD/2)인 경우, p채널형 트랜지스터(341)의 게이트 단자와 드레인 단자에는 (VDD/2)의 전위차가 발생하고, 트랜지스터(341)의 소스 단자와 드레인 단자가 도통한다. 마찬가지로, n채널형 트랜지스터(342)의 게이트 단자와 소스 단자에는 (VDD/2)의 전위차가 발생하고, n채널형 트랜지스터(342)의 소스 단자와 드레인 단자가 도통한다. 그렇게 하면, 인버터(325)를 통하여, 전원 전위 VDD와 접지 전위 GND가 도통되어 관통 전류가 발생한다. 비트선 BL의 전위가 (VDD/2)로부터 어긋나면, p채널형 트랜지스터(341) 또는 n채널형 트랜지스터(342)의 저항값이 상승하고, 관통 전류는 서서히 억제된다. 또한, 도 5a의 전류 I_INV는, 인버터(325)의 관통 전류의 전류량을 나타낸다.
마찬가지로, 도 5b에서, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시키는 경우 플로팅 게이트부 FG의 전위는 용량 결합에 의해, 용량선 CL과 마찬가지로 저전위측으로부터 고전위측으로 서서히 상승한다. 플로팅 게이트부 FG의 전위가 저전위측으로부터 고전위측으로 서서히 상승하면, 트랜지스터(160)의 저항값이 저저항측으로부터 고저항측으로 변화한다. 비트선 BL의 전위는, 판독 회로의 부하(323)와, 트랜지스터(160)의 저항 분할에 의해 결정하기 때문에, 트랜지스터(160)의 저항값이 올라감에 따라, 비트선 BL의 전위는 하강한다.
비트선 BL이 일정한 전위(예를 들어, (VDD/2))를 초과하면, 판독 회로의 인버터(325)는 출력 신호선 SA_OUT로 출력하는 전위가, L 전위로부터 H 전위로 변화한다. 전위가 변화하는 위치에 따라 메모리 셀(170)의 데이터를 판독할 수 있다. 또한, 도 5b의 전류 I_INV는 인버터(325)의 관통 전류의 전류량을 나타낸다.
센스 앰프(324)의 구체적인 회로 예로서 인버터(325)를 적용함으로써, 메모리 판독 회로의 소형화를 실현할 수 있다. 따라서, 메모리 주변 회로의 공간 절약화를 도모할 수 있다.
다음에, 도 6 및 도 8을 이용하여, 도 4와 서로 다른 판독 회로의 예를 나타낸다. 도 6 및 도 8에서, 센스 앰프로서 클록으로 제어 가능한 클록드 인버터(326)를 이용한다. 또한, 클록드 인버터(326)의 출력이 하이 임피던스로 되는 것을 방지하기 위해서, VDD 또는 GND에 접속된 p채널형 트랜지스터(327) 또는 n채널형 트랜지스터(328)를 클록드 인버터(326)의 출력 단자에 접속한다.
도 6a에, 클록드 인버터(326)의 회로도를 나타낸다. 클록드 인버터(326)는 2개의 p채널형 트랜지스터와, 2개의 n채널형 트랜지스터를 갖고, 이들이 순서대로 직렬 접속되어 있다. p채널형 트랜지스터(341)와, n채널형 트랜지스터(342)는, 직렬로 접속되어 있다. 구체적으로는, 트랜지스터(341)의 게이트 단자와, 트랜지스터(342)의 게이트 단자와, 입력 단자 IN이 접속된다. 또한, 트랜지스터(341)의 드레인 단자(또는 소스 단자)와, 트랜지스터(342)의 소스 단자(또는 드레인 단자)와, 출력 단자 OUT는, 접속되어 있다. 또한, p채널형 트랜지스터(341)의 소스 단자(또는 드레인 단자)와, p채널형 트랜지스터(343)의 드레인 단자(또는 소스 단자)는 접속되어 있고, 트랜지스터(343)는 VDD에 접속되어 있다. 또한, n채널형 트랜지스터(342)의 드레인 단자(또는 소스 단자)와, n채널형 트랜지스터(344)의 소스 단자(또는 드레인 단자)는 접속되고, 트랜지스터(344)의 드레인 단자(또는 소스 단자)는, GND에 접지되어 있다. 또한, 트랜지스터(343)의 게이트 단자에는, 반전 제어 신호선 CLKB('CLKB 신호선'이라고도 함)가 접속되고, 트랜지스터(344)의 게이트 단자에는, 제어 신호선 CLK('CLK 신호선'이라고도 함)가 접속된다. 또한, 반전 제어 신호선 CLKB는 제어 신호선 CLK의 반전 신호이다.
클록드 인버터(326)는, 제어 신호선 CLK의 전위가 H 전위, 반전 제어 신호선CLKB의 전위가 L 전위일 때, 입력 신호선의 전위가 (VDD/2) 이상으로 출력 신호선에 L 전위를 출력하고, 입력 신호선의 전위가 (VDD/2) 미만으로 출력 신호선에 H 전위를 출력한다. 또한, 제어 신호선 CLK의 전위가 L 전위, 반전 제어 신호선 CLKB의 전위가 H 전위일 때에는 비트선 BL의 전위에 관계없이, 출력 신호선은 하이 임피던스로 된다.
도 6b에, 클록드 인버터(326)의 입력에는 부하(323)가 접속되고, 클록드 인버터(326)의 출력에, VDD에 접속한 p채널형 트랜지스터(327)가 접속된 판독 회로를 나타낸다. 또한, 판독 회로는 아날로그 스위치(223a)를 통해서 메모리 셀(170)이 접속된다.
다음에, 도 7에, 도 6의 판독 동작에서의 타이밍 차트를 나타낸다. 도 6에서, 용량선 CL의 전위를 H 전위로부터 L 전위로 서서히 하강시키는 경우의 타이밍 차트를 도 7a에 나타내고, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 올려 가는 경우의 타이밍 차트를 도 7b에 나타낸다.
도 7a에서, 용량선 CL의 전위를 H 전위로부터 L 전위로 서서히 하강시키는 경우, 플로팅 게이트부 FG의 전위는, 용량 결합에 의해 용량선 CL과 마찬가지로 고전위측으로부터 저전위측으로 서서히 하강한다. 플로팅 게이트부 FG의 전위가 고전위측으로부터 저전위측으로 하강하면, 트랜지스터(160)의 저항값이 고저항측으로부터 저저항측으로 변화한다. 비트선 BL의 전위는 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정하기 때문에 트랜지스터(160)의 저항값이 하강함에 따라 비트선 BL의 전위는 상승한다.
여기서, 용량선 CL의 전위가 변동할 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이것에 의해, 비트선 BL의 전위가 변동할 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 출력 신호선 SA_OUT에 발생시킬 수 있다.
구체적으로는, CLK 신호의 전위가 H 전위일 때에는, 전원 전위 VDD에 접속된 트랜지스터(327)의 게이트 단자에 H 전위가 입력되기 때문에, 전원 전위 VDD는 출력 신호선 SA_OUT와 도통하지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 출력 신호선 SA_OUT에 반영된다. 비트선 BL의 전위가 일정한 전위(예를 들어, (VDD/2))를 초과하면, 판독 회로의 클록드 인버터(326)는, 출력 신호선 SA_OUT로 출력하는 전위가, H 전위로부터 L 전위로 변화한다. CLK 신호의 전위가 L 전위일 때에는, 클록드 인버터(326)는 출력 신호선 SA_OUT에 대하여 하이 임피던스로 되고, 전원 전위 VDD에 접속된 p채널형 트랜지스터(327)에 의해 전원 전위 VDD와 출력 신호선 SA_OUT가 도통하기 때문에 비트선 BL의 전위에 의하지 않고, 출력 신호선 SA_OUT는 H 전위로 된다.
여기서, 클록드 인버터(326)는, CLK 신호의 전위가 H 전위일 때에, 비트선 BL의 전위가 (VDD/2)에 가까울수록 관통 전류가 흐르게 된다. 구체적으로는, 비트선 BL의 전위가 (VDD/2)이며, 클록드 인버터의 트랜지스터(343)의 게이트 단자에 L 전위가 입력된 경우, 전원 전위 VDD가 트랜지스터(341)의 드레인 단자에 도통한다. 이 때, 클록드 인버터의 트랜지스터(341)의 게이트 단자와 드레인 단자에는 (VDD/2)의 전위차가 발생하고, 트랜지스터(341)의 소스 단자와 드레인 단자가 도통한다. 마찬가지로, 클록드 인버터의 트랜지스터(344)의 게이트 단자에 H 전위가 입력되고, 접지 전위 GND가 트랜지스터(342)의 소스 단자에 도통한다. 이때, 트랜지스터(342)의 게이트 단자와 소스 단자에는 (VDD/2)의 전위차가 발생하고, 트랜지스터(342)의 소스 단자와 드레인 단자가 도통한다. 그렇게 하면, 클록드 인버터(326)를 통하여 전원 전위 VDD와 접지 전위 GND는 도통하게 되어, 관통 전류가 발생한다. 비트선 BL의 전위가 (VDD/2)로부터 어긋나면, 트랜지스터(341) 혹은 트랜지스터(342)의 저항값이 상승하고, 관통 전류는 서서히 억제된다.
그러나, CLK 신호의 전위가 L 전위일 때에는, 트랜지스터(343)의 게이트 단자에 H 전위가 입력되고, 전원 전위 VDD가 트랜지스터(341)의 드레인 단자에 도통하지 않게 된다. 또한, 트랜지스터(344)의 게이트 단자에 L 전위가 입력되고, 접지 전위 GND가 트랜지스터(342)의 소스 단자에 도통하지 않게 된다. 이것에 의해, 클록드 인버터(326)를 통하여, 전원 전위 VDD와 접지 전위 GND가 도통하는 일은 없기 때문에, 비트선 BL의 전위에 의하지 않고, 클록드 인버터(326)를 통한 관통 전류는 억제된다. 또한, 도 7a의 전류 I_INV는, 클록드 인버터(326)의 관통 전류의 전류량을 나타낸다. 도 7a에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우에는, 도 5a에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 또한 관통 전류를 억제할 수 있다.
CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해, 메모리 셀(170)의 데이터를 확정할 수 있다. 또한, CLK 신호의 전위가 H 전위가 되는 시간을 제어함으로써 판독 동작으로 소비되는 클록드 인버터(326)의 관통 전류를 저감시킬 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 상기에서 나타내어지는 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 클록드 인버터(326)의 관통 전류가 발생하는 시간을 짧게 할 수 있으므로, 판독 회로의 소비 전류의 삭감에 보다 효과가 있다.
다음에, 도 7b에 있어서, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해 용량선 CL과 마찬가지로 저전위측으로부터 고전위측으로 서서히 상승한다. 플로팅 게이트부 FG의 전위가 저전위측으로부터 고전위측으로 상승하면, 트랜지스터(160)의 저항값이 고저항측으로부터 저저항측으로 변화된다. 비트선 BL의 전위는 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정되므로, 트랜지스터(160)의 저항값이 상승함에 따라, 비트선 BL의 전위는 하강한다.
여기서, 용량선 CL의 전위가 변동될 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이에 의해, 비트선 BL의 전위가 변동될 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 출력 신호선 SA_OUT에 발생시킬 수 있다.
구체적으로는, CLK 신호의 전위가 H 전위일 때에는, 전원 전위 VDD에 접속된 트랜지스터(327)의 게이트 단자에 H 전위가 입력되므로, 전원 전위 VDD는 출력 신호선 SA_OUT와 도통되지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 출력 신호선 SA_OUT에 반영된다. 비트선 BL의 전위가 일정 전위(예를 들어, (VDD/2)) 미만인 경우, 판독 회로의 클록드 인버터(326)는, 출력 신호선 SA_OUT에 출력되는 전위가, H 전위로부터 L 전위로 변화된다. CLK 신호의 전위가 L 전위일 때에는, 클록드 인버터(326)는, 출력 신호선 SA_OUT에 대해 하이 임피던스로 되어, VDD에 접속된 p채널형의 트랜지스터(327)에 의해 VDD와 출력 신호선 SA_OUT가 도통되므로, 비트선 BL의 전위에 상관없이 출력 신호선 SA_OUT는 H 전위로 된다.
도 7a에서 설명한 것과 마찬가지로, 도 7b에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우는, 도 5b에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 관통 전류를 더욱 억제할 수 있다.
CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해, 메모리 셀(170)의 데이터를 확정할 수 있다. 또한, CLK 신호에 의해 판독 시간이 제어됨으로써, 판독 동작에서 소비되는 전류를 저감시킬 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 도 7b에 도시한 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 소비 전류의 삭감에 효과가 있다. 단, 판독 동작에 지장이 발생하지 않는 것을 전제로 한다.
이상과 같이, 센스 앰프의 구체적인 회로예로서 클록드 인버터(326)를 적용함으로써, 적은 회로 구성으로, 관통 전류를 억제한 메모리 판독 회로를 실현할 수 있다. 따라서, 메모리 셀 어레이의 주변 회로의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다.
도 8에, 클록드 인버터(326)의 입력에 부하(323)가 접속되고, 클록드 인버터(326)의 출력에, GND에 접지된 n채널형 트랜지스터(328)가 접속된 판독 회로를 도시한다. 판독 회로에는, 아날로그 스위치(223a)를 통해 메모리 셀(170)이 접속되어 있다.
도 9에, 도 8의 판독 동작에서의 타이밍 차트를 나타낸다. 도 8에서, 용량선 CL의 전위를 H 전위로부터 L 전위로 서서히 하강시키는 경우의 타이밍 차트를 도 9a에, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시켜 가는 경우의 타이밍 차트를 도 9b에 나타낸다.
도 9a에서, 용량선 CL의 전위를 H 전위로부터 L 전위로 서서히 하강시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해 용량선 CL과 마찬가지로 고전위측으로부터 저전위측으로 서서히 하강한다. 플로팅 게이트부 FG의 전위가 고전위측으로부터 저전위측으로 하강해 가면, 트랜지스터(160)의 저항값이 고저항측으로부터 저저항측으로 변화된다. 비트선 BL의 전위는, 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정되므로, 트랜지스터(160)의 저항값이 하강함에 따라, 비트선 BL의 전위가 상승한다.
여기서, 용량선 CL의 전위가 변동될 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이것에 의해, 비트선 BL의 전위가 변동될 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 출력 신호선 SA_OUT에 발생시킬 수 있다.
구체적으로는, CLKB 신호의 전위가 L 전위일 때에는, 접지 전위 GND에 접지된 트랜지스터(328)는 게이트 단자에 L 전위가 입력되므로, 접지 전위 GND는 출력 신호선 SA_OUT와 도통되지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 출력 신호선 SA_OUT에 반영된다. 비트선 BL의 전위가 일정 전위(예를 들어, (VDD/2)) 미만인 경우, 판독 회로의 클록드 인버터(326)는, 출력 신호선 SA_OUT에 출력되는 전위가, L 전위로부터 H 전위로 변화된다. CLKB 신호의 전위가 H 전위일 때에는, 클록드 인버터(326)는, 출력 신호선 SA_OUT에 대해 하이 임피던스로 되어, 접지 전위 GND에 접지된 n채널형의 트랜지스터(328)에 의해, 접지 전위 GND와 출력 신호선 SA_OUT가 도통되므로, 비트선 BL의 전위에 상관없이 출력 신호선 SA_OUT는 L 전위로 된다.
도 7a에서 설명한 것과 마찬가지로, 도 9a에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우는, 도 5a에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 더욱 관통 전류를 억제할 수 있다.
CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해, 메모리 셀(170)의 데이터를 확정할 수 있다. 또한, CLK 신호에 의해 판독 시간이 제어됨으로써, 판독 동작에서 소비되는 전류를 저감시킬 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 도 9a에 도시한 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 소비 전류의 삭감에 효과가 있다. 단, 판독 동작에 지장이 발생하지 않는 것을 전제로 한다.
다음에, 도 9b에서, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해 용량선 CL과 마찬가지로 저전위측으로부터 고전위측으로 서서히 상승한다. 플로팅 게이트부 FG의 전위가 저전위측으로부터 고전위측으로 상승하면, 트랜지스터(160)의 저항값이 고저항측으로부터 저저항측으로 변화된다. 비트선 BL의 전위는 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정되므로, 트랜지스터(160)의 저항값이 상승함에 따라, 비트선 BL의 전위는 하강한다.
여기서, 용량선 CL의 전위가 변동될 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이것에 의해, 비트선 BL의 전위가 변동될 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 출력 신호선 SA_OUT에 발생시킬 수 있다.
구체적으로는, CLKB 신호의 전위가 L 전위일 때에는, 접지 전위 GND에 접지된 트랜지스터(328)는 게이트 단자에 L 전위가 입력되므로, 접지 전위 GND는 출력 신호선 SA_OUT와 도통되지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 출력 신호선 SA_OUT에 반영된다. 비트선 BL의 전위가 일정 전위(예를 들어, (VDD/2))를 초과하면, 판독 회로의 클록드 인버터(326)는, 출력 신호선 SA_OUT에 출력되는 전위가, H 전위로부터 L 전위로 변화된다. CLKB 신호의 전위가 H 전위일 때에는, 클록드 인버터(326)는, 출력 신호선 SA_OUT에 대해 하이 임피던스로 되어, 접지 전위 GND에 접지된 n채널형 트랜지스터(328)에 의해, 접지 전위 GND와 출력 신호선 SA_OUT가 도통되므로 비트선 BL의 전위에 상관없이 출력 신호선 SA_OUT는 L 전위로 된다.
도 7a에서 설명한 것과 마찬가지로, 도 9b에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우에는, 도 5b에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 관통 전류를 더욱 억제할 수 있다.
CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해, 메모리 셀(170)의 데이터를 확정할 수 있다. 또한, CLK 신호에 의해 판독 시간이 제어됨으로써, 판독 동작에서 소비되는 전류를 저감시킬 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 도 9b에 도시한 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 소비 전류의 삭감에 효과가 있다. 단, 판독 동작에 지장이 발생하지 않는 것을 전제로 한다.
메모리 셀(170)이 다치화됨으로써, 메모리 셀(170) 내의 트랜지스터(160)의 저항값의 변화는 미세해지고, 판독 회로 내의 부하(323)와 트랜지스터(160)의 저항 분할에 의해, 비트선 BL의 전위가 중간 전위로 되기 쉬워진다.
이 경우, 도 3에 도시한 센스 앰프로서 적용하는 소자에 따라서는, 도 5에 도시한 바와 같이 입력 신호의 전위가 (VDD/2)에 근접함에 따라, 관통 전류가 흐르게 될 우려가 있다. 또한, 메모리 셀(170)의 판독 동작에서는, 복수의 비트를 동시에 판독할 수 있으므로, 대량의 소비 전류를 초래할 우려가 있다. 관통 전류를 방지하기 위해, 센스 앰프 대신에 콤퍼레이터 등의 회로 구성을 적용할 수 있지만, 회로 면적이 커지게 되는 문제가 있다.
따라서, 도 6 및 도 8에 도시한 바와 같이, 센스 앰프 대신에 클록드 인버터(326)를 적용함으로써, 관통 전류의 저감을 도모할 수 있다. 이것에 의해, 메모리 셀(170)의 판독 동작에서, 판독 회로에 관통 전류가 흐르는 것을 억제할 수 있다. 또한, 복수의 비트를 동시에 판독하는 경우이어도, 소비 전력의 저감을 도모할 수 있다. 또한, 적은 회로 구성으로, 메모리 판독 회로를 실현할 수 있다. 판독 회로의 소형화를 도모할 수 있다. 이들에 의해, 메모리 주변 회로의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다.
다음에, 도 10 및 도 12에, 도 6 및 도 8에 도시한 판독 회로와는 다른 판독 회로의 예를 나타낸다. 도 10 및 도 12에서, 센스 앰프로서 클록으로 제어 가능한 클록드 인버터(326)를 이용한다. 또한, 클록드 인버터(326)의 출력이 하이 임피던스로 되는 것을 방지하기 위해, VDD 또는 GND에 접속한 p채널형 혹은 n채널형 트랜지스터를 클록드 인버터(326)의 출력 단자에 접속한다. 또한, 클록드 인버터(326)의 출력에 래치 회로(329)를 접속하고, 제어 신호 RE를 추가함으로써, 보다 제어성이 우수한 판독 회로를 실현할 수 있다.
도 10에, 클록드 인버터(326)의 입력에는 부하(323)가 접속되고, 클록드 인버터(326)의 출력에, VDD에 접속한 p채널형의 트랜지스터(327)와, 제어 신호 RE에 의해 제어된 래치 회로(329)를 접속한 판독 회로를 도시한다. 또한, 판독 회로는, 아날로그 스위치(223a)를 통해 메모리 셀(170)이 접속되어 있다.
다음에, 도 11에, 도 10의 판독 동작에서의 타이밍 차트를 나타낸다.
도 11에서, 용량선 CL의 전위를 H 전위로부터 L 전위로 서서히 하강시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해 용량선 CL과 마찬가지로 고전위측으로부터 저전위측으로 서서히 하강한다. 플로팅 게이트부 FG의 전위가 고전위측으로부터 저전위측으로 하강하면, 트랜지스터(160)의 저항값이 고저항측으로부터 저저항측으로 변화된다. 비트선 BL의 전위는 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정되므로, 트랜지스터(160)의 저항값이 하강함에 따라, 비트선 BL의 전위는 상승한다.
여기서, 용량선 CL의 전위가 변동될 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이것에 의해, 비트선 BL의 전위가 변동될 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 인버터 출력 신호선 INV_OUT에 발생시킬 수 있다.
구체적으로는, CLK 신호의 전위가 H 전위일 때에는, 전원 전위 VDD에 접속된 트랜지스터(327)는 게이트 단자에 H 전위가 입력되므로, 전원 전위 VDD는 인버터 출력 신호선 INV_OUT와 도통되지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 인버터 출력 신호선 INV_OUT에 반영된다. 비트선 BL의 전위가 일정 전위(예를 들어, (VDD/2))를 초과하면, 판독 회로의 클록드 인버터(326)는, 인버터 출력 신호선 INV_OUT에 출력되는 전위가, H 전위로부터 L 전위로 변화된다. CLK 신호의 전위가 L 전위일 때에는, 클록드 인버터(326)는, 인버터 출력 신호선 INV_OUT에 대해 하이 임피던스로 되어, VDD에 접속된 p채널형의 트랜지스터(327)에 의해 VDD와 인버터 출력 신호선 INV_OUT가 도통되므로, 비트선 BL의 전위에 상관없이 인버터 출력 신호선 INV_OUT는 H 전위로 된다.
여기서, 래치 회로(329)는, 제어 신호 RE와 인버터 출력 신호선 INV_OUT에 의해 출력 신호선 SA_OUT에 출력되는 전위를 생성한다.
구체적으로는, 래치 회로(329)는, 제어 신호 RE가 L 전위로부터 H 전위로 변화되면 출력 신호선 SA_OUT에 H 전위를 출력한다. 여기서, 인버터 출력 신호선 INV_OUT가 H 전위로부터 L 전위로 되면, 출력 신호선 SA_OUT에 L 전위를 출력한다. 그 후, 제어 신호 RE가 H 전위인 상태에서 출력 신호선 SA_OUT가 L 전위로 된 경우, INV_OUT가 다시 H 전위로 되어도 출력 신호선 SA_OUT는 L 전위를 유지한다.
도 7a에서 설명한 것과 마찬가지로, 도 11에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우에는, 도 5b에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 더욱 관통 전류를 억제할 수 있다.
또한, 클록드 인버터(326)의 출력에, VDD에 접속한 p채널형 트랜지스터(327)와, 제어 신호 RE에 의해 제어된 래치 회로(329)를 접속함으로써 출력 신호선 SA_OUT의 파형을 정형할 수 있다.
래치 회로(329)의 동작 및 타이밍에 대해서는, 이것에 한정되는 것은 아니며, 마찬가지의 기능을 갖는 회로이면 된다.
CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해, 메모리 셀(170)의 데이터를 확정할 수 있다. 또한, CLK 신호에 의해 판독 시간이 제어됨으로써, 판독 동작에서 소비되는 전류를 저감할 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 도 11에 도시한 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 소비 전류의 삭감에 효과가 있다. 단, 판독 동작에 지장이 발생하지 않는 것을 전제로 한다.
도 12에, 클록드 인버터(326)의 입력에는 부하(323)가 접속되고, 클록드 인버터(326)의 출력에, GND에 접지된 n채널형의 트랜지스터(328)와, 제어 신호 RE에 의해 제어된 래치 회로(329)를 접속한 판독 회로를 나타낸다. 또한, 판독 회로는, 아날로그 스위치(223a)를 통해 메모리 셀(170)이 접속되어 있다.
다음에, 도 13에, 도 12의 판독 동작에서의 타이밍 차트를 나타낸다. 도 13에 있어서, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시키는 경우의 타이밍 차트를 나타낸다.
도 13에서, 용량선 CL의 전위를 L 전위로부터 H 전위로 서서히 상승시키는 경우, 플로팅 게이트부 FG의 전위는 용량 결합에 의해 용량선 CL의 전위와 마찬가지로 저전위측으로부터 고전위측으로 서서히 상승한다. 플로팅 게이트부 FG의 전위가 저전위측으로부터 고전위측으로 상승하면, 트랜지스터(160)의 저항값이 저저항측으로부터 고저항측으로 변화된다. 비트선 BL의 전위는 판독 회로의 부하(323)와 트랜지스터(160)의 저항 분할에 의해 결정되므로, 트랜지스터(160)의 저항값이 상승함에 따라, 비트선 BL의 전위는 하강한다.
여기서, 용량선 CL의 전위가 변동될 때마다, CLK 신호선에 H 전위의 펄스를 발생시킨다. 이것에 의해, 비트선 BL의 전위가 변동될 때마다 판독 회로의 클록드 인버터(326)가 비트선 BL의 전위에 따른 출력 신호를 인버터 출력 신호선 INV_OUT에 발생시킬 수 있다.
구체적으로는, CLKB 신호의 전위가 L 전위일 때에는 접지 전위 GND에 접지된 트랜지스터(328)는 게이트 단자에 L 전위가 입력되므로, 접지 전위 GND는 인버터 출력 신호선 INV_OUT와 도통되지 않게 되어, 비트선 BL의 전위에 대한 클록드 인버터(326)의 출력이 인버터 출력 신호선 INV_OUT에 반영된다. 비트선 BL의 전위가 일정 전위(예를 들어, (VDD/2)) 미만인 경우, 판독 회로의 클록드 인버터(326)는, 인버터 출력 신호선 INV_OUT에 출력되는 전위가, L 전위로부터 H 전위로 변화된다. CLKB 신호의 전위가 H 전위일 때에는, 클록드 인버터(326)는, 인버터 출력 신호선 INV_OUT에 대해 하이 임피던스로 되어, VDD에 접속된 n채널형의 트랜지스터(328)에 의해 GND와 인버터 출력 신호선 INV_OUT가 도통되므로, 비트선 BL의 전위에 상관없이 인버터 출력 신호선 INV_OUT는 L 전위로 된다.
여기서, 래치 회로(329)는, 제어 신호 RE와 인버터 출력 신호선 INV_OUT에 의해 출력 신호선 SA_OUT에 출력되는 전위를 생성한다.
구체적으로는, 래치 회로(329)는, 제어 신호 RE가 L 전위로부터 H 전위로 변화되면 출력 신호선 SA_OUT에 H 전위를 출력한다. 여기서, 인버터 출력 신호선 INV_OUT가 L 전위로부터 H 전위로 되면, 출력 신호선 SA_OUT에 L 전위를 출력한다. 그 후 제어 신호 RE가 H 전위인 상태에서 출력 신호선 SA_OUT가 L 전위로 된 경우, INV_OUT가 다시 L 전위로 되어도 출력 신호선 SA_OUT는 L 전위를 유지한다.
도 7a에서 설명한 것과 마찬가지로, 도 13에 도시한 바와 같이, 센스 앰프로서 클록드 인버터(326)를 적용한 경우에는, 도 5b에 도시한 센스 앰프로서 인버터(325)를 이용한 경우보다도, 관통 전류를 더욱 억제할 수 있다.
또한, 클록드 인버터(326)의 출력에, VDD에 접속된 p채널형의 트랜지스터(327)와, 제어 신호 RE에 의해 제어된 래치 회로(329)를 접속함으로써 출력 신호선 SA_OUT의 파형을 정형할 수 있다.
래치 회로(329)의 동작 및 타이밍에 대해서는, 이것에 한정되는 것은 아니며, 마찬가지의 기능을 갖는 회로이면 된다.
이와 같이, CLK 신호의 전위가 H 전위일 때의 클록드 인버터(326)의 출력에 의해 메모리 셀의 데이터를 확정할 수 있다. 또한, CLK 신호에 의해 판독 시간이 제어됨으로써, 판독 동작에서 소비되는 전류를 저감할 수 있다.
여기서, CLK 신호의 전위가 H 전위 또는 L 전위로 되는 시간의 비는, 1:1일 필요는 없다. 오히려, 도 13에 도시한 바와 같이 CLK 신호의 전위는 H 전위의 시간이 짧은 쪽이 소비 전류의 삭감에 효과가 있다. 단, 판독 동작에 지장이 발생하지 않는 것을 전제로 한다.
이상과 같이, 센스 앰프의 구체적인 회로예로서 클록드 인버터를 적용함으로써, 적은 회로 구성으로, 관통 전류를 억제한 메모리 판독 회로를 실현할 수 있다. 이들에 의해, 메모리 주변 회로의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다. 또한, 반도체 장치의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다.
다음에, 도 3 내지 도 13을 적용할 수 있는 반도체 장치의 일례를 나타낸다.
구체적으로는, 입출력 데이터 신호선 I/O를 8개 갖고, 1개의 메모리 셀에 대해 4비트(16값(24값))의 데이터를 기입 또는 판독하는 회로 구성을 예로 들어 설명한다. 또한, 특별히 언급하지 않는 한, H 전위는 VDD, L 전위는 GND를 나타낸다.
도 14는, 반도체 장치의 블록도의 일례이다. 도 14에 도시한 반도체 장치는, 복수의 메모리 셀(170)을 갖는 메모리 셀 어레이(201)와, 열 구동 회로(202)와, 행 구동 회로(203)와, 컨트롤러(204)와, 카운터(206)와, I/O 제어 회로(205)와, 전위 생성 회로(207)를 갖는다.
메모리 셀 어레이(201)는, 비트선 BL 및 소스선 SL을 제어하는 열 구동 회로(202)와, 게이트선 GL 및 용량선 CL을 제어하는 행 구동 회로(203)에 접속되어 있다. 열 구동 회로(202)는, 전위 생성 회로(207)와, 카운터(206)와, I/O 제어 회로(205)에 접속되어 있다. 행 구동 회로(203)는, 전위 생성 회로(207)에 접속되어 있다. 또한, 전위 생성 회로(207)는 카운터(206)에 접속되어 있다. 메모리 셀 어레이(201)를 제외한 이들 회로는, 컨트롤러(204)에 접속되어 있다.
I/O 제어 회로(205)는, 8개의 입출력 데이터 신호선 I/O1 내지 I/O8이 접속되고, 입력 데이터 신호선 DIN1 내지 DIN8 및 출력 데이터 신호선 DOUT1 내지 DOUT8을 통해 열 구동 회로(202)에 접속되어 있다. 또한, I/O 제어 회로(205)는, 컨트롤러(204)에 의해 제어된다. 예를 들어, I/O 제어 회로(205)에 컨트롤러(204)와 접속되는 제어선으로부터 H 전위가 입력된 경우, 8개의 입출력 데이터 신호선 I/O1 내지 I/O8의 신호가 I/O 제어 회로(205)에 입력되고, 각각 8개의 입력 데이터 신호선 DIN1 내지 DIN8과 도통하여, 열 구동 회로(202)에 출력된다. 또는, I/O 제어 회로(205)에 컨트롤러(204)와 접속되는 제어선으로부터 L 전위가 입력된 경우, 열 구동 회로(202)로부터 8개의 출력 데이터 신호선 DOUT1 내지 DOUT8의 신호가 I/O 제어 회로(205)에 입력되고, 각각 8개의 입출력 데이터 신호선 I/O1 내지 I/O8과 도통하여, 입출력 데이터 신호선 I/O1 내지 I/O8에 출력된다.
카운터(206)는, 카운터 신호선 COUNT1 내지 COUNT4를 통해 열 구동 회로(202) 및 전위 생성 회로(207)와 각각 접속되어 있다. 또한, 카운터(206)는, 컨트롤러(204)에 의해 제어되고, 4비트의 카운터 신호선 COUNT1 내지 COUNT4의 데이터를, 열 구동 회로(202) 및 전위 생성 회로(207)에 각각 출력한다.
전위 생성 회로(207)는, 아날로그 전원 전압선 V1 내지 V16 및 정전원선 Vread를 통해 열 구동 회로(202)에 접속되고, 가변 전원선 VR을 통해 행 구동 회로(203)에 접속되어 있다. 또한, 전위 생성 회로(207)는, 컨트롤러(204)에 의해 제어되고, 고전원 전압 VH와, 아날로그 전원 전압선 V1 내지 V16의 전압과, 정전원선 Vread의 전압을, 열구동 회로(202)에 출력하고, 카운터 신호선 COUNT1 내지 COUNT4의 데이터에 의해 전압이 변동되는 가변 전원선 VR의 전압과, 고전원 전압 VH를 행 구동 회로(203)에 출력한다. 본 실시형태에서는, 아날로그 전원 전압선 V1 내지 V16의 전압의 관계는, V1＜V2＜V3＜V4＜V5＜V6＜V7＜V8＜V9＜V10＜V11＜V12＜V13＜V14＜V15＜V16＜VH로 한다. 또한, 아날로그 전원 전압선 V1의 전압은, GND로 한다. 가변 전원선 VR의 전압은, 카운터 신호선 COUNT1 내지 COUNT4의 데이터가 작을수록 커지는 것으로 한다. 단, 가변 전원선 VR은, 컨트롤러(204)에 의해 제어되어 있고, 판독 동작시에는, 카운터 신호선 COUNT1 내지 COUNT4의 데이터에 따른 전압을 출력하지만, 그 이외의 경우는, L 전위를 출력한다.
도 14에 도시한 비트선/소스선 구동 회로(221)에는, 상술한 판독 회로가 설치되어 있다. 판독 회로에, 클록드 인버터(326)를 적용함으로써, 적은 회로 구성으로, 관통 전류를 억제한 메모리 판독 회로를 실현할 수 있다. 이들에 의해, 메모리 주변 회로의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다. 또한, 반도체 장치의 공간 절약화와, 소비 전류의 삭감을 도모할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절하게 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해서 도 17 내지 도 22를 참조하여 설명한다.
〈반도체 장치의 단면 구성 및 평면 구성〉
도 17은 반도체 장치의 구성의 일례이다. 도 17a에는 반도체 장치의 단면을, 도 17b에는 반도체 장치의 평면을 각각 나타낸다. 여기서, 도 17a는 도 17b의 A1-A2 및 B1-B2에서의 단면에 상당한다. 도 17a 및 도 17b에 도시한 반도체 장치는, 하부에 제1 반도체 재료를 이용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 이용한 트랜지스터(162)를 갖는다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 서로 다른 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 이 밖에 유기 반도체 재료 등을 이용하여도 된다. 이와 같은 반도체 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 도 17에 도시한 반도체 장치는 메모리 셀로서 이용할 수 있다.
또한, 본 발명의 기술적인 본질은, 정보를 유지하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감시키는 것이 가능한 반도체 재료를 트랜지스터(162)에 이용하는 점에 있으므로, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것에 한정할 필요는 없다.
도 17에 있어서의 트랜지스터(160)는, 반도체 기판(500) 상의 반도체층 중에 형성된 채널 형성 영역(134)과, 채널 형성 영역(134)을 끼우도록 형성된 불순물 영역(132)(소스 영역 및 드레인 영역이라고도 기재함)과, 채널 형성 영역(134) 상에 형성된 게이트 절연층(122a)과, 게이트 절연층(122a) 상에 채널 형성 영역(134)과 중첩되도록 설치된 게이트 전극(128a)을 갖는다. 또한, 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함하여 트랜지스터라 하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극으로 표현하는 경우가 있다. 즉, 본 명세서에서, 소스 전극이라는 기재에는, 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 상의 반도체층 중에 형성된 불순물 영역(126)에는, 도전층(128b)이 접속되어 있다. 여기서, 도전층(128b)은, 트랜지스터(160)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126) 사이에는 불순물 영역(130)이 형성되어 있다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138) 및 절연층(140)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 17에 도시한 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 서로 다른 영역을 포함하는 불순물 영역(132)을 형성하여도 된다.
도 17에서의 트랜지스터(162)는, 절연층(140) 등의 상에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a) 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 상에 산화물 반도체층(144)과 중첩되도록 형성된 게이트 전극(148a)을 갖는다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또한 충분한 산소가 공급됨으로써 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들어 산화물 반도체층(144)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectroscopy)에 의해 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결손에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만으로 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하로 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 도 17의 트랜지스터(162)에서는, 미세화에 기인하여 소자 사이에 발생하는 리크를 억제하기 위해, 섬 형상으로 가공된 산화물 반도체층(144)을 이용하고 있지만, 섬 형상으로 가공되어 있지 않은 구성을 채용하여도 된다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 17에서의 용량 소자(164)는, 드레인 전극(142b), 게이트 절연층(146) 및 도전층(148b)으로 구성된다. 즉, 드레인 전극(142b)은, 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은, 용량 소자(164)의 다른 쪽 전극으로서 기능하게 된다. 이와 같은 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 드레인 전극(142b)과, 도전층(148b)의 절연성을 충분히 확보할 수 있다. 또한, 용량이 불필요한 경우는, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다.
본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가, 트랜지스터(160)와 적어도 일부가 중첩되도록 설치되어 있다. 이와 같은 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들어, 최소 가공 치수를 F로 하여, 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164) 상에는, 절연층(150)이 형성되어 있다. 그리고 게이트 절연층(146) 및 절연층(150)에 형성된 개구에는, 배선(154)이 설치되어 있다. 배선(154)은, 메모리 셀 중 하나와 다른 메모리 셀을 접속하는 배선이며, 도 2의 회로도에서의 비트선 BL에 상당한다. 배선(154)은, 소스 전극(142a)과 도전층(128b)을 통해 불순물 영역(126)에 접속되어 있다. 이것에 의해, 트랜지스터(160)에서의 소스 영역 또는 드레인 영역과, 트랜지스터(162)에서의 소스 전극(142a)을 각각 다른 배선에 접속하는 경우와 비교하여, 배선의 개수를 삭감할 수 있으므로, 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 형성함으로써, 불순물 영역(126)과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)과 배선(154)이 접속하는 위치를 중첩시켜 형성할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 컨택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
〈SOI 기판의 제작 방법〉
다음에, 상기 반도체 장치의 제작에 이용되는 SOI 기판의 제작 방법의 일례에 대해, 도 18을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 18의 (a) 참조). 반도체 기판(500)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 이용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 이용하뎌도 된다. 또한, 다결정 반도체 기판을 이용하여도 된다. 태양 전지급 실리콘이나, 다결정 반도체 기판 등을 이용하는 경우에는, 단결정 실리콘 기판 등을 이용하는 경우와 비교하여, 제조 비용을 억제할 수 있다.
또한, 반도체 기판(500) 대신에, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 이용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화실리콘과 산화알루미늄을 주성분으로 한 열팽창 계수가 실리콘에 가까운 세라믹 기판을 이용하여도 된다.
반도체 기판(500)은, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대해, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불산(DHF) 등을 이용하여 세정을 행하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기서는, 본드 기판으로서 단결정 반도체 기판(510)을 이용한다(도 18의 (b) 참조). 또한, 여기서는, 본드 기판으로서 단결정인 것을 이용하지만, 본드 기판의 결정성을 단결정에 한정할 필요는 없다.
단결정 반도체 기판(510)으로서는, 예를 들어 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제14족 원소로 이루어지는 단결정 반도체 기판을 이용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 이용할 수도 있다. 시판되는 실리콘 기판으로서는, 직경 5인치(125㎜), 직경 6인치(150㎜), 직경 8인치(200㎜), 직경 12인치(300㎜), 직경 16인치(400㎜) 사이즈의 원형인 것이 대표적이다. 또한, 단결정 반도체 기판(510)의 형상은 원형에 한정되지 않고, 예를 들어 직사각형 등으로 가공한 것이어도 된다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 이용하여 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 18의 (c) 참조). 또한, 오염물 제거의 관점에서, 산화막(512)의 형성 전에, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 이용하여 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 희불산과 오존수를 교대로 토출하여 세정하여도 된다.
산화막(512)은, 예를 들어 산화실리콘막, 산질화실리콘막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제작 방법으로서는, 열산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 이용하여 산화막(512)을 형성하는 경우, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭; TEOS : 화학식 Si(OC2H5)4) 등의 유기 실란을 이용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(510)에 열산화 처리를 행함으로써 산화막(512)(여기서는, SiOx막)을 형성한다. 열산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열산화 처리를 행함으로써, 염소 산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은, 염소 원자를 함유하는 막이 된다. 이와 같은 염소 산화에 의해, 외인성의 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 포집하여 금속의 염화물을 형성하고, 이것을 밖으로 제거하여 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
또한, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 된다. 단결정 반도체 기판(510) 표면을 불소 산화하는 방법으로서는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열산화 처리를 행하는 방법 등이 있다.
다음에, 이온을 전계에 의해 가속하여 단결정 반도체 기판(510)에 조사하여 첨가함으로써, 단결정 반도체 기판(510)의 소정의 깊이에 결정 구조가 손상된 취화 영역(514)을 형성한다(도 18의 (d) 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취화 영역(514)은, 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가, 10㎚ 이상 500㎚ 이하, 바람직하게는 50㎚ 이상 200 ㎚ 이하 정도가 되도록 평균 침입 깊이를 조절하면 된다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 이용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량분리하지 않고 피처리체에 조사하게 된다. 이에 대해, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하여, 어느 특정 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 이용하여, 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대하여 설명한다. 소스 가스로서는 수소를 함유하는 가스를 이용한다. 조사하는 이온에 대해서는, H3 +의 비율을 높게 하면 된다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해 H3 +의 비율이 50％ 이상(보다 바람직하게는 80％ 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가하여도 된다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가하여도 된다. 예를 들어, 이온 도핑 장치를 이용하여 수소와 헬륨을 동시에 조사하는 경우에는, 다른 공정에서 조사하는 경우와 비교하여 공정 수를 저감할 수 있을 뿐만 아니라, 이후의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
또한, 이온 도핑 장치를 이용하여 취화 영역(514)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(512)을 사이에 두고 이온의 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
다음에, 반도체 기판(500)과, 단결정 반도체 기판(510)을 대향시켜, 산화막(512)을 사이에 두고 밀착시킨다. 이것에 의해, 반도체 기판(500)과, 단결정 반도체 기판(510)이 접합된다(도 18의 (e) 참조). 또한, 단결정 반도체 기판(510)과 접합하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막하여도 된다.
접합시에는, 반도체 기판(500) 또는 단결정 반도체 기판(510)의 1개소에, 0.001N/㎠ 이상 100N/㎠ 이하, 예를 들어 1N/㎠ 이상 20N/㎠ 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여, 접합면을 접근, 밀착시키면, 밀착시킨 부분에서 반도체 기판(500)과 산화막(512)의 접합이 발생하고, 상기 부분을 시점으로 하여 자발적인 접합이 거의 전체면에 미친다. 이 접합에는, 반데르발스 힘이나 수소 결합이 작용하고 있고, 상온에서 행할 수 있다.
또한, 단결정 반도체 기판(510)과 반도체 기판(500)을 접합하기 전에는, 접합에 관한 표면에 대해, 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(510)과 반도체 기판(500)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 이용할 수 있다. 또한, 다른 웨트 처리끼리를 조합하여 이용해도 되고, 다른 드라이 처리끼리를 조합하여 이용하여도 된다.
또한, 접합 후에는, 접합 강도를 증가시키기 위한 열처리를 행하여도 된다. 이 열처리의 온도는, 취화 영역(514)에 있어서의 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(500)과 산화막(512)을 접합시켜도 된다. 상기 열처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 이용할 수 있다. 또한, 상기 온도 조건은 어디까지나 일례에 불과하며, 본 발명의 일 형태가 이것에 한정되어 해석되는 것은 아니다.
다음에, 열처리를 행함으로써, 단결정 반도체 기판(510)을 취화 영역에서 분리하여, 반도체 기판(500) 상에 산화막(512)을 사이에 두고 단결정 반도체층(516)을 형성한다(도 18의 (f) 참조).
또한, 상기 분리시의 열처리 온도는, 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들어 상기 분리시의 열처리 온도는, 300℃ 이상 600℃ 이하로 하면 좋고, 500℃ 이하(400℃ 이상)로 하면 보다 효과적이다.
또한, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 대해, 500℃ 이상의 온도에서 열처리를 행하여, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시켜도 된다.
다음에, 단결정 반도체층(516)의 표면에 레이저 광을 조사함으로써, 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 18의 (g) 참조). 또한, 레이저 광의 조사 처리 대신에, 열처리를 행하여도 된다.
또한, 본 실시형태에서는, 단결정 반도체층(516)의 분리에 따른 열처리 직후에, 레이저 광의 조사 처리를 행하고 있지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(516)의 분리에 따른 열처리 후에 에칭 처리를 실시하여, 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거한 후에 레이저 광의 조사 처리를 행하여도 되고, 단결정 반도체층(516) 표면의 평탄성을 향상시킨 후에 레이저 광의 조사 처리를 행하여도 된다. 또한, 상기 에칭 처리로서는, 웨트 에칭, 드라이 에칭 중 어느 쪽을 이용하여도 된다. 또한, 본 실시형태에 있어서는, 상술한 바와 같이 레이저 광을 조사한 후, 단결정 반도체층(516)의 막 두께를 작게 하는 박막화 공정을 행하여도 된다. 단결정 반도체층(516)의 박막화에는, 드라이 에칭 또는 습식 에칭 중 한쪽, 또는 양쪽을 이용하면 된다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 18의 (g) 참조).
〈반도체 장치의 제작 방법〉
다음에, 상기한 SOI 기판을 이용한 반도체 장치의 제작 방법에 대하여, 도 19 내지 도 22를 참조하여 설명한다.
〈하부의 트랜지스터의 제작 방법〉
우선 하부의 트랜지스터(160)의 제작 방법에 대하여, 도 19 및 도 20을 참조하여 설명한다. 또한, 도 19 및 도 20은, 도 18에 도시한 방법에 의해 제작한 SOI 기판의 일부이며, 도 17a에 도시한 하부의 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(518)을 섬 형상으로 가공하여, 반도체층(120)을 형성한다(도 19a 참조). 또한, 이 공정 전후에서, 트랜지스터의 임계값 전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가하여도 된다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 인이나 비소 등을 이용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
다음에, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 19b 참조). 절연층(122)은, 이후에 게이트 절연층이 되는 것이다. 절연층(122)은, 예를 들어 반도체층(120) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용하여도 된다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 이용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 절연층을 형성하여도 된다. 상기 절연층(122)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(122)의 두께는, 예를 들어 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50 ㎚ 이하로 할 수 있다. 여기서는, 플라즈마 CVD법을 이용하여, 산화실리콘을 함유하는 절연층을 단층으로 형성하는 것으로 한다.
다음에, 절연층(122) 상에 마스크(124)를 형성하고, 일 도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하여, 불순물 영역(126)을 형성한다(도 19c 참조). 또한, 여기서는, 불순물 원소를 첨가한 후, 마스크(124)는 제거한다.
다음에, 절연층(122) 상에 마스크를 형성하고, 절연층(122)이 불순물 영역(126)과 중첩되는 영역의 일부를 제거함으로써, 게이트 절연층(122a)을 형성한다(도 19d 참조). 절연층(122)의 제거 방법으로서, 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 이용할 수 있다.
다음에, 게이트 절연층(122a) 상에 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 19e 참조).
게이트 전극(128a) 및 도전층(128b)에 이용하는 도전층으로서는, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 층을 형성하여도 된다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다. 또한, 도전층의 가공은, 레지스트 마스크를 이용한 에칭에 의해 행할 수 있다.
다음에, 게이트 전극(128a) 및 도전층(128b)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여, 채널 형성 영역(134), 불순물 영역(132) 및 불순물 영역(130)을 형성한다(도 20a 참조). 여기서는, p형 트랜지스터를 형성하기 위해, 붕소(B) 등의 불순물 원소를 첨가한다. 또는, n형 트랜지스터를 형성하는 경우에는, 인(P)이나 비소(As) 등의 불순물 원소를 첨가한다. 여기서, 첨가되는 불순물 원소의 농도는 적절하게 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열처리를 행한다. 여기서, 불순물 영역의 농도는, 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서로 높아진다.
다음에, 게이트 절연층(122a), 게이트 전극(128a), 도전층(128b)을 덮도록, 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 20b 참조).
절연층(136), 절연층(138), 절연층(140)은, 산화실리콘, 산질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 이용하여 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감시키는 것이 가능해지므로 바람직하다. 또한, 절연층(136), 절연층(138), 절연층(140)에는, 이들 재료를 이용한 다공성 절연층을 적용하여도 된다. 다공성 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되므로, 전극이나 배선에 기인하는 용량을 더욱 저감시키는 것이 가능하다. 또한, 절연층(136)이나 절연층(138), 절연층(140)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다. 본 실시형태에서는, 절연층(136)으로서 산질화실리콘, 절연층(138)으로서 질화산화실리콘, 절연층(140)으로서 산화실리콘을 이용하는 경우에 대하여 설명한다. 또한, 여기서는, 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조로 하고 있지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 1층 또는 2층으로 하여도 되고, 4층 이상의 적층 구조로 하여도 된다.
다음에, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 20c 참조). 여기서는, 절연층(138)이 일부 노출될 때까지 CMP 처리를 행한다. 절연층(138)에 질화산화실리콘을 이용하고, 절연층(140)에 산화실리콘을 이용한 경우, 절연층(138)은 에칭 스토퍼로서 기능한다.
다음에, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 20d 참조). 여기서는, 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지, 에칭 처리를 행한다. 상기 에칭 처리는, 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용해도 된다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해, 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 하부의 트랜지스터(160)를 형성할 수 있다(도 20d 참조).
또한, 상기의 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하고 있어도 된다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화한 반도체 장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
다음에, 상부의 트랜지스터(162)의 제작 방법에 대해서, 도 21 및 도 22를 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140) 등의 위에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다(도 21a 참조). 또한, 산화물 반도체층을 형성하기 전에, 절연층(136), 절연층(138), 절연층(140) 상에 하지(下地)로서 기능하는 절연층을 형성해도 된다. 상기 절연층은, 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 이용하여 형성할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 그들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오듐(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 구비해도 된다.
산화물 반도체층에 이용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료, In-Hf-Ga-Zn-O계의 재료, In-Al-Ga-Zn-O계의 재료, In-Sn-Al-Zn-O계의 재료, In-Sn-Hf-Zn-O계의 재료, In-Hf-Al-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nd-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Tb-Zn-O계의 재료, In-Dy-Zn-O계의 재료, In-Ho-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Yb-Zn-O계의 재료, In-Lu-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 이용할 수 있다. 또한, 상기의 재료에 SiO2를 함유하여도 된다. 여기서, 예를 들어 In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하며, 그 조성비는 특별히 묻지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 함유하고 있어도 된다.
또한, 산화물 반도체로서, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 이용하여도 된다. 여기서, M은 Ga, Fe, Al, Mn, 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 이용할 수 있다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>O, 또한, n은 정수)로 표기되는 재료를 이용하여도 된다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn-O계의 재료나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn-O계의 재료나 그 조성의 근방의 산화물을 이용하면 된다.
그러나 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn-O계의 재료에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn-O계의 재료에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이라는 것은, a, b, c가
(a-A)2+(b-B)2+(c-C)2≤r2
을 충족하는 것을 말하고, r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물이어도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이어도, 다결정이어도 된다. 또한, 비아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 되고, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있어, 비교적 용이하고, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 보다 저감시킬 수 있어, 표면의 평탄성을 높이면, 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 상에 형성하면 된다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, '기준면으로부터 지정면까지의 편차의 절대값을 평균한 값'으로 표면할 수 있어, 이하의 수학식으로 정의된다.
Figure 112011060691817-pat00001
또한, 상기 1에서, S0은 측정면(좌표(x1, y1), (x1, y2), (x2, y1), (x2, y2))으로 표시되는 4점에 의해서 둘러싸인 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
또한, 산화물 반도체층의 두께는, 3㎚ 이상 30㎚ 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들어, 막 두께를 50㎚ 이상), 트랜지스터가 노멀리 온으로 되게 될 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법에 의해 제작하는 것이 바람직하다. 예를 들어, 스퍼터링법 등을 이용하여 제작할 수 있다.
In-Ga-Zn-O계의 타깃으로서는, 예를 들어 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 타깃을 이용할 수 있다. 또한, 타깃의 재료 및 조성을 상술에 한정할 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비의 타깃을 이용할 수도 있다.
또한, In-Zn-O계의 재료가 타깃으로서는, 조성비로서, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어 In-Zn-O계의 산화물 반도체의 형성에 이용하는 타깃은, 원자수비가 In:Zn:0=X:Y:Z일 때 Z>1.5X+Y로 한다.
또한, In-Sn-Zn-O계의 재료는, ITZO라고 칭할 수 있고, 이용하는 타깃의 조성비는, 원자수비로, In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 또는 In:Sn:Zn=20:45:35 등으로 되는 산화물 타깃을 이용한다.
산화물 타깃의 상대 밀도는, 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 이용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있기 때문이다.
본 실시형태에서는, 산화물 반도체층을, In-Ga-Zn-O계의 타깃을 이용한 스퍼터링법에 의해 형성한다.
성막 분위기는, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하 또는, 희가스와 산소의 혼합 분위기 하 등으로 하면 된다. 또한, 산화물 반도체층에의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
예를 들어, 산화물 반도체층은, 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 보유 지지하고, 기판 온도가, 200℃를 초과하여 500℃ 이하, 바람직하게는 300℃를 초과하여 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하로 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타깃을 이용하여 기판 상에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 크라이오(cryo) 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프 등의 흡착형 진공 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩(cold trap)을 추가한 것이어도 된다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 제거되어 있기 때문에, 상기 성막실에서 성막한 산화물 반도체층에 함유되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들어, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 함유하는 물질이 혼입될 우려가 있기 때문에, 기판을 상술한 온도로 가열하는 것이 바람직하다. 기판을 상술한 온도로 가열하여, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온으로 되기 때문에, 수소 결합은 열에 의해 절단되어, 수소 원자를 함유하는 물질이 산화물 반도체층에 도입되기 어렵다. 따라서, 기판이 상술한 온도로 가열된 상태에서, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 함유되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다.
성막 조건의 일례로서, 기판과 타깃 사이와의 거리를 60㎜, 압력을 0.4㎩, 직류(DC) 전원을 0.5㎾, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100％) 분위기로 한다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말 형상 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 산화물 반도체층의 피형성 표면에 부착되어 있는 분말 형상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 이용하여도 된다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 상에 형성한 후, 상기 산화물 반도체층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성하여도 된다. 또한, 산화물 반도체층의 에칭은, 건식 에칭이어도 습식 에칭이어도 된다. 물론, 이들을 조합하여 이용하여도 된다.
그 후, 산화물 반도체층(144)에 대하여, 열 처리(제1 열 처리)를 행하여도 된다. 열 처리를 행함으로써, 산화물 반도체층(144) 중에 함유되는 수소 원자를 함유하는 물질을 더 제거하고, 산화물 반도체층(144)의 구조를 정렬하여, 에너지 갭 중의 결함 준위를 저감할 수 있다. 열 처리의 온도는, 불활성 가스 분위기 하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하 또는 기판의 왜곡점 미만으로 한다. 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열 처리는, 예를 들어 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건으로 행할 수 있다. 그 동안, 산화물 반도체층(144)은 대기에 노출시키지 않고, 물이나 수소의 혼입이 발생하지 않게 한다.
그런데, 상술한 열 처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열 처리를, 탈수화 처리나, 탈수소화 처리 등이라고 칭할 수도 있다. 상기 열 처리는, 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는, 1회에 한정되지 않고 복수회 행하여도 된다.
다음에, 산화물 반도체층(144) 등 위에, 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 21b 참조).
도전층은, PVD법이나, CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 이용하여도 된다.
도전층은, 단층 구조이어도 되고, 2층 이상의 적층 구조로 하여도 된다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화티타늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)에의 가공이 용이하다고 하는 장점이 있다.
또한, 도전층은, 도전성의 금속 산화물을 이용하여 형성하여도 된다. 도전성의 금속 산화물로서는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석 합금(In2O3-SnO2, ITO로 약기하는 경우가 있음), 산화인듐산화아연 합금(In2O3-ZnO) 또는, 이들 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 이용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가, 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기서, 테이퍼각은, 예를 들어 30°이상 60° 이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상으로 되도록 에칭함으로써, 이후에 형성되는 게이트 절연층(146)의 피복성을 향상시켜, 단 끊김을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는, 소스 전극(142a) 및 드레인 전극(142b)의 하단부의 간격에 의해서 결정된다. 또한, 채널 길이(L)가 25㎚ 미만인 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 행할 때에는, 수㎚ 내지 수십㎚와 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)를, 10㎚ 이상 1000㎚(1㎛) 이하로 하는 것도 가능하며, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해서, 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
또한, 도 21b와는 다른 일례로서, 산화물 반도체층(144)과 소스 전극 및 드레인 전극 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 형성할 수 있다.
예를 들어, 산화물 반도체층(144) 상에 산화물 도전막을 형성하고, 그 위에 도전층을 형성하고, 산화물 도전막 및 도전층을 동일한 포토리소그래피 공정에 의해서 가공하여, 소스 영역 및 드레인 영역으로 되는 산화물 도전층, 소스 전극(142a), 드레인 전극(142b)을 형성할 수 있다.
또한, 산화물 반도체막과 산화물 도전막과의 적층을 형성하고, 산화물 반도체막과 산화물 도전막과의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 섬 형상의 산화물 도전막을 더 에칭하고, 소스 영역 및 드레인 영역으로 되는 산화물 도전층을 형성할 수도 있다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층의 재료로서는, 산화아연을 성분으로서 함유하는 것이 바람직하고, 산화인듐을 함유하지 않는 것이 바람직하다. 그와 같은 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터의 고속 동작을 할 수 있다.
산화물 반도체층(144), 산화물 도전층, 금속 재료로 이루어지는 소스 전극 및 드레인 전극의 구성으로 함으로써, 보다 트랜지스터의 내압을 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 이용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해 유효하다. 금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층과의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층과의 접촉은, 접촉 저항을 내릴 수 있기 때문이다. 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있어, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
다음에, 소스 전극(142a), 드레인 전극(142b)을 덮고, 또한, 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층(146)을 형성한다(도 21c 참조).
게이트 절연층(146)은, CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(146)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은, 단층 구조로 하여도 되고, 상기의 재료를 조합하여 적층 구조로 하여도 된다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 이용하는 경우에는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제로 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(146)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 이용하면 된다. high-k 재료를 게이트 절연층(146)에 이용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막 두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 함유하는 막과, 산화실리콘, 질화실리콘, 산질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 함유하는 막의 적층 구조로 하여도 된다.
또한, 산화물 반도체층(144)에 접하는 절연층(본 실시형태에 있어서는, 게이트 절연층(146))은, 제13족 원소 및 산소를 함유하는 절연 재료로 하여도 된다. 산화물 반도체 재료에는 제13족 원소를 함유하는 것이 많고, 제13족 원소를 함유하는 절연 재료는 산화물 반도체와의 상성(相性)이 양호하고, 이것을 산화물 반도체층에 접하는 절연층에 이용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
여기서, 제13족 원소를 함유하는 절연 재료란, 절연 재료에 1개 또는 복수의 제13족 원소를 함유하는 것을 의미한다. 제13족 원소를 함유하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화갈륨을 함유하는 재료를 이용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화갈륨을 함유하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에서의 수소의 파일업을 저감할 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일한 족(族)의 원소를 이용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화알루미늄을 함유하는 재료를 이용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 상기 재료를 이용하는 것은, 산화물 반도체층에의 물의 침입 방지라고 하는 점에서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 산소 분위기 하에 의한 열 처리나, 산소 도프 등에 의해, 절연 재료를 화학 양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 이용하여 행하여도 된다.
예를 들어, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨을 이용한 경우, 산소 분위기 하에 의한 열 처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화알루미늄을 이용한 경우, 산소 분위기 하에 의한 열 처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 이용한 경우, 산소 분위기 하에 의한 열 처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 행함으로써, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이와 같은 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉의 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 중 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 결손을 저감할 수 있다.
또한, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 게이트 절연층(146) 대신에, 산화물 반도체층(144)의 기초막으로서 형성하는 절연층에 적용해도 되고, 게이트 절연층(146) 및 기초 절연층의 양쪽에 적용하여도 된다.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기 하 또는 산소 분위기 하에서 제2 열 처리를 행하는 것이 바람직하다. 열 처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 열 처리를 행하면 된다. 제2 열 처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 함유하는 경우, 산화물 반도체층(144)에 산소를 공급하고, 상기 산화물 반도체층(144)의 산소 결손을 보충할 수 있다.
또한, 본 실시형태에서는, 게이트 절연층(146)의 형성 후에 제2 열 처리를 행하고 있지만, 제2 열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극의 형성 후에 제2 열 처리를 행하여도 된다. 또한, 제1 열 처리에 계속해서 제2 열 처리를 행해도 되고, 제1 열 처리에 제2 열 처리를 겸하게 해도 되고, 제2 열 처리에 제1 열 처리를 겸하게 하여도 된다.
상술한 바와 같이, 제1 열 처리와 제2 열 처리 중 적어도 한쪽을 적용함으로써, 산화물 반도체층(144)을, 그 수소 원자를 함유하는 물질이 가능한 한 포함되지 않도록 고순도화할 수 있다.
다음에, 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 21d 참조).
게이트 전극(148a) 및 도전층(148b)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극(148a) 및 도전층(148b)은, 단층 구조로 해도 되고, 적층 구조로 하여도 된다.
다음에, 게이트 절연층(146), 게이트 전극(148a) 및 도전층(148b) 상에 절연층(150)을 형성한다(도 22a 참조). 절연층(150)은, PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연층(150)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연층(150)의 단층 구조로 하고 있지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 하여도 된다.
다음에, 게이트 절연층(146), 절연층(150)에, 소스 전극(142a)에까지 도달하는 개구를 형성한다. 그 후, 절연층(150) 상에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 22b 참조). 또한, 상기 개구의 형성은, 마스크 등을 이용한 선택적인 에칭에 의해 행해진다.
배선(154)은, PVD법이나, CVD법을 이용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 이용하여도 된다.
보다 구체적으로는, 예를 들어 절연층(150)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, PVD법에 의해 티타늄막을 얇게(5㎚ 정도) 형성한 후에, 개구에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기서는 소스 전극(142a))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성하여도 된다.
절연층(150)에 형성하는 개구는, 도전층(128b)과 중첩되는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구를 형성함으로써, 컨택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 이용하지 않고, 불순물 영역(126)과 소스 전극(142a)의 접속과, 소스 전극(142a)과 배선(154)의 접속을 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(126) 상에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구('하부 컨택트'라고 함)를 형성하고, 하부 컨택트에 소스 전극(142a)을 형성한 후, 게이트 절연층(146) 및 절연층(150)에 있어서, 하부 컨택트와 중첩되는 영역에 개구('상부 컨택트'라고 함)를 형성하고, 배선(154)을 형성하게 된다. 하부 컨택트와 중첩되는 영역에 상부 컨택트를 형성할 때에, 에칭에 의해 하부 컨택트에 형성된 소스 전극(142a)이 단선될 우려가 있다. 이것을 피하기 위해, 하부 컨택트와 상부 컨택트가 중첩하지 않도록 형성함으로써, 소자 면적이 증대된다고 하는 문제가 발생한다.
본 실시형태에 나타내는 바와 같이, 도전층(128b)을 이용함으로써, 소스 전극(142a)을 단선시키지 않고, 상부 컨택트의 형성이 가능하게 된다. 이것에 의해, 하부 컨택트와 상부 컨택트를 중첩시켜 형성할 수 있기 때문에, 컨택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(154)을 덮도록 절연층(156)을 형성한다(도 22c 참조).
이상에 의해, 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 22c 참조).
다음에, 도 17에 도시한 트랜지스터(162)로서 적용할 수 있는, 트랜지스터의 예를 나타낸다.
또한, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 형성하여도 된다. 도 17에 도시한 트랜지스터(162)에 산화물 도전층을 형성한 트랜지스터(441, 442)를 도 24a, 도 24b에 도시한다. 또한, 절연층(400)은, 절연층(136), 절연층(138), 절연층(140) 등에 상당한다.
도 24a, 도 24b의 트랜지스터(441, 442)는, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a, 404b)이 형성되어 있다. 도 24a, 도 24b의 트랜지스터(441, 442)는 제작 공정에 의해 산화물 도전층(404a, 404b)의 형상이 다른 예이다.
도 24a의 트랜지스터(411)에서는, 산화물 반도체막과 산화물 도전막과의 적층을 형성하고, 산화물 반도체막과 산화물 도전막과의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 상에 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 섬 형상의 산화물 도전막을 에칭하고, 소스 영역 및 드레인 영역으로 되는 산화물 도전층(404a, 404b)을 형성한다.
도 24b의 트랜지스터(442)에서는, 산화물 반도체층(144) 상에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해서 가공하여, 소스 영역 및 드레인 영역으로 되는 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(404a, 404b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 산화물 도전층의 재료로서는, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨, 산화규소를 함유하는 인듐주석 산화물 등을 적용할 수 있다. 또한, 상기 재료에 산화규소를 함유하여도 된다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b) 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터(441, 442)가 고속 동작을 할 수 있다.
또한, 산화물 반도체층(144), 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)의 구성으로 함으로써, 트랜지스터(441, 442)의 내압을 향상시킬 수 있다.
다음에, 도 17에 도시한 트랜지스터(162)의 구조로서, 톱 게이트 구조를 나타냈지만, 본 발명의 일 형태는, 이것에 한정되지 않고, 보텀 게이트 구조로 할 수 있다. 도 26에 보텀 게이트 구조의 예에 대하여 나타낸다.
도 26a에 도시한 트랜지스터(410)는, 게이트 전극(401) 상에 게이트 절연층(402)이 형성되고, 게이트 절연층(402) 상에 산화물 반도체층(403)이 형성되고, 산화물 반도체층(403)과 접속되는 소스 전극(405a), 드레인 전극(405b)이 형성되어 있다. 또한, 게이트 전극(401)과, 산화물 반도체층(403)과, 게이트 절연층(402)과, 소스 전극(405a)과, 드레인 전극(405b)은, 도 17에 도시한 게이트 전극(148a)과, 산화물 반도체층(144)과, 게이트 절연층(146)과, 소스 전극(142a)과, 드레인 전극(142b)에 상당한다.
도 26b에 도시한 트랜지스터(420)는, 게이트 전극(401)과, 게이트 절연층(402)과, 산화물 반도체층(403)과, 소스 전극(405a)과, 드레인 전극(405b)이 형성되어 있는 점에서 도 26a와 마찬가지이다. 도 26a와 다른 점은, 산화물 반도체층(403)에 접하여 절연층(427)이 형성되어 있는 점에 있다.
도 26c에 도시한 트랜지스터(430)는, 게이트 전극(401)과, 게이트 절연층(402)과, 산화물 반도체층(403)과, 소스 전극(405a)과, 드레인 전극(405b)이 형성되어 있는 점에 있어서 도 26a와 마찬가지이다. 도 26a와 다른 점은, 산화물 반도체층(403)에 접하는 소스 전극(405a)과 드레인 전극(405b)의 위치이다. 즉, 도 26a에 도시한 트랜지스터(410)는, 산화물 반도체층(403) 상에서 소스 전극(405a)과 드레인 전극(405b)이 접하는 것에 대해, 도 26c에 도시한 트랜지스터(430)는, 산화물 반도체층(403) 하에서 소스 전극(405a)과 드레인 전극(405b)이 접하고 있다.
본 실시형태에서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(144)은 수소나 물 등이 저감되어, 산소 결손이 저감됨으로써, 캐리어 밀도가, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/㎤ 정도)와 비교하여, 충분히 작은 값(예를 들어, 1×1012/㎤ 미만, 보다 바람직하게는, 1.45×1010/㎤ 미만)을 취한다. 그리고, 트랜지스터(162)의 오프 전류도 충분히 작아진다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하로 된다.
이와 같이 고순도화된 산화물 반도체층(144)을 이용함으로써, 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이하게 된다. 그리고, 이와 같은 트랜지스터를 이용함으로써, 매우 오랜 기간에 걸쳐서 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
상기 실시형태에서, 트랜지스터의 반도체층에 이용할 수 있는 산화물 반도체층의 일 형태를, 도 25를 이용하여 설명한다.
본 실시형태의 산화물 반도체층은, 제1 결정성 산화물 반도체층 상에 제1 결정성 산화물 반도체층보다도 두꺼운 제2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층(400) 상에 절연층(437)을 형성한다. 본 실시형태에서는, 절연층(437)으로서, PCVD법 또는 스퍼터링법을 이용하여, 50㎚ 이상 600㎚ 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산질화실리콘막, 산화 질화 알루미늄막 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들 적층을 이용할 수 있다. 또한, 절연층(400)은, 절연층(136), 절연층(138), 절연층(140) 등에 상당한다.
다음에, 절연층(437) 상에 막 두께 1㎚ 이상 10㎚ 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은, 스퍼터링법을 이용하고, 그 스퍼터링법에 의한 성막시에서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 이용하여, 기판과 타깃 사이와의 거리를 170㎜, 기판 온도 250℃, 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5㎚의 제1 산화물 반도체막을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하고, 제1 가열 처리를 행한다. 제1 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제1 가열 처리에 의해서 제1 결정성 산화물 반도체층(450a)을 형성한다(도 25a 참조).
제1 가열 처리의 온도에도 의하지만, 성막시에서의 기판 온도나 제1 가열 처리에 의해서, 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부를 향하여 결정 성장하고, c축 배향한 결정이 얻어진다. 제1 가열 처리에 의해서, 아연과 산소가 막 표면에 많이 모이고, 상평면이 육각형을 이루는 아연과 산소로 이루어지는 그래핀 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하여 겹침 적층으로 된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부와 결정 성장이 진행된다.
제1 가열 처리에 의해서, 산화물 절연층인 절연층(437) 중의 산소를 제1 결정성 산화물 반도체층(450a)과의 계면 또는 그 근방(계면으로부터 플러스 마이너스 5㎚)에 확산시켜, 제1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 기초 절연층으로서 이용되는 절연층(437)은, 막 중(벌크 중), 제1 결정성 산화물 반도체층(450a)과 절연층(437)의 계면 중 어느 하나에는 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
계속해서, 제1 결정성 산화물 반도체층(450a) 상에 10㎚보다도 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막의 형성은, 스퍼터링법을 이용하고, 그 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 상에 접하여 성막하는 산화물 반도체층에 전구체의 정렬이 일어나고, 소위, 질서성을 갖게 할 수 있다.
본 실시형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 이용하여, 기판과 타깃 사이와의 거리를 170㎜, 기판 온도 400℃, 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25㎚의 제2 산화물 반도체막을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소 분위기 하, 산소 분위기 하, 혹은 질소와 산소의 혼합 분위기로 하고, 제2 가열 처리를 행한다. 제2 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 25b 참조). 제2 가열 처리는, 질소 분위기 하, 산소 분위기 하, 혹은 질소와 산소의 혼합 분위기 하에서 행함으로써, 제2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제2 가열 처리에 의해서, 제1 결정성 산화물 반도체층(450a)을 핵으로서 막 두께 방향, 즉 저부로부터 내부에 결정 성장이 진행되어 제2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(437)의 형성으로부터 제2 가열 처리까지의 공정을 대기에 노출시키지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제2 가열 처리까지의 공정은, 수소 및 수분을 거의 함유하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에 제어하는 것이 바람직하고, 예를 들어 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
계속해서, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 25c 참조). 도면에서는, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층이라고 설명하고 있지만, 명확한 계면이 존재하고 있는 것뿐만 아니라, 어디까지나 이해하기 쉽게 설명하기 위해 도시하고 있다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 상에 형성한 후, 상기 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성하여도 된다.
또한, 산화물 반도체 적층의 에칭은, 건식 에칭이어도 습식 에칭이어도 된다. 물론, 이들을 조합하여 이용하여도 된다.
또한, 상기 제작 방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, c축 배향을 갖는 것을 특징의 하나로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 단결정 구조가 아니라, 아몰퍼스 구조가 아닌 구조이며, c축 배향을 가진 결정(CAAC:'C Axis Aligned Crystal'이라고도 함)을 포함하는 산화물을 갖는다. 또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 일부에 결정 입계를 갖고 있다.
또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속의 산화물인 In-Ga-Zn-O계의 재료('IGZO'라고도 표기함), In-Sn-Zn-O계의 재료('ITZO'라고도 표기함), In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nd-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Tb-Zn-O계의 재료, In-Dy-Zn-O계의 재료, In-Ho-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Yb-Zn-O계의 재료, In-Lu-Zn-O계의 재료, 2원계 금속의 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료, 1원계 금속의 산화물인 In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등이 있다. 또한, 상기의 재료에 SiO2를 함유하여도 된다. 여기서, 예를 들어 In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하며, 그 조성비는 특별히 묻지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 함유하고 있어도 된다.
또한, 제1 결정성 산화물 반도체층 상에 제2 결정성 산화물 반도체층을 형성하는 2층 구조로 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복적으로 행하여, 3층 이상의 적층 구조로 하여도 된다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(예를 들어, 실시형태 1, 및 실시형태 2에서의 트랜지스터(162), 트랜지스터(410), 트랜지스터(420), 트랜지스터(430) 트랜지스터(411), 트랜지스터(442))에, 적절히 이용할 수 있다.
또한, 산화물 반도체층(403)으로서 본 실시형태의 산화물 반도체 적층을 이용한 실시형태 2에서의 트랜지스터(162)에 있어서는, 산화물 반도체층의 한쪽 면으로부터 다른 쪽의 면에 전계가 인가되지 않고, 또한, 전류가 산화물 반도체 적층의 두께 방향(한쪽 면으로부터 다른 쪽의 면에 흐르는 방향, 구체적으로 도 17에 도시한 트랜지스터(162))에서는 상하 방향)으로 흐르는 구조는 아니다. 전류는, 주로, 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광 조사가 행해지거나, 또는 BT 스트레스가 부여되어도, 트랜지스터 특성의 열화는 억제되거나 또는 저감된다.
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 이용함으로써, 안정된 전기적 특성을 갖고, 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면, 또는 계면의 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있고, ab면에서는 a축 또는 b축의 방향이 다른(c축을 중심으로 하여 회전한) 결정(CAAC:'C Axis Aligned Crystal'이라고도 함)을 함유하는 산화물에 대하여 설명한다.
CAAC를 함유하는 산화물이란, 넓은 의미에서 비단결정이며, 그 ab면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향으로 수직인 방향에서 보아, 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(相)을 함유하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 일치하여도 된다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하게 하여도 된다
CAAC는 그 조성 등에 따라서, 도체이거나, 반도체이거나, 절연체이다. 또한, 그 조성 등에 따라서, 가시광에 대하여 투명하거나 불투명하다.
이와 같은 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다
CAAC에 포함되는 결정 구조의 일례에 대하여 도 27 내지 도 29를 이용하여 상세히 설명한다. 또한, 특별히 언급하지 않는 한, 도 27 내지 도 29는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반 부분 및 하반 부분이라고 하는 경우, ab면을 경계로 한 경우의 상반 부분 및 하반 부분을 말한다. 또한, 도 27에서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 27a에 1개의 6배위의 In, In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O)를 갖는 구조를 도시한다. 여기서, 금속 원자가 1개에 대하여, 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 27a의 구조는 팔면체 구조를 취하지만, 간편화를 위해 평면 구조로 도시하고 있다. 또한, 도 27a의 상반 부분 및 하반 부분에는 각각 3개씩 4배위의 O가 있다. 도 27a에 도시한 소그룹은 전하가 0이다.
도 27b에 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하, 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 27b의 상반 부분 및 하반 부분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 27b에 도시한 구조를 취할 수 있다. 도 27b에 도시한 소그룹은 전하가 0이다.
도 27c에 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 27c의 상반 부분에 1개의 4배위의 O가 있고, 하반 부분에는 3개의 4배위의 O가 있다. 또는, 도 27c의 상반 부분에 3개의 4배위의 O가 있고, 하반 부분에 1개의 4배위의 O가 있어도 된다. 도 27c에 도시한 소그룹은 전하가 0이다.
도 27d에 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 27d의 상반 부분에 3개의 4배위의 O가 있고, 하반 부분에는 3개의 4배위의 O가 있다. 도 27d에 도시한 소그룹은 전하가 +1로 된다.
도 27e에 2개의 Zn을 함유하는 소그룹을 나타낸다. 도 27e의 상반 부분에는 1개의 4배위의 O가 있고, 하반 부분에는 1개의 4배위의 O가 있다. 도 27e에 도시한 소그룹은 전하가 -1로 된다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹('유닛 셀'이라고도 함)이라고 부른다.
여기서, 이들 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 27a에 도시한 6배위의 In의 상반 부분의 3개의 O는, 하방향으로 각각 3개의 근접 In을 갖고, 하반 부분의 3개의 O는, 상방향으로 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반 부분의 1개의 O는, 하방향으로 1개의 근접 Ga를 갖고, 하반 부분의 1개의 O는, 상방향으로 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반 부분의 1개의 O는, 하방향으로 1개의 근접 Zn을 갖고, 하반 부분의 3개의 O는, 상방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향으로 근접하는 4배위의 O의 개수와, 그 O의 하방향에 있는 근접 금속 원자의 개수는 동등하고, 마찬가지로, 금속 원자의 하방향으로 근접하는 4배위의 O의 개수와, 그 O의 상방향에 있는 근접 금속 원자의 개수는 동등하다. 소그룹들의 결합에 기여하는 O는 4배위이기 때문에, O의 하방향에 있는 근접 금속 원자의 개수와, O의 상방향에 있는 근접 금속 원자의 개수의 합은 4로 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 개수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 개수의 합이 4개일 때, 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반 부분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 그 외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 28의 (a)에, In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 28의 (b)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 28의 (c)는 도 28의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 28의 (a)에 있어서는, 간편화를 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만을 나타내고, 예를 들어, Sn의 상반 부분 및 하반 부분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 안에 3이라고 나타낸다. 마찬가지로, 도 28의 (a)에 있어서 In의 상반 부분 및 하반 부분에는 각각 1개씩 4배위의 O가 있고, 동그라미 안에 1이라고 나타낸다. 또한, 마찬가지로, 도 28의 (a)에서, 하반 부분에 1개씩 4배위의 O가 있고, 상반 부분에는 3개의 4배위의 O가 있는 Zn과, 상반 부분에는 1개의 4배위의 O가 있고, 하반 부분에는 3개의 4배위의 O가 있는 Zn을 나타낸다.
도 28의 (a)에서, In-Sn-Zn-O계 층 구조를 구성하는 중그룹은, 위로부터 순서대로 4배위의 O가 3개씩 상반 부분 및 하반 부분에 있는 Sn이, 4배위의 O가 1개씩 상반 부분 및 하반 부분에 있는 In과 결합하고, 그 In이, 상반 부분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반 부분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반 부분 및 하반 부분에 있는 In과 결합하고, 그 In이, 상반 부분에 1개의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반 부분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반 부분 및 하반 부분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1로 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 갖는 구조로서, 도 27e에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 함유한 소그룹이 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 28의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속의 산화물인 In-Ga-Zn-O계의 재료('IGZO'라고도 표기함), In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nd-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Tb-Zn-O계의 재료, In-Dy-Zn-O계의 재료, In-Ho-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Yb-Zn-O계의 재료, In-Lu-Zn-O계의 재료나, 2원계 금속의 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료나, In-Ga-O계의 재료 등을 이용한 경우에도 마찬가지이다.
예를 들어, 도 29의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중 그룹의 모델도를 나타낸다.
도 29의 (a)에서, In-Ga-Zn-O계의 층 구조를 구성하는 중 그룹은, 위로부터 순차적으로 4배위의 O가 3개씩 상반 부분 및 하반 부분에 있는 In이, 4배위의 O가 1개 상반 부분에 있는 Zn과 결합하고, 그 Zn의 하반 부분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반 부분 및 하반 부분에 있는 Ga와 결합하고, 그 Ga의 하반 부분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반 부분 및 하반 부분에 있는 In과 결합하고 있는 구성이다. 이 중 그룹이 복수 결합하여 대그룹을 구성한다.
도 29의 (b)에 3개 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 29의 (c)는, 도 29의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이므로, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0으로 된다. 그로 인해, 이들의 소그룹의 조합이면 중 그룹의 합계의 전하는 항상 0으로 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중 그룹은, 도 29의 (a)에 도시한 중 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중 그룹을 조합한 대그룹도 취할 수 있다.
(실시형태 5)
본 실시형태에서는, 트랜지스터의 전계 효과 이동도에 관하여 설명한다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해서 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, 레빈손(Levinson) 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면,
Figure 112011060691817-pat00002
로 표현할 수 있다. 여기서, E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈손 모델에서는,
Figure 112011060691817-pat00003
으로 표현된다. 여기서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여도 지장은 없다. 선형 영역에서의 드레인 전류 Id는,
Figure 112011060691817-pat00004
이다. 여기서, L은 채널 길이, W는 채널 폭이며, 여기서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다.
상기 수학식의 양변을 Vg로 나누고, 또한 양변의 로그를 취하면,
Figure 112011060691817-pat00005
로 된다. 수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1의 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물로 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs로 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층과의 계면에서의 산란에 의해서 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은,
Figure 112011060691817-pat00006
으로 표현된다. 여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107㎝/s, l=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가되므로, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 30에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚로 하였다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연층의 두께는 100㎚, 비유전률은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 30에서 도시된 바와 같이, 게이트 전압 1V 강으로 이동도 100㎠/Vs 이상의 피크를 부여하지만, 게이트 전압이 더 높아지면, 계면 산란이 커져, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이와 같은 이동도를 갖는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 31 내지 도 33에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 34에 나타낸다. 도 34에 도시한 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 갖는다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10-3Ω㎝로 한다.
도 34a에 도시한 트랜지스터는, 기초 절연층(1101)과, 기초 절연층(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102) 상에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 그들에 끼워지고, 채널 형성 영역으로 되는 진성의 반도체 영역(1103b)과, 게이트 전극(1105)을 갖는다. 게이트 전극(1105)의 폭을 33㎚로 한다.
게이트 전극(1105)과 반도체 영역(1103b)의 사이에는, 게이트 절연층(1104)을 갖고, 또한, 게이트 전극(1105)의 양측면에는 측벽 절연층(1106a) 및 측벽 절연층(1106b), 게이트 전극(1105)의 상부에는, 게이트 전극(1105)과 다른 배선과의 단락을 방지하기 위한 절연층(1107)을 갖는다. 측벽 절연층의 폭은 5㎚로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여, 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는다. 또한, 이 트랜지스터에서의 채널 폭을 40㎚로 한다.
도 34b에 도시하는 트랜지스터는, 기초 절연층(1101)과, 산화알루미늄으로 이루어지는 매립 절연물(1102) 상에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 그들에 끼워진 진성의 반도체 영역(1103b)과, 폭 33㎚의 게이트 전극(1105)과 게이트 절연층(1104)과 측벽 절연층(1106a) 및 측벽 절연층(1106b)과 절연층(1107)과 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는 점에서 도 34a에 도시한 트랜지스터와 동일하다.
도 34a에 도시한 트랜지스터와 도 34b에 도시한 트랜지스터의 차이점은, 측벽 절연층(1106a) 및 측벽 절연층(1106b) 하의 반도체 영역의 도전형이다. 도 34a에 도시하는 트랜지스터에서는, 측벽 절연층(1106a) 및 측벽 절연층(1106b) 하의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 34b에 도시한 트랜지스터에서는, 진성의 반도체 영역(1103b)이다. 즉, 도 34b에 도시한 반도체층에서, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트 전극(1105)이 Loff만큼 겹치지 않는 영역으로 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는, 측벽 절연층(1106a)(측벽 절연층(1106b))의 폭과 동일하다.
그 밖의 계산에 이용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사가 제조한 디바이스 시뮬레이션 소프트, Sentaurus Device를 이용하였다. 도 31은, 도 34a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다.
도 31a는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 31b는 10㎚로 한 것이며, 도 31c는 5㎚로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띈 변화가 없다. 게이트 전압 1V 전후로, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 초과하는 것을 나타내었다.
도 32는, 도 34b에 도시되는 구조의 트랜지스터로, 오프셋 길이 Loff를 5㎚로 하였지만 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 32a는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 32b는 10㎚로 한 것이며, 도 32c는 5㎚로 한 것이다.
또한, 도 33은, 도 34b에 도시되는 구조의 트랜지스터로, 오프셋 길이 Loff를 15㎚로 한 것이지만 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 33a는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 33b는 10㎚로 한 것이며, 도 33c는 5㎚로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띈 변화가 없다.
또한, 이동도 μ의 피크는, 도 31에서는 80㎠/Vs 정도이지만, 도 32에서는 60㎠/Vs 정도, 도 33에서는 40㎠/Vs 정도와, 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 수반하여 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후로, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 초과하는 것을 나타내었다.
(실시형태 6)
본 실시형태에서는, 산화물 반도체로서 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 이용한 트랜지스터에 대하여 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분과는 조성비로 5atomic％ 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리ㆍ오프화시키는 것이 가능하게 된다.
예를 들어, 도 35a 내지 도 35c는, In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 35a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도의 피크는 18.8㎠/Vsec가 얻어졌다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 35b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시하지만, 전계 효과 이동도의 피크는 32.2㎠/Vsec가 얻어져 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더 높일 수 있다. 도 35c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃로 열 처리를 하였을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도의 피크는 34.5㎠/Vsec가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 도입하는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있어, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화ㆍ탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 함유되는 수소나 수산기 혹은 수분을 방출시키고, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 된다. 이와 같은 결정화 혹은 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열 처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리ㆍ오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소하게 된다. 즉, 임계값 전압은 트랜지스터가 노멀리ㆍ오프로 되는 방향으로 움직이고, 이와 같은 경향은 도 35a와 도 35b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리ㆍ오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열 처리함으로써 트랜지스터의 노멀리ㆍ오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열 처리를 함으로써, 게이트 바이어스ㆍ스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/㎝, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않고 있는 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/㎝로 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/㎝로 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 36a에, 마이너스 BT 시험의 결과를 도 36b에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 37a에, 마이너스 BT 시험의 결과를 도 37b에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 속에서 행할 수 있지만, 우선 질소 혹은 불활성 가스, 또는 감압 하에서 열 처리를 행하고 나서 산소를 함유하는 분위기 속에서 열 처리를 행하여도 된다. 이와 같은 분위기 속에서 열 처리를 행함으로써, 산화물 반도체막 중에 산소를 과잉으로 함유시킬 수 있다. 최초에 탈수화ㆍ탈수소화를 행하고 나서 산소를 산화물 반도체막에 추가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 이후로부터 산소를 추가하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 된다. 이에 의해서도, 산화물 반도체막 중에 산소를 과잉으로 함유시킬 수 있다.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 이후에 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열 처리에 의해서 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In:Sn:Zn=1:1:1의 타깃을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD:X-Ray Diffraction)로 할로우 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들어 650℃의 열 처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 상에 In-Sn-Zn-O막을 100㎚의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로서 성막하였다. 타깃은, 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn-O 타깃을 이용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 마찬가지의 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도로 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 내리지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 40에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 함유시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물로 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리ㆍ오프화를 도모할 수 있어, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당의 전류값을 나타낸다.
도 41에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기서는, 간단하게 하기 위해 측정시의 기판 온도의 역수로 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 41에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
다만, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막 실외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 함유되지 않도록 이슬점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타깃을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의해서 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 이용한 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 대해서 평가하였다.
측정에 이용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃로 행하였다. 여기서, 트랜지스터에서, 게이트 전극과 한 쌍의 전극과의 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극이 밀려나온 부분을 dW라고 부른다.
도 38에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 39a에 기판 온도와 임계값 전압의 관계를, 도 39b에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 39a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 39b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 구해지는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성이면, Si 반도체에서 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생으로 하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
<트랜지스터의 예 1>
In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터의 일례에 대하여, 도 42 등을 이용하여 설명한다.
도 42는, 코플래너형인 톱 게이트ㆍ톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 42a에 트랜지스터의 상면도를 나타낸다. 또한, 도 42b에 도 42a의 1점 쇄선 A-B에 대응하는 단면 A-B를 나타낸다.
도 42b에 도시한 트랜지스터는, 기판(1200)과, 기판(1200) 상에 형성된 기초 절연막(1202)과, 기초 절연막(1202)의 주변에 형성된 보호 절연막(1204)과, 기초 절연막(1202) 및 보호 절연막(1204) 상에 형성된 고저항 영역(1206a) 및 저저항 영역(1206b)을 갖는 산화물 반도체막(1206)과, 산화물 반도체막(1206) 상에 형성된 게이트 절연막(1208)과, 게이트 절연막(1208)을 개재하여 산화물 반도체막(1206)과 중첩하여 형성된 게이트 전극(1210)과, 게이트 전극(1210)의 측면과 접하여 형성된 측벽 절연막(1212)과, 적어도 저저항 영역(1206b)과 접하여 형성된 한 쌍의 전극(1214)과, 적어도 산화물 반도체막(1206), 게이트 전극(1210) 및 한 쌍의 전극(1214)을 덮어서 형성된 층간 절연막(1216)과, 층간 절연막(1216)에 형성된 개구부를 개재하여 적어도 한 쌍의 전극(1214)의 한쪽과 접속하여 형성된 배선(1218)을 갖는다.
또한, 도시하지는 않지만, 층간 절연막(1216) 및 배선(1218)을 덮어서 형성된 보호막을 가져도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(1216)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감할 수 있어, 트랜지스터의 오프 전류를 저감할 수 있다.
<트랜지스터의 예 2>
상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 이용한 트랜지스터의 다른 일례에 대해서 나타낸다.
도 43은, 트랜지스터의 구조를 도시한 상면도 및 단면도이다. 도 43a는 트랜지스터의 상면도이다. 또한, 도 43b는 도 43a의 1점 쇄선 A-B에 대응하는 단면도이다.
도 43b에 도시한 트랜지스터는, 기판(1600)과, 기판(1600) 상에 형성된 기초 절연막(1602)과, 기초 절연막(1602) 상에 형성된 산화물 반도체막(1606)과, 산화물 반도체막(1606)과 접하는 한 쌍의 전극(1614)과, 산화물 반도체막(1606) 및 한 쌍의 전극(1614) 상에 형성된 게이트 절연막(1608)과, 게이트 절연막(1608)을 개재하여 산화물 반도체막(1606)과 중첩하여 형성된 게이트 전극(1610)과, 게이트 연막(1608) 및 게이트 전극(1610)을 덮어서 형성된 층간 절연막(1616)과, 층간 절연막(1616)에 형성된 개구부를 개재하여 한 쌍의 전극(1614)과 접속하는 배선(1618)과, 층간 절연막(1616) 및 배선(1618)을 덮어서 형성된 보호막(1620)을 갖는다.
기판(1600)으로서는 글래스 기판을, 기초 절연막(1602)으로서는 산화실리콘막을, 산화물 반도체막(1606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(1614)으로서는 텅스텐막을, 게이트 절연막(1608)으로서는 산화실리콘막을, 게이트 전극(1610)으로서는 질화탄탈막과 텅스텐막과의 적층 구조를, 층간 절연막(1616)으로서는 산질화 실리콘막과 폴리이미드막과의 적층 구조를, 배선(1618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(1620)으로서는 폴리이미드막을, 각각 이용하였다.
또한, 도 43a에 도시한 구조의 트랜지스터에서, 게이트 전극(1610)과 한 쌍의 전극(1614)과의 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(1606)에 대한 한 쌍의 전극(1614)이 밀려나온 부분을 dW라고 부른다.
(실시형태 7)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여, 도 23을 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 23a는, 노트북형 퍼스널 컴퓨터이며, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 케이스(701)와 케이스(702) 중 적어도 하나에는, 앞서 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 23b는, 휴대 정보 단말기(PDA)이며, 본체(711)에는, 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 앞서 실시형태에 나타내는 반도체 장치가 형성되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 23c는, 전자 페이퍼를 실장한 전자 서적(720)이며, 케이스(721)와 케이스(723)의 2개의 케이스로 구성되어 있다. 케이스(721) 및 케이스(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 케이스(721)와 케이스(723)는, 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 케이스(721)는, 전원(731), 조작키(733), 스피커(735) 등을 구비하고 있다. 케이스(721), 케이스(723) 중 적어도 하나에는, 앞서 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 23d는, 휴대 전화기이며, 케이스(740)와 케이스(741)의 2개의 케이스로 구성되어 있다. 또한, 케이스(740)와 케이스(741)는, 슬라이드하고, 도 23d와 같이 전개한 상태로부터 겹친 상태로 할 수 있어, 휴대하기에 적합한 소형화가 가능하다. 또한, 케이스(741)는, 표시 패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 케이스(740)는, 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는, 케이스(741)에 내장되어 있다. 케이스(740)와 케이스(741) 중 적어도 하나에는, 앞서 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 23e는, 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해서 구성되어 있다. 본체(761) 내에는, 앞서 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 23f는, 텔레비전 장치(770)이며, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 케이스(771)가 구비하는 스위치나, 리모트 컨트롤러 조작기(780)에 의해 행할 수 있다. 케이스(771) 및 리모트 컨트롤러 조작기(780)에는, 앞서 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 정보의 기입 및 판독이 고속으로, 오랜 기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자 기기에는, 앞서 실시형태에 따른 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 실현된다.
120 : 반도체층
122 : 절연층
122a : 게이트 절연층
124 : 마스크
126 : 불순물 영역
128a : 게이트 전극
128b : 도전층
130 : 불순물 영역
132 : 불순물 영역
134 : 채널 형성 영역
136 : 절연층
138 : 절연층
140 : 절연층
142a : 소스 전극
142b : 드레인 전극
144 : 산화물 반도체층
146 : 게이트 절연층
148a : 게이트 전극
148b : 도전층
150 : 절연층
154 : 배선
156 : 절연층
160 : 트랜지스터
162 : 트랜지스터
164 : 용량 소자
170 : 메모리 셀
201 : 메모리 셀 어레이
202 : 열 구동 회로
203 : 행구동 회로
204 : 컨트롤러
205 : I/O 제어 회로
206 : 카운터
207 : 전위 생성 회로
208 : 버퍼
221 : 비트선/소스선 구동 회로
223a : 아날로그 스위치
225 : 회로
231 : 게이트선/용량선 구동 회로
250 : 기판 온도
314 : 트랜지스터
323 : 부하
324 : 센스 앰프
325 : 인버터
326 : 클록드 인버터
327 : 트랜지스터
328 : 트랜지스터
329 : 래치 회로
341 : 트랜지스터
342 : 트랜지스터
343 : 트랜지스터
344 : 트랜지스터
400 : 절연층
401 : 게이트 전극
402 : 게이트 절연층
403 : 산화물 반도체층
404a : 산화물 도전층
404b : 산화물 도전층
405a : 소스 전극
405b : 드레인 전극
410 : 트랜지스터
420 : 트랜지스터
427 : 절연층
430 : 트랜지스터
437 : 절연층
441 : 트랜지스터
442 : 트랜지스터
450a : 결정성 산화물 반도체층
450b : 결정성 산화물 반도체층
453 : 산화물 반도체층
500 : 반도체 기판
510 : 단결정 반도체 기판
512 : 산화막
514 : 취화 영역
516 : 단결정 반도체층
518 : 단결정 반도체층
701 : 케이스
702 : 케이스
703 : 표시부
704 : 키보드
711 : 본체
712 : 스타일러스
713 : 표시부
714 : 조작 버튼
715 : 외부 인터페이스
720 : 전자 서적
721 : 케이스
723 : 케이스
725 : 표시부
727 : 표시부
731 : 전원
733 : 조작키
735 : 스피커
737 : 축부
740 : 케이스
741 : 케이스
742 : 표시 패널
743 : 스피커
744 : 마이크로폰
745 : 조작키
746 : 포인팅 디바이스
747 : 카메라용 렌즈
748 : 외부 접속 단자
749 : 태양 전지 셀
750 : 외부 메모리 슬롯
761 : 본체
763 : 접안부
764 : 조작 스위치
765 : 표시부
766 : 배터리
767 : 표시부
770 : 텔레비전 장치
771 : 케이스
773 : 표시부
775 : 스탠드
780 : 리모트 컨트롤러 조작기
1101 : 기초 절연층
1102 : 매립 절연물
1103a : 반도체 영역
1103b : 반도체 영역
1103c : 반도체 영역
1104 : 게이트 절연층
1105 : 게이트 전극
1106a : 측벽 절연층
1106b : 측벽 절연층
1107 : 절연층
1108a : 소스 전극
1108b : 드레인 전극
1200 : 기판
1202 : 기초 절연막
1204 : 보호 절연막
1206 : 산화물 반도체막
1208 : 게이트 절연막
1210 : 게이트 전극
1212 : 측벽 절연막
1214 : 전극
1216 : 층간 절연막
1218 : 배선
1600 : 기판
1602 : 기초 절연막
1606 : 산화물 반도체막
1608 : 게이트 절연막
1610 : 게이트 전극
1614 : 전극
1616 : 층간 절연막
1618 : 배선
1620 : 보호막

Claims (17)

  1. 반도체 장치로서,
    배선;
    제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 및 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터를 포함하는 메모리 셀; 및
    부하, 클록드 인버터(clocked inverter) 및 제3 트랜지스터를 포함하는 판독 회로를 포함하고,
    상기 제1 채널 형성 영역의 재료는 상기 제2 채널 형성 영역의 재료와 상이하고,
    상기 제3 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 제3 채널 형성 영역을 포함하고,
    상기 클록드 인버터의 입력 단자는 상기 배선을 통해 상기 제1 소스 전극과 상기 제1 드레인 전극 중 하나, 및 상기 부하에 전기적으로 접속되고,
    상기 클록드 인버터의 출력 단자는 상기 제3 소스 전극과 상기 제3 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제3 소스 전극과 상기 제3 드레인 전극 중 다른 하나는 전원 전위에 전기적으로 접속되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 배선은 상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나에 전기적으로 접속되는, 반도체 장치.
  3. 반도체 장치로서,
    제1 배선;
    제2 배선;
    제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및 용량 소자를 포함하고, 상기 용량 소자의 제1 전극은 상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나, 및 상기 제1 게이트 전극에 전기적으로 접속되며, 상기 용량 소자의 제2 전극은 상기 제2 배선에 전기적으로 접속되는 메모리 셀; 및
    부하, 클록드 인버터 및 제3 트랜지스터를 포함하는 판독 회로를 포함하고,
    상기 제1 채널 형성 영역의 재료는 상기 제2 채널 형성 영역의 재료와 상이하고,
    상기 제3 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 제3 채널 형성 영역을 포함하고,
    상기 클록드 인버터의 입력 단자는 상기 제1 배선을 통해 상기 제1 소스 전극과 상기 제1 드레인 전극 중 하나, 및 상기 부하에 전기적으로 접속되고,
    상기 클록드 인버터의 출력 단자는 상기 제3 소스 전극과 상기 제3 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제3 소스 전극과 상기 제3 드레인 전극 중 다른 하나는 전원 전위에 전기적으로 접속되고,
    상기 제3 트랜지스터는 상기 제2 배선의 전위가 변화될 때마다 오프 상태로 되고,
    고레벨 전위를 갖는 클록 신호가 상기 제2 배선의 전위가 변화될 때마다 상기 클록드 인버터의 클록 신호선에 입력되는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 배선은 상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나에 전기적으로 접속되는, 반도체 장치.
  5. 제1항 또는 제3항에 있어서,
    상기 제1 트랜지스터는 p채널형 트랜지스터이고,
    상기 제2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치.
  6. 제1항 또는 제3항에 있어서,
    상기 제2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  7. 제1항 또는 제3항에 있어서,
    상기 클록드 인버터의 출력 단자에 전기적으로 접속된 래치 회로를 더 포함하는, 반도체 장치.
  8. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는,
    제1 배선;
    제2 배선;
    제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및 용량 소자를 포함하고, 상기 용량 소자의 제1 전극은 상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나, 및 상기 제1 게이트 전극에 전기적으로 접속되며, 상기 용량 소자의 제2 전극은 상기 제2 배선에 전기적으로 접속되는 메모리 셀; 및
    부하, 클록드 인버터 및 제3 트랜지스터를 포함하는 판독 회로를 포함하고,
    상기 제1 채널 형성 영역의 재료는 상기 제2 채널 형성 영역의 재료와 상이하고,
    상기 제3 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 제3 채널 형성 영역을 포함하고,
    상기 클록드 인버터의 입력 단자는 상기 제1 배선을 통해 상기 제1 소스 전극과 상기 제1 드레인 전극 중 하나, 및 상기 부하에 전기적으로 접속되고,
    상기 클록드 인버터의 출력 단자는 상기 제3 소스 전극과 상기 제3 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제3 소스 전극과 상기 제3 드레인 전극 중 다른 하나는 전원 전위에 전기적으로 접속되고,
    상기 구동 방법은,
    상기 제2 배선에 입력되는 제1 전위를 제2 전위로부터 제3 전위로 서서히 변화시키는 단계;
    상기 제1 전위의 변화에 따라 상기 제1 배선에 입력되는 제4 전위를 서서히 변화시키며, 상기 제4 전위는 상기 부하 및 상기 제1 트랜지스터의 저항 분할에 의해 결정되는 단계;
    상기 제1 전위가 변화될 때마다 클록 신호 및 반전된 클록 신호를 상기 클록드 인버터에 입력하는 단계;
    상기 클록 신호 및 상기 반전된 클록 신호가 상기 클록드 인버터에 입력될 때마다 상기 클록드 인버터로부터 출력 신호를 출력하는 단계; 및
    상기 클록 신호 또는 상기 반전된 클록 신호를 상기 제3 게이트 전극에 입력하고, 상기 클록 신호 또는 상기 반전된 클록 신호가 상기 제3 게이트 전극에 입력되는 동안 상기 제3 트랜지스터를 오프 상태로 하는 단계를 포함하는, 반도체 장치의 구동 방법.
  9. 제8항에 있어서,
    상기 제1 트랜지스터는 p채널형 트랜지스터이고,
    상기 제2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치의 구동 방법.
  10. 제8항에 있어서,
    상기 제2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  11. 제8항에 있어서,
    상기 반도체 장치는 상기 클록드 인버터의 출력 단자에 전기적으로 접속된 래치 회로를 더 포함하는, 반도체 장치의 구동 방법.
  12. 제8항에 있어서,
    상기 제1 배선은 상기 제2 소스 전극과 상기 제2 드레인 전극 중 하나에 전기적으로 접속되는, 반도체 장치의 구동 방법.
  13. 제8항에 있어서,
    상기 제3 트랜지스터는 p채널형 트랜지스터이고,
    상기 전원 전위는 VDD이고,
    상기 반전된 클록 신호는 상기 제1 전위가 변화될 때마다 상기 제3 게이트 전극에 입력되는, 반도체 장치의 구동 방법.
  14. 제8항에 있어서,
    상기 제3 트랜지스터는 n채널형 트랜지스터이고,
    상기 전원 전위는 GND이고,
    상기 클록 신호는 상기 제1 전위가 변화될 때마다 상기 제3 게이트 전극에 입력되는, 반도체 장치의 구동 방법.
  15. 삭제
  16. 삭제
  17. 삭제
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