KR20120096953A - 반도체장치 및 반도체장치의 구동방법 - Google Patents

반도체장치 및 반도체장치의 구동방법 Download PDF

Info

Publication number
KR20120096953A
KR20120096953A KR1020110076365A KR20110076365A KR20120096953A KR 20120096953 A KR20120096953 A KR 20120096953A KR 1020110076365 A KR1020110076365 A KR 1020110076365A KR 20110076365 A KR20110076365 A KR 20110076365A KR 20120096953 A KR20120096953 A KR 20120096953A
Authority
KR
South Korea
Prior art keywords
transistor
memory cell
potential
oxide
circuit
Prior art date
Application number
KR1020110076365A
Other languages
English (en)
Other versions
KR101903980B1 (ko
Inventor
타카노리 마쓰자키
슈헤이 나가쓰카
히로키 이노우에
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120096953A publication Critical patent/KR20120096953A/ko
Application granted granted Critical
Publication of KR101903980B1 publication Critical patent/KR101903980B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 회수에도 제한이 없는, 새로운 구조의 반도체장치를 제공하는 것을 목적의 한가지로 한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들면, 와이드갭 반도체인 산화물 반도체 재료를 사용해서 반도체장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써, 장기간에 걸쳐 정보를 유지하는 것이 가능하다. 또한, 신호선의 전위 변화의 타이밍을, 기록 워드선의 전위 변화의 타이밍보다 지연시킨다. 이것에 의해, 데이터의 기록 미스를 방지하는 것이 가능하다.

Description

반도체장치 및 반도체장치의 구동방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
개시하는 발명은, 반도체소자를 이용한 반도체장치 및 그 구동방법에 관한 것이다.
반도체 소자를 이용한 기억장치는, 전력의 공급이 없어지면 기억 내용이 잃어버리는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성의 것으로 대별된다.
휘발성 기억장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)가 있다. DRAM은, 기억소자를 구성하는 트랜지스터를 선택해서 커패시터에 전하를 축적함으로써 정보를 기억한다.
상기한 원리로부터, DRAM에서는, 정보를 판독하면 커패시터의 전하는 잃어버리기 때문에, 정보의 판독시마다, 다시 기록 동작이 필요하게 된다. 또한, 기억소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 사이의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되어 있지 않은 상황에서도 전하가 유출, 또는 유입하기 때문에, 데이터의 유지 기간이 짧다. 이 때문에, 소정의 주기로 다시 기록 동작(리프레쉬 동작)이 필요하여, 소비 전력을 충분하게 저감하는 것은 곤란하다. 또한, 전력의 공급이 없어지면 기억 내용이 잃어버리기 때문에, 장기간의 기억의 유지에는, 자성 재료나 광학 재료를 이용한 다른 기억장치가 필요하게 된다.
휘발성 기억장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 사용해서 기억 내용을 유지하기 때문에, 리프레쉬 동작이 불필요하며, 이 점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억용량당의 단가가 높아진다고 하는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 잃어버린다고 하는 점에 대해서는, DRAM과 바뀐 점은 없다.
불휘발성 기억장치의 대표 예로서는, 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트와 채널 형성 영역의 사이에 플로팅 게이트를 갖고, 해당 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억장치에서 필요한 리프레쉬 동작이 불필요하다고 하는 이점을 갖고 있다(예를 들면, 특허문헌 1 참조).
그러나, 기록시에 생기는 터널 전류에 의해 기억소자를 구성하는 게이트 절연층이 열화하기 때문에, 소정 회수의 기록에 의해 기억소자가 기능하지 않게 된다고 하는 문제가 생긴다. 이 문제의 영향을 완화하기 위해, 예를 들면, 각 기억소자의 기록 회수를 균일화하는 수법이 채용되지만, 이것을 실현하기 위해서는, 복잡한 주변회로가 필요하게 되어 버린다. 그리고, 이와 같은 수법을 채용해도, 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는, 정보의 고쳐쓰기 빈도가 높은 용도에는 맞지 않다.
또한, 플로팅 게이트에 전하를 주입시키기 위해, 또는, 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한, 그를 위한 회로도 필요하다. 더구나, 전하의 주입, 또는 제거를 위해 비교적 긴 시간을 필요로 하여, 기록, 소거의 고속화가 용이하지 않다고 하는 문제도 있다.
일본국 특개소 57-105889호 공보
상기한 문제를 감안하여, 개시하는 발명의 일 태양에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 회수에도 제한이 없는, 새로운 구조의 반도체장치를 제공하는 것을 목적의 한가지로 한다.
개시하는 발명에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들면, 와이드갭 반도체인 산화물 반도체 재료를 사용해서 반도체장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써, 장기간에 걸쳐 정보를 유지하는 것이 가능하다.
또한, 신호선의 전위 변화의 타이밍을, 기록 워드선의 전위 변화의 타이밍보다 지연시킨다. 이것에 의해, 데이터의 기록 미스를 방지하는 것이 가능하다.
본 발명의 일 태양은, m(m은 2 이상의 자연수)개의 기록 워드선과, m개의 판독 워드선과, n(n은 2 이상의 자연수)개의 비트선과, n개의 소스선과, n개의 신호선과, m행×n열의 매트릭스 형상으로 배치된 메모리 셀로 이루어진 메모리 셀 어레이와, 제1 구동회로와, 제2 구동회로를 갖고, 메모리 셀의 1개는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터와, 용량소자를 갖고, 제1 채널 형성 영역은, 제2 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되고, 제k(k은, 2 이상 (m-1) 이하를 만족하는 자연수)행의 메모리 셀의 제2 소스 전극과, 제(k+1)행의 메모리 셀의 제1 드레인 전극은 전기적으로 접속되고, 제k행의 메모리 셀의 제1 게이트 전극과, 제k행의 메모리 셀의 제2 드레인 전극과, 제k행의 메모리 셀의 용량소자의 전극의 한쪽은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고, 제1 구동회로는, 비트선을 거쳐, 제1 드레인 전극과 전기적으로 접속되고, 신호선을 거쳐, 제2 소스 전극과 전기적으로 접속되고, 제2 구동회로는, 판독 워드선을 거쳐 용량소자의 전극의 다른 쪽과 전기적으로 접속되고, 기록 워드선을 거쳐, 제2 게이트 전극과 전기적으로 접속되고, 제2 구동회로는, 기록 워드선에 입력되는 신호보다도 신호선에 입력되는 신호를 지연시키는 기능을 갖는 반도체장치다.
또한, 상기한 구성에 있어서, 상기 제k행의 메모리 셀의 기록 동작에 있어서, 선택되어 있지 않은 제1 내지 제(k-1)행의 메모리 셀 및, 선택된 제k행의 메모리 셀의 기록 워드선에 제1 고전위가 공급되고, 선택되어 있지 않은 제(k+1) 내지 제m행의 메모리 셀의 기록 워드선에 제1 저전위가 공급되고, 선택되어 있지 않은 제1 내지 제(k-1)행의 메모리 셀 및, 선택된 제k행의 메모리 셀의 판독 워드선에 제2 저전위가 공급되고, 선택되어 있지 않은 제(k+1)내지 제m행의 메모리 셀의 판독 워드선에 제2 고전위가 공급되고, 선택되어 있지 않은 제(k+1)내지 제m행의 메모리 셀의 제1 트랜지스터가 도통하고, 선택된 제k행의 메모리 셀의 제1 트랜지스터의 소스선이 고정 전위가 되는 것을 특징으로 하는 반도체장치다.
또한, 상기한 구성에 있어서, 제2 구동회로에 전원전위보다 높은 전위를 출력하는 전위 변환회로를 갖는 구성으로 해도 된다.
또한, 상기한 구성에 있어서, 제2 트랜지스터의 제2 채널 형성 영역은, 산화물 반도체를 포함하여 구성된다.
또한, 상기한 구성에 있어서, 제2 구동회로는, 기록 워드선 및 판독 워드선과 전기적으로 접속된 레벨 시프트 회로를 갖는다.
이때, 상기에 있어서, 산화물 반도체를 사용해서 트랜지스터를 구성하는 일이 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류특성을 실현할 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드갭 재료(더욱 구체적으로는, 예를 들면, 에너지갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용해도 된다.
이때, 본 명세서 등에 있어서 「위」나 「아래」의 용어는, 구성요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」의 용어는, 이들 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그것의 역도 또한 마찬가지이다. 더구나, 「전극」이나 「배선」의 용어는, 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 이 때문에, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는, 교체해서 사용할 수 있는 것으로 한다.
이때, 본 명세서등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 거쳐 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 사이에서의 전기신호의 교환을 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭소자, 저항소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작기 때문에, 이것을 사용함으로써 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요하게 되거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 개시하는 발명에 따른 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 뽑아냄을 행할 필요가 없기 때문에, 게이트 절연층의 열화라고 하는 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 고쳐쓰기 가능 회수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 더구나, 트랜지스터의 온 상태, 오프 상태에 의해, 정보의 기록이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요하다고 하는 장점도 있다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터는, 충분한 고속동작이 가능하기 때문에, 이것을, 산화물 반도체를 사용한 트랜지스터와 조합해서 사용함으로써, 반도체장치의 동작(예를 들면, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의해, 고속동작이 요구되는 각종 회로(논리회로, 구동회로 등)를 바람직하게 실현하는 것이 가능하다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(보다 광의로는, 충분한 고속동작이 가능한 트랜지스터)와, 산화물 반도체를 사용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써, 지금까지 없는 특징을 갖는 반도체장치를 실현할 수 있다.
도 1은 반도체장치의 회로도.
도 2는 반도체장치의 회로도.
도 3은 타이밍 차트도.
도 4는 반도체장치의 회로도.
도 5는 반도체장치의 회로도.
도 6은 반도체장치의 회로도,
도 7은 반도체장치의 회로도.
도 8은 반도체장치의 회로도.
도 9는 반도체장치의 회로도.
도 10은 반도체장치의 회로도.
도 11은 반도체장치의 회로도.
도 12는 반도체장치의 회로도.
도 13은 반도체장치의 회로도.
도 14는 타이밍 차트도.
도 15는 반도체장치의 회로도.
도 16은 반도체장치의 동작을 도시한 도면.
도 17은 반도체장치의 단면도 및 평면도.
도 18은 반도체장치의 제조공정에 관한 단면도.
도 19는 반도체장치의 단면도.
도 20은 반도체장치의 단면도.
도 21은 반도체장치의 단면도.
도 22는 반도체장치의 단면도.
도 23은 반도체장치의 회로도.
도 24는 반도체장치의 단면도 및 평면도.
도 25는 반도체장치의 회로도.
도 26은 반도체장치를 사용한 전자기기를 설명하기 위한 도면.
도 27은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 28은 산화물 반도체를 사용한 트랜지스터의 특성 평가용 회로도.
도 29는 산화물 반도체를 사용한 트랜지스터의 특성 평가용 타이밍 차트.
도 30은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 31은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 32는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 33은 메모리 윈도우 폭의 조사 결과를 도시한 도면.
도 34는 산화물 반도체를 사용한 트랜지스터의 단면도.
도 35는 본 발명의 일 태양에 관한 산화물 재료의 구조를 설명하는 도면.
도 36은 본 발명의 일 태양에 관한 산화물 재료의 구조를 설명하는 도면.
도 37은 본 발명의 일 태양에 관한 산화물 재료의 구조를 설명하는 도면.
도 38은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 39는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 40은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 41은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 42는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 43은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 44는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 45는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 46은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 47은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면
도 48은 산화물 반도체의 XRD 스펙트럼.
도 49는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 50은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 51은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 52는 산화물 반도체를 사용한 트랜지스터의 단면도 및 평면도.
도 53은 산화물 반도체를 사용한 트랜지스터의 단면도 및 평면도.
본 발명의 실시형태의 일례에 대해, 도면을 사용해서 이하에서 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다.
이때, 도면 등에 있어서 나타낸 각 구성의, 위치, 크기, 범위 등은, 이해의 간단화를 위해, 실제의 위치, 크기, 범위 등을 표시하지 않고 있는 경우가 있다. 이 때문에, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
이때, 본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」 등의 서수는, 구성요소의 혼동을 피하기 위해 붙이는 것이며, 수치적으로 한정하는 것은 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 태양에 관한 반도체장치의 회로 구성 및 동작에 대해, 도 1 내지 도 3을 참조해서 설명한다. 이때, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터인 것을 나타내기 위해, OS의 부호를 함께 붙이는 경우가 있다.
<기본 회로>
처음에, 기본적인 회로 구성 및 그것의 동작에 대해, 도 1을 참조해서 설명한다. 도 1a1에 나타낸 반도체장치에 있어서, 제1 배선(1st Line)과 트랜지스터 160의 드레인 전극(또는 소스 전극)은, 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터 160의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터 162의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터 162의 게이트 전극은, 전기적으로 접속되어 있다. 그리고, 트랜지스터 160의 게이트 전극과, 트랜지스터 162의 드레인 전극(또는 소스 전극)은, 용량소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량소자(164)의 전극의 다른 쪽은 전기적으로 접속되어 있다.
여기에서, 트랜지스터 162에는, 예를 들면, 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 이 때문에, 트랜지스터 162를 오프 상태로 함으로써, 트랜지스터 160의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량소자(164)를 가짐으로써, 트랜지스터 160의 게이트 전극에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
이때, 트랜지스터 160에 대해서는 특별하게 한정되지 않는다. 정보의 판독 속도를 향상시킨다고 하는 관점에서는, 예를 들면, 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다.
또한, 도 1b에 나타낸 것과 같이, 용량소자(164)를 설치하지 않는 구성으로 하는 것도 가능하다.
도 1a1에 나타낸 반도체 장치에서는, 트랜지스터 160의 게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
처음에, 정보의 기록 및 유지에 대해 설명한다. 우선, 제4 배선의 전위를, 트랜지스터 162가 온 상태가 되는 전위로 해서, 트랜지스터 162를 온 상태로 한다. 이에 따라, 제3 배선의 전위가, 트랜지스터 160의 게이트 전극, 및 용량소자(164)에 주어진다. 즉, 트랜지스터 160의 게이트 전극에는, 소정의 전하가 주어진다(기록). 여기에서는, 다른 2개의 전위를 제공하는 전하(이하, 저전위를 재공하는 전하를 전하 QL, 고전위를 제공하는 전하를 전하 QH라고 한다) 중 어느 한개가 주어지는 것으로 한다. 이때, 다른 3개 또는 그 이상의 전위를 제공하는 전하를 적용하여, 기억 용량을 향상시켜도 된다. 그후, 제4 배선의 전위를, 트랜지스터 162가 오프 상태가로 는 전위로 해서, 트랜지스터 162를 오프 상태로 함으로써, 트랜지스터 160의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터 162의 오프 전류는 매우 작기 때문에, 트랜지스터 160의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대해 설명한다. 제1 배선에 소정의 전위(정전위)를 제공한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터 160의 게이트 전극에 유지된 전하량에 따라, 제2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터 160을 n채널형으로 하면, 트랜지스터 160의 게이트 전극에 QH가 주어져 있는 경우의 겉보기의 임계값 Vth_H는, 트랜지스터 160의 게이트 전극에 QL이 주어져 있는 경우의 겉보기의 임계값 Vth_L보다 낮아지기 때문이다. 여기에서, 겉보기의 임계값이란, 트랜지스터 160을 「온 상태」로 하기 위해 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L의 중간의 전위V0로 함으로써, 트랜지스터 160의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들면, 기록에 있어서 QH가 주어진 경우에는, 제5 배선의 전위가 V0(>Vth_H)가 되면, 트랜지스터 160은 「온 상태」로 된다. QL이 주어졌을 경우에는, 제5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터 160은 「오프 상태」인 채이다. 이 때문에, 제2 배선의 전위를 봄으로써, 유지되고 있는 정보를 판독할 수 있다.
이때, 메모리 셀을 어레이 형상으로 배치해서 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독하게 하는 것이 필요하게 된다. 이와 같이, 소정의 메모리 셀의 정보를 판독하고, 그 이외의 메모리 셀의 정보를 판독하지 않는 경우에는, 판독의 대상이 아닌 메모리 셀의 제5 배선에 대해, 게이트 전극의 상태에 상관없이 트랜지스터 160이 「오프 상태」로 되도록 하는 전위, 즉, Vth_H보다 작은 전위를 주면 된다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터 160이 「온 상태」로 되도록 하는 전위, 즉, Vth_L 보다 큰 전위를 제5 배선에 주면 된다.
다음에, 정보의 고쳐쓰기에 대해 설명한다. 정보의 고쳐쓰기는, 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제4 배선의 전위를, 트랜지스터 162가 온 상태로 되는 전위로 하고, 트랜지스터 162를 온 상태로 한다. 이에 따라, 제3 배선의 전위(새로운 정보에 관한 전위)가, 트랜지스터 160의 게이트 전극 및 용량소자(164)에 주어진다. 그후, 제4 배선의 전위를, 트랜지스터 162가 오프 상태로 되는 전위로 하여, 트랜지스터 162를 오프 상태로 함으로써, 트랜지스터 160의 게이트 전극은, 새로운 정보에 관한 전하가 주어진 상태가 된다.
이와 같이, 개시하는 발명에 따른 반도체장치는, 다시 정보의 기록에 의해 직접적으로 정보를 고쳐쓰는 것이 가능하다. 이 때문에 플래시 메모리 등에 있어서 필요하게 되는 고전압을 사용한 플로팅 게이트로부터의 전하의 뽑아냄이 불필요하게 되어, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체장치의 고속동작이 실현된다.
이때, 트랜지스터 162의 드레인 전극(또는 소스 전극)은, 트랜지스터 160의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 이하에 있어서, 트랜지스터 162의 드레인 전극(또는 소스 전극)과 트랜지스터 160의 게이트 전극이 전기적으로 접속되는 부위를 노드 FG로 부르는 경우가 있다. 트랜지스터 162가 오프인 경우, 해당 노드 FG은 절연체 중에 매설된 것으로 볼 수 있어, 노드 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터 162의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터 162의 리크에 의한, 노드 FG에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 사용한 트랜지스터 162에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억장치를 실현하는 것이 가능하다.
예를 들면, 트랜지스터 162의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페아)은 1×10-21A) 이하이며, 용량소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 이때, 해당 보관 유지시간이, 트랜지스터 특성이나 용량값에 의해 변동하는 것은 말할 필요도 없다.
또한, 개시하는 발명의 반도체장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라고 하는 문제가 존재하지 않는다. 즉, 종래 문제로 되고 있었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라고 하는 문제를 해소할 수 있다. 이것은, 원리적인 기록 회수의 제한이 존재하지 않다는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기록이나 소거시에 필요했던 고전압도 불필요하다.
도 1a1에 나타낸 반도체장치는, 해당 반도체장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 1a2와 같이 생각하는 것이 가능하다. 즉, 도 1a2에서는, 트랜지스터 160 및 용량소자(164)가, 각각, 저항 및 용량을 포함하여 구성되는 것으로 생각하고 있게 된다. R1 및 C1은, 각각, 용량소자(164)의 저항값 및 용량값이며, 저항값 R1은, 용량소자(164)를 구성하는 절연층에 의한 저항값에 해당한다. 또한, R2 및 C2는, 각각, 트랜지스터 160의 저항값 및 용량값이며, 저항값 R2은 트랜지스터 160이 온 상태의 시의 게이트 절연층에 의한 저항값에 해당하고, 용량값 C2은 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및, 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 해당한다.
트랜지스터 162가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항으로도 부른다)을 ROS로 하면, 트랜지스터 162의 게이트 리크 전류가 충분히 작은 조건에 있어서, R1 및 R2가, R1은 ROS 이상, 및 R2는 ROS 이상을 만족한 경우에는, 전하의 유지 기간(정보의 유지 기간이라고 할 수도 있다)은, 주로 트랜지스터 162의 오프 전류에 의해 결정되게 된다.
반대로, 해당 조건을 만족시키지 않는 경우에는, 트랜지스터 162의 오프 전류가 충분히 작더라도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 트랜지스터 162의 오프 전류 이외의 리크 전류(예를 들면, 트랜지스터 160에 있어서의 소스 전극과 게이트 전극 사이에 있어서 생기는 리크 전류 등)가 크기 때문이다. 이것으로부터, 본 실시형태에 있어서 개시하는 반도체장치는, R1은 ROS 이상, 및 R2은 ROS 이상의 관계를 만족하는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는, C1은 C2 이상의 관계를 만족하는 것이 바람직하다. C1을 크게 함으로써 제5 배선에 의해 노드 FG의 전위를 제어할 때에, 제5 배선의 전위를 효율적으로 노드 FG에 제공할 수 잇게 되어, 제5 배선에 주는 전위간(예를 들면, 판독의 전위와, 비판독의 전위)의 전위차를 낮게 억제할 수 잇기 때문이다.
이와 같이, 상기한 관계를 만족함으로써, 보다 바람직한 반도체장치를 실현하는 것이 가능하다. 이때, R1 및 R2는, 트랜지스터 160의 게이트 절연층이나 용량소자(164)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 마차가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여, 상기한 관계를 만족시키도록 하는 것이 바람직하다.
본 실시형태에서 나타낸 반도체장치에 있어서는, 노드 FG가, 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시형태의 노드 FG는, 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖고 있다.
플래시 메모리에서는, 콘트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가, 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은, 반도체장치의 고집적화를 저해하는 요인의 한가지이다. 그리고, 해당 요인은, 고전계를 걸어 터널 전류를 발생시킨다고 하는 플래시 메모리의 근본적인 원리에 기인한 것이다.
한편, 본 실시형태에 관한 반도체장치는, 산화물 반도체를 사용한 트랜지스터의 스위칭에 의해 동작하고, 전술한 것과 같은 터널 전류에 의한 전하주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같이, 전하를 주입하기 위한 고전계가 불필요하다. 이에 따라, 인접 셀에 대한, 콘트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해진다.
또한, 고전계가 불필요하여, 대형의 주변회로(승압회로 등)가 불필요하다는 점도, 플래시 메모리에 대한 어드벤티지이다. 예를 들면, 본 실시형태에 관한 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차이)의 최대값은, 2단계(1비트)의 정보를 기록하는 경우, 1개의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
더구나, 용량소자(164)를 구성하는 절연층의 비유전률 εr1과, 트랜지스터 160을 구성하는 절연층의 비유전률 εr2를 다르게 하는 경우에는, 용량소자(164)를 구성하는 절연층의 면적 S1과, 트랜지스터 160에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가, 2·S2는 S1 이상(바람직하게는 S2는 S1 이상)을 만족시키면서, C1은 C2 이상으로 하는 것이 용이하다. 즉, 용량소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1은 C2 이상으로 하는 것이 용이하다. 구체적으로는, 예를 들면, 용량소자(164)를 구성하는 절연층에 있어서는, 산화 하프늄 등의 high-k 재료로 이루어진 막, 또는 산화 하프늄 등의 high-k 재료로 이루어진 막과 산화물 반도체로 이루어진 막의 적층 구조를 채용해서 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에 있어서는, 산화 실리콘을 채용하여, εr2는 3 내지 4로 할 수 있다.
이와 같은 구성을 함께 사용함으로써, 개시하는 발명에 따른 반도체장치의 한층 더의 고집적화가 가능하다.
이때, 반도체장치의 기억 용량을 크게 하기 위해서는, 고집적화 이외에, 다치화의 수법을 채용할 수도 있다. 예를 들면, 메모리 셀의 1개에 3단계 이상의 정보를 기록하는 구성으로 함으로써, 2단계(1비트)의 정보를 기록하는 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들면, 전술한 것과 같은, 저전위를 주는 전하 QL, 고전위를 주는 전하 QH 이외에, 다른 전위를 주는 전하 Q를 제1 트랜지스터의 게이트 전극에 제공함으로써, 다치화를 실현할 수 있다. 이 경우, 비교적 규모의 큰 회로 구성(예를 들면, 15F2∼50F2 등: F는 최소 가공 치수)을 채용해도 충분한 기억 용량을 확보할 수 있다.
<응용예 1>
다음에, 도 1에 나타낸 회로를 응용한 보다 구체적인 회로 구성 및 동작에 대해, 도 2 및 도 3을 참조해서 설명한다.
도 2a는, (m×n)개의 메모리 셀(170)을 갖는 반도체장치의 회로도의 일례다. 도 2a 중의 메모리 셀(170)의 구성은, 도 1a1과 같다. 즉, 도 2b에 나타낸 것과 같이, 도 1a1에 있어서의 제1 배선이 도 2b에 있어서의 비트선 BL에 해당하고, 도 1a1에 있어서의 제2 배선이 도 2b에 있어서의 소스선 SL에 해당하고, 도 1a1에 있어서의 제3 배선이 도 2b에 있어서의 신호선 S에 해당하고, 도 1a1에 있어서의 제4 배선이 도 2b에 있어서의 기록 워드선 WWL에 해당하고, 도 1a1에 있어서의 제5 배선이 도 2b에 있어서의 판독 워드선 RWL에 해당한다. 단, 도 2a에서는, 제1행째의 메모리 셀(170)만이 비트선 BL과 직접 접속하고, 제m행째의 메모리 셀(170)만이 소스선 SL과 직접 접속한다. 다른 행의 메모리 셀(170)은, 같은 열의 다른 메모리 셀(170)을 거쳐 비트선 BL 및 소스선 SL과 전기적으로 접속된다.
도 2에 나타낸 반도체장치는, m개(m은 2 이상의 자연수)의 기록 워드선 WWL과, m개의 판독 워드선 RWL과, n개(n은 2 이상의 자연수)의 소스선 SL과, n개의 비트선 BL과, n개의 신호선 S와, 메모리 셀(170)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, n개의 비트선 BL 및 n개의 신호선 S에 접속하는 제1 구동회로(190)와, m개의 기록 워드선 WWL 및 m개의 판독 워드선 RWL에 접속하는 제2 구동회로(192)를 갖는다. 제1 구동회로(190)와 제2 구동회로(192)는, 배선 WRITE 및 배선 READ에 의해 접속되어 있다.
그 이외에, 제2 구동회로(192)에는, 어드레스 선택 신호선 A가 접속되어 있다. 어드레스 선택 신호선 A는, 메모리 셀의 행 방향의 어드레스를 선택하는 신호를 전달하는 배선이다.
도 2a에 나타낸 제1 구동회로(190) 및 제2 구동회로(192)에 대해, 도 5를 참조하여 설명한다.
제1 구동회로(190)는, 판독 회로(211)와, 제어회로(212)와, 지연회로(213)와, 버퍼 회로(214)로 구성되어 있다. 입력 단자 IN은, 제어회로(212), 지연회로(213), 및 버퍼 회로(214)를 거쳐 신호선 S에 접속되어 있다. 또한, 비트선 BL에 접속되는 판독 회로(211)는, 출력 단자 OUT와 접속되어 있다.
제2 구동회로(192)는, 디코더 회로(221)와, 제어회로 222와, 제어회로 223과, 버퍼 회로 224와, 버퍼 회로 225로 구성되어 있다. 어드레스 선택 신호선 A는 디코더 회로(221)와 접속되어 있다. 디코더 회로 출력 신호선 B는, 제어회로 222 및 제어회로 223에 각각 접속되어 있다. 또한, 제어회로 222는, 버퍼 회로 224를 거쳐 기록 워드선 WLL에 접속되어 있다. 또한, 제어회로 223은, 버퍼 회로 225를 거쳐 판독 워드선 RWL에 접속되어 있다.
데이터의 기록, 유지, 및 판독은, 기본적으로 도 1의 경우와 같다. 즉, 구체적인 기록의 동작은 이하와 같이 된다. 이때, 여기에서는 일례로서, 노드 FG에 전위 V1(전원전위 VDD보다 낮은 전위) 또는 기준전위 GND 중 어느 한개를 제공하는 경우에 대해 설명하지만, 노드 FG에 제공하는 전위의 관계는 이것에 한정되지 않는다. 또한, 노드 FG에 전위 V1을 주었을 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 기준전위 GND를 주었을 경우에 유지되는 데이터를 데이터 "0"으로 한다.
우선, 메모리 셀(170)에 접속되는 판독 워드선 RWL의 전위를 GND로 하고, 기록 워드선 WWL의 전위를 V2(V1보다 높은 전위, 예를 들면, VDD)로 하여 메모리 셀(170)을 선택한다.
메모리 셀(170)에 데이터 "0"을 기록하는 경우에는, 신호선 S에는 GND를 주고, 메모리 셀(170)에 데이터 "1"을 기록하는 경우에는, 신호선 S에는 V1을 준다. 여기에서는 기록 워드선 WWL의 전위를 V2로 하고 있기 때문에, 노드 FG에 V1을 주는 것이 가능하다.
데이터의 유지는, 판독 워드선 RWL의 전위 및 기록 워드선 WWL의 전위를, GND로 함으로써 행해진다.
판독 워드선 RWL의 전위를 GND로 고정하면, 노드 FG의 전위는 기록시의 전위로 고정된다. 즉, 노드 FG에 데이터 "1"인 V1이 주어져 있는 경우, 노드 FG의 전위는 V1이 되고, 노드 FG에 데이터 "0"인 GND가 주어져 있으면, 노드 FG의 전위는 GND가 된다.
기록 워드선 WWL에는 GND가 주어지고 있기 때문에, 데이터 "1"과 데이터 "0"의 어느 한 개가 기록된 경우에도, 트랜지스터 162은 오프 상태로 된다. 트랜지스터 162의 오프 전류는 매우 작기 때문에, 트랜지스터 160의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
데이터의 판독은, 판독 대상의 메모리 셀(170)에 접속되는 판독 워드선 RWL의 전위 및 기록 워드선 WWL의 전위를 GND로 하고, 또한, 판독 대상이 아닌 메모리 셀(170)에 접속되는 판독 워드선 RWL의 전위를 V2로 하고, 또한, 기록 워드선 WWL의 전위를 GND로 함으로써 행해진다.
판독 대상의 메모리 셀(170)에 접속되는 판독 워드선 RWL의 전위를 GND로 하고, 판독 대상의 메모리 셀(170)의 노드 FG에 데이터 "1"인 V1이 주어지고 있는 경우, 트랜지스터 160은 온 상태로 된다. 한편, 노드 FG에 데이터 "0"인 GND가 주어지고 있으면, 트랜지스터 160은 오프 상태로 된다.
또한, 판독 대상이 아닌 메모리 셀(170)에 접속되는 판독 워드선 RWL의 전위를 V2로 하고, 또한, 기록 워드선 WWL의 전위를 GND로 하면, 판독 대상이 아닌 메모리 셀(170)에 데이터 "1"이 기록되어 있는 경우, 및, 데이터 "0"이 기록되어 있는 경우 중 어디 것에 있어서도, 트랜지스터 160은 온 상태가 된다.
즉, 상기한 판독 동작에 의해, 판독 대상의 메모리 셀(170)에 데이터 "1"이 기록되어 있는 경우에는, 트랜지스터 160이 온 상태로 되어, 비트선 BL의 전위가 저하한다. 또한, 데이터 "0"이 기록되어 있는 경우에는, 트랜지스터 160이 오프 상태로 되어, 판독 개시시의 비트선 BL의 전위가 유지되거나, 또는 상승한다.
이때, 상기한 구성을 채용하는 경우에는, 데이터의 유지 동작 및 데이터의 판독 동작에 있어서의 판독 워드선 RWL의 전위 및 기록 워드선 WWL의 전위는 GND이다. 즉, 대상 열에 있어서의 모든 메모리 셀(170)에 데이터 "1"이 기록되어 있는 경우에는, 트랜지스터 160이 온 상태로 되어, 유지, 판독의 여하에 상관없이, 소스선 SL과 비트선 BL이 도통하여 버린다. 이 때문에, 소비 전력의 증대가 문제로 되는 일이 있다. 이와 같은 상황에 기인한 소비 전력을 충분히 억제하기 위해서는, 메모리 셀(170)과, 소스선 SL 또는 비트선 BL 사이에 선택 트랜지스터를 설치하면 된다. 또는, 판독 동작 이외에 있어서, 소스선 SL과 비트선 BL의 전위를 같게 하면 된다.
도 3에는, 도 2a에 관한 반도체장치의 더욱 상세한 동작에 관한 타이밍 차트의 예를 나타낸다. 타이밍 차트 중의 READ, A 등의 명칭은, 타이밍 차트에 나타낸 전위가 주어지는 배선을 나타내고 있고, 동일한 기능을 갖는 배선이 복수 있는 경우에는, 배선의 명칭의 말미에 _1, _2 등을 붙임으로써 구별하고 있다. 이때, 여기에서는 설명을 간단하게 하기 위해, 메모리 셀(170)이 2(행)×2(열)로 배열된 반도체장치를 예로 들어 설명하지만, 개시하는 발명은 이것에 한정되지 않는다.
도 3에 도시되는 타이밍 차트는, 모든 메모리 셀에 데이터 "1"을 기록하고(기록 1), 그후, 기록된 전체 데이터를 판독하고(판독 1), 다음에, 제1행 제1열의 메모리 셀 및 제2행 제2열의 메모리 셀에 데이터 "1"을 기록하는 동시에, 제1행 제2열의 메모리 셀 및 제2행 제1열의 메모리 셀에 데이터 "0"을 기록하고(기록 2), 그후, 기록된 전체 데이터를 판독하는(판독 2) 경우의 각 배선의 전위의 관계를 나타낸 것이다.
기록 1에 있어서는, WRITE를 고전위, READ를 저전위로 하여 메모리 셀에의 기록을 행할 수 있는 상태로 한다. 제2 구동회로(192)는, A_1, A_2의 전위에 따른 행 선택신호를 RWL 및 WWL에 출력한다. 여기에서는, A_1이 고전위인 경우에는 제1행째가 선택되고, A_2가 고전위의 경우에는 제2행째가 선택되는 것으로 한다. 또한, 선택된 행의 WWL은, 고전위로 된다. 1행째가 선택된 경우에는, RWL_1이 저전위가 되고, RWL_2가 고전위가 된다. 2행째가 선택된 경우에는, RWL_1, RWL_2가 모두 저전위로 된다.
1행째가 선택된 경우에는, RWL_2이 고전위가 된다. RWL_2이 고전위됨으로써, 2행째의 메모리 셀에 있어서의 트랜지스터 160이 도통한다. 2행째의 메모리 셀에 있어서의 트랜지스터 160이 도통함으로써, 1행째의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위로 된다. 그 결과, WWL의 하강에 영향을 받아, 1행째의 플로팅 게이트 FG_1의 전위가 떨어진다. 그러나, 1행째의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위가 되는 것에 의해, 플로팅 게이트 FG_1의 전위의 저하를 억제할 수 있다.
기록 1에 있어서는, 모든 메모리 셀에 데이터 "1"을 기록하기 위해, 행 선택의 타이밍에 맞추어, S_1 및 S_2을 고전위로 한다. 이때, S_1 및 S_2의 신호 입력 기간은, WWL의 신호 입력 기간보다 길어지도록 한다. 또는, S_1 및 S_2의 신호 입력을, WWL의 신호 입력보다 지연시킨다. S_1 및 S_2의 신호 입력 기간이 짧거나, 또는 S_1 및 S_2의 신호 입력이, WWL의 신호 입력보다 빠른 경우에는, 메모리 셀에의 기록이 불충분하게 될 가능성이 있기 때문이다. 해당 동작을 실현하기 위해서는, 예를 들면, S_1이나 S_2에 지연회로(213)를 접속하고, S_1이나 S_2의 신호 입력을, WWL의 신호 입력보다 지연시키면 된다. 이때, BL_1 및 BL_2의 전위는, 기록시에는 큰 문제가 되지 않는다(고전위이어도 되고 저전위이어도 된다).
판독 1에 있어서는, WRITE를 저전위, READ를 고전위로 하여 메모리 셀로부터의 판독을 행할 수 있는 상태로 한다. 제2 구동회로(192)는, A_1, A_2에 따른 행 선택신호를 RWL 및 WWL에 출력한다. 여기에서는, A_1이 고전위인 경우에는 제1행째가 선택되고, A_2가 고전위인 경우에는 제2행째가 선택된다. 또한, 선택된 행의 RWL은 저전위가 되고, 선택되어 있지 않은 행의 RWL은 고전위가 되고, WWL은, 선택, 비선택에 상관없이 저전위가 된다.
상기한 동작에 의해, BL_1 및 BL_2에는, 선택된 행의 메모리 셀에 유지되어 있는 데이터에 따른 전위가 주어진다. 이때, S_1 및 S_2의 전위는, 판독시에는 문제로 되지 않는다.
기록 2에 있어서의 각 배선의 전위의 관계는, 기록 1의 경우와 같다. 단, 제1행 제1열의 메모리 셀 및 제2행 제2열의 메모리 셀에 데이터 "1"을 기록하는 동시에, 제1행 제2열의 메모리 셀 및 제2행 제1열의 메모리 셀에 데이터 "0"을 기록하기 위해, 행 선택의 타이밍에 맞추어, S_1 및 S_2을 저전위 또는 고전위로 한다.
판독 2에 있어서의 각 배선의 전위의 관계는, 판독 1의 경우와 같다. BL_1 및 BL_2에는, 선택된 행의 메모리 셀에 유지되어 있는 데이터에 따른 전위가 주어지는 것을 알 수 있다.
상기한 구성을 채용한 경우, 기록시에 있어서, 기록할 메모리 셀의 트랜지스터 160의 소스선 SL을 고정 전위로 할 수 있다. 따라서, 플로팅 게이트의 전위의 저하를 억제할 수 있기 때문에, 안정된 전위의 기록이 가능해진다.
이때, 상기한 기록 동작에 있어서, 기록 워드선 WWL에 입력되는 신호보다도 신호선 S에 입력되는 신호를 지연시키기 위해서는, 예를 들면, 도 4에 나타낸 지연회로를 제1 구동회로(190) 내부에 설치하고, 신호선 S와 접속하면 된다. 지연회로와 신호선 S를 접속함으로써 기록 워드선 WWL의 전위의 변화보다, 신호선 S의 전위의 변화를 지연시킬 수 있어, 메모리 셀(170)에의 기록 미스를 억제 할 수 있다.
다음에, 도 5에 나타낸 제1 구동회로(190)에 설치되는 지연회로(213)에 대해, 도 4를 참조해서 설명한다.
지연회로(213)로서, 도 4a에 나타낸 것과 같은 직렬로 접속한 짝수개의 인버터의 회로를 사용할 수 있다. 또한, 도 4b에 나타낸 것과 같이, 직렬로 접속한 짝수개의 인버터에 용량소자를 부가한 구성이나, 도 4c에 나타낸 것과 같이, 직렬로 접속한 짝수개의 인버터에 저항을 부가한 구성으로 해도 된다. 더구나, 도 4d에 나타낸 것과 같이, 직렬로 접속한 짝수개의 인버터 회로에, 저항 및 용량소자를 부가한 구성으로 해도 된다.
또는, 상기한 기록 동작에 있어서, 기록 워드선 WWL에 입력되는 신호보다도 신호선 S에 입력되는 신호를 지연시키기 위해, 제1 구동회로(190) 및 제2 구동회로(192)에 설치되는 버퍼 회로에 있어서, 제1 구동회로(190)가 갖는 버퍼 회로(214)의 트랜지스터의 사이즈(예를 들면, 채널 길이)를, 제2 구동회로(192)가 갖는 버퍼 회로 224, 버퍼 회로 225의 트랜지스터의 사이즈보다 크게 해도 된다. 또는, 제1 구동회로(190)가 갖는 버퍼 회로(214)의 트랜지스터의 사이즈(예를 들면, 채널 폭)를, 제2 구동회로(192)가 갖는 버퍼 회로 224, 버퍼 회로 225의 트랜지스터의 사이즈(예를 들면, 채널 폭)보다 작게 해도 된다. 이 경우에도, 기록 워드선 WWL의 전위의 변화보다, 신호선 S의 전위의 변화를 지연시킬 수 있어, 메모리 셀(170)에의 기록 미스를 억제할 수 있다.
다음에, 도 5에 나타낸 제2 구동회로(192)를 구성하는 제어회로 223에 대해, 도 15를 참조해서 설명한다.
제어회로 223은, 복수의 AND회로(610)와, 복수의 OR회로(620)와, 복수의 NOT회로(630)를 갖는다. 배선 WRITE, 배선 READ, 디코더 회로 출력 신호선 B가 각각 제어회로 223에 접속되고, 판독 워드선 RWL은, 제어회로 223에 의해 각각 제어되고 있다. 이때 본 실시형태에서는, 제어회로 223을 도 15에 나타낸 구성으로 하고 있지만, 개시하는 발명은 이것에 한정되지 않는다.
다음에, 도 5에 나타낸 제2 구동회로(192)에 설치되는 판독 회로(211)에 대해, 도 6을 참조해서 설명한다.
도 6a에, 판독 회로를 나타낸다. 해당 판독 회로는, 트랜지스터와 센스 앰프 회로를 갖는다.
판독시에는, 단자 A는 판독을 행하는 메모리 셀이 접속된 비트선 BL에 접속된다. 또한, 트랜지스터의 게이트 전극에는 바이어스 전위 Vbias가 인가되고, 단자A의 전위가 제어된다.
메모리 셀(170)은, 격납되는 데이터에 따라, 다른 저항값을 나타낸다. 구체적으로는, 선택한 메모리 셀(170)의 트랜지스터 160이 온 상태인 경우에는 저저항 상태로 되고, 선택한 메모리 셀(170)의 트랜지스터 160이 오프 상태인 경우에는 고저항 상태로 된다.
메모리 셀이 고저항 상태인 경우, 단자 A의 전위가 참조 전위 Vref보다 높아져, 센스 앰프 회로는 단자 A의 전위에 대응하는 전위(데이터 "0")를 출력한다. 이때, 메모리 셀이 저저항 상태인 경우, 단자 A의 전위가 참조 전위 Ref보다 낮아져, 센스 앰프 회로는 단자 A의 전위에 대응하는 전위(데이터 "1")를 출력한다.
이와 같이, 판독 회로를 사용함으로써, 메모리 셀로부터 데이터를 판독할 수 있다. 이때, 본 실시형태의 판독 회로는 일례이다. 다른 공지의 회로를 사용해도 된다. 또한, 판독 회로는, 프리차지회로를 가져도 된다. 참조 전위 Vref 대신에 참조용의 비트선이 접속되는 구성으로 하여도 된다.
도 6b에, 센스 앰프 회로의 일례인 차동형 센스 앰프를 나타낸다. 차동형 센스 앰프는, 입력 단자 Vin(+)과 입력 단자 Vin(-)과 출력 단자 Vout를 갖고, 입력 단자 Vin(+)과 입력 단자 Vin(-)의 차이를 증폭한다. 입력 단자 Vin(+)>입력 단자 Vin(-)이면 출력 단자 Vout는, 대략 High 출력, 입력 단자 Vin(+)<입력 단자 Vin(-)이면 출력 단자 Vout는, 대략 Low 출력이 된다.
도 6c에, 센스 앰프 회로의 일례인 래치형 센스 앰프 회로를 나타낸다. 래치형 센스 앰프 회로는, 입출력 단자 V1 및 입출력 단자 V2과, 제어용 신호 Sp, 제어용 신호 Sn의 입력 단자를 갖는다. 우선, 제어용 신호 Sp을 High, 제어용 신호 Sn을 Low로 하여, 전원전위(Vdd)을 차단한다. 그리고, 비교를 행하는 전위를 입출력 단자 V1과 입출력 단자 V2에 재공한다. 그후, 제어용 신호 Sp을 Low, 제어용 신호 Sn을 High로 하고, 전원전위(Vdd)을 공급하면, 비교되는 전위 V1in과 전위 V2in이 V1in>V2in의 관계에 있으면, 입출력 단자 V1의 출력은 High, 입출력 단자 V2의 출력은 Low가 되고, V1in <V2in의 관계에 있으면, 입출력 단자 V1의 출력은 Low, 입출력 단자 V2의 출력은 High가 된다. 이와 같은 관계를 이용하여, V1in과 V2in의 차이를 증폭할 수 있다.
<응용예 2>
다음에, 도 2에 나타낸 회로 구성과는 다른 회로 구성에 대해, 도 7을 참조해서 설명한다.
도 7a는, (m×n)개의 메모리 셀(170)을 갖는 반도체장치의 회로도의 일례다. 도 7a 중의 메모리 셀(170)의 구성은, 도 1a1과 같기 때문에, 상세한 설명은 생략한다. 도 7b에 나타낸 것과 같이, 도 1a1에 있어서의 제1 배선이 도 7b에 있어서의 비트선 BL에 해당하고, 도 1a1에 있어서의 제2 배선이 도 7b에 있어서의 소스선 SL에 해당하고, 도 1a1에 있어서의 제3 배선이 도 7b에 있어서의 신호선 S에 해당하고, 도 1a1에 있어서의 제4 배선이 도 7b에 있어서의 기록 워드선 WWL에 해당하고, 도 1a1에 있어서의 제5 배선이 도 7b에 있어서의 판독 워드선 RWL에 해당한다. 단, 도 7a에서는, 복수의 트랜지스터 162가 열방향으로 직렬로 접속되고, 복수의 트랜지스터 160이 열방향으로 직렬로 접속됨으로써, 복수의 메모리 셀(170)이 직렬로 접속된 구성을 갖는다. 또한, 제1행째의 메모리 셀(170)만이 다른 메모리 셀(170)을 거치지 않고 비트선 BL과 접속되고, 제m행째의 메모리 셀(170)만이 다른 메모리 셀(170)을 거치지 않고 소스선 SL과 접속된다. 즉, 다른 행의 메모리 셀(170)은, 같은 열의 다른 메모리 셀(170)을 거쳐 비트선 BL 및 소스선 SL과 전기적으로 접속된다.
도 7에 나타낸 반도체장치는, m개(m은 2 이상의 자연수)의 기록 워드선 WWL과, m개의 판독 워드선 RWL과, 소스선 SL과, n개(n은 2 이상의 자연수)의 비트선 BL과, n개의 신호선 S와, 선택선 G_1 및 선택선 G_2과, 선택선 G_1을 따라 비트선 BL과 제1행째의 메모리 셀(170)의 사이에 배치되고, 선택선 G_1과 게이트 단자에 있어서 전기적으로 접속된 n개의 선택 트랜지스터 180과, 선택선 G_2을 따라 제m행째의 메모리 셀(170)과 소스선 SL 사이에 배치되고, 선택선 G_2과 게이트 단자에 있어서 전기적으로 접속된 n개의 선택 트랜지스터 182과, 메모리 셀(170)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 전위 변환회로(200)과, n개의 비트선 BL 및 n개의 신호선 S에 접속하는 제1 구동회로(190)과, m개의 기록 워드선 WWL 및 m개의 판독 워드선 RWL에 접속하는 제2 구동회로(192)를 갖는다.
여기에서, 전위 변환회로(200)은, 배선 VHL에 의해 제2 구동회로(192)과 접속되고, 제2 구동회로(192)에 전원전위 VDD보다 높은 전위(고전위: VH)을 출력한다. 이때, 본 실시형태에서는, 배선 WRITE 및 배선 READ를 각각 전위 변환회로(200)에 접속함으로써 제1 구동회로(190)의 출력에 맞춰서 전위를 변환하는 구성으로 하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들면, 도 10에 나타낸 것과 같이, 배선 WRITE를, 제1 구동회로(190), 및 제2 구동회로(192)에 접속하고, 마찬가지로 배선 READ를, 제1 구동회로(190), 및 제2 구동회로(192)에 접속하는 구성으로 하여도 된다.
제1 구동회로(190)과 제2 구동회로(192)는, 배선 WRITE 및 배선 READ에 의해 접속되어 있다. 제2 구동회로(192)에는, 어드레스 선택 신호선 A가 접속되어 있다. 어드레스 선택 신호선 A는, 메모리 셀(170)의 행 방향의 어드레스를 선택하는 신호를 전달하는 배선이다.
도 7a에 나타낸 신호선 S는, 제1행째의 메모리 셀(170)의 트랜지스터 162의 소스 전극(또는 드레인 전극)과 전기적으로 접속되고, 비트선 BL은, 선택 트랜지스터 180을 거쳐, 제1행째의 메모리 셀(170)의 트랜지스터 160의 드레인 전극(또는 소스 전극)과 전기적으로 접속된다. 소스선 SL은, 선택 트랜지스터 182를 거쳐, 제m행째의 메모리 셀(170)의 트랜지스터 160의 소스 전극 (또는 드레인 전극)과 전기적으로 접속된다. 이때, 제1행째의 메모리 셀(170)만이 비트선 BL과 직접 접속되고, 제m행째의 메모리 셀(170)만이 소스선 SL과 직접 접속된다.
다른 행의 메모리 셀(170)은, 예를 들면, 제k행째(k은 2 이상 (m-1) 이하의 자연수)의 메모리 셀(170)의 트랜지스터 160의 드레인 전극(또는 소스 전극)은, 제(k-1)행째의 메모리 셀(170)의 트랜지스터 160의 소스 전극(또는 드레인 전극)과 전기적으로 접속되고, 제k행째(k는 2 이상 (m-1) 이하의 자연수)의 메모리 셀(170)의 트랜지스터 162의 소스 전극(또는 드레인 전극)은, 제(k-1)행째의 메모리 셀(170)의 트랜지스터 160의 게이트 전극과, 제(k-1)행째의 메모리 셀(170)의 트랜지스터 162의 드레인 전극(또는 소스 전극)과, 제(k-1)행째의 메모리 셀(170)의 용량소자(164)의 전극의 한쪽과 전기적으로 접속된다.
제k행째의 기록 워드선 WWL_k은, 제k행째의 메모리 셀(170)의 트랜지스터 162의 게이트 전극과 전기적으로 접속되고, 제k행째의 판독 워드선 RWL_k은, 제k행째의 메모리 셀(170)의 용량소자(164)의 전극의 다른 쪽과 전기적으로 접속된다.
즉, 제k행째의 메모리 셀(170)의 트랜지스터 160에 있어서, 드레인 전극은, 인접하는 메모리 셀(170)의 트랜지스터 160의 소스 전극과 접속되고, 또는 소스 전극은, 인접하는 메모리 셀(170)의 트랜지스터 160의 드레인 전극과 접속된다. 또한 제k행째의 메모리 셀(170)의 트랜지스터 162에 있어서, 소스 전극은, 인접하는 메모리 셀(170)의 트랜지스터 162의 드레인 전극과 접속되고, 또는 드레인 전극은, 인접하는 메모리 셀(170)의 트랜지스터 162의 소스 전극과 접속된다. 즉, 복수의 메모리 셀(170)은, 열방향으로 직렬로 접속되게 된다.
또한, 제k행째의 메모리 셀(170)의, 트랜지스터 160의 게이트 전극과, 트랜지스터 162의 드레인 전극(또는 소스 전극)과, 용량소자(164)의 전극의 한쪽은 전기적으로 접속되어, 제k행째의 메모리 셀의 노드 FG_k을 구성한다. 즉, 도 7에 나타낸 반도체장치의 제(k-1)행째의 메모리 셀(170)의 노드 FG_(k-1)에는, 도 1a1에 나타낸 구성 이외에, 제k행째의 메모리 셀(170)의 트랜지스터 162의 소스 전극이 전기적으로 접속되게 된다.
여기에서, 제k행째의 메모리 셀, 제(k-1)행째의 메모리 셀 중 어느 것에 있어서도, 산화물 반도체를 사용한 트랜지스터 162는 오프 전류가 매우 작기 때문에, 도 7에 나타낸 반도체장치에 있어서도, 도 1a1에 나타낸 반도체장치와 마찬가지로 트랜지스터 162를 오프 상태로 함으로써, 노드 FG의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
이와 같이, 메모리 셀(170)의 트랜지스터 162를, 직렬로 접속하는 경우에는, 인접하는 메모리 셀에 있어서 트랜지스터 162의 소스 전극 또는 드레인 전극을 공통화할 수 있기 때문에, 메모리 셀(170)의 트랜지스터 162을 병렬로 접속하는 경우와 비교하여, 메모리 셀(170)의 점유 면적을 저감하는 것이 용이하다. 예를 들면, 최소 가공 치수를 F로 하고, 메모리 셀(170)의 점유 면적을 4F2∼12F2으로 하는 것이 가능하다. 이상에서, 각각의 소자성능은 유지한 채, 반도체장치의 고집적화를 도모하여, 단위면적당의 기억 용량을 증가시킬 수 있다.
또한, 메모리 셀(170)이 직렬로 접속되어 있기 때문에, 어떤 메모리 셀(170)의 노드 FG은, 트랜지스터 162을 거쳐, 인접하는 메모리 셀(170)의 노드 FG과 접속되어 있다. 따라서, 비트선 BL로부터 가장 먼 행의 메모리 셀(170)에 데이터 "0"을 기록함으로써, 비트선 BL과 가장 먼 행의 메모리 셀(170) 사이의 메모리 셀에도 데이터 "0"을 기록할 수도 있다. 따라서, 데이터의 기록 효율을 향상시켜, 보다 소비 전력을 저감시킬 수 있다. 또한 고효율화에 따라, 반도체장치의 고속동작이 실현된다.
이때, 선택선 G_1, 선택선 G_2, 선택 트랜지스터 180, 및 선택 트랜지스터 182는 반드시 설치하지 않아도 되고, 선택선 G_1 및 선택 트랜지스터 180, 또는, 선택선 G_2 및 선택 트랜지스터 182의 1세트를 생략하는 것이 가능하다. 예를 들면, 도 8에 나타낸 것과 같이, 상기 선택선 G_2에 해당하는 선택선 G_2과, 선택 트랜지스터 182만을 갖는 구성으로 할 수도 있다.
도 7a에 나타낸 제1 구동회로(190) 및 제2 구동회로(192)에 대해, 도 9를 참조해서 설명한다. 제1 구동회로(190)와 제2 구동회로(192)는, 배선 WRITE 및 배선 READ에 의해 접속되어 있다. 또한, 배선 WRITE 및 배선 READ는 각각 전위 변환회로(200)에 접속되어 있다.
제1 구동회로(190)는, 판독 회로(211)와, 제어회로(212)와, 지연회로(213)와, 버퍼 회로(214)로 구성되어 있다. 입력 단자 IN은, 제어회로(212), 지연회로(213), 및 버퍼 회로(214)를 통해 신호선 S에 접속되어 있다. 또한, 비트선 BL에 접속되는 판독 회로(211)는, 출력 단자 OUT와 접속된다.
제2 구동회로(192)는, 디코더 회로(221)와, 제어회로 222와, 제어회로 223과, 버퍼 회로 224와, 버퍼 회로 225와, 레벨 시프트 회로(226)로 구성되어 있다. 어드레스 선택 신호선 A는, 디코더 회로(221)와 접속되어 있다. 또한, 디코더 회로 출력 신호선 B는, 제어회로 222 및 제어회로 223에 각각 접속되어 있다. 제어회로 222는 레벨 시프트 회로(226) 및 버퍼 회로 224를 거쳐 기록 워드선 WWL에 접속되어 있다. 또한, 제어회로 223은, 레벨 시프트 회로(226) 및 버퍼 회로 225를 거쳐 판독 워드선 RWL에 접속되어 있다. 이때, 판독 회로(211)는, 도 6을 참조하면 되고, 지연회로(213)는, 도 4를 참조하면 되고, 제어회로 223은, 도 15를 참조하면 된다. 여기에서, 기록 워드선 WWL에는, GND 또는 VH가 출력된다. 또한, 판독 워드선 RWL에는, GND 또는 VH가 출력된다. 또한, 기록 워드선 WWL과 판독 워드선 RWL에는, 모두 GND가 출력되어도, 모두 VH가 출력되어도, 각각 다른 전압 GND(또는 VH)가 출력되어도 된다.
전위 변환회로(200)의 일례로서, 도 11에 4단의 승압을 행하는 승압회로의 일례를 나타낸다. 도 11에 있어서, 제1 트랜지스터 1300의 입력 단자(여기에서는, 소스 단자 또는 드레인 단자이며, 게이트 단자와 접속되어 있는 단자를 말한다)에는 전원전위 VDD가 공급된다. 제1 트랜지스터(1300)의 출력 단자(여기에서는, 소스 단자 또는 드레인 단자이며, 게이트 단자와 접속되어 있지 않은 단자를 말한다)에는 제2 트랜지스터 1310의 입력 단자 및 제1 용량소자(1350)의 한쪽의 단자가 접속되어 있다. 마찬가지로, 제2 트랜지스터(1310)의 출력 단자에는 제3 트랜지스터(1320)의 입력 단자 및 제2 용량소자(1360)의 한쪽의 단자가 접속되어 있다. 이하, 동일하기 때문에 상세한 설명은 생략하지만, 제n 트랜지스터의 출력 단자에는 제n 용량소자의 한쪽의 단자가 접속되어 있다고 할 수도 있다(n: 자연수). 도 11에 있어서는, 최종단의 트랜지스터의 출력 단자에는, 전원 VDD와 접속한 트랜지스터 1390이 접속되어 있지만, 이 구성에 한정되지 않는다. 예를 들면, 접지전위 GND와 접속한 용량을 더 부가한 구성으로 하여도 된다. 이때, 도 11에 있어서는, 제5 트랜지스터(1340)의 출력이, 승압회로의 출력 VH가 된다.
더구나, 제2 용량소자(1360)의 다른 쪽의 단자 및 제4 용량소자(1380)의 다른 쪽의 단자에는, 클록 신호 CP_CLK이 입력된다. 또한, 제1 용량소자(1350)의 다른 쪽의 단자 및 제3 용량소자(1370)의 다른 쪽의 단자에는, 클록 신호 CP_CLK을 반전시킨 클록 신호가 입력된다. 즉, 제2k의 용량소자의 다른 쪽의 단자에는 클록 신호 CP_CLK이 입력되고, 제2k-1의 용량소자의 다른 쪽의 단자에는 그것의 반전 클록 신호가 입력된다고 할 수 있다(k: 자연수). 물론, 클록 신호 CP_CLK과 반전 클록 신호는, 교체해서 사용할 수 있다.
클록 신호 CP_CLK이 Low인 경우, 즉 반전 클록 신호가 High인 경우에는, 제2 용량소자(1360) 및 제4 용량소자(1380)가 충전되어, 반전 클록 신호와 용량 결합하는 노드 N1 및 노드 N3의 전위는, 소정의 전압(클록 신호 CP_CLK의 High와 Low의 전위차에 해당하는 전압)분만큼 끌어올려진다. 한편, 클록 신호 CP_CLK과 용량결합하는 노드 N2 및 노드 N4의 전위는, 소정의 전압분만큼 내려간다.
이에 따라, 제2 트랜지스터(1310), 제4 트랜지스터(1330)를 통해 전하가 이동하여, 노드 N2 및 노드 N4의 전위가 소정의 값까지 끌어올려진다.
다음에, 클록 신호 CP_CLK이 High가 되고, 반전 클록 신호가 Low가 되면, 노드 N2 및 노드 N4의 전위가 한층 더 끌어올릴 수 있다. 한쪽에서, 노드 N1, 노드 N3의 전위는, 소정의 전압분만큼 내려간다.
이에 따라, 제1 트랜지스터(1300), 제3 트랜지스터(1320), 제5 트랜지스터(1340)를 통해 전하가 이동하고, 그 결과, 노드 N1, 노드 N3 및 노드 N5의 전위가 소정의 전위까지 끌어올려지게 된다. 이와 같이, 각각의 노드에 있어서의 전위가 VN5=VN4(CP_CLK=High)>VN3(CP_CLK=Low)>VN2(CP_CLK=High)>VN1(CP_CLK=Low)>Vdd로 되는 것에 의해, 승압이 행해진다. 이때, 승압회로의 구성은, 4단의 승압을 행하는 것에 한정되지 않는다. 승압회로의 단수는 적절히 변경할 수 있다.
이때, 승압회로에 사용하는 트랜지스터로서, 오프 전류 특성이 양호한 산화물 반도체를 포함하는 트랜지스터를 사용함으로써, 각 노드의 전압의 유지시간을 길게 할 수 있다.
다음에, 제2 구동회로(192)에 설치되는 레벨 시프트 회로(226)(레벨 시프터)에 대해 설명한다.
도 12 및 도 13에, 승압용 레벨 시프트 회로도의 예를 나타낸다. 도 12에 나타낸 레벨 시프터의 구성은, 아래와 같다. 제1 p형 트랜지스터(1200)의 소스 단자와 제3 p형 트랜지스터(1230)의 소스 단자는, 모두 전위 VH를 공급하는 전원에 전기적으로 접속하고 있다. 제1 p형 트랜지스터(1200)의 드레인 단자는, 제2 p형 트랜지스터(1210)의 소스 단자와 전기적으로 접속되고, 제3 p형 트랜지스터(1230)의 드레인 단자는, 제4 p형 트랜지스터(1240)의 소스 단자와 전기적으로 접속되어 있다. 제2 p형 트랜지스터(1210)의 드레인 단자는, 제1 n형 트랜지스터(1220)의 드레인 단자 및 제3 p형 트랜지스터(1230)의 게이트 단자에 전기적으로 접속되고, 제4 p형 트랜지스터(1240)의 드레인 단자는, 제2 n형 트랜지스터(1250)의 드레인 단자 및 제1 p형 트랜지스터(1200)의 게이트 단자와 전기적으로 접속되어 있다. 또한, 제1 n형 트랜지스터(1220)의 소스 단자와 제2 n형 트랜지스터(1250)의 소스 단자에는, 모두 GND(=0[V])이 주어져 있다.
도 12에 있어서, 입력 신호(I)은, 제2 p형 트랜지스터(1210)의 게이트 단자와, 제1n형 트랜지스터(1220)의 게이트 단자에 입력되고, 입력 신호의 반전 신호(IB)는, 제 4p형 트랜지스터(1240)의 게이트 단자와, 제2 n형 트랜지스터(1250)의 게이트 단자에 입력된다. 출력 신호(O)은, 제4 p형 트랜지스터(1240)의 드레인 단자로부터 추출된다. 또한, 제2 p형 트랜지스터(1210)의 드레인 단자로부터 출력 신호의 반전 신호(OB)를 추출할 수도 있다.
도 12에 나타낸 레벨 시프터의 기본적인 동작을 설명한다. 입력 신호(I)에 High가 입력되면, 제1 n형 트랜지스터(1220)가 도통 상태로 되기 때문에, 제3 p형 트랜지스터(1230)의 게이트 단자에 전위 GND가 입력되고, 제3 p형 트랜지스터(1230)이 도통 상태로 되는 동시에, 출력 신호의 반전 신호(OB)에는 Low가 출력되고, 이때의 전위는 GND가 된다. 이때, 반전 입력 신호(IB)는, 이때 Low이기 때문에, 제4 p형 트랜지스터(1240)는 도통 상태로 되고, 제2 n형 트랜지스터(1250)는 비도통 상태로 된다. 여기에서, 제3 p형 트랜지스터(1230)와 제4 p형 트랜지스터(1240)가 모두 도통 상태가 되기 때문에, 출력 신호(O)에는 High가 출력되고, 이 때의 전위는 VH가 된다.
입력 신호(I)의 전위가 Low일 때는, 도 12에 나타낸 레벨 시프터가 대칭 구조를 취하기 때문에, 상기와 마찬가지로 이해할 수 있어, 출력 신호(O)로부터는 Low가 출력되고, 이때의 전위는, GND가 된다.
이와 같이 하여, 입력한 신호에 대하여 진폭을 변환한 출력 신호(O)를 얻을 수 있다.
도 13은, 도 12와는 다른 승압용 레벨 시프트 회로도의 예를 나타낸다. 도 13에 나타낸 레벨 시프터의 구성은, 아래와 같다. 제1 p형 트랜지스터(1260)의 소스 단자와 제2 p형 트랜지스터(1280)의 소스 단자는, 모두 전위 VH를 공급하는 전원에 전기적으로 접속되어 있다. 제1 n형 트랜지스터(1270)의 드레인 단자는, 제1 p형 트랜지스터(1260)의 드레인 단자 및 제2 p형 트랜지스터(1280)의 게이트 단자에 전기적으로 접속되고, 제2 n형 트랜지스터(1290)의 드레인 단자는, 제2 p형 트랜지스터(1280)의 드레인 단자 및 제1 p형 트랜지스터(1260)의 게이트 단자와 전기적으로 접속되어 있다. 또한, 제1 n형 트랜지스터(1270)의 소스 단자와 제2 n형 트랜지스터(1290)의 소스 단자에는, 모두 GND(=0[V])가 주어져 있다.
도 13에 있어서, 입력 신호(I)는, 제1 n형 트랜지스터(1270)의 게이트 단자에 입력되고, 입력 신호의 반전 신호(IB)은, 제2 n형 트랜지스터(1290)의 게이트 단자에 입력된다. 출력 신호(O)은, 제2 n형 트랜지스터(1290)의 드레인 단자로부터 추출된다. 또한, 제1 n형 트랜지스터(1270)의 드레인 단자로부터 출력 신호의 반전 신호(OB)를 추출할 수도 있다.
도 13에 나타낸 레벨 시프터의 기본적인 동작을 설명한다. 입력 신호(I)에 High가 입력되면, 제1 n형 트랜지스터(1270)은 도통 상태가 되기 때문에, 제2 p형 트랜지스터(1280)의 게이트 단자에 전위 GND가 입력되어, 제2 p형 트랜지스터가 도통 상태로 되는 동시에, 출력 신호의 반전 신호(OB)에는 Low가 출력되고, 이때의 전위는 GND가 된다. 한편, 반전 입력 신호(IB)은, 이때 Low이기 때문에, 제2 n형 트랜지스터(1290)은 비도통 상태가 된다. 여기에서, 제2 p형 트랜지스터(1280)가 도통 상태가 되기 때문에, 출력 신호(O)에는 High가 출력되고, 이때의 전위는 VH가 된다.
입력 신호(I)의 전위가 Low일 때에는, 도 13에 나타낸 레벨 시프터가 대칭 구조를 취하기 때문에, 상기와 마찬가지로 이해할 수 있고, 출력 신호(O)로부터는 Low가 출력되고, 이때의 전위는, GND가 된다.
이와 같이 하여, 입력한 신호에 대하여 진폭을 변환한 출력 신호(O)를 얻을 수 있다.
도 11에 나타낸 전위 변환회로(200)에서 고전위로 변환된 전위는, 제2 구동회로(192)에 포함되는 도 12 및 도 13에 나타낸 승압용 레벨 시프터를 사용하여, 기록 워드선 WWL로부터 각 메모리 셀(170)에 출력되고, 판독 워드선 RWL로부터 각 메모리 셀(170)에 출력된다. 더구나, 전위 변환회로(200)에서 고전위로 변환된 전위를, 제1 구동회로(190)에 포함되는 승압용 레벨 시프터를 사용하여, 신호선 S로부터 각 메모리 셀(170)에 출력하는 구성으로 해도 된다.
데이터의 기록, 유지, 및 판독은, 기본적으로 도 1의 경우와 같기 때문에 상세한 설명은 생략한다. 단, 해당 구성에 있어서는, 데이터의 기록은 행 단위로, 또한, 행마다 순서에 따라 행해진다.
도 14에는, 도 7a에 관한 반도체장치의보다 상세한 동작에 관한 타이밍 차트의 예를 나타낸다. 타이밍 차트 중의 READ, A 등의 명칭은, 타이밍 차트에 나타낸 전위가 주어지는 배선을 나타내고 있고, 같은 기능을 갖는 배선이 복수 있는 경우에는, 배선의 명칭의 말미에 _1, _2 등을 붙임으로써 구별하고 있다. 이때, 여기에서는 설명을 간단하게 하기 위해, 메모리 셀(170)이 2(행)×2(열)로 배열된 반도체장치를 예로 들어 설명하지만, 개시하는 발명은 이것에 한정되지 않는다.
도 14에 도시되는 타이밍 차트는, 모든 메모리 셀에 데이터 "1"을 기록하고(기록 1), 그후, 기록된 전체 데이터를 판독하고(판독 1), 다음에, 제1행 제1열의 메모리 셀 및 제2행 제2열의 메모리 셀에 데이터 "1"을 기록하는 동시에, 제1행 제2열의 메모리 셀 및 제2행 제1열의 메모리 셀에 데이터 "0"을 기록하고(기록 2), 그후, 기록된 전체 데이터를 판독하는(판독 2) 경우의 각 배선의 전위의 관계를 나타낸 것이다.
기록 1에 있어서는, WRITE를 고전위, READ를 저전위로 하여 메모리 셀에의 기록을 행할 수 있는 상태로 한다. 제2 구동회로(192)은, A_1, A_2의 전위에 따른 행 선택신호를 RWL 및 WWL에 출력한다. 여기에서는, A_1이 고전위인 경우에는 제1행째가 선택되고, A_2가 고전위인 경우에는 제2행째가 선택되는 것으로 한다. 또한, 선택된 행의 WWL은, 고전위로 된다. 선택된 행의 메모리 셀로부터 구동회로 190에 접속되어 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 WWL은, 고전위로 된다. 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 WWL은, 저전위로 된다. 또한, 선택된 행의 RWL은, 저전위로 된다. 선택된 행의 메모리 셀로부터 구동회로 190에 접속되어 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 RWL은, 저전위로 된다. 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 RWL은, 고전위로 된다.
메모리 셀의 트랜지스터 162가 직렬로 접속되어 있기 때문에, 선택된 행의 메모리 셀로부터 구동회로 190과 접속되어 있지 않은 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 RWL이 고전위가 됨으로써, 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀에 있어서의 트랜지스터 160이 도통한다.
즉, 1행째가 선택된 경우에는, RWL_1이 저전위가 되고, RWL_2이 고전위가 된다. 2행째가 선택된 경우에는, RWL_1, RWL_2이 모두 저전위가 되고, 1행째가 선택된 경우, RWL_2가 고전위가 됨으로써, 선택되어 있지 않은 행(이 경우 2행째)의 메모리 셀에 있어서의 트랜지스터 160이 도통한다. 선택되어 있지 않은 행(이 경우 2행째)의 메모리 셀에 있어서의 트랜지스터 160이 도통함으로써, 선택된 행(이 경우 1행째)의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위가 된다. 그 결과, WWL의 하강에 영향을 받아, 선택된 행(이 경우 1행째)의 플로팅 게이트 FG_1의 전위가 내려간다. 그러나, 선택된 행(이 경우 1행째)의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위가 되는 것에 의해, 플로팅 게이트 FG_1의 전위의 저하를 억제할 수 있다.
기록 1에 있어서는, 모든 메모리 셀에 데이터 "1"을 기록하기 위해, 행 선택의 타이밍에 맞추어, S_1 및 S_2을 고전위로 한다. 이때, S_1 및 S_2의 신호 입력 기간은, WWL의 신호 입력 기간보다 길어지도록 한다. 또는, S_1 및 S_2의 신호 입력을, WWL의 신호 입력보다 지연시킨다. S_1 및 S_2의 신호 입력 기간이 짧거나, 또는 S_1 및 S_2의 신호 입력이, WWL의 신호 입력보다 빠른 경우에는, 메모리 셀에의 기록이 불충분하게 될 가능성이 있기 때문이다. 이때, BL_1 및 BL_2의 전위는, 기록시에는 큰 문제로 되지 않는다(고전위이어도 되고 저전위이어도 된다).
판독 1에 있어서는, WRITE를 저전위, READ를 고전위로 하여 메모리 셀로부터의 판독을 행할 수 있는 상태로 한다. 제2 구동회로(192)은, A_1, A_2에 따른 행 선택신호를 RWL 및 WWL에 출력한다. 여기에서는, A_1이 고전위인 경우에는 제1행째가 선택되고, A_2이 고전위인 경우에는 제2행째가 선택된다. 또한, 선택된 행의 RWL은 저전위가 되고, 선택되어 있지 않은 행의 RWL은 고전위가 되고, WWL은, 선택, 비선택에 상관없이 저전위가 된다.
상기한 동작에 의해, BL_1 및 BL_2에는, 선택된 행의 메모리 셀에 유지되어 있는 데이터에 따른 전위가 주어진다. 이때, S_1 및 S_2의 전위는, 판독시에는 문제로 되지 않는다.
기록 2에 있어서의 각 배선의 전위의 관계는, 기록 1의 경우와 마찬가지이다. 단, 제1행 제1열의 메모리 셀 및 제2행 제2열의 메모리 셀에 데이터 "1"을 기록하는 동시에, 제1행 제2열의 메모리 셀 및 제2행 제1열의 메모리 셀에 데이터 "0"을 기록하기 위해, 행 선택의 타이밍에 맞추어, S_1 및 S_2을 저전위 또는 고전위로 한다.
판독 2에 있어서의 각 배선의 전위의 관계는, 판독 1의 경우와 마찬가지이다. BL_1 및 BL_2에는, 선택된 행의 메모리 셀에 유지되어 있는 데이터에 따른 전위가 주어지는 것을 알 수 있다.
상기한 구성을 채용한 경우, 기록시에 있어서 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀에 있어서의 트랜지스터 160을 도통시켜, 기록할 메모리 셀의 트랜지스터 160의 소스선 SL을 고정 전위로 할 수 있다. 따라서, 플로팅 게이트의 전위의 저하를 억제할 수 있기 때문에, 안정된 전위의 기록이 가능해진다. 또한, 기록시에 있어서 비트선 BL로부터 멀리 접속된 메모리 셀의 트랜지스터 160을 도통시키는 것이 가능하게 되기 때문에, 메모리 셀 전체로 이루어진 블록에 대한 일괄 기록이나 일괄 소거를 행하는 것도 용이해진다. 따라서, 반도체장치의 고속동작이 보다 안정적으로 실현된다.
도 7a에 관한 반도체장치의 동작에 관한 예를, 기록시의 동작과 판독시의 동작으로 나누어, 도 16을 참조해서 설명한다. 도 16 중의 L, H 등의 명칭은, 판독 워드선 RWL의 전위의 상태를 나타내고 있고, 일례로서, 고전위가 주어진 경우를, H ("하이"), 저전위가 주어진 경우를, L ("로우")로 하고 있다. 이때, 여기에서는 메모리 셀(170)이 4(행)×4(열)로 배열된 반도체장치를 예로 들어 설명하지만, 개시하는 발명은 이것에 한정되지 않는다.
도 16a에 나타낸 것과 같이, 기록시의 동작에 있어서, 4행째에 기록하는 경우, RWL_1, RWL_2, RWL_3, RWL_4은, L(저전위)로 한다. 또한, 3행째를 기록하는 경우, RWL_1, RWL_2, RWL_3은, L(저전위)로 하고, RWL_4은, H(고전위)로 한다. 2행째를 기록하는 경우, RWL_1, RWL_2은, L(저전위)로 하고, RWL_3, RWL_4은, H(고전위)로 한다. 1행째를 기록하는 경우, RWL_1은, L(저전위)로 하고, RWL_2, RWL_3, RWL_4은, H(고전위)로 한다.
도 16b에 나타낸 것과 같이, 판독시의 동작에 있어서, 4행째를 판독하는 경우, RWL_1, RWL_2, RWL_3은, H(고전위)로 하고, RWL_4은, L(저전위)로 한다. 또한, 3행째를 판독하는 경우, RWL_1, RWL_2은, H(고전위)로 하고, RWL_3은, L(저전위)로 하고, RWL_4은, H(고전위)로 한다. 2행째를 판독하는 경우, RWL_1은, H(고전위)로 하고, RWL_2은, L(저전위)로 하고, RWL_3, RWL_4은, H(고전위)로 한다. 1행째를 판독하는 경우, RWL_1은, L(저전위)로 하고, RWL_2, RWL_3, RWL_4은, H(고전위)로 한다.
상기한 구성에 있어서의 반도체장치에 있어서는, 메모리 셀의 증대에 따라 기록시에 있어서의 효과가 보다 현저해진다. 기록시에 있어서, 선택된 행의 메모리 셀과 선택된 행의 메모리 셀로부터 구동회로 190에 접속되어 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 RWL이, 저전위가 되고, 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀의 선택되어 있지 않은 행의 메모리 셀의 RWL은, 고전위가 된다.
메모리 셀의 트랜지스터 160이 직렬로 접속되어 있기 때문에, 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀의 RWL이 고전위가 됨으로써, 선택된 행의 메모리 셀로부터 구동회로 190과 반대측에 있는 메모리 셀 중에서, 선택되어 있지 않은 행의 메모리 셀에 있어서의 트랜지스터 160이 도통한다. 선택된 행의 메모리 셀로부터 구동회로 190과 접속되어 있지 않은 메모리 셀의 선택되어 있지 않은 행의 메모리 셀에 있어서의 트랜지스터 160이 도통함으로써 선택된 행의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위가 된다. 그 결과, WWL의 하강에 영향을 받아, 선택된 행의 플로팅 게이트 FG_(선택된 행)의 전위가 내려간다. 그러나, 선택된 행의 메모리 셀에 있어서의 트랜지스터 160의 소스선 SL이 고정 전위가 되는 것에 의해, 플로팅 게이트 FG_(선택된 행)의 전위의 저하를 억제할 수 있다.
해당 반도체 장치에서는, 메모리 셀이 직렬로 접속되어 있기 때문에, 플로팅 게이트의 수에 의존하지 않고, 해당 플로팅 게이트의 전위를 보다 안정화시킬 수 있다. 즉, 부정 전위를 갖는 플로팅 게이트의 증대에 따라, 반도체장치의 동작이 불안정해지고, 출력제어가 매우 곤란해진다고 한 문제가 전혀 생기지 않기 때문에 반도체장치 전체의 신뢰성을 비약적으로 향상시킬 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합해서 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 개시하는 발명의 일 태양에 관한 반도체장치의 구성 및 그 제조방법에 대해, 도 18 내지 도 22를 참조해서 설명한다.
<반도체장치의 단면 구성 및 평면 구성>
도 17은, 반도체장치의 구성의 일례이다. 도 17a에는, 반도체장치의 단면을, 도 17b에는, 반도체장치의 평면을, 각각 나타낸다. 여기에서, 도 17a은, 도 17b의 A1-A2 및 B1-B2에 있어서의 단면에 해당한다. 도 17a 및 도 17b에 표시되는 반도체장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터 160을 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터 162을 갖는 것이다. 여기에서, 제1 반도체 재료와 제2 반도체 재료는 다른 재료로 하는 것이 바람직하다. 예를 들면, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이와 같은 반도체 재료를 사용한 트랜지스터는, 고속동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그것의 특성에 의해 장시간의 전하유지를 가능하게 한다. 도 17에 나타낸 반도체장치는, 메모리 셀로서 사용할 수 있다.
이때, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수 있다는 것은 말할 필요도 없다. 또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터 162에 사용하는 점에 있기 때문에, 반도체장치에 사용할 수 있는 재료나 반도체장치의 구조 등, 반도체장치의 구체적인 구성을 여기에서 나타낸 것에 한정할 필요는 없다.
도 17에 있어서의 트랜지스터 160은, 반도체 기판(500) 상의 반도체층 내부에 설치된 채널 형성 영역(134)과, 채널 형성 영역(134)을 서이에 끼우도록 설치된 불순물 영역 132(소스 영역 및 드레인 영역이라고도 기재한다)와, 채널 형성 영역(134) 위에 설치된 게이트 절연층 122a와, 게이트 절연층 122a 위에 채널 형성 영역(134)과 중첩하도록 설치된 이트 전극 128a를 갖는다. 이때, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함해서 트랜지스터로 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역를 포함해서 소스 전극이나 드레인 전극으로 표현하는 일이 있다. 즉, 본 명세서에 있어서, 소스 전극의 기재에는, 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 상의 반도체층 내부에 설치된 불순물 영역 126에는, 도전층 128b이 접속되어 있다. 여기에서, 도전층 128b은, 트랜지스터 160의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역 132과 불순물 영역 126 사이에는, 불순물 영역 130이 설치되어 있다. 또한, 트랜지스터 160을 덮도록 절연층 136, 절연층 138, 및 절연층 140이 설치되어 있다. 이때, 고집적화를 실현하기 위해서는, 도 17에 나타낸 것과 같이, 트랜지스터 160이 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터 160의 특성을 중시하는 경우에는, 게이트 전극 128a의 측면에 사이드월 절연층을 설치하고, 불순물 농도가 다른 영역을 포함하는 불순물 영역 132을 형성해도 된다.
도 17에 있어서의 트랜지스터 162은, 절연층 140 등 위에 설치된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a), 및 드레인 전극(또는 소스 전극) 142b과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층 146과, 게이트 절연층 146 위에 산화물 반도체층(144)과 중첩하도록 설치된 게이트 전극 148a를 갖는다.
여기에서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 이때, 상기한 산화물 반도체층(144) 중의 수소 농도는, 2차이온질량분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인한 에너지갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1μm)당의 값)은 100zA(1zA(젭토 암페아)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터 162을 얻을 수 있다.
이때, 도 17의 트랜지스터 162에서는, 미세화에 기인해서 소자 사이에 생기는 리크를 억제하기 위해, 섬 형상으로 가공된 산화물 반도체층(144)을 사용하고 있지만, 섬 형상으로 가공되어 있지 않은 구성을 채용해도 된다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 17에 있어서의 용량소자(164)은, 드레인 전극(142b), 게이트 절연층 146,및 도전층 148b로 구성된다. 즉, 드레인 전극(142b)은, 용량소자(164)의 한쪽의 전극으로서 기능하고, 도전층 148b은, 용량소자(164)의 다른 쪽의 전극으로서 기능하게 된다. 이와 같은 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층 146를 적층시키는 경우에는, 드레인 전극(142b)과, 도전층 148b의 절연성을 충분히 확보할 수 있다. 더구나, 용량이 불필요한 경우에는, 용량소자(164)을 설치하지 않는 구성으로 할 수도 있다.
본 실시형태에서는, 트랜지스터 162 및 용량소자(164)이, 트랜지스터 160과 중첩하도록 설치되어 있다. 이와 같은, 평면 레이아웃을 채용함으로써, 고집적화가 가능하다. 예를 들면, 최소 가공 치수를 F로 하고, 메모리 셀이 차지하는 면적을 15F2∼25F2으로 하는 것이 가능하다.
트랜지스터 162 및 용량소자(164) 위에는, 절연층 150이 설치되어 있다. 그리고, 게이트 절연층 146 및 절연층 150에 형성된 개구에는, 배선(154)이 설치되어 있다. 배선(154)은, 메모리 셀의 1개와 다른 메모리 셀을 접속하는 배선이며, 도 2의 회로도에 있어서의 비트선 BL에 해당한다. 배선(154)은, 소스 전극(142a)와, 도전층 128b를 거쳐, 불순물 영역 126에 접속되어 있다. 이에 따라, 트랜지스터 160에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터 162에 있어서의 소스 전극(142a)을 각각 다른 배선에 접속하는 경우와 비교하여, 배선의 수를 삭감할 수 있으므로, 반도체장치의 집적도를 향상시킬 수 있다.
또한, 도전층 128b을 설치함으로써, 불순물 영역 126과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)와 배선(154)이 접속하는 위치를, 중첩해서 설치할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 콘택 영역에 기인하는 소자면적의 증대를 억제할 수 있다. 즉, 반도체장치의 집적도를 높일 수 있다.
<SOI 기판의 제조방법>
다음에, 상기 반도체장치의 제조에 사용되는 SOI 기판의 제조방법의 일례에 대해, 도 18을 참조해서 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 18a 참조). 반도체 기판(500)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용해도 된다. 또한, 다결정 반도체 기판을 사용해도 된다. 태양 전지급 실리콘이나, 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여, 제조 코스트를 억제할 수 있다.
이때, 반도체 기판(500) 대신에, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 바륨 보류실리케이트 글래스와 같은 전자공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 하는 열팽창계수가 실리콘에 가까운 세라믹 기판을 사용해도 된다.
반도체 기판(500)은, 그것의 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대하여, 염산 과산화 수소수 혼합 용액(HPM), 황산 과산화 수소 수 혼합 용액(SPM), 암모니아 과산화 수소수 혼합 용액(APM), 묽은 불산(DHF) 등을 사용해서 세정을 행하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기에서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 18b참조). 이때, 여기에서는, 본드 기판으로서 단결정의 것을 사용하지만, 본드 기판의 결정성을 단결정에 한정할 필요는 없다.
단결정 반도체 기판(510)으로서는, 예를 들면, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제14족 원소로 이루어진 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨 비소나 인듐 인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판의 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 이때, 단결정 반도체 기판(510)의 형상은 원형에 한정되지 않고, 예를 들면, 사각형 등으로 가공한 것이어도 된다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 사용해서 제조할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 18c 참조).이때, 오염물 제거의 관점에서, 산화막(512)의 형성전에, 염산 과산화 수소수 혼합 용액(HPM), 황산 과산화 수소수 혼합 용액(SPM), 암모니아 과산화 수소수 혼합 용액(APM), 묽은 불산(DHF), FPM(불산, 과산화 수소수, 순수의 혼합액) 등을 사용해서 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 묽은 불산과 오존수를 교대로 토출해서 세정해도 된다.
산화막(512)은, 예를 들면, 산화 실리콘 막, 산화 질화 실리콘 막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제조방법으로서는, 열산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용해서 산화막(512)을 형성하는 경우, 양호한 부착을 실현하기 위해서는, 테트라에톡시실란(약칭; TEOS: 화학식 Si(OC2H5)4) 등의 유기 실란을 사용해서 산화 실리콘 막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(510)에 열산화처리를 행함으로써 산화막(512)(여기에서는, SiOx막)을 형성한다. 열산화처리는, 산화성 분위기 중에 할로겐을 첨가해서 행하는 것이 바람직하다.
예를 들면, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열산화처리를 행함으로써, 염소 산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은, 염소 원자를 함유하는 막이 된다. 이와 같은 염소산화에 의해, 외인성의 불순물인 중금속(예를 들면, Fe, Cr, Ni, Mo 등)을 포집해서 금속의 염화물을 형성하고, 이것을 바깥쪽으로 제거해서 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
이때, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 된다. 단결정 반도체 기판(510) 표면을 불소산화하는 방법으로서는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가해서 열산화처리를 행하는 방법 등이 있다.
다음에, 이온을 전계로 가속해서 단결정 반도체 기판(510)에 조사하여, 첨가함으로써, 단결정 반도체 기판(510)의 소정의 깊이에 결정 구조가 손상된 취약화 영역(514)을 형성한다(도 18d 참조).
취약화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취약화 영역(514)은, 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 형성된다. 이 때문에, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체 층의 두께를 조절할 수 있다. 예를 들면, 단결정 반도체층의 두께가, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도 되도록 평균 침입 깊이를 조절하면 된다.
해당 이온의 조사 처리는, 이온 도핑장치나 이온주입장치를 사용해서 행할 수 있다. 이온 도핑장치의 대표예로서는, 프로세스 가스를 플라즈마 여기해서 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 해당 장치에서는, 플라즈마 중의 이온종을 질량분리하지 않고 피처리체에 조사하게 된다. 이에 대하여, 이온주입장치는 질량분리형의 장치이다. 이온주입 장치에서는, 플라즈마중의 이온종을 질량분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해 설명한다. 소스 가스로서는 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 +의 비율을 높게 하면 된다. 구체적으로는, H+, H2 +, H3 +의 총량에 대하여 H3 +의 비율이 50% 이상(더욱 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
이때, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가해도 된다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가해도 된다. 예를 들면, 이온 도핑 장치를 사용해서 수소와 헬륨을 동시에 조사하는 경우에는, 다른 공정에서 조사하는 경우와 비교해서 공정수를 저감할 수 있는 동시에, 나중의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
이때, 이온 도핑장치를 사용해서 취약화 영역(514)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(512)을 통해 이온의 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
다음에, 반도체 기판(500)과, 단결정 반도체 기판(510)을 대향시켜, 산화막(512)을 개재하여 밀착시킨다. 이에 따라, 반도체 기판(500)과, 단결정 반도체 기판(510)이 부착된다(도 18e 참조). 이때, 단결정 반도체 기판(510)과 부착하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막해도 된다.
부착시에는, 반도체 기판(500) 또는 단결정 반도체 기판(510)의 1개소에, 0.001N/㎠ 이상 100N/㎠ 이하, 예를 들면, 1N/㎠ 이상 20N/㎠ 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여, 부착면을 접근, 밀착시키면, 밀착시킨 부분에 있어서 반도체 기판(500)과 산화막(512)의 접합이 생겨. 해당 부분을 시점으로 하여 자발적인 접합이 거의 전체면에 미친다. 이 접합에는, 반데스발스력이나 수소 결합이 작용하고 있어, 상온에서 행할 수 있다.
이때, 단결정 반도체 기판(510)과 반도체 기판(500)을 부착하기 전에는, 부착에 관한 표면에 대해, 표면처리를 행하는 것이 바람직하다. 표면처리를 행함으로써, 단결정 반도체 기판(510)과 반도체 기판(500)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 다른 웨트 처리끼리를 조합해서 사용해도 되고, 다른 드라이 처리끼리를 조합해서 사용해도 된다.
이때, 부착 후에는, 접합 강도를 증가시키기 위한 열처리를 행해도 된다. 이 열처리의 온도는, 취약화 영역(514)에 있어서의 분리가 생기지 않는 온도(예를 들면, 실온 이상 400℃ 미만)으로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(500)과 산화막(512)을 접합시켜도 된다. 상기 열처리에는, 확산로, 저항가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal)장치, 마이크로파 가열장치 등을 사용할 수 있다. 이때, 상기 온도 조건은 어디까지나 일례에 지나지 않으며, 개시하는 발명의 일 태양이 이것에 한정되어 해석되는 것은 아니다.
다음에, 열처리를 행함으로써, 단결정 반도체 기판(510)을 취약화 영역에 있어서 분리하여, 반도체 기판(500) 위에, 산화막(512)을 개재하여 단결정 반도체층 516을 형성한다(도 18f 참조).
이때, 상기 분리시의 열처리 온도는, 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록, 단결정 반도체층 516의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들면, 상기 분리시의 열처리 온도는, 300℃ 이상 600℃ 이하로 하면 되고, 400℃ 이상 500℃ 이하로 하면, 보다 효과적이다.
이때, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층 516에 대하여, 500℃ 이상의 온도에서 열처리를 행하여, 단결정 반도체층 516 중에 잔존하는 수소의 농도를 저감시켜도 된다.
다음에, 단결정 반도체층 516의 표면에 레이저광을 조사함으로써, 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층 518을 형성한다(도 18g 참조). 이때, 레이저광의 조사 처리 대신에, 열처리를 행해도 된다.
이때, 본 실시형태에 있어서는, 단결정 반도체층 516의 분리에 관한 열처리의 직후에, 레이저광의 조사 처리를 행하고 있지만, 본 발명의 일 태양은 이것에 한정되어 해석되지 않는다. 단결정 반도체층 516의 분리에 관한 열처리의 후에 에칭 처리를 실시하여, 단결정 반도체층 516 표면의 결함이 많은 영역을 제거하고나서, 레이저광의 조사 처리를 행해도 되고, 단결정 반도체층 516 표면의 평탄성을 향상시키고나서 레이저광의 조사 처리를 행해도 된다. 이때, 상기 에칭 처리로서는, 웨트에칭, 드라이에칭의 어느것을 사용해도 된다. 또한, 본 실시형태에 있어서는, 전술한 것과 같이 레이저광을 조사한 후, 단결정 반도체층 516의 막두께를 작게 하는 박막화 공정을 행해도 된다. 단결정 반도체층 516의 박막화에는, 드라이에칭 또는 웨트에칭의 한쪽, 또는 양쪽을 사용하면 된다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층 518을 갖는 SOI 기판을 얻을 수 있다(도 18g 참조).
<반도체장치의 제조방법>
다음에, 상기한 SOI 기판을 사용한 반도체장치의 제조방법에 대해, 도 19 내지 도 22를 참조해서 설명한다.
<하부의 트랜지스터의 제조방법>
처음에 하부의 트랜지스터 160의 제조방법에 대해, 도 19 및 도 20을 참조해서 설명한다. 이때, 도 19 및 도 20은, 도 18에 나타낸 방법으로 작성한 SOI 기판의 일부이며, 도 17a에 나타낸 하부의 트랜지스터의 단면 공정도다.
우선, 단결정 반도체층 518을 섬 형상으로 가공하여, 반도체층 120을 형성한다(도 19a 참조). 이때, 이 공정 전후에 있어서, 트랜지스터의 임계전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 된다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층 120을 덮도록 절연층 122을 형성한다(도 19b참조). 절연층 122은, 나중에 게이트 절연층이 되는 것이다. 절연층 122은, 예를 들면, 반도체층 120 표면의 열처리(열산화처리나 열질화처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마처리를 적용해도 된다. 고밀도 플라즈마처리는, 예를 들면He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 한가지의 혼합 가스를 사용해서 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용해서 절연층을 형성해도 된다. 해당 절연층 122은, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층 122의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 여기에서는, 플라즈마 CVD법을 사용하여, 산화 실리콘을 포함하는 절연층을 단층으로 형성하는 것으로 한다.
다음에, 절연층 122 위에 마스크(124)을 형성하고, 일 도전성을 부여하는 불순물 원소를 반도체층 120에 첨가하여, 불순물 영역 126을 형성한다(도 19c 참조). 여기에서는, 이때, 불순물 원소를 첨가한 후, 마스크(124)은 제거한다.
다음에, 절연층 122 위에 마스크를 형성하고, 절연층 122이 불순물 영역 126과 중첩하는 영역의 일부를 제거함으로써, 게이트 절연층 122a를 형성한다(도 19d 참조). 절연층 122의 제거방법으로서, 웨트에칭 또는 드라이에칭 등의 에칭 처리를 사용할 수 있다.
다음에, 게이트 절연층 122a 위에 게이트 전극(이것과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 해당 도전층을 가공하여, 게이트 전극 128a 및 도전층 128b을 형성한다(도 19e 참조).
게이트 전극 128a 및 도전층 128b에 사용하는 도전층으로서는, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용해서 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전 재료를 포함하는 층을 형성해도 된다. 형성방법도 특별하게 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코트법 등의 각종 성막방법을 사용할 수 있다. 또한, 도전층의 가공은, 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
다음에, 게이트 전극 128a 및 도전층 128b을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여, 채널 형성 영역(134), 불순물 영역 132, 및 불순물 영역 130을 형성한다(도 20a 참조). 여기에서, n형 트랜지스터를 형성하는 경우에는, 예를 들면, 인(P)이나 비소(As) 등의 불순물 원소를 첨가한다. p형 트랜지스터를 형성하는 경우에는, 예를 들면, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 불순물 원소를 첨가한다. 이때, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열처리를 행한다. 여기에서, 불순물 영역의 농도는, 불순물 영역 126, 불순물 영역 132, 불순물 영역 130의 순서로 높아진다.
다음에, 게이트 절연층 122a, 게이트 전극 128a, 도전층 128b을 덮도록, 절연층 136, 절연층 138 및 절연층 140을 형성한다(도 20b 참조).
절연층 136, 절연층 138, 절연층 140은, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연재료를 포함하는 재료를 사용해서 형성할 수 있다. 특히, 절연층 136, 절연층 138, 절연층 140에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 이때, 절연층 136, 절연층 138, 절연층 140에는, 이들 재료를 사용한 다공성의 절연층을 적용해도 된다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교해서 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 한층 더 저감하는 것이 가능하다. 또한, 절연층 136이나 절연층 138, 절연층 140은, 폴리이미드, 아크릴 등의 유기 절연재료를 사용해서 형성하는 것도 가능하다. 본 실시형태에서는, 절연층 136으로서 산화질화 실리콘, 절연층 138로서 질화산화 실리콘, 절연층 140로서 산화 실리콘을 사용하는 경우에 대해 설명한다. 이때, 여기에서는, 절연층 136, 절연층 138 및 절연층 140의 적층 구조로 하고 있지만, 개시하는 발명의 일 태양은 이것에 한정되지 않는다. 1층 또는 2층으로 해도 되고, 4층 이상의 적층 구조로 해도 된다.
다음에, 절연층 138 및 절연층 140에 CMP(화학적 기계연마)처리나 에칭 처리를 행함으로써, 절연층 138 및 절연층 140을 평탄화한다(도 20c 참조). 여기에서는, 절연층 138이 일부 노출될 때까지, CMP처리를 행한다. 절연층 138에 질화산화 실리콘을 사용하고, 절연층 140에 산화 실리콘을 사용한 경우, 절연층 138은 에칭스톱퍼로서 기능한다.
다음에, 절연층 138 및 절연층 140에 CMP처리나 에칭 처리를 행함으로써, 게이트 전극 128a 및 도전층 128b의 윗면을 노출시킨다(도 20d 참조). 여기에서는, 게이트 전극 128a 및 도전층 128b이 일부 노출될 때까지, 에칭 처리를 행한다. 해당 에칭 처리는, 드라이에칭을 사용하는 것이 바람직하지만, 웨트에칭을 사용해도 된다. 게이트 전극 128a 및 도전층 128b의 일부를 노출시키는 공정에 있어서, 나중에 형성되는 트랜지스터 162의 특성을 향상시키기 위해, 절연층 136, 절연층 138, 절연층 140의 표면은 가능한한 평탄하게 해 두는 것이 바람직하다. 이상의 공정에 의해, 하부의 트랜지스터 160을 형성할 수 있다(도 20d 참조).
이때, 상기한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 더 형성하는 공정을 포함하고 있어도 된다. 예를 들면, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여, 고도에 집적화한 반도체장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제조방법>
다음에, 상부의 트랜지스터 162의 제조방법에 대해, 도 21 및 도 22를 참조해서 설명한다.
우선, 게이트 전극 128a, 도전층 128b, 절연층 136, 절연층 138, 절연층 140 등 위에 산화물 반도체층을 형성하고, 해당 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다(도 21a 참조). 이때, 산화물 반도체층을 형성하기 전에, 절연층 136, 절연층 138, 절연층 140 위에, 하지로서 기능하는 절연층을 형성해도 된다. 해당 절연층은, 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용해서 형성할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 격차를 줄이기 위한 스테빌라이저로서, 그것들 이외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러피움(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 1종 혹은 복수종을 가져도 된다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
In-Ga-Zn계의 산화물 반도체 재료는, 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 전계 효과 이동도가 높은 특징을 갖고 있다. 또한, In-Sn-Zn계 산화물 반도체 재료를 사용한 트랜지스터는, In-Ga-Zn계의 산화물 반도체 재료를 사용한 트랜지스터보다도 전계 효과 이동도를 3배 이상으로 할 수 있고, 또한, 임계전압을 양으로 하기 쉬운 특징을 갖고 있다. 이들 반도체 재료는, 본 발명의 일 태양에 있어서의 반도체장치를 구성하는 트랜지스터에 사용할 수 있는 바람직한 재료의 한가지이다.
이때, 여기에서, 예를 들면In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)M(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 된다. 이때, M은, Ga, Fe, Mn 및 Co로부터 선택된 1의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)N(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그렇지만, In-Ga-Zn계 산화물에서도, 벌크내 결함밀도를 저감함으로써 이동도를 상승시킬 수 있다.
이때, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 r만큼 근방이란, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
을 만족하는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 아모퍼이어도, 다결정이어도 된다. 또한, 아모퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도, 비아모퍼스이어도 된다.
아모퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용해서 트랜지스터를 제조했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하의 표면 상에 형성하면 된다.
이때, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 4]
Figure pat00001
이때, 상기에 있어서, S0은, 측정면(좌표(x1,y1) (x1,y2) (x2,y1) (x2, y2)로 표시되는 4점에 의해 둘러싸인 장방형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)로 평가가능하다.
산화물 반도체층(144)을 스퍼터링법으로 제조하기 위한 타겟으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 산화물 타겟을 사용한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 산화물 타겟을 사용해도 된다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는, 원자수 비로, In:Zn=50:1∼1:2(mol수 비로 환산하면 In2O3:ZnO=25:1∼1:4), 바람직하게는 In:Zn=20:1∼1:1(mol수 비로 환산하면 In2O3:ZnO=10:1∼1:2), 더욱 바람직하게는 In:Zn=15:1∼1.5:1(mol수 비로 환산하면 In2O3:ZnO=15:2∼3:4)로 한다. 예를 들면, In-Zn계 산화물 반도체의 형성에 사용하는 타겟은, 원자수 비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, In-Sn-Zn계 산화물은, ITZO로 부를 수 있고, 사용하는 타겟의 조성비는, In:Sn:Zn이 원자수 비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타겟을 사용한다.
또한, 산화물 반도체층의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들면, 막두께를 50nm 이상), 트랜지스터가 노멀리 온으로 되어버릴 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법으로 제조하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 사용해서 제조할 수 있다.
본 실시형태에서는, 산화물 반도체층을, In-Ga-Zn-O계의 산화물 타겟을 사용한 스퍼터링법에 의해 형성한다.
In-Ga-Zn-O계의 산화물 타겟으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 산화물 타겟을 사용할 수 있다. 이때, 타겟 재료 및 조성을 상기에 한정할 필요는 없다. 예를 들면, In2O3:Ga21O3:ZnO=1:1:2[mol수 비]의 조성비의 산화물 타겟을 사용할 수도 있다.
산화물 타겟의 충전율은, 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 금속 산화물 타겟을 사용함으로써, 성막한 산화물 반도체층은 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하,또는, 희가스와 산소의 혼합 분위기 하 등으로 하면 된다. 또한, 산화물 반도체층에의 수소, 물, 수산기, 수소화물 등의 혼입을 막기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체층은, 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내부에 기판을 유지하고, 기판 온도가, 200℃ 초과 500℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 더욱 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하여, 상기 타겟을 사용해서 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기수단으로서, 크라이오펌프, 이온 펌프, 티타늄 서브리메이션 펌프 등의 흡착형의 진공펌프를 사용하는 것이 바람직하다. 또한, 배기수단은, 터보 펌프에 콜드 트랩을 첨가한 것이어도 된다. 크라이오펌프를 사용해서 배기한 성막실은, 예를 들면, 수소, 물, 수산기 또는 수소화물 등의 불순물(더욱 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되어 있기 때문에, 해당 성막실에서 성막한 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막중의 기판 온도가 저온(예를 들면, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입할 우려가 있기 때문에, 기판을 상기한 온도로 가열하는 것이 바람직하다. 기판을 상기한 온도로 가열하고, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온이 되기 때문에, 수소 결합은 열에 의해 절단되어, 수소 원자를 포함하는 물질이 산화물 반도체층에 받아들이기 어렵다. 따라서, 기판이 상기한 온도로 가열된 상태에서, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타겟 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 이때, 펄스 직류 전원을 사용하면, 성막시에 발생하는 분말 상태 물질(파티클, 먼지라고도 한다)을 경감할 수 있고, 막두께 분포도 균일해지기 때문에 바람직하다.
이때, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터를 행하여, 산화물 반도체층의 피형성 표면에 부착되어 있는 분말 상태 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하여, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 이때, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 사용해도 된다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에형성한 후, 해당 산화물 반도체층을 에칭함으로써 행할 수 있다. 상기한 마스크는, 포토리소그래피 등의 방법을 사용해서 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용해서 마스크를 형성해도 된다. 이때, 산화물 반도체층의 에칭은, 드라이에칭이어도 웨트에칭이어도 된다. 물론, 이들을 조합해서 사용해도 된다.
그후, 산화물 반도체층(144)에 대하여, 열처리(제1 열처리)를 행해도 된다. 열처리를 행함으로써, 산화물 반도체층(144) 중에 포함되는 수소 원자를 포함하는 물질을 더 제거할 수 있다. 열처리의 온도는, 불활성 가스 분위기 하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건에서 행할 수 있다. 이 동안, 산화물 반도체층(144)은 대기에 접촉시키지 않고, 물나 수소의 혼입이 생기지 않도록 한다.
그런데, 상기한 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 해당 열처리를, 탈수화 처리나, 탈수소화 처리 등으로 부를 수도 있다. 해당 열처리는, 예를 들면, 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는, 1회에 한정되지 않고 복수회 행해도 된다.
다음에, 산화물 반도체층(144) 등의 위에, 소스 전극 및 드레인 전극(이것과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 해당 도전층을 가공하여, 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 21b 참조).
도전층은, PVD법이나, CVD법을 사용해서 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 전술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 한 개, 또는 이것들을 복수 조합한 재료를 사용해도 된다.
도전층은, 단층 구조이어도 되고, 2층 이상의 적층 구조로 해도 된다. 예를 들면, 티타늄 막이나 질화 티타늄 막의 단층 구조, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층된 2층 구조, 질화 티타늄 막 위에 티타늄 막이 적층된 2층 구조, 티타늄 막과 알루미늄 막과 티타늄 막이 적층된 3층 구조 등을 들 수 있다. 이때, 도전층을, 티타늄 막이나 질화 티타늄 막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로의 가공이 용이하다고 하는 장점이 있다.
또한, 도전층은, 도전성의 금속 산화물을 사용해서 형성해도 된다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기하는 경우가 있다), 산화 인듐 산화 아연 합금(In2O3-ZnO), 또는, 이들의 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가, 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기에서, 테이퍼 각은, 예를 들면, 30°이상 60°이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 나중에 형성되는 게이트 절연층 146의 피복성을 향상하여, 절단을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는, 소스 전극(142a), 및 드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 이때, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때에는, 수 nm∼수 10nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를, 10nm 이상 1000nm(1μm) 이하로 하는 것도 가능하여, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체장치의 소비 전력을 저감하는 것도 가능하다.
또한, 도 21b은 다른 일례로서, 산화물 반도체층(144)과 소스 전극 및 드레인 전극 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 설치할 수 있다.
예를 들면, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 도전층을 형성하고, 산화물 도전막 및 도전층을 같은 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층, 소스 전극(142a), 드레인 전극(142b)을 형성할 수 있다.
또한, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 같은 포토리소그래피 공정에 의해 형상을 가공해서 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 더 섬 형상의 산화물 도전막을 에칭하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다.
이때, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시에, 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층의 재료로서는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전층으로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 꾀할 수 있고, 트랜지스터의 고속동작을 할 수 있다.
산화물 반도체층(144), 산화물 도전층, 금속 재료로 이루어진 드레인 전극의 구성으로 함으로써, 보다 트랜지스터의 내압을 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 사용한 경우, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층의 접촉에 있어서, 접촉저항을 낮출 수 있다. 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉저항을 저감할 수 있고, 주변회로(구동회로)의 주파수 특성을 향상시킬 수 있다.
다음에, 소스 전극(142a), 드레인 전극(142b)을 덮고, 또한, 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층 146을 형성한다(도 21c 참조).
게이트 절연층 146은, CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, 게이트 절연층 146은, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층 146은, 단층 구조로 해도 되고, 상기한 재료를 조합해서 적층 구조로 해도 된다. 또한, 그 두께는 특별하게 한정되지 않지만, 반도체장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들면, 산화 실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
전술한 것과 같이, 게이트 절연층을 얇게 하면, 터널효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층 146에, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 사용하면 된다. high-k 재료를 게이트 절연층 146에 사용함으로써 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막두께를 크게 하는 것이 가능하게 된다. 이때, high-k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄 등 중 어느 한개를 포함하는 막의 적층 구조로 해도 된다.
여기에서, 제13족 원소를 포함하는 절연 재료란, 절연 재료에 1 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기에서, 산화 알루미늄 갈륨은, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화 갈륨 알루미늄은, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접해서 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화 갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화 갈륨을 포함하는 절연층을 접해서 설치함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일업을 저감할 수 있다. 이때, 절연층에 산화물 반도체의 성분 원소와 같은 족의 원소를 사용하는 경우에는, 동일한 효과를 얻는 것이 가능하다. 예를 들면, 산화 알루미늄을 포함하는 재료를 사용해서 절연층을 형성하는 것도 유효하다. 이때, 산화 알루미늄은, 물를 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 해당 재료를 사용하는 것은, 산화물 반도체층에의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 산소 분위기 하에 의한 열처리나, 산소 도프 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크로 첨가하는 것을 말한다. 이때, 해당 벌크의 용어는, 산소를 박막 표면 뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크로 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온주입법 또는 이온 도핑법을 사용해서 행해도 된다.
예를 들면, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화 갈륨의 조성을 Ga2Ox(X= 3+α, 0<α<1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화 알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화 알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaxAl2-XO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이와 같은 영역을 구비한 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉의 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 내부, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감하여, 산화물 반도체층을 i형화 또는 i형에 거의 가까운 산화물 반도체로 할 수 있다.
이때, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 게이트 절연층 146 대신에, 산화물 반도체층(144)의 하지막으로서 형성하는 절연층에 적용해도 되고, 게이트 절연층 146 및 하지 절연층의 양쪽에 적용해도 된다.
게이트 절연층 146의 형성후에는, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기 하에서 250℃, 1시간의 열처리를 행하면 된다. 제2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 격차를 경감 할 수 있다. 또한, 게이트 절연층 146이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하여, 상기 산화물 반도체층(144)의 산소 결손을 보충하여, I형(진성 반도체) 또는 i형에 거의 가까운 산화물 반도체층을 형성할 수도 있다.
이때, 본 실시형태에서는, 게이트 절연층 146의 형성후에 제2 열처리를 행하고 있지만, 제2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 게이트 전극의 형성후에 제2 열처리를 행해도 된다. 또한, 제1 열처리에 이어서 제2 열처리를 행해도 되고, 제1 열처리에 제2 열처리를 겸하게 하여도 되고, 제2 열처리에 제1 열처리를 겸하게 하여도 된다.
전술한 것과 같이, 제1 열처리와 제2 열처리의 양쪽을 적용함으로써 산화물 반도체층(144)을, 그것의 수소 원자를 포함하는 물질이 최대한 포함되지 않도록 고순도화할 수 있다.
다음에, 게이트 전극(이것과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 해당 도전층을 가공하여, 게이트 전극 148a 및 도전층 148b을 형성한다(도 21d 참조).
게이트 전극 148a 및 도전층 148b은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 사용해서 형성할 수 있다. 이때, 게이트 전극 148a 및 도전층 148b은, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
다음에, 게이트 절연층 146, 게이트 전극 148a, 및 도전층 148b 위에, 절연층 150을 형성한다(도 22a 참조). 절연층 150은, PVD법이나 CVD법 등을 사용해서 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 이때, 절연층 150에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연층 150의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감하여, 동작의 고속화를 꾀할 수 있기 때문이다. 이때, 본 실시형태에서는, 절연층 150의 단층 구조로 하고 있지만, 개시하는 발명의 일 태양은 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 된다.
다음에, 게이트 절연층 146, 절연층 150에, 드레인 전극(142b)에까지 이르는 개구를 형성한다. 그후, 절연층 150 위에 드레인 전극(142b)과 접하는 배선(154)을 형성한다(도 22b 참조). 이때, 해당 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
배선(154)은, PVD법이나, CVD법을 사용해서 도전층을 형성한 후, 해당 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 전술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 한 개, 또는 이것들을 복수 조합한 재료를 사용해도 된다.
보다 구체적으로는, 예를 들면, 절연층 150의 개구를 포함하는 영역에 PVD법에 의해 티타늄 막을 얇게(5nm 정도) 형성하고, 그후, 개구에 매립하도록 알루미늄 막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄 막은, 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부전극 등(여기에서는 드레인 전극(142b))과의 접촉저항을 저감시키는 기능을 갖는다. 또한, 알루미늄 막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화 티타늄 등에 의한 배리어 막을 형성한 후에, 도금법에 의해 구리막을 형성해도 된다.
절연층 150에 형성하는 개구는, 도전층 128b과 중첩하는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구를 형성함으로써, 콘택 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기에서, 도전층 128b을 사용하지 않고, 불순물 영역 126과 드레인 전극(142b)의 접속과, 드레인 전극(142b)과 배선(154)의 접속을 중첩시키는 경우에 대해 설명한다. 이 경우, 불순물 영역 126 위에 형성된 절연층 136, 절연층 138 및 절연층 140에 개구(하부의 콘택으로 부른다)를 형성하고, 하부의 콘택에 드레인 전극(142b)을 형성한 후, 게이트 절연층 146 및 절연층 150에 있어서, 하부의 콘택과 중첩하는 영역에 개구(상부의 콘택으로 부른다)를 형성하고, 배선(154)을 형성하게 된다. 하부의 콘택과 중첩하는 영역에 상부의 콘택을 형성할 때에, 에칭에 의해 하부의 콘택에 형성된 드레인 전극(142b)이 단선해 버릴 우려가 있다. 이것을 피하기 위해, 하부의 콘택과 상부의 콘택이 중첩하지 않도록 형성함으로써, 소자 면적이 증대한다고 하는 문제가 발생한다.
본 실시형태에 나타낸 것과 같이, 도전층 128b을 사용함으로써, 드레인 전극(142b)을 단선시키지 않고, 상부의 콘택의 형성이 가능해진다. 이에 따라, 하부의 콘택과 상부의 콘택을 중첩시켜 설치할 수 있기 때문에, 콘택 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체장치의 집적도를 높일 수 있다.
다음에, 배선(154)을 덮도록 절연층 156을 형성한다(도 22c 참조).
이상에 의해, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터 162, 및 용량소자(164)가 완성된다(도 22c 참조).
본 실시형태에 있어서 나타낸 트랜지스터 162에서는, 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그것의 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/㎤ 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/㎤ 미만, 더욱 바람직하게는, 1.45×1010/㎤ 미만)을 취한다. 그리고, 트랜지스터 162의 오프 전류도 충분히 작아진다. 예를 들면, 트랜지스터 162의 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1μm)당의 값)은 100zA(1zA(젭토 암페아)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이와 같이 고순도화되어, 진성화된 산화물 반도체층(144)을 사용함으로써 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이와 같은 트랜지스터를 사용함으로써 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체장치가 얻어진다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합해서 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 산화물 반도체가 결정성을 갖는 경우로서, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있고, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다)을 포함하는 산화물에 대해 설명한다.
CAAC을 포함하는 산화물은, 광의로, 비단결정이며, 그것의 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자배열을 갖고, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC은 결정화한 부분(결정 부분)을 포함하는지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확히 판별 가능하지 않은 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC을 구성하는 각각의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC을 지지하는 기판면, CAAC의 표면 등에 수직한 방향)으로 정렬되어 있어도 된다. 또는, CAAC을 구성하는 각각의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC을 지지하는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 된다.
CAAC은, 그것의 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이다. 또한, 그것의 조성 등에 따라, 가시광선에 대하여 투명하거나 불투명하다.
이와 같은 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한, 그것의 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해 도 35 내지 도 37을 사용해서 상세하게 설명한다. 이때, 특별히 언급이 없는 한, 도 35 내지 도 37은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 이때, 간단히 상반부, 하반부라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다.
도 35a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접의 산소 원자만 나타낸 구조를 소그룹으로 부른다. 도 35 a의 구조는, 팔면체 구조를 취하지만, 간단화를 위해 평면 구조로 나타내고 있다. 이때, 도 35a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 35a에 나타낸 소그룹은 전하가 0이다.
도 35b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)과, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는, 모두 ab면에 존재한다. 도 35b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 위해, 도 35b에 나타낸 구조를 취할 수 있다. 도 35b에 나타낸 소그룹은 전하가 0이다.
도 35c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 35c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 35c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 된다. 도 35c에 나타낸 소그룹은 전하가 0이다.
도 35d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 35d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 35d에 나타낸 소그룹은 전하가 +1이 된다.
도 35e에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 35e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 35e에 나타낸 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹으로 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다)으로 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 대해 설명한다. 도 35a에 나타낸 6배위의 In의 상반부의 3개의 O는, 하측 방향으로 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는, 상측 방향으로 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반부의 1개의 O는, 하측 방향으로 1개의 근접 Ga를 갖고, 하반부의 1개의 O는, 상측 방향으로 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 1개의 O는 하측 방향으로 1개의 근 접Zn을 갖고, 하반부의 3개의 O는, 상측 방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 같고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 같다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종류의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O을 거쳐 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 한개와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O을 거쳐 결합한다. 또한, 이 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 36a에, In-Sn-Zn-O계의 층 구조를 구성하는 중 그룹의 모델도를 나타낸다. 도 36b에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 이때, 도 36c은, 도 36b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.
도 36a에 있어서는, 간략화를 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 원 3으로서 나타내고 있다. 마찬가지로, 도 36a에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있어, 원 1로서 나타내고 있다. 또한, 마찬가지로, 도 36a에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 36a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O을 거쳐 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O을 거쳐 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각-0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 35e에 나타낸 것과 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 36b에 나타낸 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 이때, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.
또한, 이 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다. ), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 37a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 37 a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O을 거쳐, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O을 거쳐, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 37b에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 이때, 도 37c는, 도 37b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타내고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga중 어느 한개를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 37a에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 2, 도 7, 도 8, 도 10와는 다른 구성의 반도체장치에 대해, 도 23 내지 도 25를 참조해서 설명한다.
도 23은, (m×n)개의 메모리 셀(170)을 갖는 반도체장치의 회로도의 일례이다. 도 23 중의 메모리 셀(170)의 구성은, 도 2b와 같기 때문에, 상세한 설명은 생략한다.
도 23에 나타낸 반도체장치는, 도 2a에 나타낸 반도체장치와 대략 동일한 구성을 갖는다. 도 2a에 나타낸 반도체장치와, 도 23에 나타낸 반도체장치의 차이는, 예를 들면, 비트선 BL과 신호선 S가 전기적으로 접속되는 배선이 설치되어 있는지 아닌지에 있다. 즉, 도 23에 나타낸 반도체장치는, 비트선 BL과 신호선 S가 전기적으로 접속되는 구성을 갖는다. 해당 구성과 같이, 비트선 BL과 신호선 S를 전기적으로 접속함으로써, 메모리 셀에 주어지는 비트선의 전위를, 적절한 값으로 유지하는 기능을 갖는다. 특히 도 7 및 도 8에 개시하는 발명과 같이, 다수의 메모리 셀이 직렬로 접속되는 구성에서는, 메모리 셀에 있어서의 전압 강하에 의해 정보의 판독이 곤란해지는 일이 있기 때문에 해당 배선을 설치하는 것은 유익하다.
예를 들면, 64개의 메모리 셀을 직렬로 접속한 구성을 유닛으로 하고, 각 유닛에 적절한 전위가 주어지도록, 각 유닛에 대하여 각 비트선 BL(또는 신호선 S)에 배선을 접속한다. 이에 따라, 다수의 메모리 셀을 갖는 구성이라도, 정보의 판독을 적합하게 행할 수 있다. 이때, 각 유닛이 갖는 메모리 셀의 수는, 64개에 한정되지 않는다. 32개, 128개 등, 판독 동작에 영향을 미치지 않는 범위에서, 적절히 설정하는 것이 가능하다.
도 24은, 도 23에 나타낸 반도체장치의 구성의 일례다. 도 24a에는, 반도체장치의 단면을, 도 24b에는, 반도체장치의 평면을, 각각 나타낸다. 여기에서, 도 24a는, 도 24b의 A1-A2 및 B1-B2에 있어서의 단면에 해당한다. 도 24에 나타낸 구성에 있어서 특징적인 점은, 소스 전극(142a) 또는 드레인 전극(142b)과 전기적으로 접속되는 배선 154b 이외에, 배선 154a를 갖는 점이다. 해당 배선 154a가, 도 23에 있어서의 비트선 BL(또는 신호선 S)에 해당한다. 이때, 도 24b에서는 명시하고 있지 않지만, 배선 154a와 배선 154b은, 서로 평행하게, 도 24b의 종방향으로 신장하는 형태로 존재하고 있다.
상기 반도체장치의 동작은, 도 2a의 경우와 마찬가지이다. 상세에 대해서는, 이전의 실시형태의 대응하는 기재를 참조하면 된다.
이때, 도 2a, 도 7a, 도 8, 도 10의 구성을 채용하는 경우이라도, 신호선 S를 상기 배선 대신에 사용함으로써, 동일한 효과를 얻는 것이 가능하다. 이 경우, 예를 들면, 도 25에 나타낸 것과 같이, 비트선 BL과 신호선 S를 전기적으로 접속한 후에, 비트선 BL 및 신호선 S와 출력 단자 OUT와의 접속을 제어하는 스위치 231과, 비트선 BL 및 신호선 S와 입력 단자 IN의 접속을 제어하는 스위치 232과, 배선 SW를 갖는 구성을 채용하는 것이 가능하다. 이 경우, 배선 SW에 공급되는 신호를 사용하여, 판독시에는 스위치 231을 인에이블로 하고, 기록시에는 스위치 232을 인에이블로 해주면 된다. 이때, 배선 SW에 공급되는 신호는, 배선 WRITE 및 배선 READ로부터의 신호를 기초로, 신호 생성 회로 233에 의해 생성된다. 이와 같은 구성을 채용하는 경우에는, 도 23에 나타낸 것과 같이, 배선을 여분으로 설치할 필요가 없기 때문에, 적합한 판독 동작을 유지하면서, 반도체장치의 집적도를 한층 더 높이는 것이 가능하다.
이때, 도 25에 있어서, 다른 구성은 도 5와 마찬가지이다. 상세에 대해서는 도 5의 설명을 참조할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 도 2a에 나타낸 반도체장치의 변형예이지만, 도 7a, 도 8, 도 10에 나타낸 반도체장치의 변형예로 해도 된다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합해서 사용할 수 있다.
(실시형태 5)
상기 실시형태 1 내지 3에 있어서, 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체층의 일 형태를, 도 34를 사용하여 설명한다.
본 실시형태의 산화물 반도체층은, 제1 결정성 산화물 반도체층 위에 제1 결정성 산화물 반도체층보다도 두꺼운 제2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층 400 위에 절연층 437을 형성한다. 본 실시형태에서는, 절연층 437로서, PCVD법 또는 스퍼터링법을 사용하여, 50nm 이상 600nm 이하의 막두께의 산화물 절연층을 형성한다. 예를 들면, 산화 실리콘 막, 산화 갈륨 막, 산화 알루미늄 막, 산화질화 실리콘 막, 산화질화 알루미늄 막, 또는 질화산화 실리콘 막으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.
다음에, 절연층 437 위에막 두께 1nm 이상 10nm 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 스퍼터링법에 의한 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3:Ga2O3:ZnO=1:1:2[mol수 비]))을 사용하고, 기판과 타겟 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막두께 5nm의 제1 산화물 반도체막을 성막한다.
이어서, 기판을 배치하는 쳄버 분위기를 질소, 또는 건조 공기로 하고, 제1 가열처리를 행한다. 제1 가열처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제1 가열처리에 의해 제1 결정성 산화물 반도체층(450a)를 형성한다(도 34a 참조).
제1 가열처리의 온도에도 따르지만, 제1 가열처리에 의해, 막표면에서 결정화가 일어나, 막의 표면으로부터 내부를 향해 결정성장하여, C축 배향한 결정이 얻어진다. 제1 가열처리가 의해, 아연과 산소가 막표면에 많이 모이고, 상부 평면이 육각형을 이루는 아연과 산소로 이루어진 그라펜(graphene) 타입의 2차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막두께 방향으로 성장해서 중첩하여 적층이 된다. 가열처리의 온도를 상승시키면 표면으로부터 내부, 그리고 내부로부터 저부로 결정성장이 진행한다.
제1 가열처리에 의해, 산화물 절연층인 절연층 437 중의 산소를 제1 결정성 산화물 반도체층(450a)과의 계면 또는 그 근방(계면으로부터 플러스 마이너스 5nm)에 확산시켜, 제1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 사용되는 절연층 437은, 막 내부(벌크 내부), 제1 결정성 산화물 반도체층(450a)와 절연층 437의 계면, 중 어느 하나에는 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
이어서, 제1 결정성 산화물 반도체층(450a) 위에 10nm보다도 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 위에 접해서 성막하는 산화물 반도체층에 프리커서(precursor)의 정렬이 일어나, 소위, 질서성을 갖게 할 수 있다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3:Ga2O3:ZnO=1:1:2[mol수 비]))을 사용하고, 기판과 타겟의 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막두께 25nm의 제2 산화물 반도체막을 성막한다.
이어서, 기판을 배치하는 쳄버 분위기를 질소, 또는 건조 공기로 하고, 제2 가열처리를 행한다. 제2 가열처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제2 가열처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 34b 참조). 제2 가열처리는, 질소 분위기 하, 산소 분위기 하, 또는 질소와 산소의 혼합 분위기 하에서 행함으로써, 제2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 꾀한다. 제2 가열처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로 하여 막두께 방향, 즉 저부로부터 내부로 결정성장이 진행해서 제2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층 437의 형성으로부터 제2 가열처리까지의 공정을 대기에 접촉하지 않고 연속적으로 행하는 것이 바람직하다. 절연층 437의 형성으로부터 제2 가열처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 제어하는 것이 바람직하고, 예를 들면, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
이어서, 제1 결정성 산화물 반도체층(450a)와 제2 결정성 산화물 반도체층(450b)으로 이루어진 산화물 반도체 적층을 가공해서 섬 형상의 산화물 반도체 적층으로 이루어진 산화물 반도체층(453)을 형성한다(도 34c 참조). 도면에서는, 제1 결정성 산화물 반도체층(450a)와 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층으로 설명하고 있지만, 명확한 계면이 존재하고 있는 것은 아니고, 어디까지나 이해하기 쉽게 설명하기 위해 도시하고 있다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 해당 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상기한 마스크는, 포토리소그래피 등의 방법을 사용해서 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용해서 마스크를 형성해도 된다.
이때, 산화물 반도체 적층의 에칭은, 드라이에칭이어도 웨트에칭이어도 된다. 물론, 이것들을 조합해서 사용해도 된다.
또한, 상기 제조방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, C축 배향을 갖고 있는 것을 특징의 한가지로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, C축 배향을 갖는 결정성 산화물 반도체(C Axis Align ed Crystalline: CAAC라고도 부른다)이다. 이때, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 일부에 결정립계를 갖고 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 격차를 줄이기 위한 스테빌라이저로서, 그것들 이외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러피움(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 된다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
In-Ga-Zn계의 산화물 반도체 재료는, 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 전계 효과 이동도가 높은 특징을 갖고 있다. 또한, In-Sn-Zn계 산화물 반도체 재료를 사용한 트랜지스터는, In-Ga-Zn계의 산화물 반도체 재료를 사용한 트랜지스터보다도 전계 효과 이동도를 3배 이상으로 할 수 있고, 또한, 임계전압을 양으로 하기 쉬운 특징을 갖고 있다. 이들 반도체 재료는, 본 발명의 일 태양에 있어서의 반도체장치를 구성하는 트랜지스터에 사용할 수 있는 적합한 재료의 한가지이다.
이때, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)으로 표기되는 재료를 사용해도 된다. 이때, M은, Ga, Fe, Mn 및 Co로부터 선택된 1개의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 된다
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 제1 결정성 산화물 반도체층 위에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열처리의 프로세스를 반복하여 행하여, 3층 이상의 적층 구조로 해도 된다.
상기 제조방법으로 형성된 산화물 반도체 적층으로 이루어진 산화물 반도체층(453)을, 본 명세서에서 개시하는 반도체장치에 적용할 수 있는 트랜지스터(예를 들면, 실시형태 1 및 실시형태 2에 있어서의 트랜지스터 162)에, 적절히 사용할 수 있다.
또한, 산화물 반도체층으로서 산화물 반도체층(453)을 사용한 본 실시형태에 기재한 트랜지스터에 있어서는, 산화물 반도체층의 한쪽의 면으로부터 다른 쪽의 면으로 전계가 인가되는 일은 없고, 또한, 전류가 산화물 반도체 적층의 두께 방향으로 흐르는 구조는 아니다. 전류는, 주로, 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광조사가 행해지거나, 또는 BT 스트레스가 주어져도, 트랜지스터 특성의 열화는 억제되거나, 또는 저감된다.
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖고, 또한, 신뢰성의 높은 트랜지스터를 실현할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 상기한 실시형태에서 설명한 반도체장치를 전자기기에 적용하는 경우에 대해, 도 26을 사용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대 정보단말(휴대형 게임기, 음향 재생장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다) 등의 전자기기에, 상기한 반도체장치를 적용하는 경우에 대해 설명한다.
도 26a는, 노트북형의 퍼스널컴퓨터로서, 하우징 701, 하우징 702, 표시부(703), 키보드(704) 등으로 구성되어 있다. 하우징 701과 하우징 702의 적어도 1개에는, 상기한 실시형태에 나타낸 반도체장치가 설치되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 노트북형의 퍼스널컴퓨터가 실현된다.
도 26b은, 휴대 정보단말(PDA)이며, 본체(711)에는, 표시부(713)과, 외부 인터페이스(715)과, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내부에는, 상기한 실시형태에 나타낸 반도체장치가 설치되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 휴대 정보단말이 실현된다.
도 26c은, 전자 페이퍼를 실장한 전자서적(720)으로서, 하우징 721과 하우징 723의 2개의 하우징으로 구성되어 있다. 하우징 721 및 하우징 723에는, 각각 표시부 725 및 표시부 727이 설치되어 있다. 하우징 721과 하우징 723은, 축부(737)에 의해 접속되어 있고, 상기 축부(737)을 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징 721은, 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징 721, 하우징 723의 적어도 1개에는, 상기한 실시형태에 나타낸 반도체장치가 설치되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 전자서적이 실현된다.
도 26d은, 휴대전화기이며, 하우징 740과 하우징 741의 2개의 하우징으로 구성되어 있다. 더구나, 하우징 740과 하우징 741은, 슬라이드하여, 도 26d과 같이 전개되어 있는 상태로부터 중첩된 상태로 할 수 있고, 휴대에 적합한 소형화가 가능하다. 또한, 하우징 741은, 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징 740은, 휴대전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는, 하우징 741에 내장되어 있다. 하우징 740과 하우징 741의 적어도 1개에는, 상기한 실시형태에 나타낸 반도체장치가 설치되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 휴대전화기가 실현된다.
도 26e은, 디지털 카메라로서, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성되어 있다. 본체(761) 내부에는, 상기한 실시형태에 나타낸 반도체장치가 설치되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 26f은, 텔레비젼 장치(770)로서, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비젼 장치(770)의 조작은, 하우징(771)이 구비하는 스위치나, 리모트 콘트롤 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모트 콘트롤 조작기(780)에는, 상기한 실시형태에 나타낸 반도체장치가 탑재되어 있다. 그 때문에, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한, 소비 전력이 충분히 저감된 텔레비젼 장치가 실현된다.
이상과 같이, 본 실시형태에 나타낸 전자기기에는, 상기한 실시형태에 관한 반도체장치가 탑재되어 있다. 이 때문에, 소비 전력을 저감한 전자기기가 실현된다.
[실시예 1]
본 실시형태에서는, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 구한 결과에 대해 설명한다.
우선, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여, 채널 폭 W가 1m로 충분히 큰 트랜지스터를 준비해서 오프 전류의 측정을 행하였다. 채널 폭 W가 1m인 트랜지스터의 오프 전류를 측정한 결과를 도 27에 나타낸다. 도 27에 있어서, 횡축은 게이트 전압 VG, 종축은 드레인 전류 ID이다. 드레인 전압 VD가 +1V 또는 +10V인 경우, 게이트 전압 VG가 -5V로부터 -20V의 범위에서는, 트랜지스터의 오프 전류는, 검출 한계인 1×10-12A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류(여기에서는, 단위 채널 폭(1μm)당의 값)는 1aA/μm(1×10-18A/μm) 이하가 되는 것을 알 수 있었다.
다음에, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 더욱 정확하게 구한 결과에 대해 설명한다. 상기한 것과 같이, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류는, 측정기의 검출한계인 1×10-12A 이하인 것을 알 수 있었다. 따라서, 특성 평가용 소자를 제조하여, 보다 정확한 오프 전류의 값(상기 측정에 있어서의 측정기의 검출 한계 이하의 값)을 구한 결과에 대해 설명한다.
처음에, 전류측정방법에 사용한 특성 평가용 소자에 대해, 도 28을 참조해서 설명한다.
도 28에 나타낸 특성 평가용 소자는, 측정계(800)이 3개 병렬로 접속되어 있다. 측정계(800)은, 용량소자(802), 트랜지스터 804, 트랜지스터 805, 트랜지스터 806, 트랜지스터 808을 갖는다. 트랜지스터 804, 트랜지스터 808에는, 고순도화된 산화물 반도체를 사용한 트랜지스터를 적용하였다.
측정계(800)에 있어서, 트랜지스터 804의 소스 단자 및 드레인 단자의 한쪽과, 용량소자(802)의 단자의 한쪽과, 트랜지스터 805의 소스 단자 및 드레인 단자의 한쪽은, 전원(V2을 제공하는 전원)에 접속되어 있다. 또한, 트랜지스터 804의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터 808의 소스 단자 및 드레인 단자의 한쪽과, 용량소자(802)의 단자의 다른 쪽과, 트랜지스터 805의 게이트 단자는 접속되어 있다. 또한, 트랜지스터 808의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터 806의 소스 단자 및 드레인 단자의 한쪽과, 트랜지스터 806의 게이트 단자는, 전원(V1을 제공하는 전원)에 접속되어 있다. 또한, 트랜지스터 805의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터 806의 소스 단자 및 드레인 단자의 다른 쪽은 접속되어, 출력 단자로 되고 있다.
이때, 트랜지스터 804의 게이트 단자에는, 트랜지스터 804의 온 상태와, 오프 상태를 제어하는 전위 Vext_b2이 공급되고, 트랜지스터 808의 게이트 단자에는, 트랜지스터 808의 온 상태와, 오프 상태를 제어하는 전위 Vext_b1이 공급된다. 또한, 출력 단자로부터는 전위 Vout가 출력된다.
다음에, 상기한 특성 평가용 소자를 사용한 전류측정방법에 대해 설명한다.
우선, 오프 전류를 측정하기 위해 전위차를 부여하는 초기 기간의 개략에 대해 설명한다. 초기 기간에 있어서는, 트랜지스터 808의 게이트 단자에, 트랜지스터 808을 온 상태로 하는 전위 Vext_b1을 입력하고, 트랜지스터 804의 소스 단자 또는 드레인 단자의 다른 쪽과 접속되는 노드(즉, 트랜지스터 808의 소스 단자 및 드레인 단자의 한쪽, 용량소자(802)의 단자의 다른쪽 및 트랜지스터 805의 게이트 단자에 접속되는 노드)인 노드 A에 전위 V1을 준다. 여기에서, 전위 V1은, 예를 들면, 고전위로 한다. 또한, 트랜지스터 804은 오프 상태로 해 둔다.
그후, 트랜지스터 808의 게이트 단자에, 트랜지스터 808을 오프 상태로 하는 전위 Vext_b1을 입력하고, 트랜지스터 808을 오프 상태라고 한다. 트랜지스터 808을 오프 상태로 한 후에, 전위 V1을 저전위로 한다. 여기에서도, 트랜지스터 804은 오프 상태로 해 둔다. 또한, 전위 V2은 전위 V1과 같은 전위로 한다. 이상에 의해, 초기 기간이 종료한다. 초기 기간이 종료한 상태에서는, 노드 A와 트랜지스터 804의 소스 전극 및 드레인 전극의 한쪽과의 사이에 전위차가 생기고, 또한, 노드 A와 트랜지스터 808의 소스 전극 및 드레인 전극의 다른 쪽과의 사이에 전위차가 생기게 되기 때문에, 트랜지스터 804 및 트랜지스터 808에는 약간 전하가 흐른다. 즉, 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 개략에 대해 설명한다. 측정 기간에 있어서는, 트랜지스터 804의 소스 단자 또는 드레인 단자의 한쪽의 단자의 전위(즉 V2), 및, 트랜지스터 808의 소스 단자 또는 드레인 단자의 다른 쪽의 단자의 전위(즉 V1)은 저전위로 고정해 둔다. 한편, 측정 기간중에는, 상기 노드 A의 전위는 고정하지 않는다(플로팅 상태로 한다).이 에 따라, 트랜지스터 804에 전하가 흘러, 시간의 경과와 함께 노드 A에 유지되는 전하량이 변동한다. 그리고, 노드 A에 유지되는 전하량의 변동에 따라, 노드 A의 전위가 변동한다. 즉, 출력 단자의 출력 전위 Vout도 변동한다.
상기 전위차를 부여하는 초기 기간, 및, 그후의 측정 기간에 있어서의 각 전위의 관계의 상세(타이밍 차트)를 도 29에 나타낸다.
초기 기간에 있어서, 우선, 전위 Vext_b2을, 트랜지스터 804이 온 상태로 되도록 하는 전위(고전위)로 한다. 이것에 의해, 노드 A의 전위는 V2 즉 저전위(VSS)가 된다. 이때, 노드 A에 저전위(VSS)을 제공하는 것은 필수적이지 않다. 그후, 전위 Vext_b2을, 트랜지스터 804이 오프 상태가 되도록 하는 하는 전위(저전위)로 하여, 트랜지스터 804을 오프 상태로 한다. 그리고, 다음에, 전위 Vext_b1을, 트랜지스터 808이 온 상태로 되도록 하는 전위(고전위)로 한다. 이것에 의해, 노드 A의 전위는 V1, 즉 고전위(VDD)로 된다. 그후, Vext_b1을, 트랜지스터 808이 오프 상태로 되도록 하는 전위로 한다. 이것에 의해, 노드 A가 플로팅 상태가 되고, 초기 기간이 종료한다.
그후의 측정 기간에 있어서는, 전위 V1 및 전위 V2을, 노드 A에 전하가 흘러들어오거나, 또는 노드 A로부터 전하가 흘러나가도록 하는 전위로 한다. 여기에서는, 전위 V1 및 전위 V2을 저전위(VSS)로 한다. 단, 출력 전위 Vout를 측정하는 타이밍에 있어서는, 출력 회로를 동작시킬 필요하게 생기기 때문에, 일시적으로 V1을 고전위(VDD)로 하는 일이 있다. 이때, V1을 고전위(VDD)로 하는 기간은, 측정에 영향을 미치지 않는 정도의 단기간으로 한다.
전술한 것과 같이 해서 전위차를 주고, 측정 기간이 개시되면, 시간의 경과와 함께 노드 A에 유지되는 전하량이 변동하고, 이것을 따라서 노드 A의 전위가 변동한다. 이것은, 트랜지스터 805의 게이트 단자의 전위가 변동하는 것을 의미하기 때문에, 시간의 경과와 함께, 출력 단자의 출력 전위 Vout의 전위도 변화하게 된다.
얻어진 출력 전위 Vout로부터, 오프 전류를 산출하는 방법에 대해, 이하에서 설명한다.
오프 전류의 산출에 앞서, 노드 A의 전위 VA와, 출력 전위 Vout의 관계를 구해 둔다. 이에 따라, 출력 전위 Vout로부터 노드 A의 전위 VA를 구할 수 있다. 상기한 관계로부터, 노드 A의 전위 VA는, 출력 전위 Vout의 함수로서 다음 식과 같이 나타낼 수 있다.
[수학식 1]
Figure pat00002
또한, 노드 A의 전하 QA는, 노드 A의 전위 VA, 노드 A에 접속되는 용량 CA, 정수(const)을 사용하여, 다음 식과 같이 표시된다. 여기에서, 노드 A에 접속되는 용량 CA는, 용량소자(802)의 용량과 다른 용량의 합이다.
[수학식 2]
Figure pat00003
노드 A의 전류 IA는, 노드 A에 흘러들어오는 전하(또는 노드 A로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드 A의 전류 IA는 다음 식과 같이 표시도니다.
[수학식 3]
Figure pat00004
이와 같이, 노드 A에 접속되는 용량 CA와, 출력 단자의 출력 전위 Vout로부터, 노드 A의 전류 IA를 구할 수 있다.
이상에 나타낸 방법에 의해, 오프 상태에 있어서 트랜지스터의 소스와 드레인 사이를 흐르는 리크 전류(오프 전류)을 측정할 수 있다.
본 실시예에서는, 채널 길이 L=10μm, 채널 폭 W=50μm의, 고순도화한 산화물 반도체를 사용해서 트랜지스터 804, 트랜지스터 805, 트랜지스터 806, 트랜지스터 808을 제조하였다. 또한, 병렬된 각 측정계(800)에 있어서, 용량소자(802)의 각 용량값을, 100fF, 1pF, 3pF로 하였다.
이때, 본 실시예에 따른 측정에서는, VDD=5V, VSS=0V로 하였다. 또한, 측정 기간에 있어서는, 전위 V1을 원칙으로서 VSS로 하고, 10∼300sec마다, 100msec의 기간만큼 VDD로 하여 Vout를 측정하였다. 또한, 소자에 흐르는 전류 I의 산출에 사용되는 Δt는, 약 30000sec로 하였다.
도 30에, 상기 전류측정에 관한 경과 시간 Time와, 출력 전위 Vout의 관계를 나타낸다. 도 30에소, 시간의 경과에 따라, 전위가 변화하고 있는 형상을 확인할 수 있다.
도 31에는, 상기 전류측정에 의해 산출된 실온(25℃)에 있어서의 오프 전류를 나타낸다. 이때, 도 31은, 소스-드레인 전압 V와, 오프 전류 I의 관계를 표시하는 것이다. 도 31로부터, 소스-드레인 전압이 4V인 조건에 있어서, 오프 전류는 약 40zA/μm인 것을 알 수 있었다. 또한, 소스-드레인 전압이 3.1V인 조건에 있어서, 오프 전류는 10zA/μm 이하인 것을 알 수 있었다. 이때, 1zA는 10-21A를 표시한다.
더구나, 상기 전류 측정에 의해 산출된 85℃의 온도 환경하에 있어서의 오프 전류에 대해서 도 32에 나타낸다. 도 32는, 85℃의 온도 환경하에 있어서의 소스-드레인 전압 V와, 오프 전류 I의 관계를 나타낸 것이다. 도 32로부터, 소스-드레인 전압이 3.1V인 조건에 있어서, 오프 전류는 100zA/μm 이하인 것을 알 수 있었다.
이상, 본 실시예에 의해, 고순도화된 산화물 반도체를 사용한 트랜지스터에서는, 오프 전류가 충분히 작아지는 것이 확인되었다.
[실시예 2]
개시하는 발명의 일 태양에 관한 메모리 셀의 고쳐쓰기 가능 회수에 대해 조사하였다. 본 실시예에서는, 해당 조사 결과에 대해, 도 33을 참조해서 설명한다.
조사에 사용한 반도체장치는, 도 1a1에 나타낸 회로 구성의 반도체장치이다. 여기에서, 트랜지스터 162에 해당하는 트랜지스터에는 산화물 반도체를 사용하였다. 용량소자(164)에 해당하는 용량소자로서는, 0.33pF의 용량값의 것을 사용하였다.
메모리 셀에의 정보의 유지 및 정보의 기록은, 도 1a1에 있어서의 제3 배선에 해당하는 배선에 0V, 또는 5V 중 어느 한개를 주고, 제4 배선에 해당하는 배선에, 0V, 또는 5V 중 어느 한개를 주는 것에 의해 행하였다. 제4 배선에 해당하는 배선의 전위가 0V인 경우에는, 트랜지스터 162에 해당하는 트랜지스터(기록용 트랜지스터)는 오프 상태이기 때문에, 노드 FG에 주어진 전위가 유지된다. 제4 배선에 해당하는 배선의 전위가 5V인 경우에는, 트랜지스터 162에 해당하는 트랜지스터는 온 상태이기 때문에, 제3 배선에 해당하는 배선의 전위가 노드 FG에 주어진다.
도 33a에, 기록을 1×109회 행하는 전후에서의, 제5 배선에 해당하는 배선의 전위 Vcg과, 트랜지스터 160에 해당하는 트랜지스터(판독용 트랜지스터)의 드레인 전류 Id의 관계를 나타낸 곡선(Vcg-Id 곡선)을 각각 나타낸다. 도 33에 있어서, L 기록이란, 노드 FG에 0V가 공급된 상태를 나타내고, H 기록이란, 노드 FG에 5V가 공급된 상태를 나타낸다. 이때, 도 33a에 있어서, 횡축은 Vcg(V)을 나타내고, 종축은 Ida을 나타낸다.
도 33a에 나타낸 것과 같이, 1×109회의 기록을 행하는 전후에 있어서, H 기록의 Vcg-Id 곡선, L 기록의 Vcg-Id 곡선에는, 거의 변화가 보이지 않는다. 또한, H 기록의 Vcg-Id 곡선과 L 기록의 Vcg-Id 곡선의 시프트량(ΔVcg)에 대해서도, 1×109회의 기록의 전후에서 거의 변화가 보이지 않는다.
도 33b에, H 기록 또는 L 기록에 있어서 트랜지스터 160을 온 상태로 하기 위해 필요한 제5 배선에 해당하는 배선의 전위와, 고쳐 쓰기 회수의 관계를 나타낸다. 도 33b에 있어서, 횡축은 고쳐쓰기 회수를 나타내고, 종축은 제5 배선에 해당하는 배선의 전위, 즉 트랜지스터 160의 겉보기의 임계값 Vth(V)을 나타낸다.
이때, 임계값은, 일반적으로 접선법에 의해 산출할 수 있다. 구체적으로는, 횡축을 게이트 전압 Vg로 하고, 종축을 드레인 전류 Id의 평방근의 값으로 한 곡선에 대해, 그 곡선의 기울기가 최대가 되는 점에 있어서의 접선을 구한다. 그 접선과, 횡축(게이트 전압 Vg의 값)의 절편을 임계값으로 한다. 도 33b에 있어서도 접선법에 의해 겉보기의 임계값 Vth를 산출하였다.
표 1에, 도 33b에서 산출되는 메모리 윈도우 폭을 나타낸다. 이때, 메모리 윈도우 폭은, H 기록에 있어서의 트랜지스터 160의 겉보기의 임계값 Vth_H와, L 기록에 있어서의 트랜지스터 160의 겉보기의 임계값 Vth_L과의 차분을 산출해서 구하였다.
기록 회수 1.E+00 1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08 1.E+09
메모리 윈도우 폭 6.06 6.00 6.01 6.01 6.04 6.00 5.98 6.01 5.96 5.96
표 1에서, 본 실시예의 메모리 셀은, 기록을 1×109회 행하는 전후에 있어서, 메모리 윈도우 폭의 변화량이 2% 이내, 구체적으로는 1.68%이었다. 따라서, 적어도 1×109회의 기록 전후에 있어서, 반도체장치가 열화하지 않는 것이 표시되었다.
도 33c에, 고쳐쓰기 회수와, 메모리 셀의 상호 컨덕턴스(gm)의 관계를 나타낸다. 도 33c에 있어서, 횡축은 고쳐쓰기 회수를 나타내고, 종축은 상호 컨덕턴스(gm) 값을 나타낸다.
메모리 셀의 상호 컨덕턴스(gm)가 저하하면, 기록 상태와 소거 상태의 식별이 곤란하게 되는 것 등의 영향이 나타나지만, 도 33c에 나타낸 것과 같이, 본 실시예의 메모리 셀에서는 109회 고쳐쓰기를 행한 후에도 gm값이 거의 변화가 보이지 않는 것을 알 수 있다. 따라서, 본 실시예에 따른 반도체장치는, 109회 고쳐쓰기후에서도 열화하지 않는, 매우 신뢰성이 높은 반도체장치이다.
이상 나타낸 것과 같이, 개시하는 발명의 일 태양에 관한 메모리 셀은, 유지 및 기록을 109회의 다수회 반복해도 특성이 변화하지 않아, 고쳐쓰기 내성이 매우 높다. 즉, 개시하는 발명의 일 태양에 의해, 매우 신뢰성이 높은 메모리 셀, 및 그것을 탑재한 매우 신뢰성이 높은 반도체장치가 실현된다고 할 수 있다.
[실시예 3]
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떠한 퍼텐셜 장벽(입계 등)이 존재한다고 가정하면,
[수학식 5]
Figure pat00005
으로 표현할 수 있다. 여기에서, E는 퍼텐셜 장벽의 높이이며, k이 볼트먼 정수, T는 절대 온도이다. 또한, 퍼텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는,
[수학식 6]
Figure pat00006
으로 표시된다. 여기에서, e는 기본 전기량, N은 채널 내의 단위면적당의 평균 결함밀도, ε은 반도체의 유전율, n은 단위면적당의 채널에 포함되는 캐리어수, Cox는 단위면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 이때, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여 지장이 없다. 선형 영역에 있어서의 드레인 전류 Id는,
[수학식 7]
Figure pat00007
이다. 여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10μm이다. 또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누어, 양변의 대수를 더 취하면,
[수학식 8]
Figure pat00008
이 된다. 수학식 8의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 것과 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함밀도 등을 기초로 수학식 5 및 수학식 6에 의해 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 벗어난 개소에 있어서의 이동도 μ1은,
[수학식 9]
Figure pat00009
으로 표시된다. 여기에서, D는 게이트 방향의 전계, B, l은 정수이다. B 및 l은, 실제의 측정 결과에서 구할 수 있고, 상기한 측정 결과로부터는, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 9의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2을 계산한 결과를 도 38에 나타낸다. 이때, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자친화력, 비유전율, 두께를 각각, 2.8 전자볼트, 4.7 전자볼트, 15, 15nm로 하였다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
더구나, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10μm, 드레인 전압 Vd는 0.1V이다.
도 38에서 나타낸 것과 같이, 게이트 전압 1V 약간 넘어서 이동도 100㎠/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면, 계면 산란이 커지고, 이동도가 저하한다. 이때, 계면산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이와 같은 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제조한 경우의 특성을 계산한 결과를 도 39 내지도 41에 나타낸다. 이때, 계산에 사용한 트랜지스터의 단면 구조를 도 42에 나타낸다. 도 42에 나타낸 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역 103a 및 반도체 영역 103c을 갖는다. 반도체 영역 103a 및 반도체 영역 103c의 저항율은 2×10-3Ωcm으로 한다.
도 42a에 나타낸 트랜지스터는, 지 절연층(101)과, 하지 절연층(101)에 매립되도록 형성된 산화 알루미늄으로 이루어진 매립 절연물(102) 위에 형성된다. 트랜지스터는 반도체 영역 103a, 반도체 영역 103c과, 그것들에 끼워지고, 채널 형성 영역이 되는 진성의 반도체 영역 103b과, 게이트(105)을 갖는다. 게이트(105)의 폭을 33nm로 한다.
게이트(105)과 반도체 영역 103b 사이에는, 게이트 절연막(104)을 갖고, 또한, 게이트(105)의 양측면에는 측벽절연물 106a 및 측벽절연물 106b, 게이트(105)의 상부에는, 게이트(105)과 다른 배선과의 단락을 방지하기 위한 절연물(107)을 갖는다. 측벽절연물의 폭은 5nm로 한다. 또한, 반도체 영역 103a 및 반도체 영역 103c에 접하여, 소스(108a) 및 드레인(108b)을 갖는다. 이때, 이 트랜지스터에 있어서의 채널 폭을 40nm로 한다.
도 42b에 나타낸 트랜지스터는, 하지 절연층(101)과, 산화 알루미늄으로 이루어진 매립 절연물(102) 위에 형성되고, 반도체 영역 103a, 반도체 영역 103c과, 그것들에 끼워진 진성의 반도체 영역 103b과, 폭 33nm의 게이트(105)과 게이트 절연막(104)과 측벽절연물 106a 및 측벽절연물 106b과 절연물(107)과 소스(108a) 및 드레인(108b)을 갖는 점에서 도 42a에 나타낸 트랜지스터와 같다.
도 42a에 나타낸 트랜지스터와 도 42b에 나타낸 트랜지스터의 차이점은, 측벽절연물 106a 및 측벽절연물 106b 아래의 반도체 영역의 도전형이다. 도 42a에 나타낸 트랜지스터에서는, 측벽절연물 106a 및 측벽절연물 106b 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역 103a 및 반도체 영역 103c이지만, 도 42b에 나타낸 트랜지스터에서는, 진성의 반도체 영역 103b이다. 즉, 반도체 영역 103a (반도체 영역 103c)과 게이트(105)이 Loff만큼 겹치지 않는 영역이 생기고 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 알 수 있는 것과 같이, 오프셋 길이는, 측벽절연물 106a(측벽절연물 106b)의 폭과 같다.
다른 계산에 사용하는 파라미터는 전술한 것과 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하였다. 도 39은, 도 42a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 39a은 게이트 절연막의 두께를 15nm로 한 것이며, 도 39b은 10nm로 한 것이고, 도 39c은 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 이때, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 뜨인 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 넘는 것이 표시되었다.
도 40은, 도 42b에 나타낸 구조의 트랜지스터에서, 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 이동 도μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 40a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 40b은 10nm로 한 것이며, 도 40c은 5nm로 한 것이다.
또한, 도 41는, 도 42b에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ은 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 41a은 게이트 절연막의 두께를 15nm로 한 것이며, 도 41b은 10nm로 한 것이며, 도 41c은 5nm로 한 것이다.
어느 것도 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
이때, 이동도 μ의 피크는, 도 39에서는 80㎠/Vs 정도이지만, 도 40에서는 60㎠/Vs 정도, 도 41에서는 40㎠/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 동일한 경향이 있다. 이때, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 넘는 것이 표시되었다.
[실시예 4]
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열해서 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 이때, 주성분은 조성비로 5atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계전압을 플러스 시프트시켜, 노멀리·오프화시키는 것이 가능해진다.
예를 들면, 도 43 내지 도 45는, In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3μm, 채널 폭 W가 10μm인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 이때, Vd는 10V로 하였다.
도 43은 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계
효과 이동도는 18.8㎠/Vsec이 얻어지고 있다. 이때, 기판을 의도적으로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 44는 기판을 200℃로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2㎠/Vsec를 얻을 수 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 한층 더 향상시킬 수 있다. 도 45는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vsec이 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막중의 수분이 산화물 반도체막 중에 받아들이는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거 할 수 있어, 상기한 것과 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거 뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 꾀할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 되는 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그후의 열처리에 의해 산화물 반도체를 결정화시켜도 된다. 이와 같은 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열해서 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계효과 이동도의 향상 뿐만 아니라, 트랜지스터의 노멀리·오프화를 꾀하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 사용한 경우, 이 임계전압의 마이너스 시프트화는 해소된다. 즉, 임계전압은 트랜지스터가 노멀리·오프로 되는 방향으로 동작하고, 이와 같은 경향은 도 43과 도 44의 대비로부터도 확인할 수 있다.
이때, 임계전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열온도 혹은 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 더욱 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 꾀하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ± 1.5V 미만, 바람직하게는 ± 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열처리를 행하지 않고 있는 시료 1과, 650℃의 가열처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 이때, Vds은 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막 608에 인가되는 전계강도가 2MV/cm가 되도록 Vgs에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 플러스 BT 시험으로 부른다.
마찬가지로, 우선 기판온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음에, 기판온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막 608에 인가되는 전계강도가 -2MV/cm가 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 마이너스 BT 시험으로 부른다.
시료 1의 플러스 BT 시험의 결과를 도 46a에, 마이너스 BT 시험의 결과를 도 46b에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 47a에, 마이너스 BT 시험의 결과를 도 47b에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계전압의 변동이 작아, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스, 또는 감압 하에서 열처리를 행하고나서 산소를 포함하는 분위기중에서 열처리를 행해도 된다. 최초에 탈수화·탈수소화를 행하고나서 산소를 산화물 반도체에 첨가함으로써 열처리의 효과를 더욱 높일 수 있다. 또한, 나중에 산소를 가하기 위해서는, 산소 이온을 전계로 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 된다.
산화물 반도체중 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이와 같은 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소결손을 과잉의 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그것의 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In:Sn:Zn=1:1:1의 타겟을 사용하고, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면, 650℃의 열처리를 행함으로써 X선회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 하였다. XRD 분석에는, Bruker AXS사제 X선 회절장치 D8 ADVANCE를 사용하여, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료A 및 시료B을 준비하였다. 이하에 시료A 및 시료B의 제조방법을 설명한다.
탈수소화 처리 완료의 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링장치를 사용하여, 산소 분위기에서 전력을 100W (DC)로 하여 성막하였다. 타겟은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타겟을 사용하였다. 이때, 성막시의 기판 가열온도는 200℃로 하였다. 이와 같이 하여 제조한 시료를 시료A로 하였다.
다음에, 시료A와 같은 방법으로 제조한 시료에 대하여 가열처리를 650℃의 온도에서 행하였다. 가열처리는, 처음에 질소 분위기에서 1시간의 가열처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열처리를 행하고 있다. 이와 같이 하여 제조한 시료를 시료B로 하였다.
도 48에 시료A 및 시료B의 XRD 스펙트럼을 나타낸다. 시료A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료B에서는, 2θ가 35deg 근방 및 37deg∼38deg에서 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막후에 열처리하는 것에 의해 트랜지스터의 특성을 향상시킬 수 있다.
이 기판가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함하지 않도록 하는 것, 또는 막 내부로부터 제거하는 작용이 있다. 즉, 산화물 반도체중에서 도너 불순물로 되는 수소를 제거함으로써, 고순도화를 꾀할 수 있고, 그것에 의해 트랜지스터의 노멀리·오프화를 꾀할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는, 채널 폭 1μm당의 전류값을 나타낸다.
구체적으로는, 도 49에 나타낸 것과 같이, 기판 온도가 125℃인 경우에는 1aA/μm(1×10-18A/μm) 이하, 85℃인 경우에는 100zA/μm(1×10-19A/μm) 이하, 실온(27℃)인 경우에는 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/μm(1×10-19A/μm) 이하로, 85℃에 있어서 10zA/μm(1×10-20A/μm) 이하로, 실온에 있어서 0.1zA/μm(1×10-22A/μm) 이하로 할 수 있다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 꾀하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막중에 포함되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타겟 바로 그것에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열처리를 행한 시료의 트랜지스터에 있어서, 기판온도와 전기적 특성의 관계에 대해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm이다. 이때, Vds는 10V로 하였다. 이때, 기판온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극이 중첩하는 폭을 Lov로 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 튀어나옴을 dW로 부른다.
도 50에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타낸다. 또한, 도 51a에 기판온도와 임계전압의 관계를, 도 51b에 기판온도와 전계 효과 이동도의 관계를 나타낸다.
도 51a에서, 기판온도가 높을수록 임계전압은 낮아지는 것을 알 수 있다. 이때, 그 범위는 -40℃∼150℃에서 1.09V∼-0.23V이었다.
또한, 도 51b에서, 기판온도가 높을수록, 전계 효과 이동도가 낮아지는 것을 알 수 있다. 이때, 그 범위는 -40℃∼150℃에서 36㎠/Vs∼32㎠/Vs이었다. 따라서, 상기한 온도범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기한 것과 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/μm 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 더욱 바람직하게는 60㎠/V sec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘려보낼 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성이면, Si 반도체로 만들어지는 집적회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생으로 하지 않고 새로운 기능을 갖는 집적회로를 실현할 수 있다.
[실시예 5]
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대해, 도 52 등을 사용하여 설명한다.
도 52는, 코플래너형인 톱 게이트·톱콘택 구조의 트랜지스터의 평면도 및 단면도다. 도 52a에 트랜지스터의 평면도를 나타낸다. 또한, 도 52b에 도 52a의 일점쇄선 A-B에 대응하는 단면 A-B을 나타낸다.
도 52b에 나타낸 트랜지스터는, 기판(300)과, 기판(300) 위에 설치된 하지 절연막(302)과, 하지 절연막(302)의 주변에 설치된 보호 절연막(304)과, 하지 절연막(302) 및 보호 절연막(304) 위에 설치된 고저항 영역(306a) 및 저저항 영역(306b)을 갖는 산화물 반도체막(306)과, 산화물 반도체막(306) 위에 설치된 게이트 절연막(308)과, 게이트 절연막(308)을 개재하여 산화물 반도체막(306)과 중첩해서 설치된 게이트 전극(310)과, 게이트 전극(310)의 측면과 접해서 설치된 측벽 절연막(312)과, 적어도 저저항 영역(306b)과 접해서 설치된 한 쌍의 전극(314)과, 적어도 산화물 반도체막(306), 게이트 전극(310) 및 한 쌍의 전극(314)을 덮어서 설치된 층간 절연막(316)과, 층간 절연막(316)에 설치된 개구부을 거쳐 적어도 한 쌍의 전극(314)의 한쪽과 접속해서 설치된 배선(318)을 갖는다.
이때, 도시하지 않았지만, 층간 절연막(316) 및 배선(318)을 덮어 설치된 보호막을 갖고 있어도 상관없다. 상기 보호막을 설치함으로써, 층간 절연막(316)의 표면 전도에 기인해서 생기는 미소 리크 전류를 저감할 수 있어, 트랜지스터의 오프 전류를 저감할 수 있다.
[실시예 6]
본 실시예에서는, 상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대해서 나타낸다.
도 53는, 본 실시예에서 제조한 트랜지스터의 구조를 나타낸 평면도 및 단면도다. 도 53 a은 트랜지스터의 평면도다. 또한, 도 53b은 도 53a의 일점쇄선 A-B에 대응하는 단면도다.
도 53b에 나타낸 트랜지스터는, 기판(900)과, 기판(900) 위에 설치된 하지 절연막(902)와, 하지 절연막(902) 위에 설치된 산화물 반도체막(906)과, 산화물 반도체막(906)과 접하는 한쌍의 전극(914)과, 산화막 반도체막(906) 및 한쌍의 전극(914) 위에 설치된 게이트 절연막(908)과, 게이트 절연막(908)을 개재하여 산화물 반도체막(906)과 중첩하여 설치된 게이트 전극(910)과, 게이트 절연막(908) 및 게이트 전극(910)을 덮어 설치된 층간 절연막(916)과, 층간 절연막(916)에 설치된 개구부를 통해 한쌍의 전극(914)에 접속하는 배선((18)과, 층간 절연막(916) 및 배선(918)을 덮어 설치된 보호막(920)을 갖는다.
기판(900)로서는 유리 기판을, 하지 절연막(902)으로서는 산화 실리콘 막을, 산화물 반도체막(906)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(914)으로서는 텅스텐 막을, 게이트 절연막(908)으로서는 산화 실리콘 막을, 게이트 전극(910)으로서는 질화 탄탈막과 텅스텐 막과의 적층 구조를, 층간 절연막(916)으로서는 산화 질화 실리콘 막과 폴리이미드 막과의 적층 구조를, 배선(918)으로서는 티타늄 막, 알루미늄 막, 티타늄 막이 이 순서로 형성된 적층 구조를, 보호막(920)으로서는 폴리이미드 막을, 각각 사용하였다.
이때, 도 53a에 나타낸 구조의 트랜지스터에 있어서, 게이트 전극(910)과 한 쌍의 전극(914)의 중첩하는 폭을 Lov로 부른다. 마찬가지로, 산화물 반도체막(906)에 대한 한 쌍의 전극(914)의 튀어나옴을 dW로 부른다.
101 하지 절연층
102 매립 절연물
103a 반도체 영역
103b 반도체 영역
103c 반도체 영역
104 게이트 절연막
105 게이트
106a 측벽절연물
106b 측벽절연물
107 절연물
108a 소스
108b 드레인
120 반도체층
122 절연층
124 마스크
126 불순물 영역
130 불순물 영역
132 불순물 영역
134 채널 형성 영역
136 절연층
138 절연층
140 절연층
144 산화물 반도체층
146 게이트 절연층
150 절연층
154 배선
156 절연층
160 트랜지스터
162 트랜지스터
164 용량소자
170 메모리 셀
180 선택 트랜지스터
200 전위 변환회로
182 선택 트랜지스터
190 구동회로
192 구동회로
211 판독 회로
212 제어회로
213 지연회로
214 버퍼 회로
221 디코더 회로
222 제어회로
223 제어회로
224 버퍼 회
225 버퍼 회로
226 레벨 시프트 회로
231 스위치
232 스위치
233 신호 생성 회로
300 기판
302 하지 절연막
304 보호 절연막
306 산화물 반도체막
306a 고저항 영역
306b 저저항 영역
308 게이트 절연막
310 게이트 전극
312 측벽절연막
314 전극
316 층간 절연막
318 층간 절연막
450a 반도체층
450b 반도체층
437 절연층
400 절연층
453 반도체층
500 반도체 기판
510 단결정 반도체 기판
512 산화막
512 산화막
514 취약화 영역
516 단결정 반도체층
518 단결정 반도체층
610 AND 회로
620 OR 회로
630 NOT 회로
701 하우징
702 하우징
703 표시부
704 키보드
711 본체
712 스타일러스
713 표시부
714 조작 버튼
715 외부 인터페이스
720 전자서적
721 하우징
723 하우징
725 표시부
727 표시부
731 전원
733 조작 키
735 스피커
737 축부
740 하우징
741 하우징
742 표시 패널
743 스피커
744 마이크로폰
745 조작 키
746 포인팅 디바이스
747 카메라용 렌즈
748 외부 접속 단자
749 태양 전지 셀
750 외부 메모리 슬롯
761 본체
763 접안부
764 조작 스위치
765 표시부
766 배터리
767 표시부
770 텔레비젼 장치
771 하우징
773 표시부
775 스탠드
780 리모트 콘트롤 조작기
800측정계
800 각 측정계
802 용량소자
804 트랜지스터
805 트랜지스터
806 트랜지스터
808 트랜지스터
900 기판
902 하지 절연막
906 산화물 반도체막
908 게이트 절연막
910 게이트 전극
914 전극
916 층간 절연막
918 배선
920보호막
1200 p형 트랜지스터
1210 p형 트랜지스터
1220 n형 트랜지스터
122a 게이트 절연층
1230 p형 트랜지스터
1240 p형 트랜지스터
1250 n형 트랜지스터
1260 p형 트랜지스터
1270 n형 트랜지스터
1280 p형 트랜지스터
128a 게이트 전극
128b 도전층
1290 n형 트랜지스터
1300 트랜지스터
1310 트랜지스터
1320 트랜지스터
1330 트랜지스터
1340 트랜지스터
1350 용량소자
1360 용량소자
1370 용량소자
1380 용량소자
1390 트랜지스터
142a 소스 전극
142b 드레인 전극
148a 게이트 전극
148b 도전층
154a 배선
154b 배선

Claims (30)

  1. 기록 워드선과,
    판독 워드선과,
    비트선과,
    신호선과,
    제 1 메모리 셀 및 제 2 메모리 셀을 갖는 메모리 셀 어레이와,
    제 1 구동회로와,
    제 2 구동회로를 갖는 반도체장치로서,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀 각각은,
    제 1 반도체 재료를 포함하는 제 1 채널 형성 영역을 갖는 제 1 트랜지스터와,
    상기 제 1 반도체 재료와 다른 제 2 반도체 재료를 포함하는 제 2 채널 형성 영역을 갖는 제 2 트랜지스터와,
    용량소자를 갖고,
    상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 제 2 단자와, 상기 용량소자의 한쪽 전극은 서로 전기적으로 접속되고,
    상기 제 1 메모리 셀의 상기 제 1 트랜지스터의 제 1 단자와 상기 제 2 메모리 셀의 상기 제 1 트랜지스터의 제 2 단자는 서로 전기적으로 접속되고,
    상기 제 1 구동회로는, 상기 비트선을 거쳐 상기 제 1 메모리 셀의 상기 제 1 트랜지스터의 제 2 단자와 전기적으로 접속되고, 상기 신호선을 거쳐 상기 제 1 메모리 셀의 상기 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고,
    상기 제 2 구동회로는, 상기 판독 워드선을 거쳐 상기 제 1 메모리 셀의 상기 용량소자의 다른쪽 전극과 전기적으로 접속되고, 상기 기록 워드선을 거쳐 상기 제 1 메모리 셀의 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 1 구동회로는 지연회로를 갖는 반도체장치.
  3. 제 2항에 있어서,
    상기 제 1 구동회로는, 상기 기록 워드선에 입력된 신호에 대해 상기 신호선에 입력되는 신호를 지연시키도록 구성된 반도체장치.
  4. 제 1항에 있어서,
    상기 제 1 구동회로는 직렬로 접속된 짝수개의 인버터를 갖는 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체장치는, 상기 제2 구동회로에 전원전위보다 높은 전위를 출력하도록 구성된 전위 변환회로를 갖는 반도체장치.
  6. 제 1항에 있어서,
    상기 제 2 구동회로는, 상기 기록 워드선 및 상기 판독 워드선 중 한 개와 전기적으로 접속된 레벨 시프트 회로를 갖는 반도체장치.
  7. 제 1항에 있어서,
    상기 제 1 구동회로는 상기 신호선에 전기적으로 접속된 제 1 버퍼회로를 갖고,
    상기 제 2 구동회로는 상기 기록 워드선에 전기적으로 접속된 제 2 버퍼회로를 갖고,
    상기 제 1 버퍼회로의 트랜지스터의 채널 길이가 상기 제 2 버퍼회로의 트랜지스터의 채널 길이보다 큰 반도체장치.
  8. 제 1항에 있어서,
    상기 제 2 메모리 셀의 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속된 소스선을 더 갖는 반도체장치.
  9. 제 1항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 갖는 반도체장치.
  10. 제 1항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 갖는 반도체장치.
  11. 기록 워드선과,
    판독 워드선과,
    비트선과,
    신호선과,
    제 1 메모리 셀 및 제 2 메모리 셀을 갖는 메모리 셀 어레이와,
    제 1 구동회로와,
    제 2 구동회로를 갖는 반도체장치로서,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀 각각은,
    제 1 반도체 재료를 포함하는 제 1 채널 형성 영역을 갖는 제 1 트랜지스터와,
    상기 제 1 반도체 재료와 다른 제 2 반도체 재료를 포함하는 제 2 채널 형성 영역을 갖는 제 2 트랜지스터와,
    용량소자를 갖고,
    상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 제 2 단자와, 상기 용량소자의 한쪽 전극은 서로 전기적으로 접속되고,
    상기 제 1 메모리 셀의 상기 제 1 트랜지스터의 제 1 단자와 상기 제 2 메모리 셀의 상기 제 1 트랜지스터의 제 2 단자는 서로 전기적으로 접속되고,
    상기 제 1 구동회로는, 상기 비트선을 거쳐 상기 제 1 메모리 셀의 상기 제 1 트랜지스터의 제 2 단자와 전기적으로 접속되고, 상기 신호선을 거쳐 상기 제 1 메모리 셀의 상기 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고,
    상기 제 2 구동회로는, 상기 판독 워드선을 거쳐 상기 제 1 메모리 셀의 상기 용량소자의 다른쪽 전극과 전기적으로 접속되고, 상기 기록 워드선을 거쳐 상기 제 1 메모리 셀의 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 메모리 셀의 상기 제 2 트랜지스터의 제 2 단자와 상기 제 2 메모리 셀의 상기 제 2 트랜지스터의 제 1 단자가 서로 전기적으로 접속된 반도체장치.
  12. 제 11항에 있어서,
    상기 제 1 구동회로는 지연회로를 갖는 반도체장치.
  13. 제 12항에 있어서,
    상기 제 1 구동회로는, 상기 기록 워드선에 입력된 신호에 대해 상기 신호선에 입력되는 신호를 지연시키도록 구성된 반도체장치.
  14. 제 11항에 있어서,
    상기 제 1 구동회로는 직렬로 접속된 짝수개의 인버터를 갖는 반도체장치.
  15. 제 11항에 있어서,
    상기 반도체장치는, 상기 제2 구동회로에 전원전위보다 높은 전위를 출력하도록 구성된 전위 변환회로를 갖는 반도체장치.
  16. 제 11항에 있어서,
    상기 제 2 구동회로는, 상기 기록 워드선 및 상기 판독 워드선 중 한 개와 전기적으로 접속된 레벨 시프트 회로를 갖는 반도체장치.
  17. 제 11항에 있어서,
    상기 제 1 구동회로는 상기 신호선에 전기적으로 접속된 제 1 버퍼회로를 갖고,
    상기 제 2 구동회로는 상기 기록 워드선에 전기적으로 접속된 제 2 버퍼회로를 갖고,
    상기 제 1 버퍼회로의 트랜지스터의 채널 길이가 상기 제 2 버퍼회로의 트랜지스터의 채널 길이보다 큰 반도체장치.
  18. 제 11항에 있어서,
    상기 제 2 메모리 셀의 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속된 소스선을 더 갖는 반도체장치.
  19. 제 11항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 갖는 반도체장치.
  20. 제 11항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 갖는 반도체장치.
  21. m개의 기록 워드선(m은 2 이상의 자연수)과,
    m개의 판독 워드선과,
    n개의 비트선(n은 2 이상의 자연수)과,
    n개의 소스선과,
    n개의 신호선과,
    m행 및 n열의 매트릭스 형상으로 배치된 메모리 셀들을 갖는 메모리 셀 어레이와,
    제 1 구동회로와,
    제 2 구동회로를 갖는 반도체장치로서,
    상기 메모리 셀들 각각은,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극과, 제 1 반도체 재료를 포함하는 제 1 채널 형성 영역을 갖는 제 1 트랜지스터와,
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극과, 상기 제 1 반도체 재료와 다른 제 2 반도체 재료를 포함하는 제 2 채널 형성 영역을 갖는 제 2 트랜지스터와,
    용량소자를 갖고,
    k행의 상기 메모리 셀의 상기 제 1 게이트 전극과, 상기 k행의 상기 메모리 셀의 상기 제 2 드레인 전극과, 상기 k행의 상기 메모리 셀의 상기 용량소자의 한쪽 전극이 서로 전기적으로 접속되어 전하를 유지할 수 있는 노드를 구성하고,
    상기 k행(k은, 2 이상 (m-1) 이하의 자연수)의 상기 메모리 셀의 상기 제1 소스 전극과, 제(k+1)행의 상기 메모리 셀의 상기 제1 드레인 전극이 서로 전기적으로 접속되고,
    상기 제 1 구동회로는, 상기 비트선을 거쳐 상기 제 1 드레인 전극에 전기적으로 접속되고, 상기 신호선을 거쳐 상기 제 2 소스 전극에 전기적으로 접속되고,
    상기 제 2 구동회로는, 상기 판독 워드선을 거쳐 상기 용량소자의 다른쪽 전극과 전기적으로 접속되고, 상기 기록 워드선을 거쳐 상기 제 2 게이트 전극에 전기적으로 접속되고,
    상기 제 1 구동회로가 지연회로를 갖는 반도체장치.
  22. 제 21항에 있어서,
    상기 제 1 구동회로는, 상기 기록 워드선에 입력된 신호에 대해 상기 신호선에 입력되는 신호를 지연시키도록 구성된 반도체장치.
  23. 제 21항에 있어서,
    상기 제 1 구동회로는 직렬로 접속된 짝수개의 인버터를 갖는 반도체장치.
  24. 제 21항에 있어서,
    상기 제k행의 상기 메모리 셀의 기록 동작에 있어서, 선택되어 있지 않은 상기 제1행 내지 상기 제(k-1)행의 상기 메모리 셀과 선택된 상기 제k행의 상기 메모리 셀의 상기 기록 워드선에 제1 고전위가 공급되고, 선택되어 있지 않은 상기 제(k+1)행 내지 상기 제m행의 상기 메모리 셀의 상기 기록 워드선에 제1 저전위가 공급되고, 선택되어 있지 않은 상기 제1행 내지 제(k-1)행의 상기 메모리 셀과 선택된 상기 제k행의 메모리 셀의 상기 판독 워드선에 제2 저전위가 공급되고, 선택되어 있지 않은 상기 제(k+1)행 내지 상기 제m행의 메모리 셀의 상기 판독 워드선에 제2 고전위가 공급되어, 선택되어 있지 않은 상기 제(k+1)행 내지 상기 제m행의 상기 메모리 셀의 상기 제1 트랜지스터가 도통하고, 선택된 상기 제k행의 상기 메모리 셀의 상기 제1 트랜지스터의 상기 소스선의 전위가 고정되는 반도체장치.
  25. 제 21항에 있어서,
    상기 반도체장치는, 상기 제2 구동회로에 전원전위보다 높은 전위를 출력하도록 구성된 전위 변환회로를 갖는 반도체장치.
  26. 제 21항에 있어서,
    상기 제 2 구동회로는, 상기 기록 워드선 및 상기 판독 워드선 중 한 개와 전기적으로 접속된 레벨 시프트 회로를 갖는 반도체장치.
  27. 제 21항에 있어서,
    상기 제 1 구동회로는 상기 n개의 신호선 중 한개에 전기적으로 접속된 제 1 버퍼회로를 갖고,
    상기 제 2 구동회로는 상기 m개의 기록 워드선 중 한개에 전기적으로 접속된 제 2 버퍼회로를 갖고,
    상기 제 1 버퍼회로의 트랜지스터의 채널 길이가 상기 제 2 버퍼회로의 트랜지스터의 채널 길이보다 큰 반도체장치.
  28. 제 21항에 있어서,
    상기 n개의 소스선은 서로 전기적으로 접속된 반도체장치.
  29. 제 21항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 갖는 반도체장치.
  30. 제 21항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 갖는 반도체장치.
KR1020110076365A 2010-08-06 2011-08-01 반도체장치 및 반도체장치의 구동방법 KR101903980B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2010-178140 2010-08-06
JP2010178140 2010-08-06
JPJP-P-2011-107622 2011-05-12
JP2011107622 2011-05-12

Publications (2)

Publication Number Publication Date
KR20120096953A true KR20120096953A (ko) 2012-08-31
KR101903980B1 KR101903980B1 (ko) 2018-10-04

Family

ID=44645536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110076365A KR101903980B1 (ko) 2010-08-06 2011-08-01 반도체장치 및 반도체장치의 구동방법

Country Status (6)

Country Link
US (1) US8467231B2 (ko)
EP (1) EP2416326B1 (ko)
JP (1) JP5750005B2 (ko)
KR (1) KR101903980B1 (ko)
CN (1) CN102376349B (ko)
TW (1) TWI536545B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011102233A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011102228A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
KR101904445B1 (ko) * 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2842158A4 (en) 2012-04-24 2015-12-02 Applied Materials Inc PVD ALN FILM WITH OXYGEN DOPING OF LOW SPEED MASK FILM
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6223198B2 (ja) * 2013-01-24 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014199709A (ja) 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
CN106797213B (zh) 2014-10-10 2021-02-02 株式会社半导体能源研究所 逻辑电路、处理单元、电子构件以及电子设备
US9647132B2 (en) * 2015-01-30 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US9852801B1 (en) * 2016-12-01 2017-12-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for determining a leakage current through an inter-gate dielectric structure of a flash memory cell
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7234110B2 (ja) 2017-07-06 2023-03-07 株式会社半導体エネルギー研究所 メモリセル及び半導体装置

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP4246400B2 (ja) * 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
JP2001053167A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2001073846A1 (en) * 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4648461B2 (ja) 2009-01-30 2011-03-09 株式会社東芝 磁気ディスク装置及び同装置における暗号鍵更新方法
WO2011052367A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011107622A (ja) 2009-11-20 2011-06-02 Hoya Corp 眼鏡レンズ選定用説明補助具
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
WO2011080998A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011102233A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011114867A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
WO2011114905A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101884031B1 (ko) * 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101904445B1 (ko) 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101853516B1 (ko) * 2010-07-27 2018-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
EP2416326B1 (en) 2015-09-16
CN102376349A (zh) 2012-03-14
KR101903980B1 (ko) 2018-10-04
JP5750005B2 (ja) 2015-07-15
EP2416326A1 (en) 2012-02-08
US20120033484A1 (en) 2012-02-09
TWI536545B (zh) 2016-06-01
TW201212211A (en) 2012-03-16
JP2012252765A (ja) 2012-12-20
CN102376349B (zh) 2016-03-23
US8467231B2 (en) 2013-06-18

Similar Documents

Publication Publication Date Title
KR101960221B1 (ko) 반도체 장치 및 반도체 장치의 구동방법
US8614916B2 (en) Semiconductor device and driving method thereof
KR101903980B1 (ko) 반도체장치 및 반도체장치의 구동방법
KR101912575B1 (ko) 반도체 장치의 구동 방법
US8488394B2 (en) Semiconductor device
US8542528B2 (en) Semiconductor device and method for driving semiconductor device
KR101840474B1 (ko) 반도체 장치 및 반도체 장치의 구동방법
KR20120022615A (ko) 반도체 장치 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant