KR20120022615A - 반도체 장치 및 그 구동 방법 - Google Patents
반도체 장치 및 그 구동 방법 Download PDFInfo
- Publication number
- KR20120022615A KR20120022615A KR1020110078160A KR20110078160A KR20120022615A KR 20120022615 A KR20120022615 A KR 20120022615A KR 1020110078160 A KR1020110078160 A KR 1020110078160A KR 20110078160 A KR20110078160 A KR 20110078160A KR 20120022615 A KR20120022615 A KR 20120022615A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- oxide semiconductor
- layer
- oxide
- electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 491
- 238000000034 method Methods 0.000 title claims abstract description 116
- 239000003990 capacitor Substances 0.000 claims description 112
- 239000011701 zinc Substances 0.000 claims description 112
- 239000000758 substrate Substances 0.000 claims description 83
- 230000015572 biosynthetic process Effects 0.000 claims description 47
- 229910052738 indium Inorganic materials 0.000 claims description 35
- 229910052725 zinc Inorganic materials 0.000 claims description 31
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 494
- 239000010408 film Substances 0.000 description 189
- 239000000463 material Substances 0.000 description 93
- 238000010438 heat treatment Methods 0.000 description 81
- 229910052760 oxygen Inorganic materials 0.000 description 80
- 239000001301 oxygen Substances 0.000 description 77
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 75
- 238000004519 manufacturing process Methods 0.000 description 56
- 239000012535 impurity Substances 0.000 description 55
- 229910052751 metal Inorganic materials 0.000 description 41
- 239000002184 metal Substances 0.000 description 39
- 239000001257 hydrogen Substances 0.000 description 35
- 229910052739 hydrogen Inorganic materials 0.000 description 35
- 239000000203 mixture Substances 0.000 description 34
- 239000013078 crystal Substances 0.000 description 33
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 26
- 239000012298 atmosphere Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 26
- 125000004429 atom Chemical group 0.000 description 25
- 150000002736 metal compounds Chemical group 0.000 description 24
- 230000008569 process Effects 0.000 description 23
- 229910052733 gallium Inorganic materials 0.000 description 22
- 238000004544 sputter deposition Methods 0.000 description 22
- 229910052718 tin Inorganic materials 0.000 description 21
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 20
- 230000007547 defect Effects 0.000 description 20
- 230000005669 field effect Effects 0.000 description 20
- 239000012212 insulator Substances 0.000 description 20
- 239000007789 gas Substances 0.000 description 19
- 229910052719 titanium Inorganic materials 0.000 description 19
- 239000010936 titanium Substances 0.000 description 19
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 239000011810 insulating material Substances 0.000 description 17
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 17
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 16
- 229910001195 gallium oxide Inorganic materials 0.000 description 16
- 229910052757 nitrogen Inorganic materials 0.000 description 16
- VUFNLQXQSDUXKB-DOFZRALJSA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoate Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 VUFNLQXQSDUXKB-DOFZRALJSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000011282 treatment Methods 0.000 description 15
- 229910007541 Zn O Inorganic materials 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 14
- 238000012360 testing method Methods 0.000 description 14
- 239000002356 single layer Substances 0.000 description 12
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 10
- 239000002585 base Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 229910052735 hafnium Inorganic materials 0.000 description 10
- 238000005259 measurement Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000011787 zinc oxide Substances 0.000 description 10
- 229910020994 Sn-Zn Inorganic materials 0.000 description 9
- 229910009069 Sn—Zn Inorganic materials 0.000 description 9
- 238000002441 X-ray diffraction Methods 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 150000002431 hydrogen Chemical class 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- -1 for example Chemical compound 0.000 description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 7
- 239000011261 inert gas Substances 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 7
- 229910052720 vanadium Inorganic materials 0.000 description 7
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 229910052795 boron group element Inorganic materials 0.000 description 6
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 6
- 239000011777 magnesium Substances 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 125000004430 oxygen atom Chemical group O* 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 239000011734 sodium Substances 0.000 description 6
- 229910018137 Al-Zn Inorganic materials 0.000 description 5
- 229910018573 Al—Zn Inorganic materials 0.000 description 5
- 206010021143 Hypoxia Diseases 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 238000006356 dehydrogenation reaction Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 239000003381 stabilizer Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 208000005156 Dehydration Diseases 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 4
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 4
- 229910052783 alkali metal Inorganic materials 0.000 description 4
- 150000001340 alkali metals Chemical class 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052734 helium Inorganic materials 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 238000001782 photodegradation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 229910052706 scandium Inorganic materials 0.000 description 3
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 150000003608 titanium Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910020944 Sn-Mg Inorganic materials 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- 229910005728 SnZn Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 150000004678 hydrides Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052708 sodium Inorganic materials 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 230000003211 malignant effect Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical class [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
소비전력을 저감할 수 있는 새로운 구조의 반도체 장치 및 그 구동 방법을 제공하는 것을 목적으로 하는 것으로서, 메모리셀은, 용량소자와, 제 1 트랜지스터와, 제 1 트랜지스터보다 오프전류가 작은 제 2 트랜지스터를 갖는다. 제 1 트랜지스터는, 제 2 트랜지스터보다 스위칭 속도가 빠르다. 제 1 트랜지스터와 제 2 트랜지스터와 용량소자는 직렬로 접속되어있다. 용량소자로의 전하의 축적, 및 용량소자로부터의 전하의 방출은 제 1 트랜지스터와 제 2 트랜지스터의 양쪽 모두를 통하여 실시된다. 이렇게 하여, 반도체장치의 소비전력을 적게 그리고 정보의 쓰기 및 읽기 속도를 고속화할 수 있다.
Description
본 발명은 반도체소자를 이용한 반도체 장치 및 그 구동 방법에 관한 것이다.
반도체소자를 이용한 기억장치는, 전력의 공급이 없어지면 기억내용이 없어지는 휘발성의 것과 전력의 공급이 없어져도 기억내용은 보관유지되는 불휘발성의 것으로 대별된다.
휘발성 기억장치의 대표적인 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억내용을 보관유지하기 때문에, 1 메모리셀 당 소자의 수가 많아져서(예를 들면, 1 메모리셀 당 트랜지스터가 6개), 기억용량 당 단가가 높아진다고 하는 문제가 있다.
휘발성 기억장치의 다른 예로서는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 메모리셀을 구성하는 트랜지스터를 선택하여 용량소자에 전하를 축적함으로써 정보를 기억한다.
DRAM에서는, 메모리셀을 구성하는 트랜지스터의 오프전류(트랜지스터가 오프 상태에서의 소스와 드레인간의 리크 전류) 등에 의해, 해당 트랜지스터가 선택되어 있지 않을 때라도 용량소자로부터 전하가 유출, 또는 용량소자에 전하가 유입된다. 특허문헌 1에 기재된 발명에서는, 실리콘으로 이루어지는 반도체 기판에 채널이 형성되는 트랜지스터의 구조를 연구하고, 해당 트랜지스터의 오프전류를 저감하는 것을 제안하였다. 그렇지만, 실리콘으로 이루어지는 반도체 기판에 채널이 형성되는 트랜지스터의 오프전류를 충분히 작게 하는 것은 어렵다. 따라서, 종래의 DRAM에서는 기억한 정보를 다시쓰기(rewrite)하지 않는 경우라도, 소정의 주기(예를 들면, 1초간에 수십회)로 기억소자에 정보를 쓰는 동작(리프레쉬 동작)이 필요하고, DRAM의 소비전력을 충분히 저감하는 것은 곤란하다.
본 발명은 상술한 문제를 감안하여 소비전력을 저감할 수 있는 새로운 구조의 반도체 장치 및 그 구동 방법을 제공하는 것을 제 1 목적으로 한다.
본 발명의 한 양태에서는, 반도체 장치를 구성하는 복수의 메모리셀의 각 메모리셀은, 용량소자와, 제 1 트랜지스터와, 제 1 트랜지스터보다 오프전류(트랜지스터가 오프 상태에서의 소스와 드레인간의 리크 전류)가 작은 제 2 트랜지스터를 갖는다. 여기서, 제 1 트랜지스터는, 제 2 트랜지스터보다 스위칭 속도가 빠른 트랜지스터로 한다. 복수의 메모리셀의 각 메모리셀에 있어서, 제 1 트랜지스터와 제 2 트랜지스터와 용량소자는 직렬로 전기적으로 접속되어 있다. 그리고, 용량소자로의 전하의 축적, 및 용량소자로부터의 전하의 방출은, 제 1 트랜지스터와 제 2 트랜지스터의 양쪽 모두를 통하여 행해진다.
본 발명의 한 양태에서는, 반도체 장치의 구동 방법은, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(이하, 제 1 모드라고 부른다)에서는, 모든 메모리셀의 제 2 트랜지스터를 온 상태로 하고, 복수의 메모리셀의 어느 제 1 트랜지스터를 온 상태로 한다. 이렇게 하여, 제 1 트랜지스터 및 제 2 트랜지스터가 모두 온 상태가 된 메모리셀에 있어서, 용량소자로의 전하의 축적 및 용량소자로부터의 전하의 방출을 실시한다. 즉, 정보의 쓰기 및 읽기를 실시한다.
한편, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(이하, 제 2 모드라고 부른다)에서는, 복수의 메모리셀의 어느 제 1 트랜지스터를 온 상태로 하고, 상기 메모리셀의 제 2 트랜지스터를 온 상태로 한다. 이렇게 하여, 제 1 트랜지스터와 제 2 트랜지스터가 모두 온 상태가 된 메모리셀에 있어서, 용량소자로의 전하의 축적 또는 용량소자로부터의 전하의 방출을 실시한다. 즉, 정보의 쓰기 및 읽기를 실시한다. 또한, 정보의 쓰기 또는 읽기를 실시하지 않을 때에는, 모든 메모리셀의 제 2 트랜지스터를 오프 상태로 한다. 이렇게 하여, 제 1 트랜지스터가 온 상태인지 오프 상태인지에 관계없이, 용량소자로부터 전하가 방출되는 것을 막아서, 각 메모리셀의 정보를 보관유지한다. 또한, 제 2 모드는 전력절감 모드라고 할 수도 있다.
본 발명의 한 양태에서는, 반도체 장치는, 복수의 비트선과, 복수의 제 1 워드선과, 복수의 제 2 워드선과, 복수의 용량선과, 매트릭스형상으로 배치된 복수의 메모리셀을 갖는다. 복수의 메모리셀의 각 메모리셀은, 용량소자와, 제 1 트랜지스터와, 제 1 트랜지스터보다 오프전류가 작은 제 2 트랜지스터를 갖는다. 여기서, 제 1 트랜지스터는, 제 2 트랜지스터보다 스위칭 속도가 빠른 트랜지스터로 한다. 복수의 메모리셀의 각 메모리셀에 있어서, 제 1 트랜지스터의 소스와 드레인 중의 한 쪽은 복수의 비트선 중에 1개에 전기적으로 접속되며, 제 1 트랜지스터의 소스와 드레인 중의 다른 쪽은 제 2 트랜지스터의 소스와 드레인 중의 한 쪽에 전기적으로 접속되며, 제 2 트랜지스터의 소스와 드레인 중의 다른 쪽은 용량소자의 한 쌍의 전극 중에 한 쪽의 전극에 전기적으로 접속되며, 용량소자의 한 쌍의 전극 중에 다른 쪽의 전극은 복수의 용량선 중에 1개에 전기적으로 접속되어 있다. 또한, 제 1 트랜지스터의 게이트는 복수의 제 1 워드선 중에 1개에 전기적으로 접속되며, 제 2 트랜지스터의 게이트는 복수의 제 2 워드선 중에 1개에 전기적으로 접속되어 있다. 용량소자로의 전하의 축적, 및 용량소자로부터의 전하의 방출은, 온 상태가 된 제 1 트랜지스터와 온 상태가 된 제 2 트랜지스터의 양쪽 모두를 통하여 행해진다.
또한, 제 1 트랜지스터와 제 2 트랜지스터는, 비트선과 용량소자(용량소자의 한 쌍의 전극 중 한 쪽의 전극)와의 사이에 직렬로 전기적으로 접속되어 있으면 좋고, 제 1 트랜지스터와 제 2 트랜지스터의 순서는 바꿀 수가 있다. 즉, 제 2 트랜지스터의 소스와 드레인 중의 한 쪽은 복수의 비트선 중에 1개에 전기적으로 접속되며, 제 2 트랜지스터의 소스와 드레인 중의 다른 쪽은 제 1 트랜지스터의 소스와 드레인 중의 한 쪽에 전기적으로 접속되며, 제 1 트랜지스터의 소스와 드레인 중의 다른 쪽은 용량소자의 한 쌍의 전극 중 한 쪽의 전극에 전기적으로 접속되며, 용량소자의 한 쌍의 전극 중에 다른 쪽의 전극은 복수의 용량선 중에 1개에 전기적으로 접속되어 있다. 제 1 트랜지스터의 게이트는 복수의 제 1 워드선 중에 1개에 전기적으로 접속되며, 제 2 트랜지스터의 게이트는 복수의 제 2 워드선 중에 1개에 전기적으로 접속되는 구성으로 할 수도 있다.
또한, 복수의 메모리셀 중에, 열방향으로 늘어선 복수의 메모리셀에 있어서 비트선을 공유할 수가 있으며, 행방향으로 늘어선 복수의 메모리셀에 있어서 제 1 워드선을 공유할 수가 있으며, 행방향으로 늘어선 복수의 메모리셀에 있어서 제 2 워드선을 공유할 수가 있으며, 행방향으로 늘어선 복수의 메모리셀에 있어서 용량선을 공유할 수가 있다. 게다가, 제 2 워드선은 모든 메모리셀에 있어서 공유할 수도 있다. 용량선은 모든 메모리셀에 있어서 공유할 수도 있다.
본 발명의 한 양태에서는, 반도체 장치의 구동 방법은, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(제 1 모드)에서는, 제 2 트랜지스터를 온 상태로 하는 신호를 복수의 제 2 워드선의 전부에 입력하고, 제 1 트랜지스터를 온 상태로 하는 신호를 복수의 제 1 워드선의 어느 쪽인가에 입력한다. 이렇게 하여, 제 1 트랜지스터 및 제 2 트랜지스터가 모두 온 상태가 된 메모리셀에 있어서, 소정의 전하를 용량소자에 축적시키고, 또한 해당 전하를 방출시킨다. 이와 같이 각 메모리셀의 정보를 쓰기 및 읽기한다.
한편, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)에서는, 정보의 쓰기 또는 읽기를 실시할 때는, 모든 메모리셀 중에 쓰기 또는 읽기를 실시하는 메모리셀만, 제 1 트랜지스터 및 제 2 트랜지스터를 온 상태로 한다. 즉, 쓰기 또는 읽기를 실시하는 메모리셀에 대응하는 제 1 워드선 및 제 2 워드선에만, 제 1 트랜지스터 및 제 2 트랜지스터가 온 상태가 되는 신호를 입력한다. 이렇게 하여, 해당 메모리셀의 정보의 쓰기 또는 읽기를 실시한다. 또한, 정보의 쓰기 또는 읽기를 실시하지 않을 때에는, 복수의 제 2 워드선에 입력하는 신호를 모든 메모리셀의 제 2 트랜지스터가 오프 상태가 되는 신호로 한다. 이렇게 하여, 제 1 트랜지스터가 온 상태인지 오프 상태인지에 관계없이, 용량소자로부터 전하가 방출되는 것을 막아서, 각 메모리셀의 정보를 보관유지한다.
제 2 트랜지스터보다 스위칭 속도가 빠른 제 1 트랜지스터와, 제 1 트랜지스터보다 오프전류가 작은 제 2 트랜지스터는, 예를 들면 다음과 같은 트랜지스터로 할 수가 있다.
제 2 트랜지스터는, 와이드 갭 반도체인 산화물 반도체 재료를 이용한 트랜지스터로 하고, 제 1 트랜지스터는, 산화물 반도체 이외의 반도체 재료를 이용한 트랜지스터로 할 수가 있다.
또한, 산화물 반도체 재료를 이용한 트랜지스터란, 산화물 반도체 재료를 이용한 층(산화물 반도체층)에 채널이 형성되는 트랜지스터를 말한다. 산화물 반도체 이외의 반도체 재료를 이용한 트랜지스터란, 산화물 반도체 재료 이외의 반도체 재료를 이용한 층 또는 기판에 채널이 형성되는 트랜지스터를 말한다.
제 1 트랜지스터는, 산화물 반도체 이외의 반도체 재료를 포함하는 기판에 마련된 채널형성 영역과 채널형성 영역을 사이에 두도록 마련된 한 쌍의 불순물 영역과 채널형성 영역상의 제 1 게이트 절연층과, 채널형성 영역과 중첩하여 제 1 게이트 절연층상에 마련된 제 1 게이트를 갖는 구성으로 할 수가 있다.
또한 다른 예로서는, 제 1 트랜지스터는, 절연 표면상에 형성되어 산화물 반도체 이외의 반도체 재료로 이루어지는 반도체층에 마련된 채널형성 영역과, 채널형성 영역을 사이에 두도록 마련된 한 쌍의 불순물 영역과, 채널형성 영역과 겹치는 제 1 게이트 절연층과, 제 1 게이트 절연층을 사이에 두어 채널형성 영역과 중첩하도록 마련된 제 1 게이트를 갖는 구성으로 할 수가 있다. 여기서, 한 쌍의 불순물 영역 중의 한 쪽이 소스가 되고 다른 쪽이 드레인이 된다.
예를 들면, 제 2 트랜지스터는, 산화물 반도체층과 전기적으로 접속되는 제 2 소스 및 제 2 드레인과, 제 2 게이트 절연층과, 제 2 게이트 절연층을 사이에 두어 산화물 반도체층과 중첩하도록 마련된 제 2 게이트를 갖는 구성으로 할 수가 있다.
또한, 반도체 재료를 이용한 기판은, 단결정반도체 기판 또는 SOI 기판으로 하는 것이 바람직하다. 또한, 산화물 반도체 이외의 반도체 재료는 실리콘인 것이 바람직하다. 또한, 산화물 반도체층은, In, Ga 및 Zn을 포함하여 이루어지는 산화물 반도체 재료를 가지고 있어도 좋다. 또는, 산화물 반도체층은, In, Sn 및 Zn을 포함하여 이루어지는 산화물 반도체 재료를 가지고 있어도 좋다.
또한, 상기에 있어서, 산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프전류 특성을 실현될 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용하여도 좋다.
또한, 본 명세서 등에 있어서 「상」이나 「하」라는 용어는, 구성요소의 위치 관계가 「직상」또는 「직하」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층상의 게이트 전극」의 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」라는 용어는, 이러한 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있으며, 그 역도 역시 마찬가지다. 게다가, 「전극」이나 「배선」의 용어는, 복수의 「전극」이나 「배선」이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체하는 일이 있다. 이 때문에, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 이용할 수가 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 사이에서의 전기신호의 주고받기를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
제 1 트랜지스터는 제 2 트랜지스터보다 스위칭 속도가 빠르다. 따라서, 제 2 트랜지스터를 항시 온 상태로 하여 제 1 트랜지스터를 스위칭시키는 제 1 모드에서는, 각 메모리셀의 정보의 쓰기 및 읽기를 고속으로 실시할 수가 있다. 한편, 제 2 트랜지스터는 제 1 트랜지스터보다 오프전류가 작다. 따라서, 제 1 트랜지스터와 제 2 트랜지스터를 함께 스위칭시키는 제 2 모드에서는, 리프레쉬 동작을 실시하지 않아도 용량소자에 보관유지된 전하를 장기간 보관유지할 수가 있다. 즉, 반도체 장치의 리프레쉬 동작이 불필요해지던지, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해진다. 그러므로, 반도체 장치의 소비전력을 충분히 저감할 수가 있다.
이와 같이, 오프전류가 작은 트랜지스터(제 2 트랜지스터)와, 스위칭 속도가 빠른 트랜지스터(제 1 트랜지스터)를 조합하여 각 메모리셀에 이용함에 의해, 소비전력이 적고, 또한 정보의 쓰기 및 읽기 속도를 고속화한 반도체 장치를 얻을 수 있다.
여기서, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프전류가 극히 작다. 그 때문에, 해당 트랜지스터를 제 2 트랜지스터로서 각 메모리셀에 이용함에 의해, 용량소자에 보관유지된 전하가 리크에 의해 변화하는 것을 저감할 수가 있다. 그 결과, 반도체 장치는 극히 장기에 걸쳐 기억내용을 보관유지하는 것이 가능하다. 즉, 반도체 장치의 리프레쉬 동작이 불필요해지던지, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해진다. 예를 들면, 리프레쉬 동작을 1개월에 1회 등으로 할 수가 있다. 그러므로, 반도체 장치의 소비전력을 충분히 저감할 수가 있다.
그렇지만, 산화물 반도체층을 이용한 트랜지스터는 오프전류가 극히 작지만, 실리콘 등을 이용한 트랜지스터와 비교해 스위칭 속도가 늦다. 그래서, 제 2 트랜지스터와 직렬로 전기적으로 접속된 제 1 트랜지스터는, 산화물 반도체 이외의 재료를 이용한 트랜지스터로 한다. 산화물 반도체 이외의 재료를 이용한 트랜지스터, 예를 들면 실리콘 기판 또는 실리콘층에 채널이 형성되는 트랜지스터는, 산화물 반도체 재료를 이용한 트랜지스터보다, 스위칭 속도가 빠르고, 고속 동작이 가능하다. 그 때문에, 산화물 반도체 이외의 재료를 이용한 트랜지스터를, 산화물 반도체 재료를 이용한 트랜지스터와 조합하여 이용함에 의해, 반도체 장치의 동작의 고속성을 확보할 수가 있다.
산화물 반도체를 이용한 트랜지스터를 제 2 트랜지스터로 하고, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 제 1 트랜지스터로 하여, 이들의 트랜지스터를 조합하여 각 메모리셀에 이용함에 의해, 소비전력이 적고, 또한 정보의 쓰기 및 읽기 속도를 고속화한 반도체 장치를 얻을 수 있다.
도 1은 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍 차트도.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 6은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 7은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 8은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 9는 반도체 장치의 구성을 나타내는 단면도.
도 10은 반도체 장치의 제작 방법을 나타내는 도.
도 11은 반도체 장치의 제작 방법을 나타내는 도.
도 12는 반도체 장치의 제작 방법을 나타내는 도.
도 13은 반도체 장치의 제작 방법을 나타내는 도.
도 14는 반도체 장치의 제작 방법을 나타내는 도.
도 15는 반도체 장치의 제작 방법을 나타내는 도.
도 16은 반도체 장치를 이용한 전자기기를 설명하기 위한 도.
도 17은 산화물 재료의 결정 구조를 설명하는 도.
도 18은 산화물 재료의 결정 구조를 설명하는 도.
도 19는 산화물 재료의 결정 구조를 설명하는 도.
도 20은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도.
도 21은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 22는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 23은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 24는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도.
도 25는 산화물 반도체막을 이용한 트랜지스터의 전기특성을 나타내는 도.
도 26은 시료 1의 트랜지스터의 BT시험 후의 Vg－Id특성을 나타내는 도.
도 27은 시료 2인 트랜지스터의 BT시험 후의 Vg－Id특성을 나타내는 도.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도.
도 29는 트랜지스터의 오프전류와 측정시 기판 온도와의 관계를 나타내는 도.
도 30은 Id 및 전계효과 이동도의 Vg의존성을 나타내는 도.
도 31은 기판 온도와 문턱치 전압의 관계 및 기판 온도와 전계효과 이동도의 관계를 나타내는 도.
도 32는 트랜지스터의 구조의 일 예를 나타내는 도.
도 33은 트랜지스터의 구조의 일 예를 나타내는 도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍 차트도.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 6은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 7은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 8은 반도체 장치의 구성을 나타내는 평면도 및 단면도.
도 9는 반도체 장치의 구성을 나타내는 단면도.
도 10은 반도체 장치의 제작 방법을 나타내는 도.
도 11은 반도체 장치의 제작 방법을 나타내는 도.
도 12는 반도체 장치의 제작 방법을 나타내는 도.
도 13은 반도체 장치의 제작 방법을 나타내는 도.
도 14는 반도체 장치의 제작 방법을 나타내는 도.
도 15는 반도체 장치의 제작 방법을 나타내는 도.
도 16은 반도체 장치를 이용한 전자기기를 설명하기 위한 도.
도 17은 산화물 재료의 결정 구조를 설명하는 도.
도 18은 산화물 재료의 결정 구조를 설명하는 도.
도 19는 산화물 재료의 결정 구조를 설명하는 도.
도 20은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도.
도 21은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 22는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 23은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도.
도 24는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도.
도 25는 산화물 반도체막을 이용한 트랜지스터의 전기특성을 나타내는 도.
도 26은 시료 1의 트랜지스터의 BT시험 후의 Vg－Id특성을 나타내는 도.
도 27은 시료 2인 트랜지스터의 BT시험 후의 Vg－Id특성을 나타내는 도.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도.
도 29는 트랜지스터의 오프전류와 측정시 기판 온도와의 관계를 나타내는 도.
도 30은 Id 및 전계효과 이동도의 Vg의존성을 나타내는 도.
도 31은 기판 온도와 문턱치 전압의 관계 및 기판 온도와 전계효과 이동도의 관계를 나타내는 도.
도 32는 트랜지스터의 구조의 일 예를 나타내는 도.
도 33은 트랜지스터의 구조의 일 예를 나타내는 도.
본 발명의 실시형태의 일 예에 대하여 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 이탈하는 일없이 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이 때문에, 본 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」 등의 서수사는, 구성요소의 혼동을 피하기 위해서 붙인 것이다.
(실시형태 1)
본 실시형태에서는, 본 발명의 한 양태와 관련되는 반도체 장치의 회로 구성 및 구동 방법에 대하여, 도 1 내지 도 4를 참조하여 설명한다. 또한, 회로도에 있어서 산화물 반도체 재료를 이용한 트랜지스터인 것을 나타내기 위해서 OS의 부호를 붙이는 경우가 있다.
〈기본 회로〉
우선, 기본적인 회로 구성 및 그 동작에 대하여, 도 1을 참조하여 설명한다. 도 1은 반도체 장치의 각 메모리셀의 기본적인 회로 구성을 나타내는 회로도이다. 도 1에 나타내는 회로도에 있어서, 메모리셀(190)은, 트랜지스터(160)와, 트랜지스터(162)와, 용량소자(164)를 갖는다.
트랜지스터(160)의 게이트는 제 1 배선(1st Line)과 전기적으로 접속되며, 트랜지스터(162)의 게이트는 제 2 배선(2nd Line)과 전기적으로 접속된다. 트랜지스터(160)의 소스와 드레인 중의 한 쪽은 제 4 배선(4th Line)과 전기적으로 접속되며, 트랜지스터(160)의 소스와 드레인 중의 다른 쪽은 트랜지스터(162)의 소스와 드레인 중의 한 쪽과 전기적으로 접속된다. 트랜지스터(162)의 소스와 드레인 중의 다른 쪽은 용량소자(164)의 한 쌍의 전극중 한 쪽의 전극과 전기적으로 접속되며, 용량소자(164)의 한 쌍의 전극 중에 다른 쪽의 전극은 제 3 배선(3rd Line)과 전기적으로 접속된다.
또한, 도 1은, 제 4 배선(4th Line)과 용량소자(164)의 사이에, 트랜지스터(160), 트랜지스터(162)가 이 순서로 직렬로 전기적으로 접속되는 구성을 나타냈지만 이에 한정되지 않는다. 제 4 배선(4th Line)과 용량소자(164)와의 사이에, 트랜지스터(162), 트랜지스터(160)가 이 순서로 직렬로 전기적으로 접속되어 있어도 좋다.
여기서, 트랜지스터(160)는, 단결정반도체를 이용한 트랜지스터(단결정반도체 기판이나 단결정반도체층에 채널이 형성되는 트랜지스터), 예를 들면 단결정 실리콘을 이용한 트랜지스터로 할 수가 있다.
트랜지스터(162)는, 산화물 반도체 재료를 이용한 트랜지스터(산화물 반도체층에 채널이 형성되는 트랜지스터)로 할 수가 있다.
도 1에 나타내는 반도체 장치에서는, 다음과 같이, 정보의 쓰기, 읽기가 가능하다.
정보의 쓰기는, 제 1 배선(1st Line)의 전위를 트랜지스터(160)가 온 상태가 되는 것 같은 전위로 하고, 제 2 배선(2nd Line)의 전위를 트랜지스터(162)가 온 상태가 되는 것 같은 전위로 하여, 트랜지스터(160) 및 트랜지스터(162)를 온 상태로 한다. 이렇게 하여, 제 4 배선(4th Line)의 전위가 용량소자(164)의 한 쌍의 전극 중 한 쪽의 전극에게 주어진다. 여기에서는, 쓰는 정보에 따라서 제 4 배선(4th Line)의 전위를 선택하고, 용량소자(164)에 소정의 전하를 선택적으로 주는 것으로 한다. 용량소자에 소정의 전하가 주어진 상태를 데이터 "1"에 대응시키고, 용량소자에 소정의 전하가 주어지지 않은 상태를 데이터 "0"에 대응시키는 것에 의해, 메모리셀에 1 비트의 정보를 쓰기할 수가 있다. 또한, 메모리셀(190)에 데이터 "0"이 쓰여진 상태로부터 새롭게 데이터 "1"을 쓰는 경우에는, 정보의 쓰기시에 용량소자(164)에 전하를 충전하게 된다. 메모리셀(190)에 데이터 "1"이 쓰여진 상태로부터 새롭게 데이터 "0"을 쓰는 경우에는, 정보의 쓰기시에 용량소자(164)로부터 전하를 방전하게 된다. 메모리셀(190)에 데이터 "1"이 쓰여진 상태로부터 새롭게 데이터 "1"을 쓰는 경우, 및 메모리셀(190)에 데이터 "0"이 쓰여진 상태로부터 새롭게 데이터 "0"을 쓰는 경우에는, 정보의 쓰기시에 용량소자(164)로부터의 전하의 이동은 없다. 그 후, 트랜지스터(160) 및 트랜지스터(162)의 적어도 한 쪽이 오프 상태가 되도록, 제 1 배선(1st Line) 및 제 2 배선(2nd Line)의 한 쪽 또는 양쪽 모두의 전위를 변화시키는 것에 의해, 용량소자(164)에 주어진 전하가 보관유지된다. 또한, 제 3 배선(3rd Line)의 전위는, 적어도 정보 쓰기 동안은 일정한 전위(예를 들면, 기준 전위(VSS))로 유지되어 있다.
또한, 용량소자(164)에게 주는 소정의 전하를 다른 2개 또는 그 이상의 전하 중에서 선택함으로써, 1 메모리셀 당 다수 값(복수 비트)의 정보를 써서, 반도체 장치의 기억용량을 향상시켜도 좋다.
정보의 읽기는, 제 1 배선(1st Line)의 전위를 트랜지스터(160)가 온 상태가 되는 것 같은 전위로 하고, 제 2 배선(2nd Line)의 전위를 트랜지스터(162)가 온 상태가 되는 것 같은 전위로 하여, 트랜지스터(160) 및 트랜지스터(162)를 온 상태로 한다. 용량소자(164)에 소정의 전하가 보관유지되고 있었을 경우, 온 상태가 된 트랜지스터(160) 및 트랜지스터(162)를 통하여 전하가 제 4 배선(4th Line)에 방출된다. 제 4 배선(4th Line)에 용량소자(164)로부터 전하가 방출되면, 제 4 배선(4th Line)의 전위는 순간적으로 변화한다. 여기서, 제 4 배선(4th Line)은 읽기 회로에 접속되며, 읽기 회로는 제 4 배선(4th Line)의 전위의 변화를 검출한다. 이렇게 하여, 용량소자(164)에 전하가 보관유지되고 있었는지 아닌지를 검출함으로써, 메모리셀(190)에 기억되어 있던 정보를 읽어낼 수가 있다.
산화물 반도체 재료를 이용한 트랜지스터(162)의 오프전류는, 실리콘에 채널이 형성되는 트랜지스터의 10만 분의 1 이하이기 때문에, 트랜지스터(162)의 리크에 의한 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체 재료를 이용한 트랜지스터(162)에 의해, 정보를 보관유지하고 있는 기간에 용량소자(164)로부터 전하가 리크하는 것을 방지하고, 장시간의 정보의 보관유지가 가능한 기억장치를 실현하는 것이 가능하다.
예를 들면, 트랜지스터(162)의 실온(25℃)에서의 오프전류가 10zA(1zA(젯트암페어)는 1×10－21 A) 이하이며, 용량소자(164)의 용량치가 10 fF정도인 경우에는, 적어도 104초 이상의 데이터 보관유지가 가능하다. 또한, 해당 보관유지 시간이, 트랜지스터 특성이나 용량소자의 용량치에 의해 변동하는 것은 말할 필요도 없다.
다음으로, 도 1에 나타내는 회로를 응용한 보다 구체적인 회로 구성 및 동작에 대하여, 도 2 및 도 3을 참조하여 설명한다.
도 2는, 메모리셀(190)을 종m(m은 자연수)개(행)×횡n(n은 자연수)개(열) 만큼 갖는 반도체 장치의 회로도의 일 예이다. 도 2에 있어서, 동일 기능을 갖는 배선이 다수 있는 경우에는, 배선의 명칭의 말미에 ＿1, ＿2 등을 붙이는 것으로 구별하고 있다.
도 2에 나타내는 반도체 장치는, m개의 제 1 워드선(WL)(WL1＿1 내지 WL1＿m)과, m개의 제 2 워드선(WL)(WL2＿1 내지 WL2＿m)과, m개의 용량선(C)(CS＿1 내지 CS＿m)과, n개의 비트선(BL)(BL＿1 내지 BL＿n)과, 메모리셀(190)이 종m개(행)×횡n개(열)의 매트릭스형상으로 배치된 메모리셀 어레이를 갖는다.
도 1에 있어서의 제 1 배선(1st Line)은, m개의 제 1 워드선(WL)(WL1＿1 내지 WL1＿m) 중의 어느 쪽인가에 해당하고, 도 1에 있어서의 제 2 배선(2nd Line)은, m개의 제 2 워드선(WL)(WL2＿1 내지 WL2＿m) 중의 어느 쪽인가에 해당하며, 도 1에 있어서의 제 3 배선(3rd Line)은, m개의 용량선(C)(CS＿1 내지 CS＿m) 중의 어느 쪽인가에 해당하며, 도 1에 있어서의 제 4 배선(4th Line)은, n개의 비트선(BL)(BL＿1 내지 BL＿n) 중의 어느 쪽인가에 해당한다.
도 2에 있어서, 행방향으로 늘어선 복수의 메모리셀로서, 제 1 워드선을 공유하고, 제 2 워드선을 공유하며, 용량선을 공유하고 있다. 또한, 도 2에 있어서, 열방향으로 늘어선 복수의 메모리셀에서 비트선을 공유하고 있다. 게다가, 제 2 워드선은 m행 n열의 메모리셀 전부에서 공유할 수도 있다. 용량선은 m행 n열의 메모리셀 전부에서 공유할 수도 있다. 또한, 도 2에서는, 메모리셀(190)이 종m개(행)×횡n개(열)의 매트릭스형상으로 배치된 메모리셀 어레이를 갖는 반도체 장치를 나타냈지만, 해당 메모리셀 어레이를 1 블록으로 하고, 복수의 블록을 갖는 반도체 장치라도 좋다.
또한, 도 2는, 비트선(BL)과 용량소자(164)의 사이에, 트랜지스터(160), 트랜지스터(162)가 이 순서로 직렬로 전기적으로 접속되는 구성을 나타냈지만 이에 한정되지 않는다. 비트선(BL)과 용량소자(164)의 사이에, 트랜지스터(162), 트랜지스터(160)가 이 순서로 직렬로 전기적으로 접속되어 있어도 좋다.
도 2에 있어서, 메모리셀(190)의 기본적인 정보의 쓰기 및 읽기 방법은, 도 1에서 설명한 방법과 같다. 도 2에 나타낸 구성의 반도체 장치의 구동 방법을 도 3의 타이밍 차트를 이용하여 설명한다. 타이밍 차트 중의 WL1, WL2, BL 등의 명칭은, 타이밍 차트에 나타내는 전위가 주어지는 배선을 나타내고 있다. 도 3의 타이밍 차트에서는, 제k(k는 1이상 m이하의 자연수)행 제q(q는 1이상 n이하의 자연수)열의 메모리셀에 "1"을 쓰고, 및 제k행 제q열의 메모리셀로부터 데이터 "1"을 읽어내는 경우를 예시한다. 또한, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)와, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(제 1 모드)로 나누어, 각각의 모드에 있어서의 반도체 장치의 구동 방법을 설명한다.
또한, 여기에서는 일 예로서 트랜지스터(160), 트랜지스터(162)가 모두 n채널형의 트랜지스터인 경우를 예에 설명하였지만, 이에 한정되지 않는다.
우선, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)의 반도체 장치의 구동 방법을 설명한다. 제일 먼저, 제k행 제q열의 메모리셀에 "1"을 쓰는 경우의 예를 나타낸다.
제 1 워드선(WL1＿k)의 전위를 V1로 하고, 제 2 워드선(WL2＿k)의 전위를 V2로 함으로써, 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)의 트랜지스터(160) 및 트랜지스터(162)를 온 상태로 한다. 여기서, 비트선(BL＿q)에는 "1"에 대응하는 전위(V3)가 주어져있다. 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)에서는, 비트선(BL＿q)의 전위(V3)가 트랜지스터(160) 및 트랜지스터(162)를 통하여 용량소자(164)의 한 쪽의 전극에 주어진다. 그 후, 트랜지스터(160) 및 트랜지스터(162)의 적어도 한 쪽이 오프 상태가 됨에 의해, 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)은 "1"의 정보를 보관유지한다. 또한, 적어도 쓰기 기간 중, 용량선(CS＿k)에는 일정한 전위(예를 들면, 전위(VSS))가 주어져있다. 예를 들면, 전위(VSS)는, 기준 전위 GND(0V)로 할 수가 있다.
다음으로, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)에 있어서, 제k행 제q열의 메모리셀에 쓰여진 "1"의 정보를 읽어내는 예를 나타낸다. 정보의 읽기를 실시할 때, 읽기를 실시하는 메모리셀(190)이 전기적으로 접속된 비트선(BL＿q)은 읽기 회로에 접속된다.
예를 들면, 읽기 회로로서는, 도 4에 나타내는 구성을 이용할 수가 있다. 도 4에 있어서, 읽기 회로는 트랜지스터(401)과 센스증폭회로(402)를 갖는다. 읽기시에는, 단자(A)는 읽기를 실시하는 메모리셀(190)이 전기적으로 접속된 비트선(BL＿q)에 전기적으로 접속된다. 또한, 트랜지스터(401)의 게이트 전극에는 바이어스 전위(Vbias)가 인가된다.
센스증폭회로(402)는, 단자(A)의 전위가 참조전위(Vref)(예를 들면, 0V)보다 높으면 "High"를 출력하고, 단자(A)의 전위가 참조전위(Vref)보다 낮으면 "Low"를 출력한다. 정보의 읽기에 있어서, 우선 트랜지스터(401)을 온 상태로 하여 단자(A)에 전기적으로 접속된 비트선(BL＿q)의 전위를 소정의 전위(예를 들면, VBLH)로 한다(프리챠지). 다음으로, 제 1 워드선(WL1＿k)의 전위를 V1로 하고, 제 2 워드선(WL2＿k)의 전위를 V2로 함으로써, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)의 트랜지스터(160) 및 트랜지스터(162)를 온 상태로 하고, 읽기 회로의 단자(A)에 전기적으로 접속된 비트선(BL＿q)의 전위를 참조전위(Vref)와 비교한다. 전술한 바와 같이, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)에 기억된 정보에 따라서 비트선(BL＿q)의 전위는 다르다. 따라서, 읽기 대상의 메모리셀에 기억된 정보에 따라서, 센스증폭회로(402)는 "High" 또는 "Low"를 출력한다. 여기서, "High"를 "1", "Low"를 "0"으로 하면, 센스증폭회로(402)는, 메모리셀(190)에 "1"이 기억되어 있었을 경우에 "1"을 단자(D)로부터 출력하고, 메모리셀(190)에 "0"이 기억되어 있었을 경우에 "0"을 단자(D)로부터 출력한다. 이렇게 하여, 읽기 회로는 메모리셀(190)에 기억된 정보를 읽어낼 수가 있다.
도 3의 타이밍 차트에서는, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)에 "1"이 기억되어 있었을 경우를 예시하고 있으므로, "High"(즉 "1")의 출력이 된다. 도 3에서, 「D」의 란에 읽기 회로의 출력을 나타낸다.
또한, 도 4에 나타낸 읽기 회로는 일 예이다. 다른 공지의 회로를 이용하여도 좋다.
또한, 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)에서는, 정보의 쓰기 또는 읽기를 실시하지 않을 때에는, 제 2 워드선(WL2＿1~WL2＿m)에 입력하는 신호를 m행 n열의 메모리셀 전부의 트랜지스터(162)가 오프 상태가 되는 신호(전위 V0)로 한다. 이렇게 하여, 트랜지스터(160)가 온 상태인지 오프 상태인지에 관계없이, 용량소자로부터 전하가 방출되는 것을 막아서, 각 메모리셀의 정보를 보관유지할 수가 있다.
다음으로, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(제 1 모드)의 반도체 장치의 구동 방법에 대하여 설명한다. 제일 먼저, 제k행 제q열의 메모리셀에 "1"을 쓰는 경우의 예를 나타낸다.
제 1 모드에서는, m행 n열의 메모리셀 전부의 트랜지스터(162)는 항상 온 상태로 한다. 그 때문에, 제 1 모드에 있어서 제 2 워드선(WL2＿1~WL2＿m)의 전위는 V2이다. 전위 V2가 충분히 높으면, 트랜지스터(162)의 온 저항은 충분히 낮아져서, 트랜지스터(160)와 트랜지스터(162)를 직렬로 전기적으로 접속하는 것의 단점은 경감된다. 또한, 트랜지스터(162)를 항시 온 상태로 해두기 때문에, 트랜지스터(162)의 온 상태와 오프 상태의 변환(스위칭)을 위한 전력 소비를 줄일 수가 있다. 이 상태에서, 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)에 대응하는 제 1 워드선(WL1＿k)의 전위를 V1으로 함으로써, 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)의 트랜지스터(160) 및 트랜지스터(162)를 온 상태로 한다. 여기서, 비트선(BL＿q)에는 "1"에 대응하는 전위(V3)가 주어져 있다. 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)에서는, 비트선(BL＿q)의 전위(V3)가 트랜지스터(160) 및 트랜지스터(162)를 통하여 용량소자(164)의 한 쪽의 전극에게 주어진다. 그 후, 트랜지스터(160)가 오프 상태가 됨에 의해, 쓰기 대상의 메모리셀(제k행 제q열의 메모리셀)은 "1"의 정보를 보관유지한다. 또한, 적어도 쓰기 기간 중, 용량선(CS＿k)에는 일정한 전위(예를 들면, 전위(VSS))가 주어져있다. 예를 들면, 전위(VSS)는, 기준 전위 GND(0V)로 할 수가 있다.
다음으로, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(제 1 모드)에 있어서, 제k행 제q열의 메모리셀에 쓰여진 "1"의 정보를 읽어내는 예를 나타낸다. 이 때도, m행 n열의 메모리셀 전부의 트랜지스터(162)를 항상 온 상태로 하기 위해, 제 2 워드선(WL2＿1~WL2＿m)의 전위는 V2이다.
정보의 읽기를 실시할 때, 읽기를 실시하는 메모리셀(190)이 전기적으로 접속된 비트선(BL＿q)은 읽기 회로에 접속된다.
읽기 회로의 구성은 상술한 구성과 마찬가지로 할 수가 있다. 정보의 읽기에 있어서, 트랜지스터(401)를 온 상태로 하여 단자(A)에 전기적으로 접속된 비트선(BL＿q)의 전위를 소정의 전위(예를 들면, VBLH)로 한다(프리챠지). 다음으로, 제 1 워드선(WL1＿k)의 전위를 V1로 함으로써, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)의 트랜지스터(160) 및 트랜지스터(162)를 모두 온 상태로 하고, 읽기 회로의 단자(A)에 전기적으로 접속된 비트선(BL＿q)의 전위를 참조전위(Vref)와 비교한다. 전술한 바와 같이, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)에 기억된 정보에 따라서 비트선(BL＿q)의 전위는 다르다. 따라서, 읽기 대상의 메모리셀에 기억된 정보에 따라서, 센스증폭회로(402)는 "High" 또는 "Low"를 출력한다. 여기서, "High"를 "1", "Low"를 "0"으로 하면, 센스증폭회로(402)는, 메모리셀(190)에 "1"이 기억되어 있었을 경우에 "1"을 단자(D)로부터 출력하고, 메모리셀(190)에 "0"이 기억되어 있었을 경우에 "0"을 단자(D)로부터 출력한다. 이렇게 하여, 읽기 회로는 메모리셀(190)에 기억된 정보를 읽어낼 수가 있다.
도 3의 타이밍 차트에서는, 읽기 대상의 메모리셀(제k행 제q열의 메모리셀)에 "1"이 기억되어 있었을 경우를 예시하고 있으므로, "High"(즉 "1")의 출력이 된다. 도 3에서, 「D」의 란에 읽기 회로의 출력을 나타낸다.
상기와 같이, 빈번하게 정보의 쓰기 또는 읽기를 실시하는 경우(제 1 모드)와 정보의 쓰기 또는 읽기가 빈번하지 않은 경우(제 2 모드)로, 반도체 장치를 구동시킨다.
트랜지스터(160)는 트랜지스터(162)보다 스위칭 속도가 빠르다. 따라서, 트랜지스터(162)를 항시 온 상태로 하여 트랜지스터(160)을 스위칭시키는 제 1 모드에서는, 각 메모리셀의 정보의 쓰기 및 읽기를 고속으로 실시할 수가 있다. 한편, 트랜지스터(162)는 트랜지스터(160)보다 오프전류가 작다. 따라서, 트랜지스터(160)와 트랜지스터(162)를 함께 스위칭시키는 제 2 모드에서는, 리프레쉬 동작을 실시하지 않아도 용량소자(164)에 보관유지된 전하를 장기간 보관유지할 수가 있다. 즉, 반도체 장치의 리프레쉬 동작이 불필요해지던지, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해진다. 그러므로, 반도체 장치의 소비전력을 충분히 저감할 수가 있다.
이와 같이, 오프전류가 작은 트랜지스터(트랜지스터(162))와 스위칭 속도가 빠른 트랜지스터(트랜지스터(160))를 조합하여 각 메모리셀에 이용함에 의해, 소비전력이 적고, 또한 정보의 쓰기 및 읽기 속도를 고속화한 반도체 장치가 얻어진다.
여기서, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프전류가 극히 작다. 그 때문에, 해당 트랜지스터를 트랜지스터(162)로 하여 각 메모리셀에 이용함에 의해, 용량소자에 보관유지된 전하가 리크에 의해 변화하는 것을 저감할 수가 있다. 그 결과, 반도체 장치는 극히 장기에 걸쳐 기억내용을 보관유지하는 것이 가능하다. 즉, 반도체 장치의 리프레쉬 동작이 불필요해지던지, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해진다. 그러므로, 반도체 장치의 소비전력을 충분히 저감할 수가 있다.
그렇지만, 산화물 반도체층을 이용한 트랜지스터는 오프전류가 극히 작지만, 실리콘 등을 이용한 트랜지스터와 비교해 스위칭 속도가 늦다. 그래서, 트랜지스터(162)와 직렬로 전기적으로 접속된 트랜지스터(160)는, 산화물 반도체 이외의 재료를 이용한 트랜지스터로 한다. 산화물 반도체 이외의 재료를 이용한 트랜지스터, 예를 들면 실리콘 기판 또는 실리콘층에 채널이 형성되는 트랜지스터는, 산화물 반도체 재료를 이용한 트랜지스터보다, 스위칭 속도가 빠르고, 고속 동작이 가능하다. 그 때문에, 산화물 반도체 이외의 재료를 이용한 트랜지스터를, 산화물 반도체 재료를 이용한 트랜지스터와 조합하여 이용함에 의해, 반도체 장치의 동작의 고속성을 확보할 수가 있다.
산화물 반도체를 이용한 트랜지스터를 트랜지스터(162)로 하고, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 트랜지스터(160)로 하고, 이러한 트랜지스터를 조합하여 각 메모리셀에 이용함에 의해, 소비전력이 적고, 또한 정보의 쓰기 및 읽기 속도를 고속화한 반도체 장치를 얻을 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 한 양태와 관련되는 반도체 장치의 구성에 있어서, 도 5 내지 도 9를 참조하여 설명한다.
도 5는, 도 2의 회로도에서 나타낸 반도체 장치에 있어서의 메모리셀(190)의 구성의 일 예이다. 도 5(A)에는 반도체 장치의 평면을, 도 5(B) 및 도 5(C)에는 반도체 장치의 단면을, 각각 나타낸다. 여기서, 도 5(B)는, 도 5(A)의 A1－A2에 있어서의 단면에 해당한다. 도 5(C)는, 도 5(A)의 B1－B2에 있어서의 단면에 해당한다. 또한, 도 5(A)에 있어서, A1－A2에 평행한 방향이 도 2의 회로도에 있어서의 열방향이며, A1－A2에 교차하는 방향이 도 2의 회로도에 있어서의 행방향이다.
도 5에 나타나는 반도체 장치는, 하부에 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘 등)를 이용한 트랜지스터(160)을 가지며, 상부에 산화물 반도체 재료를 이용한 트랜지스터(162)와, 용량소자(164)를 갖는 것이다. 또한, 도 5(A) 내지도 5(C)에서는, 도 2에 있어서의 1개의 메모리셀(190)의 구성을 대표적으로 나타낸다.
실제로는, 메모리셀은 1개는 아니고, 도 2의 회로도에 나타내는 바와 같이, m행 n열의 메모리셀이 마련되어 있다.
또한, 트랜지스터(160) 및 트랜지스터(162)는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수가 있는 것은 말할 필요도 없다. 또한, 본 발명의 기술적인 본질은, 정보를 보관유지하기 위해서 산화물 반도체와 같은 오프전류를 충분히 저감할 수 있는 반도체 재료를 트랜지스터(162)에 이용하는 점에 있기 때문에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 5에 있어서의 트랜지스터(160)는, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(100)에 마련된 채널형성 영역(116)과 채널형성 영역(116)을 사이에 두도록 마련된 불순물 영역(120a) 및 불순물 영역(120b)과, 불순물 영역(120a) 및 불순물 영역(120b)에 접하는 금속화합물 영역(124a) 및 금속화합물 영역(124b)과, 채널형성 영역(116)상에 마련된 게이트 절연층(108)과, 게이트 절연층(108)상에 마련된 게이트 전극(110)을 갖는다.
또한, 게이트 전극(110)은, 도 2에 나타내는 회로도에 있어서의, 제 1 워드선(WL1)으로서도 기능한다.
또한, 도에 있어서 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 일이 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이, 드레인 전극이라는 기재에는 드레인 영역이, 포함될 수 있다.
또한, 본 명세서 중에 있어서, 불순물 영역(120a), 불순물 영역(120b)을 통합하여, 불순물 영역(120)으로 기재하는 경우가 있다. 본 명세서 중에 있어서, 금속화합물 영역(124a), 금속화합물 영역(124b)을 통합하여, 금속화합물 영역(124)으로 기재하는 경우가 있다.
또한, 도 5(C)에 나타내는 바와 같이, 기판(100)상에는 소자 분리 절연층(106)이 마련되어 있다. 이렇게 하여, 트랜지스터(160)의 소스 영역, 채널형성 영역, 및 드레인 영역은, 인접하는 메모리셀에 포함되는 트랜지스터(160)의 소스 영역, 채널형성 영역, 및 드레인 영역과 절연되어 있다.
트랜지스터(160)상에, 절연층(128)이 마련되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 5에 나타내는 바와 같이, 트랜지스터(160)가 사이드월 절연층을 가지지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면으로 사이드월 절연층을 마련하고, 불순물 농도가 서로 다른 복수의 영역을 포함하는 불순물 영역(120)을 마련하여도 좋다. 절연층(128)은, 평탄성이 양호한 표면을 가지고 있는 것이 바람직하고, 예를 들면, 절연층(128)의 표면은, 제곱평균평방근(RMS) 거칠기를 1 nm이하로 하는 것이 바람직하다. 이와 같이, 제곱평균평방근(RMS) 거칠기가 1 nm이하라고 하는 극히 평탄한 영역에 트랜지스터(162)의 채널형성 영역(산화물 반도체층(144))을 마련함에 의해, 트랜지스터(162)가 미세화되는 상황에서도, 단채널 효과 등의 불편을 방지하고, 양호한 특성을 갖는 트랜지스터(162)를 제공하는 것이 가능하다.
도 5에 있어서의 트랜지스터(162)는, 절연층(128)상에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 일부가 접하는 전극(142a) 및 전극(142b)과, 산화물 반도체층(144)과 전극(142a)과 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146)상에 산화물 반도체층(144)과 중첩하도록 마련된 게이트 전극(148)을 갖는다. 전극(142a)은, 절연층(128)에 마련된 개구부에 형성된 전극(503)에 의해 트랜지스터(160)의 금속화합물 영역(124b)과 접속되어 있다.
또한, 본 명세서 중에 있어서, 전극(142a), 전극(142b)을 통합하여, 전극(142)로 기재하는 경우가 있다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거된 후, 충분한 산소가 공급된 것인 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는, 2차이온질량분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되며, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 또한, 예를 들면, 실온(25℃)에서의 오프전류(여기에서는, 단위 채널폭(1μm) 당의 값)은 100zA(1zA(젯트암페어)는 1×10－21 A) 이하, 바람직하게는 10zA이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함에 의해, 극히 뛰어난 오프전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 게이트 전극(148)은, 도 2에 나타내는 회로도에 있어서의, 제 2 워드선(WL2)으로 하여도 기능한다.
도 5에 있어서의 용량소자(164)는, 절연층(128)상에 형성된 전극(142b)과, 게이트 절연층(146)과, 전극(149)을 갖는다. 즉, 용량소자(164)는, 전극(142b)를 한 쪽의 전극으로 하고, 전극(149)을 다른 쪽의 전극으로 하고, 게이트 절연층(146)을 유전체층으로 한다.
또한, 전극(149)은, 도 2에 나타내는 회로도에 있어서의, 용량선(CS)으로 하여도 기능한다.
트랜지스터(162) 위에는, 절연층(150)이 마련되어 있으며, 절연층(150)상에는 절연층(154)이 마련되어 있다. 그리고, 절연층(154)상에는 배선(158)이 형성된다. 여기서, 배선(158)은, 도 2에 나타내는 회로도에 있어서의 비트선(BL)으로서 기능한다.
배선(158)은, 절연층(154), 절연층(150), 게이트 절연층(146)에 형성된 개구부(501)에 있어서, 전극(504)과 접속되어 있다. 또한, 전극(504)은, 절연층(128)에 마련된 개구부에 형성된 전극(502)에 의해, 트랜지스터(160)의 금속화합물 영역(124a)과 접속되어 있다. 이렇게 하여, 비트선(BL)으로서 기능하는 배선(158)은, 트랜지스터(160)의 소스 또는 드레인의 한 쪽과 전기적으로 접속되어 있다.
또한, 본 발명과 관련되는 반도체 장치의 구성은, 도 5에 나타나는 것에 한정되지 않는다. 도 5에 나타나는 구성에 있어서 전극의 접속 관계 등의 상세한 것에 대하여는 적절히 변경할 수가 있다.
예를 들면, 도 5에 나타내는 구성에서는, 산화물 반도체층(144)이 전극(142)의 아래에 배치되는 예를 나타냈다. 그러나 이에 한정되지 않고, 산화물 반도체층(144)을 전극(142) 위에 마련하여도 좋다. 산화물 반도체층(144)을 전극(142) 위에 마련한 예를 도 6에 나타낸다. 또한, 도 6에 있어서 도 5와 동일한 부분은 동일한 부호를 이용하여 나타낸다.
도 6에 나타낸 구성에 있어서, 전극(142a) 및 전극(142b)의 단부는, 테이퍼 형상인 것이 바람직하다. 전극(142a) 및 전극(142b)의 단부를 테이퍼 형상으로 함으로써, 산화물 반도체층(144)의 피복성을 향상하고, 절단을 방지할 수가 있기 때문이다. 여기서, 테이퍼 각은, 예를 들면, 30도이상 60도이하로 한다. 또한, 테이퍼 각이란, 테이퍼 형상을 갖는 층(예를 들면, 전극(142a))를, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰하였을 때에, 해당층의 측면과 저면이 이루는 경사각을 나타낸다.
도 5나 도 6에서는 나타내지 않았지만, 산화물 반도체층(144)의 전체가 배선(158)과 겹치는(배선(158)으로 덮인다) 구성으로 함으로써, 위쪽으로부터의 빛이 산화물 반도체층(144)에 들어가는 것을 억제할 수도 있다. 이렇게 하여, 산화물 반도체층(144)의 광열화(光劣化)를 억제할 수가 있다.
또한, 도 5, 및 도 6에 나타내는 구성에서는, 게이트 전극(148)이 산화물 반도체층(144) 위에 배치되는 예를 나타냈다. 그러나 이에 한정되지 않고, 게이트 전극(148)은 산화물 반도체층(144) 아래에 마련하여도 좋다. 게이트 전극(148)을 산화물 반도체층(144) 아래에 마련한 예를 도 7에 나타낸다. 또한, 도 7에 있어서 도 5나 도6과 동일한 부분은 동일한 부호를 이용하여 나타낸다.
도 7에 있어서, 전극(142a)는 게이트 절연층(146)에 마련된 개구부에 있어서 전극(503)과 접속되어 있다.
도 7에 나타낸 구성에 있어서, 게이트 전극(148) 및 전극(149)의 단부는, 테이퍼 형상인 것이 바람직하다. 게이트 전극(148) 및 전극(149)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(146)의 피복성을 향상하고, 전극(142a)과 게이트 전극(148)의 단락이나, 전극(142b)과 게이트 전극(148) 및 전극(149)의 단락 등을 방지할 수가 있다. 여기서, 테이퍼 각은, 예를 들면, 30도이상 60도이하로 한다.
또한, 도 7에 나타내는 구성에 있어서, 산화물 반도체층(144)을 전극(142a) 및 전극(142b) 위에 마련하여도 좋다. 도 7에 나타낸 구성에 있어서, 산화물 반도체층(144)을 전극(142a) 및 전극(142b) 위에 마련한 예를 도 8에 나타낸다. 또한, 도 8에 있어서 도 5 내지 도 7과 동일한 부분은 동일한 부호를 이용하여 나타낸다.
도 7 및 도 8에서는, 게이트 전극(148)이 산화물 반도체층(144)의 하부에 배치되는 구성을 나타냈다. 이 구성에 있어서, 산화물 반도체층(144)의 전체가 게이트 전극(148)과 겹치도록 함으로써, 하부로부터의 빛이 산화물 반도체층(144)에 들어가는 것을 억제할 수가 있다. 이렇게 하여, 산화물 반도체층(144)의 광열화를 억제할 수가 있다. 도 7이나 도 8에서는 나타내지 않았지만, 게다가, 산화물 반도체층(144)의 전체가 배선(158)과 겹치는(배선(158)으로 덮이는) 구성으로 함으로써, 위쪽으로부터의 빛이 산화물 반도체층(144)에 들어가는 것을 억제할 수도 있다. 이렇게 하여, 산화물 반도체층(144)의 광열화를 더욱 억제할 수가 있다.
또한, 도 5와 도 7에 나타낸 구성(산화물 반도체층(144) 위에 전극(142a) 및 전극(142b)이 배치되는 구성)에 있어서, 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 사이에, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 마련할 수도 있다.
예를 들면, 산화물 반도체층(144)상에 산화물 도전막을 형성하고, 그 위에 도전층을 형성하며, 산화물 도전막과 도전층을 같은 포토리소그래피 공정에 의해 가공하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층, 전극(142a), 전극(142b)을 형성할 수가 있다.
또한, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 가공하여 섬 형상의 산화물 반도체층(144)과 섬 형상의 산화물 도전막을 형성한다. 그 후, 해당 섬 형상의 산화물 도전막 상에, 전극(142a) 및 전극(142b)을 형성한 후, 전극(142a) 및 전극(142b)을 마스크로 하여 섬 형상의 산화물 도전막을 한층 더 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다. 또한, 산화물 도전층을 형성하기 위한 에칭 처리 때, 산화물 반도체층이 과도하게 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층의 재료로서는, 아연을 성분으로서 포함하는 것이 바람직하고, 인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전층의 재료로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수가 있다.
금속전극(몰리브덴, 텅스텐 등)과 산화물 반도체층과의 접촉에 비하여, 금속전극(몰리브덴, 텅스텐 등)과 산화물 도전층과의 접촉은, 접촉 저항을 낮출 수가 있다. 그 때문에, 상기 산화물 도전층을 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 사이에 마련함에 의해, 전극(142a) 및 전극(142b)과 산화물 도전층과의 접촉 저항을 저감할 수 있다. 이렇게 하여, 소스 및 드레인의 저저항화를 꾀할 수가 있으며, 트랜지스터(162)의 고속 동작을 실현할 수가 있다. 또한, 트랜지스터(162)의 내압을 향상시킬 수도 있다.
또한, 도 5 내지 도 8에서는, 비트선(BL)으로서 기능하는 배선(158)과 용량소자(164)의 사이에, 트랜지스터(160), 트랜지스터(162)가 이 순서로 직렬로 전기적으로 접속되는 구성을 나타냈지만 이에 한정되지 않는다. 비트선(BL)으로서 기능하는 배선(158)과 용량소자(164)의 사이에, 트랜지스터(162), 트랜지스터(160)가 이 순서로 직렬로 전기적으로 접속되어 있어도 좋다.
또한, 도 5 내지 도 8에 나타낸 구성에서는, 용량소자(164)의 유전체층으로서 트랜지스터(162)의 게이트 절연층(146)을 이용하는 예를 나타냈지만, 이에 한정되지 않는다. 용량소자(164)의 유전체층으로서 게이트 절연층(146)과는 다른 절연층을 이용하여도 좋다. 또한, 도 5 내지 도 8에 나타낸 구성에서는, 용량소자(164)의 한 쌍의 전극 중에 한 쪽으로서, 트랜지스터(162)의 소스 전극 또는 드레인 전극으로서 기능하는 전극(142b)을 이용하는 예를 나타냈지만, 이에 한정되지 않는다. 용량소자(164)의 한 쌍의 전극 중에 한 쪽으로서 전극(142b)과는 다른 전극, 예를 들면 전극(142b)과는 다른 층에 형성된 전극을 이용하여도 좋다. 또한, 도 5 내지 도 8에 나타낸 구성에서는, 용량소자(164)의 한 쌍의 전극 중에 다른 쪽으로서 트랜지스터(162)의 게이트 전극(148)과 동일층에 형성된 전극(149)을 이용하는 예를 나타냈지만, 이에 한정되지 않는다. 용량소자(164)의 한 쌍의 전극 중에 다른 쪽으로서 게이트 전극(148)과는 다른 층에 형성된 전극을 이용하여도 좋다.
예를 들면, 용량소자(164)로서, 종래의 DRAM에서 이용되는 것 같은 구성의 용량소자를 이용할 수도 있다. 용량소자로서는, 예를 들면, 트렌치형이나 스택형의 용량소자를 이용할 수가 있다.
용량소자(164)를 트렌치형으로 한 예를 도 9(A)에 나타낸다. 또한, 도 9에서는, 비트선(BL)으로서 기능하는 배선(158)과 용량소자(164)의 사이에, 트랜지스터(162), 트랜지스터(160)가 이 순서로 직렬로 전기적으로 접속되어 있는 경우의 예를 나타낸다.
도 9(A)에 있어서, 도 5와 동일한 부분은 동일한 부호를 이용하여 나타내고, 설명은 생략한다. 도 9(A)에 있어서 용량소자(164)는, 전극(611)과 유전체층(612)과 전극(613)을 갖는다. 도 9(A)에 있어서 용량소자(164)는, 기판(100)에 마련된 홈(트렌치)에 형성되어 있다. 홈(트렌치)에 형성된 전극(611) 및 유전체층(612)은, 홈(트렌치)의 요철을 반영한 표면을 갖는다. 이렇게 하여, 용량소자(164)의 실질적인 표면적을 증대시켜, 용량소자(164)의 용량치를 크게 할 수가 있다. 전극(611)은, 트랜지스터(160)의 소스 또는 드레인이 되는 금속화합물 영역(124b)과 접속되어 있다. 전극(613)은 유전체층(612)을 통하여 전극(611)과 겹쳐져 있다. 전극(613)은 용량선(CS)으로서 기능한다. 또한, 트랜지스터(160)의 금속화합물 영역(124a)과 전극(142a)은 절연층(128)에 형성된 개구부에 있어서 전극(602)에 의해 서로 접속된다. 배선(158)은, 절연층(154), 절연층(150), 게이트 절연층(146)에 형성된 개구부(601)에 있어서, 전극(142b)과 접속되어 있다.
용량소자(164)를 스택형으로 한 예를 도 9(B)에 나타낸다.
도 9(B)에 있어서, 도 9(A)와 동일한 부분은 동일한 부호를 이용하여 나타내고, 설명은 생략한다. 도 9(B)에 있어서 용량소자(164)는, 요철을 갖는 절연체(621) 위에 형성되어 있다. 절연체(621) 위에 형성된 전극(631) 및 유전체층(632)은, 절연체(621)의 표면의 요철을 반영한 표면을 갖는다. 이렇게 하여, 용량소자(164)의 실질적인 표면적을 증대시켜, 용량소자(164)의 용량치를 크게 할 수가 있다. 전극(631)은, 트랜지스터(160)의 소스 또는 드레인이 되는 금속화합물 영역(124b)과 접속되어 있다. 전극(633)은 유전체층(632)을 통하여 전극(631)과 겹쳐져 있다. 전극(633)은 용량선(CS)으로서 기능한다.
도 5 내지 도 8로 나타낸 구성과 같이, 용량소자(164)의 유전체층으로서 트랜지스터(162)의 게이트 절연층(146)을 이용하는 경우는, 비트선(BL)으로서 기능하는 배선(158)과 용량소자(164)의 사이에, 트랜지스터(160), 트랜지스터(162)가 이 순서로 직렬로 전기적으로 접속되는 구성이 바람직하다. 도 9에 나타낸 구성과 같은 트렌치형이나 스택형의 용량소자를 이용하는 경우는, 비트선(BL)으로서 기능하는 배선(158)과 용량소자(164)의 사이에, 트랜지스터(162), 트랜지스터(160)가 이 순서로 직렬로 전기적으로 접속되어 있는 구성이 바람직하다. 즉, 트랜지스터(162)를 통하지 않고서, 트랜지스터(160)의 소스와 드레인 중의 한 쪽이 용량소자(164)에 전기적으로 접속되는 구성이 바람직하다.
도 5 내지 도 9에 나타낸 구성에서는, 트랜지스터(160)가 반도체 기판에 형성되는 예를 나타냈다. 그러나 이에 한정되지 않는다. 트랜지스터(160)는 SOI 기판 상에 형성하여도 좋다. 또한, 일반적으로 「SOI 기판」은, 절연 표면상에 실리콘 반도체층이 마련된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면상에 실리콘 이외의 재료로 이루어지는 반도체층이 마련된 구성의 기판도 포함하는 개념으로서 이용한다. 즉, 「SOI 기판」이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, 트랜지스터(160)는, 절연 표면을 갖는 기판 상에 형성된 실리콘 등의 반도체층을 이용하여 형성하여도 좋다. 해당 반도체층은, 절연 표면상에 형성된 비정질 반도체 박층을 결정화함으로써 형성된 것이라도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 한 양태와 관련되는 반도체 장치의 제작 방법에 대하여, 도 10 내지 도 15를 참조하여 설명한다.
도 5에 나타낸 반도체 장치의 제작 방법의 일 예에 대하여 설명한다. 이하에서는, 처음에 하부의 트랜지스터(160)의 제작 방법에 대하여 도 10 및 도 11을 참조하여 설명하고, 그 후, 상부의 트랜지스터(162) 및 용량소자(164)의 제작 방법에 대하여 도 12 내지 도 15를 참조하여 설명한다.
〈하부의 트랜지스터의 제작 방법〉
우선, 반도체 재료를 포함하는 기판(100)을 준비한다(도 10(A) 참조). 반도체 재료를 포함하는 기판(100)으로서는, 실리콘이나 탄화 실리콘 등의 단결정반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수가 있다. 여기에서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 이용하는 경우의 일 예에 대하여 나타내는 것으로 한다. 반도체 재료를 포함하는 기판(100)으로서 특히 실리콘 등의 단결정반도체 기판을 이용하는 경우에는, 반도체 장치의 읽기 동작을 고속화할 수가 있기 때문에 매우 적합하다.
또한, 트랜지스터의 문턱치 전압을 제어하기 위해서, 후에 트랜지스터(160)의 채널형성 영역(116)이 되는 영역에, 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 여기에서는, 트랜지스터(160)의 문턱치 전압이 양이 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우, 해당 도전성을 부여하는 불순물로서 예를 들면, 붕소, 알루미늄, 갈륨 등을 이용할 수가 있다. 또한, 도전형을 부여하는 불순물 원소의 첨가 후에는 가열 처리를 실시하고, 불순물 원소의 활성화나 불순물 원소의 첨가시에 기판(100) 중에 생기는 결함의 개선 등을 꾀하는 것이 바람직하다.
기판(100)상에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 10(A) 참조). 보호층(102)으로서는, 예를 들면, 산화 실리콘이나 질화 실리콘, 산질화 실리콘 등을 재료로 하는 절연층을 이용할 수가 있다.
다음으로, 보호층(102)을 마스크로 하여 기판(100)의 에칭을 실시하고, 기판(100)의 보호층(102)에 덮이지 않은 영역(노출되어 있는 영역)의 일부를 제거한다. (도 10(B) 참조). 해당 에칭에는, 드라이 에칭을 이용하는 것이 매우 적합하지만, 습식 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수가 있다.
다음으로, 기판(100)을 덮도록 절연층을 형성하고, 해당 절연층을 선택적으로 제거함으로써 소자 분리 절연층(106)을 형성한다(도 10(C) 참조). 해당 절연층은, 산화 실리콘이나 질화 실리콘, 산질화 실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 중에 어떤 것을 이용하여도 좋다. 이에 의해 다른 반도체 영역과 분리된 반도체 영역(104)이 형성된다. 또한, 보호층(102)을 마스크로 한 기판(100)의 에칭 후, 또는 소자 분리 절연층(106)의 형성 후에는, 보호층(102)을 제거한다.
다음으로, 반도체 영역(104)의 표면에 절연층을 형성하고, 해당 절연층상에 도전재료를 포함하는 층을 형성한다.
절연층은 후에 게이트 절연층이 되는 것으로서, 예를 들면, 반도체 영역(104) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수가 있다. 열처리에 대신하여, 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 실시할 수가 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 절연층을 형성하여도 좋다. 해당 절연층은, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈륨, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 단층구조 또는 적층구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들면, 1 nm이상 100 nm이하, 바람직하게는 10 nm이상 50 nm이하로 할 수가 있다.
도전재료를 포함하는 층은, 알루미늄이나 동, 티타늄, 탄탈륨, 텅스텐 등의 금속재료를 이용하여 형성할 수가 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하여, 도전재료를 포함하는 층을 형성하여도 좋다. 도전재료를 포함하는 층의 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수가 있다. 또한, 본 실시형태에서는, 도전재료를 포함하는 층을 금속재료를 이용하여 형성하는 경우의 일 예에 대하여 나타내는 것으로 한다.
그 후, 절연층 및 도전재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(108) 및 게이트 전극(110)을 형성한다(도 10(D) 참조).
다음으로, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여, 채널형성 영역(116) 및 불순물 영역(120a), 불순물 영역(120b)을 형성한다(도 10(E) 참조). 또한, 여기에서는, 트랜지스터(160)는 n채널형 트랜지스터로 하고, n채널형 트랜지스터를 형성하기 위해서 반도체 영역(104)에 인이나 비소 등의 도전형을 부여하는 불순물 원소를 첨가한다. 그렇지만, 트랜지스터(160)를 p채널형 트랜지스터로 하는 경우에는, 반도체 영역(104)에 붕소(B)나 알루미늄(Al) 등의 도전형을 부여하는 불순물 원소를 첨가하여, 채널형성 영역(116) 및 불순물 영역(120a), 불순물 영역(120b)을 형성하면 좋다. 여기서, 첨가하는 도전형을 부여하는 불순물 원소의 농도는 적절히 설정할 수가 있지만, 트랜지스터(160)가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(110)의 주위에 사이드월 절연층을 형성하여, 도전형을 부여하는 불순물 원소가 다른 농도로 첨가된 복수의 불순물 영역(예를 들면, 사이드월 절연층과 겹치지 않는 고농도 불순물 영역과 사이드월 절연층과 겹치는 저농도 불순물 영역)을 반도체 영역(104)에 형성하여도 좋다.
다음으로, 게이트 전극(110), 불순물 영역(120a) 및 불순물 영역(120b)을 덮도록 금속층(122)를 형성한다(도 11(A) 참조). 금속층(122)은, 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용하여 형성할 수가 있다. 금속층(122)은, 반도체 영역(104)을 구성하는 반도체 재료와 반응함으로써 저저항인 금속화합물이 되는 금속재료를 이용하여 형성하는 것이 바람직하다. 이러한 금속재료로서는, 예를 들면, 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음으로, 열처리를 실시하여, 금속층(122)과 반도체 영역(104)의 표면의 반도체 재료를 반응시킨다. 이에 의해, 불순물 영역(120a) 및 불순물 영역(120b)에 접하는 금속화합물 영역(124a) 및 금속화합물 영역(124b)이 형성되는(도 11(A) 참조). 또한, 게이트 전극(110)으로서 다결정 실리콘 등을 이용하는 경우에는, 게이트 전극(110)의 금속층(122)과 접촉하는 부분에도, 금속화합물 영역이 형성되게 된다. 상기의 금속화합물 영역은 충분히 도전성이 높아진 영역이다. 해당 금속화합물 영역을 형성함에 의해, 소스 및 드레인 등의 전기저항을 충분히 저감하고, 트랜지스터(160)의 소자 특성을 향상시킬 수가 있다.
상기 열처리로서는, 예를 들면, 플래시 램프의 조사에 의한 열처리를 이용할 수가 있다. 물론, 그 외의 열처리 방법을 이용하여도 좋지만, 금속화합물의 형성과 관련되는 화학반응의 제어성을 향상시키기 위해서는, 매우 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 금속화합물 영역(124a) 및 금속화합물 영역(124b)을 형성한 후에는, 금속층(122)은 제거한다.
이렇게 하여, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다(도 11(B) 참조). 이러한 트랜지스터(160)는 고속 동작이 가능하다라고 하는 특징을 갖는다. 이 때문에, 트랜지스터(160)를 이용함에 의해, 반도체 장치는 정보의 읽기를 고속으로 실시할 수가 있다.
다음으로, 상술한 공정에 의해 형성된 트랜지스터(160)를 덮도록, 절연층(128)을 형성한다(도 11(C) 참조). 절연층(128)은, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연재료를 포함하는 재료를 이용하여 형성할 수가 있다. 특히, 절연층(128)에 유전율이 낮은(low－k) 재료를 이용함에 의해, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연층(128)에는, 이러한 재료를 이용한 다공질의 절연층을 적용하여도 좋다. 다공질의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 한층 더 저감하는 것이 가능하다. 또한, 절연층(128)은, 폴리이미드, 아크릴 등의 유기 절연재료를 이용하여 형성하는 것도 가능하다. 또한, 여기에서는, 절연층(128)을 단층구조로 하였지만, 본 발명의 한 양태는 이에 한정되지 않는다. 절연층(128)을 2층 이상의 적층구조로 하여도 좋다. 예를 들면, 유기 절연재료를 이용한 층과 무기 절연재료를 이용한 층의 적층구조로 하여도 좋다.
절연층(128)에 금속화합물 영역(124a) 및 금속화합물 영역(124b)에 이르는 개구부를 형성하고, 도전층을 이용하여 전극(502) 및 전극(503)을 형성한다. 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수가 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 동, 탄탈륨, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수가 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중의 어느 것, 또는 이들을 복수 조합한 재료를 이용하여도 좋다. 도전층은, 단층구조라도 좋고, 2층 이상의 적층구조로 하여도 좋다. 예를 들면, 티타늄막이나 질화 티타늄막의 단층구조, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막 상에 티타늄막이 적층된 2층구조, 질화 티타늄막 상에 티타늄막이 적층된 2층구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층구조 등을 들 수 있다.
그 후, 트랜지스터(162) 및 용량소자(164)의 형성전의 처리로서 절연층(128)의 표면에 CMP 처리를 실시한다(도 11(C) 참조). CMP 처리 외에 에칭 처리 등을 적용하는 것도 가능하다. 또한, 트랜지스터(162)의 특성을 향상시키기 위해서 절연층(128)의 표면, 전극(502)의 표면, 및 전극(503)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하고, 예를 들면 절연층(128)의 표면은, 제곱평균평방근(RMS) 거칠기를 1 nm이하로 하는 것이 바람직하다.
또한, 도 10 및 도 11을 참조하여 설명한 각 공정의 전후에는, 게다가 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들면, 배선의 구조로서 절연층 및 도전층의 적층구조로 이루어지는 다층 배선 구조를 채용하고, 고도로 집적화 한 반도체 장치를 실현하는 것도 가능하다.
〈상부의 트랜지스터의 제작 방법〉
다음으로, 상부 트랜지스터(162) 및 용량소자(164)의 제작 방법에 대하여 설명한다. 도 5에 나타낸 구성에 대응하는 제작 방법을 도 12를 참조하여 설명한다. 도 6에 나타낸 구성에 대응하는 제작 방법을 도 13을 참조하여 설명한다. 도 7에 나타낸 구성에 대응하는 제작 방법을 도 14를 참조하여 설명한다. 도 8에 나타낸 구성에 대응하는 제작 방법을 도 15를 참조하여 설명한다.
제일 먼저, 도 5에 나타낸 구성에 대응하는 제작 방법을 도 12를 참조하여 설명한다.
절연층(128), 전극(502) 및 전극(503)상에 산화물 반도체층을 형성하고, 해당 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(144)을 형성한다(도 12(A) 참조).
산화물 반도체층(144)은, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In와 Zn을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체층을 이용한 트랜지스터의 전기특성의 편차를 저감하기 위한 스태빌라이저로서 그에 추가하여 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.
또한, 다른 스태빌라이저로서 란타노이드계 원소인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중의 어느 한 종류 또는 복수 종류를 포함하고 있어도 좋다.
예를 들면, 산화물 반도체층(144)을 구성하는 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기한다), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수가 있다.
또한, 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In와 Ga와 Zn을 포함하는 산화물이라고 하는 의미이며, In와 Ga와 Zn의 비율은 상관없다. 또한, In와 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In－Ga－Zn계 산화물은, 무전계시(無電界時)의 저항이 충분히 높고 오프전류를 충분히 작게 하는 것이 가능하고, 또한, 전계효과 이동도도 높기 때문에, 반도체 장치에 이용하는 반도체 재료로서는 매우 적합하다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0, 그리고, m는 정수가 아니다)로 표기되는 재료를 이용하여도 좋다. 여기서, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수가 있다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n＞0, 한편, n은 정수)로 표기되는 재료를 이용하여도 좋다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것이며, 어디까지나 일 예에 지나지 않는 다는 것을 부연 설명한다.
예를 들면, In：Ga：Zn=1：1：1(=1/3：1/3：1/3) 혹은 In：Ga：Zn=2：2：1(=2/5：2/5：1/5)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수가 있다. 혹은, In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 혹은 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱치, 편차 등)에 따라서 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn=a：b：c(a＋b＋c=1)인 산화물이, 원자수비가 In：Ga：Zn=A：B：C(A＋B＋C=1)의 산화물의 r만큼 근방이라는 것은, a, b, c가, (a?A)2＋(b?B)2＋(c?C)2≤r2를 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 동일하다.
또한, 산화물 반도체층(144)은, 아몰퍼스(amorphous)(비정질)라도 좋고, 결정성을 가지고 있어도 좋다. 후자의 경우, 단결정이라도 좋고, 다결정이라도 좋으며, 일부분이 결정성을 갖는 구성이라도 좋고, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비아몰퍼스라도 좋다. 일부분이 결정성을 갖는 구성의 일 예로서 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아서 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상에 배열하고 있으며, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC：C Axis Aligned Crystal이라고도 한다)을 포함하는 산화물을 이용하여도 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작하였을 때의 계면산란을 저감할 수 있으며, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체는, 아몰퍼스 상태의 산화물 반도체와 비교하여 벌크내 결함을 저감할 수가 있으며, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1 nm이하, 바람직하게는 0.3 nm이하, 보다 바람직하게는 0.1 nm이하의 표면상에 형성하면 좋다.
또한, Ra는, JIS B0601로 정의되어 있는 중심선평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대치를 평균한 값」으로 표현할 수 있으며, 이하의 식으로 정의된다.
또한, 상기에 있어서, S0는, 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 나타내어지는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키며, Z0는 측정면의 평균 높이를 나타낸다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체층(144)은 산화물 반도체막을 이용하여 형성할 수가 있다. 산화물 반도체막은 스퍼터법으로 제작할 수가 있다. In－Zn계 산화물 반도체막을 스퍼터링법에 따라 형성하는 경우, 타겟의 조성비는, 원자수비로, In：Zn=50：1~1：2(몰수비로 환산하면 In2O3：ZnO=25：1~1：4), 바람직하게는 In：Zn=20：1~1：1(몰수비로 환산하면 In2O3：ZnO=10：1~1：2), 더 바람직하게는 In：Zn=1.5：1~15：1(몰수비로 환산하면 In2O3：ZnO=3：4~15：2)로 한다. 예를 들면, 타겟은, 원자수비가 In：Zn：O=X：Y：Z 일때, Z＞1.5X＋Y로 한다.
또한, In－Sn－Zn계 산화물 반도체막을 스퍼터링법에 따라 형성하는 경우, 타겟의 조성비는, 원자수비로 In：Sn：Zn가, 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35 등을 이용한다. 또한, In－Ga－Zn계 산화물 반도체막을 스퍼터링법에 따라 형성하는 경우, 타겟의 조성비는, 원자수비로, In：Ga：Zn=1：1：0.5, In：Ga：Zn=1：1：1, 또는 In：Ga：Zn=1：1：2로 할 수가 있다.
산화물 반도체층(144)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 매우 적합하다. 구체적으로는, 예를 들면, 수소, 물, 수산기, 수소화물 등의 불순물이, 농도 1 ppm 이하(바람직하게는 농도 10 ppb 이하)까지 제거된 고순도 가스 분위기를 이용하는 것이 매우 적합하다.
또한, 타겟의 순도를, 99.99%이상으로 함에 의해, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수가 있다. 또한, 해당 타겟을 이용함에 의해, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수가 있다. 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에 불순물이다. 알칼리토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연막이 산화물인 경우, 해당 절연막 중에 확산하여 Na＋가 된다. 또한, Na는, 산화물 반도체층 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 속에 끼어 든다. 그 결과, 예를 들면, 문턱치 전압이 마이너스 방향으로 시프트함에 의한 노멀리온(normally ON)화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 게다가, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는, 산화물 반도체층중의 수소 농도가 충분히 낮은 경우에서 현저하게 나타난다. 따라서, 산화물 반도체층중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차이온질량분석법에 의한 Na농도의 측정치는, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 Li농도의 측정치는, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 K농도의 측정치는, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
산화물 반도체층(144)의 형성 시에는, 예를 들면, 감압 상태로 유지된 처리실내에 피처리물을 보관유지하고, 피처리물의 온도가 100℃이상 550℃미만, 바람직하게는 200℃이상 400℃이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(144)의 형성시의 피처리물의 온도는, 실온(25℃±10℃)으로 하여도 좋다. 그리고, 처리실내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 산화물 반도체층(144)를 형성한다. 피처리물을 가열하면서 산화물 반도체층(144)를 형성함으로써, 산화물 반도체층(144)에 포함되는 불순물을 저감할 수가 있다. 또한, 스퍼터에 의한 산화물 반도체층(144)의 손상을 경감할 수가 있다. 처리실내의 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프(cryopump), 이온 펌프, 티타늄 서블리메이션 펌프(sublimation pump) 등을 이용할 수가 있다. 또한, 터보 펌프에 콜드 트랩을 추가한 것을 이용하여도 좋다. 크라이오 펌프 등을 이용하여 배기함에 의해, 처리실로부터 수소나 물 등을 제거할 수가 있기 때문에, 산화물 반도체층(144) 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(144)의 형성 조건으로서는, 예를 들면, 피처리물과 타겟의 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기, 라는 조건을 적용할 수가 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 쓰레기(성막시에 형성되는 분말상의 물질 등)를 저감할 수 있으며, 산화물 반도체층(144)의 막두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체층(144)을 스퍼터법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하고, 형성 표면(예를 들면, 절연층(128)의 표면)의 부착물을 제거하여도 좋다. 여기서, 역스퍼터란, 통상의 스퍼터에 있어서는, 스퍼터 타겟에 이온을 충돌시키는 것을, 반대로, 처리 표면에 이온을 충돌시키는 것에 의해 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하고, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기에 대신하여 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.
본 실시형태에서는, 산화물 반도체층(144)을 In－Ga－Zn－O계의 금속 산화물 타겟을 이용하는 스퍼터법에 의해 형성하는 것으로 한다. 또한, 산화물 반도체층(144)의 막두께는 1 nm이상 50 nm이하, 바람직하게는 2 nm이상 20 nm이하, 보다 바람직하게는 3 nm이상 15 nm이하로 할 수가 있다. 다만, 산화물 반도체 재료 등에 의해 적절한 막두께는 다르기 때문에, 산화물 반도체층(144)의 막두께는 이용하는 재료 등에 따라서 선택할 수가 있다. 또한, 상기와 같이 절연층(128)의 표면을 가능한 한 평탄하게 해 두는 것에 의해, 두께가 작은 산화물 반도체층(144)이라도, 산화물 반도체층(144)의 채널형성 영역에 해당하는 부분의 단면 형상을 평탄한 형상으로 할 수가 있다. 산화물 반도체층(144)의 채널형성 영역에 해당하는 부분의 단면 형상을 평탄한 형상으로 함으로써, 산화물 반도체층(144)의 단면 형상이 평탄하지 않은 경우와 비교하여, 트랜지스터(162)의 리크 전류를 저감할 수가 있다.
산화물 반도체층(144)의 형성 후에는, 산화물 반도체층(144)에 대하여 열처리(제 1 열처리)를 실시하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체층(144)중의 수소(물이나 수산기를 포함한다)를 제거할 수가 있다. 제 1 열처리의 온도는, 예를 들면, 300℃이상 550℃미만, 바람직하게는 400℃이상 500℃이하로 한다.
제 1 열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하에서, 450℃, 1시간의 조건으로 실시할 수가 있다. 이 동안, 산화물 반도체층은 대기에 접하지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수가 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 실시하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 제 1 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 몇 분간 가열한 후, 해당 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 실시하여도 좋다. GRTA 처리를 이용하면 단시간에 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용이 가능해진다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환하여도 좋다. 산소를 포함하는 분위기에서 제 1 열처리를 실시함에 의해, 산소 결손에 기인하는 에너지갭 중의 결함 준위를 저감할 수가 있기 때문이다. 또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
제 1 열처리에 의해 불순물을 저감한다.
그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 해당 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 이러한 열처리는, 산화물 반도체층의 형성 후나 후에 형성하는 게이트 절연층(146)의 형성 후, 게이트 전극(148)의 형성 후, 등의 타이밍에서 실시하는 것도 가능하다. 또한, 이러한 열처리는, 1회에 한정하지 않고 복수회 실시하여도 좋다.
산화물 반도체층의 에칭은, 상기 열처리의 전, 또는 상기 열처리의 후 중의 어느 때라도 실시하여도 좋다. 또한, 소자의 미세화라고 하는 관점으로부터는 드라이 에칭을 이용하는 것이 매우 적합하지만, 습식 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수가 있다.
그 다음으로, 산화물 반도체층(144)상에 도전층을 형성하고, 해당 도전층을 선택적으로 에칭하여, 전극(142a), 전극(142b), 전극(504)을 형성한다(도 12(B) 참조). 또한, 전극(142a)은 전극(503)과 접속하도록 마련된다. 전극(504)은 전극(502)과 접하도록 마련된다.
도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수가 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 동, 탄탈륨, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수가 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중의 어느 것, 또는 이들을 복수 조합한 재료를 이용하여도 좋다.
도전층은, 단층구조라도 좋고, 2층 이상의 적층구조로 하여도 좋다. 예를 들면, 티타늄막이나 질화 티타늄막의 단층구조, 실리콘을 포함하는 알루미늄막의 단층구조, 알루미늄막상에 티타늄막이 적층된 2층구조, 질화 티타늄막상에 티타늄막이 적층된 2층구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화 티타늄막의 단층구조로 하는 경우에는, 단부에 테이퍼 형상을 갖는 전극(142a), 전극(142b)으로의 가공이 용이하다는 장점이 있다.
또한, 도전층은, 도전성의 금속 산화물을 이용하여 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3－SnO2, ITO라고 약기하는 경우가 있다), 산화 인듐 산화 아연 합금(In2O3－ZnO), 또는, 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수가 있다.
또한, 도전층의 에칭은, 드라이 에칭, 습식 에칭 중의 어느 것을 이용하여 실시하여도 좋지만, 미세화를 위해서는, 제어성이 좋은 드라이 에칭을 이용하는 것이 매우 적합하다. 또한, 형성되는 전극(142a), 및 전극(142b)의 단부가 테이퍼 형상이 되도록 실시하여도 좋다. 테이퍼 각은, 예를 들면, 30도이상 60도이하로 할 수가 있다.
상부의 트랜지스터(162)의 채널 길이(L)는, 전극(142a), 및 전극(142b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25 nm미만의 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 실시할 때에는, 수 nm~수 10 nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 트랜지스터(162)의 채널 길이(L)를, 2μm미만, 바람직하게는 10 nm이상 350 nm(0.35μm) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다.
또한, 전극(142b)은 용량소자(164)의 한 쌍의 전극 중 한 쪽의 전극이 된다.
또한, 절연층(128) 위에는, 트랜지스터(162)의 기재로서 기능하는 절연층을 마련하여도 좋다. 해당 절연층은, PVD법이나 CVD법 등을 이용하여 형성할 수가 있다.
다음으로, 전극(142a), 전극(142b), 전극(504), 산화물 반도체층(144)을 덮도록 게이트 절연층(146)을 형성한다(도 12(C) 참조).
게이트 절연층(146)은, CVD법이나 스퍼터법 등을 이용하여 형성할 수가 있다. 게이트 절연층(146)은, 산화물 반도체층(144)에 접하게 되기 때문에, 수소가 충분히 저감된 방법에 따라 형성하는 것이 바람직하다. 또한, 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄, 산화 탄탈륨, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성하는 것이 매우 적합하다. 게이트 절연층(146)은, 단층구조로 하여도 좋고, 적층구조로 하여도 좋다. 또한, 게이트 절연층(146)의 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는 게이트 절연층(146)을 얇게 하는 것이 바람직하다. 예를 들면, 게이트 절연층(146)으로서 산화 실리콘을 이용하는 경우에는, 게이트 절연층(146)의 두께는 1 nm이상 100 nm이하, 바람직하게는 10 nm이상 50 nm이하로 할 수가 있다.
위에서 설명한 바와 같이, 게이트 절연층(146)을 얇게 하면, 터널 효과 등에 기인하는 트랜지스터(162)의 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(146)에, 산화 하프늄, 산화 탄탈륨, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 등의 고유전율(high－k) 재료를 이용하면 좋다. high－k 재료를 게이트 절연층(146)에 이용함에 의해, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해서 막두께를 크게 하는 것이 가능하게 된다. 예를 들면, 산화 하프늄은 비유전률이 15 정도이며, 산화 실리콘의 비유전률의 3~4와 비교해 매우 큰 값을 가지고 있다. 이러한 재료를 이용함에 의해, 산화 실리콘 환산으로 15 nm미만, 바람직하게는 2 nm이상 10 nm이하의 게이트 절연층(146)을 실현하는 것도 용이하게 된다. 또한, high－k 재료를 포함하는 막과 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 것인가를 포함하는 막과의 적층구조로 하여도 좋다.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제 2 열처리를 실시하는 것이 바람직하다. 열처리의 온도는, 200℃이상 450℃이하, 바람직하게는 250℃이상 350℃이하이다. 예를 들면, 질소 분위기 하에서 250℃, 1시간의 열처리를 실시하면 좋다. 제 2 열처리를 실시함에 의해, 트랜지스터(162)의 전기적 특성의 편차를 경감할 수가 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하고, 산화물 반도체층(144)의 산소 결손을 보충하여, i형(진성 반도체) 또는 i형에 거의 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연층(146)의 형성 후에 제 2 열처리를 실시하였지만, 제 2 열처리의 타이밍은 이에 한정되지 않는다. 예를 들면, 게이트 전극(148)의 형성 후에 제 2 열처리를 실시하여도 좋다. 또한, 제 1 열처리에 이어서 제 2 열처리를 실시하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 하여도 좋으며, 제 2 열처리에 제 1 열처리를 겸하게 하여도 좋다.
또한, 상기 공정에 한정되지 않고, 탈수화 처리나 탈수소화 처리를 실시한 후에, 산화물 반도체층(144)에 산소를 첨가하는 공정을 포함하면 좋다. 이렇게 하여, 산화물 반도체층(144) 속 등에 있어서의 산소 결함을 저감하고, 산화물 반도체층(144)을 i형화 또는 i형에 거의 가까운 산화물 반도체층으로 할 수가 있다. 산소의 첨가는, 예를 들면, 산화물 반도체층(144)에 접하여 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성하고, 그 후 가열함으로써 실시할 수가 있다. 이렇게 하여, 절연막중의 과도한 산소를 산화물 반도체층(144)에 공급할 수가 있다. 이렇게 하여, 산화물 반도체층(144)에 산소가 과도하게 포함되는(화학량론적 조성비 이상으로 포함되는) 상태로 한다. 과도하게 포함되는 산소는, 예를 들면, 산화물 반도체막(산화물 반도체층)을 구성하는 결정의 격자간에 존재한다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체층(144)에 접하는 절연막 중에, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중에, 어느 쪽인가 한 쪽에만 이용하여도 좋지만, 양쪽 모두의 절연막에 이용하는 것이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체층(144)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 이용하여 산화물 반도체층(144)을 사이에 두는 구성으로 함에 의해, 상기 효과를 보다 높일 수가 있다.
여기서, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 또한, 해당 절연막은, 수분이나, 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하다. 절연막에 수소가 포함되면, 그 수소가 산화물 반도체층(144)에 침입하고, 또는 수소가 산화물 반도체층(144)중의 산소를 뽑아 내고, 산화물 반도체층(144)이 저저항화(n형화)해 버려서, 기생 채널이 형성될 우려가 있다. 따라서, 절연막은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 또한, 절연막에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 산화 알루미늄막, 또는 질화 산화 알루미늄막 등을 이용할 수가 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다, 산화물 반도체층(144)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼워, 산화물 반도체층(144)과 겹치도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함에 의해, 산화물 반도체층(144)내나 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 막을 수가 있다. 또한, 산화물 반도체층(144)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 형성함에 의해, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체층(144)에 접하는 것을 막을 수가 있다.
또한, 산화물 반도체층(144)중의 수분 또는 수소를 이탈시킨 후의 산소 첨가는, 산소 분위기 하에서 산화물 반도체층(144)에 가열 처리를 가함으로써 행하여도 좋다. 가열 처리의 온도는, 예를 들면 100℃이상 350℃미만, 바람직하게는 150℃이상 250℃미만에서 실시한다. 상기 산소 분위기 하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 산소중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
혹은, 산화물 반도체층(144)중의 수분 또는 수소를 이탈시킨 후의 산소 첨가는, 이온 주입법 또는 이온 도핑법 등을 이용하여 실시하여도 좋다. 예를 들면, 2.45 GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(144)에 첨가하면 좋다.
게이트 절연층(146)은 용량소자(164)의 유전체층이 된다.
또한, 산화물 반도체층(144)에 접하는 절연층(예를 들면, 도 5 및 도 6에 나타낸 구성에서는, 해당 절연층은, 게이트 절연층(146)과, 절연층(128)이며, 도 7 및 도 8에 나타낸 구성에서는, 게이트 절연층(146)과 절연층(150)이다)은, 제13족 원소 및 산소를 포함하는 절연재료를 이용하는 것이 바람직하다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연재료는 산화물 반도체와의 친화성이 좋고, 이것을 산화물 반도체에 접하는 절연층에 이용함에 의해, 산화물 반도체와의 계면 상태를 양호하게 유지할 수가 있다.
제13족 원소를 포함하는 절연재료란, 절연재료에 1 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연재료로서는, 예를 들면, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내며, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층(144)에 접하여 절연층을 형성하는 경우에, 해당 절연층에 산화 갈륨을 포함하는 재료를 이용함으로써 산화물 반도체층(144)과 절연층의 계면특성을 양호하게 유지할 수가 있다. 예를 들면, 산화물 반도체층(144)과 산화 갈륨을 포함하는 절연층을 접하여 마련함에 의해, 산화물 반도체층(144)과 절연층의 계면에 있어서의 수소의 집적을 저감할 수가 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용하는 경우에는, 동일한 효과를 얻는 것이 가능하다. 예를 들면, 산화 알루미늄을 포함하는 재료를 이용하여 절연층을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어렵다는 특성을 가지고 있기 때문에, 해당 재료를 이용하는 것은, 산화물 반도체층(144)으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은 그 일부의 영역 또는 전영역을, 산소 분위기 하에 의한 열처리나 산소 도핑 등에 의해, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 해당 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소 도핑에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은, 이온 주입법 또는 이온 도핑법을 이용하여 실시하여도 좋다.
예를 들면, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨을 이용하였을 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 실시함에 의해, 산화 갈륨의 조성을 Ga2OX(X=3＋α, 0＜α＜1)로 할 수가 있다.
또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화 알루미늄을 이용하였을 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 실시함에 의해, 산화 알루미늄의 조성을 Al2OX(X=3＋α, 0＜α＜1)로 할 수가 있다.
또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용하였을 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑을 실시함에 의해, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 － XO3 ＋α(0＜X＜2, 0＜α＜1)로 할 수가 있다.
산소 도핑 처리를 실시함에 의해, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수가 있다. 이러한 절연층과 산화물 반도체층이 접함에 의해, 절연층 속의 과도한 산소가 산화물 반도체층에 공급되어 산화물 반도체층 속, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감하고, 산화물 반도체층을 i형화 또는 i형에 거의 가까운 산화물 반도체층으로 할 수가 있다.
또한, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 산화물 반도체층(144)에 접하는 절연층 중에, 상층에 위치하는 절연층 또는 하층에 위치하는 절연층 중에, 어느 한 쪽에만 이용하여도 좋지만, 양쪽 모두의 절연층에 이용하는 것이 바람직하다. 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층을, 산화물 반도체층(144)에 접하는 절연층의 상층 및 하층에 위치하는 절연층에 이용하여 산화물 반도체층(144)을 사이에 두는 구성으로 함에 의해, 상기 효과를 보다 높일 수가 있다.
또한, 산화물 반도체층(144)의 상층 또는 하층에 이용하는 절연층은, 상층과 하층에서 동일한 구성 원소를 갖는 절연층으로 하여도 좋고, 다른 구성 원소를 갖는 절연층으로 하여도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2OX(X=3＋α, 0＜α＜1)인 산화 갈륨으로 하여도 좋고, 상층과 하층 중의 한 쪽을 조성이 Ga2OX(X=3＋α, 0＜α＜1)인 산화 갈륨으로 하고, 다른 쪽을 조성이 Al2OX(X=3＋α, 0＜α＜1)인 산화 알루미늄으로 하여도 좋다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 하여도 좋다. 예를 들면, 산화물 반도체층(144)의 상층에 조성이 Ga2OX(X=3＋α, 0＜α＜1)인 산화 갈륨을 형성하고, 그 위에 조성이 GaXAl2 － XO3 ＋α(0＜X＜2, 0＜α＜1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 형성하여도 좋다. 또한, 산화물 반도체층(144)의 하층을, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 하여도 좋고, 산화물 반도체층(144)의 상층 및 하층의 양쪽 모두를, 절연층을 구성하는 절연재료의 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 하여도 좋다.
다음으로, 게이트 절연층(146)상에 게이트 전극(148) 및 전극(149)을 형성한다(도 12(C) 참조).
게이트 전극(148) 및 전극(149)는, 게이트 절연층(146)상에 도전층을 형성한 후에, 해당 도전층을 선택적으로 에칭함으로써 형성할 수가 있다. 게이트 전극(148) 및 전극(149)이 되는 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수가 있다. 재료 등의 자세한 것은, 전극(142a) 또는 전극(142b) 등의 경우와 동일하며, 이러한 기재를 참작할 수 있다.
또한, 전극(149)은 용량소자(164)의 한 쌍의 전극 중에 다른 쪽의 전극이 된다.
이상에 의해, 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162)와 용량소자(164)가 완성된다(도 12(C) 참조). 상술한 제작 방법에 의해, 산화물 반도체층(144)은 수소 농도가 충분히 저감되어 고순도화되며, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지갭중의 결함 준위가 저감된다. 이렇게 하여 제작된 산화물 반도체층(144)은, i형화(진성화) 또는 실질적으로 i형화 되어 있으며, 이러한 산화물 반도체층(144)을 채널형성 영역에 이용함에 의해, 극히 뛰어난 오프전류 특성의 트랜지스터(162)를 얻을 수 있다.
다음으로, 게이트 절연층(146), 게이트 전극(148), 및 전극(149)상에, 절연층(150) 및 절연층(154)을 형성한다(도 12(D) 참조). 절연층(150) 및 절연층(154)은, PVD법이나 CVD법 등을 이용하여 형성할 수가 있다. 또한, 절연층(150) 및 절연층(154)은, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 등의 무기 절연재료를 포함하는 재료를 이용하고, 단층 또는 적층으로 형성할 수가 있다.
또한, 절연층(154)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공질의 구조 등)를 이용하는 것이 바람직하다. 절연층(154)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감하고, 동작의 고속화를 꾀할 수가 있기 때문이다.
또한, 절연층(154)은, 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층(154)을 형성함에 의해, 반도체 장치를 미세화하였을 경우 등에 있어도, 절연층(154)상에, 전극이나 배선 등을 매우 적합하게 형성할 수가 있기 때문이다. 또한, 절연층(154)의 평탄화는, CMP(화학적 기계적 연마) 등의 방법을 이용하여 실시할 수가 있다.
다음으로, 절연층(150) 및 절연층(154)에, 전극(504)에 이르는 개구부(501)를 형성한다. 그 후, 배선(158)을 형성한다(도 12(D) 참조). 배선(158)은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 도전층을 형성한 후, 해당 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 동, 탄탈륨, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수가 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중의 어느 것, 또는 이들을 복수 조합한 재료를 이용하여도 좋다. 자세한 것은, 전극(142a), 전극(142b) 등과 같다. 또한, 개구부(501)에서 전극을 형성하고, 해당 전극과 접하도록 배선(158)을 형성하여도 좋다.
이상의 공정으로부터, 도 5에 나타내는 것 같은 구성의 반도체 장치를 제작할 수가 있다.
다음으로, 도 6에 나타낸 구성에 대응하는 제작 방법을 도 13을 참조하여 설명한다.
도 12에 나타낸 제작 방법과 도 13에 나타낸 제작 방법은, 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 제작 방법이 다르다. 도 13에 나타낸 제작 방법에 있어서, 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 제작 방법 이외의 제작 방법은 도 12에 나타낸 제작 방법과 동일하기 때문에 설명은 생략한다.
전극(502), 전극(503) 및 절연층(128)상에 도전층을 형성하고, 해당 도전층을 선택적으로 에칭하여, 전극(142a), 전극(142b), 전극(504)를 형성한다(도 13(A) 참조). 해당 도전층은, 도 12에 나타낸 제작 방법에 있어서, 전극(142a), 전극(142b), 전극(504)을 형성하기 위해서 이용한 도전층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
그 다음으로, 전극(142a) 및 전극(142b)상에 산화물 반도체층(144)를 형성한다(도 13(B) 참조). 산화물 반도체층(144)은, 도 12에 나타낸 제작 방법에 있어서 산화물 반도체층(144)을 형성하기 위해서 이용한 산화물 반도체층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
다음으로, 전극(142a), 전극(142b), 전극(504), 산화물 반도체층(144)을 덮도록 게이트 절연층(146)을 형성한다(도 13(C) 참조). 이 이후의 제작 공정은 도 12로 나타낸 공정과 동일하기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 6에 나타내는 것 같은 구성의 반도체 장치를 제작할 수가 있다.
다음으로, 도 7에 나타낸 구성에 대응하는 제작 방법을 도 14를 참조하여 설명한다.
도 12에 나타낸 제작 방법과 도 14에 나타낸 제작 방법은, 게이트 전극(148), 전극(149), 전극(504), 게이트 절연층(146)의 제작 방법이 다르다. 도 14에 나타낸 제작 방법에 있어서, 그 이외의 제작 방법 이외의 제작 방법은 도 12에 나타낸 제작 방법과 동일하기 때문에 설명은 생략한다.
전극(502), 전극(503) 및 절연층(128)상에 도전층을 형성하고, 해당 도전층을 선택적으로 에칭하여, 게이트 전극(148), 전극(149), 전극(504)을 형성한다(도 14(A) 참조). 해당 도전층은, 도 12에 나타낸 제작 방법에 있어서, 게이트 전극(148), 전극(149)을 형성하기 위해서 이용한 도전층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
그 다음으로, 게이트 전극(148), 전극(149), 전극(504)을 덮도록 게이트 절연층(146)을 형성한다(도 14(B) 참조). 게이트 절연층(146)은 도 12에 나타낸 제작 방법에 있어서 게이트 절연층(146)을 형성하기 위해서 이용한 재료와 동일한 재료를 이용하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
그 다음으로, 게이트 절연층(146)상에, 산화물 반도체층(144)을 형성한다(도 14(B) 참조). 산화물 반도체층(144)은, 도 12에 나타낸 제작 방법에 있어서 산화물 반도체층(144)을 형성하기 위해서 이용한 산화물 반도체층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
다음으로, 게이트 절연층(146)에 개구를 만들고, 게이트 절연층(146) 및 산화물 반도체층(144)상에 도전층을 형성하며, 해당 도전층을 선택적으로 에칭하고, 전극(142a), 전극(142b)을 형성한다(도 14(C) 참조). 해당 도전층은, 도 12에 나타낸 제작 방법에 있어서, 전극(142a), 전극(142b)을 형성하기 위해서 이용한 도전층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
이 이후의 제작 공정은 도 12로 나타낸 공정과 동일하기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 7에 나타낸 것 같은 구성의 반도체 장치를 제작할 수가 있다.
다음으로, 도 8에 나타낸 구성에 대응하는 제작 방법을 도 15를 참조하여 설명한다.
도 14에 나타낸 제작 방법과 도 15에 나타낸 제작 방법에서는, 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 제작 방법이 다르다. 도 15에 나타낸 제작 방법에 있어서, 산화물 반도체층(144)과 전극(142a) 및 전극(142b)의 제작 방법 이외의 제작 방법은 도 14에 나타낸 제작 방법과 동일하기 때문에 설명은 생략한다.
게이트 절연층(146)상에, 도전층을 형성하고, 해당 도전층을 선택적으로 에칭하여, 전극(142a), 전극(142b)을 형성한다(도 15(B) 참조). 해당 도전층은, 도 12에 나타낸 제작 방법에 있어서, 전극(142a), 전극(142b)을 형성하기 위해서 이용한 도전층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
그 다음으로, 전극(142a), 전극(142b)상에 산화물 반도체층(144)을 형성한다(도 15(C) 참조). 산화물 반도체층(144)은, 도 12에 나타낸 제작 방법에 있어서 산화물 반도체층(144)을 형성하기 위해서 이용한 산화물 반도체층과 동일한 재료로 하고, 동일한 방법으로 제작할 수가 있으므로 설명은 생략한다.
이 이후의 제작 공정은 도 12로 나타낸 공정과 동일하기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 8에 나타내는 것 같은 구성의 반도체 장치를 제작할 수가 있다.
또한, 도 12 내지도 15를 참조하여 설명한 각 공정의 전후에는, 게다가 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들면, 배선의 구조로서 절연층 및 도전층의 적층구조로 이루어지는 다층 배선 구조를 채용하고, 고도로 집적화한 반도체 장치를 실현하는 것도 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 4)
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아서 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있으며, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC：C Axis Aligned Crystal이라고도 한다)을 포함하는 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란, 광의로, 비단결정(非單結晶)으로서, 그 ab면에 수직인 방향으로부터 보아서, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축방향으로 수직인 방향으로부터 보아서, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 갖추어져 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라서, 도체이거나 반도체이거나 절연체이다. 또한, 그 조성 등에 따라서, 가시광선에 있어서 투명하거나 불투명하기도 한다.
이러한 CAAC의 예로서 막상으로 형성되며, 막표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되며, 또한 그 막단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 인정되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일 예에 대하여 도 17 내지도 19를 이용하여 상세하게 설명한다. 또한, 특별히 거절이 없는 한, 도 17 내지도 19는 상방향을 c축방향으로 하고, c축방향과 직교하는 면을 ab면으로 한다. 또한, 단지 상반분, 하반분이라고 하는 경우, ab면을 경계로 하였을 경우의 상반분, 하반분을 말한다.
도 17(A)에, 1개의 6배위의 In와, In에 근접하는 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 17(A)의 구조는, 팔면체 구조를 취하지만, 간단하기 때문에 평면 구조로 나타내고 있다. 또한, 도 17(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 17(A)에 나타내는 소그룹은 전하가 0이다.
도 17(B)에, 1개의 5배위의 Ga와, Ga에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접하는 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는, 모두 ab면에 존재한다. 도 17(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 17(B)에 나타내는 구조를 취할 수 있다. 도 17(B)에 나타내는 소그룹은 전하가 0이다.
도 17(C)에, 1개의 4배위의 Zn와, Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 17(C)의 상반분에는 1개의 4배위의 O가 있으며, 하반분에는 3개의 4배위의 O가 있다. 도 17(C)에 나타내는 소그룹은 전하가 0이다.
도 17(D)에, 1개의 6배위의 Sn와, Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 17(D)의 상반분에는 3개의 4배위의 O가 있으며, 하반분에는 3개의 4배위의 O가 있다. 도 17(D)에 나타내는 소그룹은 전하가 ＋1이 된다.
도 17(E)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 17(E)의 상반분에는 1개의 4배위의 O가 있으며, 하반분에는 1개의 4배위의 O가 있다. 도 17(E)에 나타내는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유니트 셀이라고도 한다)이라고 부른다.
여기서, 이러한 소그룹끼리가 결합하는 규칙에 대하여 설명한다. In의 상반분의 3개의 O는 하방향으로 3개의 근접 In를 가지며, 하반분의 3개의 O는 상방향으로 3개의 근접 In를 갖는다. Ga의 상반분의 1개의 O는 하방향으로 1개의 근접 Ga를 가지며, 하반분의 1개의 O는 상방향으로 1개의 근접 Ga를 갖는다. Zn의 상반분의 1개의 O는 하방향으로 1개의 근접 Zn을 가지며, 하반분의 3개의 O는 상방향으로 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위 때, 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수가 있다. 그 이유를 이하에 나타낸다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 상반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반분의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반분의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반분의 4배위의 O의 어느 것과 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축방향에 있어서, 4배위의 O를 통하여 서로 결합한다. 또한, 이 밖에도, 층구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해 중그룹을 구성한다.
도 18(A)에, In－Sn－Zn－O계의 층구조를 구성하는 중그룹의 모델도를 나타낸다. 도 18(B)에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 18(C)는, 도 18(B)의 층구조를 c축방향으로부터 관찰하였을 경우의 원자 배열을 나타낸다.
도 18(A)에 있어서는, 간단하기 때문에, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내며, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 둥근테의 3으로서 나타내고 있다. 마찬가지로, 도 18(A)에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있으며, 둥근테의 1로서 나타내고 있다. 또한, 마찬가지로 도 18(A)에 있어서, 하반분에는 1개의 4배위의 O가 있으며, 상반분에는 3개의 4배위의 O가 있는 Zn와, 상반분에는 1개의 4배위의 O가 있으며, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 18(A)에 있어서, In－Sn－Zn－O계의 층구조를 구성하는 중그룹은, 위로부터 순서로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn가, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In와 결합하고, 그 In가, 상반분에 3개의 4배위의 O가 있는 Zn와 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In와 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하며, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn와 결합해 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개 당의 전하는 각각 -0.667, -0.5로 생각할 수가 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 ＋3, ＋2, ＋4이다. 따라서, Sn를 포함하는 소그룹은 전하가 ＋1이 된다. 그 때문에, Sn를 포함하는 층구조를 형성하기 위해서는, 전하 ＋1을 지우는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서, 도 17(E)에 나타내는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn를 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 지워지기 때문에, 층구조의 합계의 전하를 0으로 할 수가 있다.
구체적으로는, 도 18(B)에 나타낸 대그룹이 반복됨으로써, In－Sn－Zn－O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In－Sn－Zn－O계의 층구조는, In2SnZn2O7(ZnO)m(m는 0또는 자연수)로 하는 조성식으로 나타낼 수가 있다. 또한, In－Sn－Zn－O계의 결정은, m의 수가 크면 결정성이 향상하기 때문에 바람직하다.
또한, 이 밖에도, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물이나, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기한다), In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물이나, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Pm－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물이나, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물이나, In－Ga계 산화물, 일원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 19(A)에, In－Ga－Zn－O계의 층구조를 구성하는 중그룹의 모델도를 나타낸다.
도 19(A)에 있어서, In－Ga－Zn－O계의 층구조를 구성하는 중그룹은, 위로부터 순서로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In가, 4배위의 O가 1개 상반분에 있는 Zn와 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하며, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In와 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 19(B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 19(C)는, 도 19(B)의 층구조를 c축방향으로부터 관찰하였을 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 ＋3, ＋2, ＋3이기 때문에, In, Zn 및Ga 중의 어느 것인가를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이러한 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In－Ga－Zn－O계의 층구조를 구성하는 중그룹은, 도 19(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태에서 설명한 트랜지스터의 이상적인 이동도에 대하여 설명한다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정하였을 경우의 전계효과 이동도를 이론적으로 이끌어낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계효과 이동도를 μ로 하고, 반도체 속에 어떠한 포텐셜 장벽(립계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대온도이다. 또한, 포텐셜 장벽이 결함에 의해 유래한다고 가정하면, Levinson 모델에서는, 이하의 식으로 나타내어진다.
여기서, e는 전기소량(電氣素量), N은 채널내의 단위면적 당의 평균 결함밀도, ε는 반도체의 유전율, n은 단위면적 당의 채널에 포함되는 캐리어수, Cox는 단위면적 당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30 nm이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는, 이하의 식이 된다.
여기서, L은 채널 길이, W는 채널폭이며, 여기서는, L=W=10μm이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 게다가 양변의 대수를 취하면, 이하와 같이 된다.
수식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있듯이, 세로축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함밀도 N이 구해진다. 즉, 트랜지스터의 Id?Vg특성으로부터, 결함밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In：Sn：Zn=1：1：1의 것에서는 결함밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함밀도 등을 기초로 수식 2 및 수식 3으로부터 μ0=120 cm2/Vs가 도출된다. 결함이 있는 In－Sn－Zn산화물에서 측정되는 이동도는 35 cm2/Vs정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ)0은 120 cm2/Vs가 된다고 예상할 수 있다.
다만, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ)1은, 이하의 식으로 나타내어진다.
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수가 있으며, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10 nm(계면산란이 미치는 깊이)이다. D가 증가한다(즉, 게이트 전압이 높아진다)면 수식 6의 제2항이 증가하기 때문에, 이동도(μ)1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도(μ)2를 계산한 결과를 도 20에 나타낸다. 또한, 계산에는 시놉시스사 제품 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전률, 두께를 각각, 2.8 전자볼트, 4.7 전자볼트, 15, 15 nm로 하였다. 이러한 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
게다가 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자볼트, 4.6 전자볼트, 4.6 전자볼트로 하였다. 또한, 게이트 절연층의 두께는 100 nm, 비유전률은 4.1로 하였다. 채널 길이 및 채널폭은 함께 10μm, 드레인 전압 Vd는 0.1V이다.
도 20에 나타내는 바와 같이, 게이트 전압 1V강에서 이동도 100 cm2/Vs이상의 피크를 붙이지만, 게이트 전압이 더 높아지면, 계면산란이 커져서, 이동도가 저하한다. 또한, 계면산란을 저감하기 위해서는, 반도체층 표면을 원자레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작하였을 경우의 특성을 계산한 결과를 도 21 내지 도 23에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 24에 나타낸다. 도 24에 나타내는 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(1303a) 및 반도체 영역(1303c)을 갖는다. 반도체 영역(1303a) 및 반도체 영역(1303c)의 저항율은 2×10－3Ωcm로 한다.
도 24(A)에 나타내는 트랜지스터는, 기초 절연층(1301)과, 기초 절연층(1301)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립절연물(1302) 위에 형성된다. 트랜지스터는 반도체 영역(1303a), 반도체 영역(1303c)과, 이들에 끼워지며, 채널형성 영역이 되는 진성의 반도체 영역(1303b)과, 게이트(1305)를 갖는다. 게이트(1305)의 폭을 33 nm로 한다.
게이트(1305)와 반도체 영역(1303b)의 사이에는, 게이트 절연층(1304)을 가지며, 또한, 게이트(1305)의 양측면에는 측벽 절연물(1306a) 및 측벽 절연물(1306b), 게이트(1305)의 상부에는, 게이트(1305)와 다른 배선과의 단락을 방지하기 위한 절연물(1307)을 갖는다. 측벽 절연물의 폭은 5 nm로 한다. 또한, 반도체 영역(1303a) 및 반도체 영역(1303c)에 접하여, 소스(1308a) 및 드레인(1308b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널폭을 40 nm로 한다.
도 24(B)에 나타낸 트랜지스터는, 기초 절연층(1301)과 산화 알루미늄으로 이루어지는 매립절연물(1302) 위에 형성되며, 반도체 영역(1303a), 반도체 영역(1303c)과, 그것들에 끼워진 진성의 반도체 영역(1303b)과, 폭 33 nm의 게이트(1305)와 게이트 절연층(1304)과 측벽 절연물(1306a) 및 측벽 절연물(1306b)과 절연물(1307)과 소스(1308a) 및 드레인(1308b)을 갖는 점에서 도 24(A)에 나타내는 트랜지스터와 같다.
도 24(A)에 나타내는 트랜지스터와 도 24(B)에 나타내는 트랜지스터의 차이점은, 측벽 절연물(1306a) 및 측벽 절연물(1306b) 아래의 반도체 영역의 도전형이다. 도 24(A)에 나타내는 트랜지스터에서는, 측벽 절연물(1306a) 및 측벽 절연물(1306b) 아래의 반도체 영역은 n＋의 도전형을 나타내는 반도체 영역(1303a) 및 반도체 영역(1303c)이지만, 도 24(B)에 나타내는 트랜지스터에서는, 진성의 반도체 영역(1303b)이다. 즉, 도 24(B)에 나타내는 반도체층에 있어서, 반도체 영역(1303a)(반도체 영역(1303c))과 게이트(1305)가 Loff만큼 겹치지 않는 영역이 생겨 있다. 이 영역을 옵셋 영역이라고 하고, 그 폭 Loff를 옵셋 길이라고 한다. 도면으로부터 분명한 바와 같이, 옵셋 길이는, 측벽 절연물(1306a)(측벽 절연물(1306b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사 제품 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 21은, 도 24(A)에 나타내어지는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 ＋1V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1V로서 계산한 것이다.
도 21(A)는 게이트 절연층의 두께를 15 nm로 한 것이며, 도 21(B)는 10 nm로 한 것이며, 도 21(C)는 5 nm로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프전류)가 현저하게 저하한다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 넘는 것이 나타났다.
도 22는, 도 24(B)에 나타나는 구조의 트랜지스터로서, 옵셋 길이(Loff)를 5 nm로 하였지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압을 ＋1V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 22(A)는 게이트 절연층의 두께를 15 nm로 한 것이며, 도 22(B)는 10 nm로 한 것이며, 도 22(C)는 5 nm로 한 것이다.
또한, 도 23은, 도 24(B)에 나타나는 구조의 트랜지스터로서, 옵셋 길이(Loff)를 15 nm로 하였지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압을 ＋1V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 23(A)는 게이트 절연층의 두께를 15 nm로 한 것이며, 도 23(B)는 10 nm로 한 것이며, 도 23(C)는 5 nm로 한 것이다.
어느 것이라도 게이트 절연층이 얇아질수록, 오프전류가 현저하게 저하하는 한편, 이동도(μ)의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도(μ)의 피크는, 도 21에서는 80 cm2/Vs정도이지만, 도 22에서는 60 cm2/Vs정도, 도 23에서는 40 cm2/Vs와, 옵셋 길이(Loff)가 증가할 수록 저하한다. 또한, 오프전류도 동일한 경향이 있다. 한편, 온 전류에는 옵셋 길이(Loff)의 증가에 따라서 감소하지만, 오프전류의 저하에 비교하면 훨씬 완만하다. 또한, 어느 것이라도 게이트 전압 1V전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 넘는 것이 나타났다.
(실시형태 6)
본 실시형태에서는, In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막(In－Sn－Zn계 산화물 반도체막의 일 예)을 채널형성 영역에 이용한 트랜지스터에 대하여 설명한다.
In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 채널형성 영역에 이용한 트랜지스터는, 산화물 반도체막을 형성할 때에 기판을 가열한 상태에서 성막하는 것, 또는 산화물 반도체막의 성막 후에 열처리를 실시하는 것으로 양호한 특성을 얻을 수 있다. 또한, 주성분이라는 것은 조성비로 5 atomic%이상 포함되는 원소를 말한다.
In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성할 때에, 기판을 의도적으로 가열한 상태에서 성막함에 의해, 트랜지스터의 전계효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 문턱치 전압을 플러스 시프트시켜, 노멀리오프(normally OFF)화 시키는 것이 가능해진다.
예를 들면, 도 25(A)~(C)는, In, Sn, 및 Zn을 주성분으로서 포함하고, 채널 길이(L)가 3μm, 채널폭(W)이 10μm인 산화물 반도체막과, 두께 100 nm의 게이트 절연층을 이용한 트랜지스터의 전기특성을 나타내는 도면이다. 또한, Vd는 10V로 하였다.
도 25(A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 나타내는 도면이다. 이 때 전계효과 이동도는 18.8cm2/Vsec가 얻어져 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성하면 전계효과 이동도를 향상시키는 것이 가능해진다. 도 25(B)는 기판을 200℃로 가열하여 In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 나타내지만, 전계효과 이동도는 32.2cm2/Vsec가 얻어졌다.
전계효과 이동도는, In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더 높일 수가 있다. 도 25(C)는, In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 하였을 때의 트랜지스터 특성을 나타낸다. 이 때 전계효과 이동도는 34.5cm2/Vsec가 얻어져 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 속에 넣어지는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜서 제거할 수가 있으며, 상기와 같이 전계효과 이동도를 향상시킬 수가 있다. 이러한 전계효과 이동도의 향상은, 탈수화, 탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화하는 것으로 써 결정화를 꾀할 수가 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100 m2/Vsec를 넘는 전계효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
또한, In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막에 산소 이온을 주입하고, 열처리에 의해 해당 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것, 및/또는 성막 후에 열처리하는 것의 효과는, 전계효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리오프화를 꾀하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체막을 채널형성 영역으로 한 트랜지스터는, 문턱치 전압이 마이너스시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용하였을 경우, 이 문턱치 전압의 마이너스시프트화는 해소된다. 즉, 문턱치 전압은 트랜지스터가 노멀리오프가 되는 방향으로 움직이고, 이러한 경향은 도 25(A)와 도 25(B)의 대비로부터도 확인할 수가 있다.
또한, 문턱치 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In：Sn：Zn=2：1：3으로 함으로써 트랜지스터의 노멀리오프화를 기대할 수가 있다. 또한, 타겟의 조성비를 In：Sn：Zn=2：1：3으로 함으로써 결정성이 높은 산화물 반도체막을 기대할 수가 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는, 150℃이상, 바람직하게는 200℃이상, 보다 바람직하게는 400℃이상이며, 보다 고온에서 성막한다, 또는 열처리함으로써 트랜지스터의 노멀리오프화를 꾀하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막, 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스스트레스에 대한 안정성을 높일 수가 있다. 예를 들면, 2 MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V미만, 바람직하게는 1.0V미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 실시하지 않은 시료 1과 650℃의 가열 처리를 실시한 시료 2의 트랜지스터에 대하여 BT시험을 실시하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg－Id특성의 측정을 실시하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음으로, 기판 온도를 150℃으로 하고, Vd를 0.1V로 하였다. 다음으로, 게이트 절연층에 인가되는 전계강도가 2 MV/cm가 되도록 Vg에 20V를 인가하고, 그대로 1시간 보관유지하였다. 다음으로, Vg를 0V로 하였다. 다음으로, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg－Id측정을 실시하였다. 이것을 플러스 BT시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg－Id특성의 측정을 실시하였다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음으로, 게이트 절연층에 인가되는 전계강도가 -2 MV/cm가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 보관유지하였다. 다음으로, Vg를 0V로 하였다. 다음으로, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg－Id측정을 실시하였다. 이것을 마이너스 BT시험이라고 부른다.
시료 1의 플러스 BT시험의 결과를 도 26(A)에, 마이너스 BT시험의 결과를 도 26(B)에 나타낸다. 또한, 시료 2의 플러스 BT시험의 결과를 도 27(A)에, 마이너스 BT시험의 결과를 도 27(B)에 나타낸다.
시료 1의 플러스 BT시험 및 마이너스 BT시험에 의한 문턱치 전압의 변동은, 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 플러스 BT시험 및 마이너스 BT시험에 의한 문턱치 전압의 변동은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2의 어느 것이라도, BT시험 전후에 있어서의 문턱치 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 실시할 수가 있지만, 우선 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 실시하고 나서 산소를 포함하는 분위기 중에서 열처리를 실시하여도 좋다. 처음에 탈수화, 탈수소화를 실시하고 나서 산소를 산화물 반도체에 부가함에 의해, 열처리의 효과를 보다 높일 수가 있다. 또한, 나중에 산소를 부가하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 좋다.
산화물 반도체 속 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체중에 산소를 과도하게 포함시킴에 의해, 정상적으로 생성되는 산소 결손을 과도한 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3이하로 하면, 결정에 왜곡 등을 주는 일없이 산화물 반도체중에 포함시킬 수가 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정한 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In：Sn：Zn=1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선회절(XRD：X－Ray Diffraction)로 할로 패턴(halo pattern)이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수가 있다. 열처리 온도는 임의적이지만, 예를 들면 650℃의 열처리를 실시함에 의해, X선회절에 의해 명확한 회절 피크를 관측할 수가 있다.
실제로, In－Sn－Zn－O막의 XRD 분석을 실시하였다. XRD 분석에는, Bruker AXS사 제품 X선회절 장치 D8 ADVANCE를 이용하고, Out－of－Plane법으로 측정하였다.
XRD 분석을 실시한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
우선, 탈수소화 처리후의 석영 기판상에 In－Sn－Zn－O막을 100 nm의 두께로 성막하였다.
In－Sn－Zn－O막은, 스퍼터링 장치를 이용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타겟은, In：Sn：Zn=1：1：1［원자수비］의 In－Sn－Zn－O 타겟을 이용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음으로, 시료 A와 동일한 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 실시하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 실시하고, 온도를 내리지 않고 산소 분위기에서 더 1시간의 가열 처리를 실시하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정에 의한 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35 deg 근방 및 37 deg~38 deg에 결정에 의한 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로서 포함하는 산화물 반도체는, 성막시에 의도적으로 가열함, 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수가 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 속에 포함시키지 않도록 하는 효과, 또는 막 속으로부터 제거하는 효과가 있다. 즉, 산화물 반도체 속에서 도너 불순물이 되는 수소를 제거하는 것으로써 고순도화를 꾀할 수가 있으며, 그에 따라 트랜지스터의 노멀리오프화를 꾀할 수가 있으며, 산화물 반도체가 고순도화됨으로써 오프전류를 1 aA/m이하로 할 수 있다. 여기서, 상기 오프전류치의 단위는, 채널폭 1μm 당 전류치를 나타낸다.
도 29에, 트랜지스터의 오프전류와 측정시의 기판 온도(절대온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 한다. 도 29에 나타낸 바와 같이, 기판 온도가 125℃인 경우에는 1 aA/m(1×10－18A/m) 이하, 85℃의 경우에는 100 zA/m(1×10－19A/m) 이하, 실온(27℃)의 경우에는 1 zA/m(1×10－21A/m) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/m(1×10－19A/m) 이하로, 85℃에서 10 zA/m(1×10－20A/m) 이하로, 실온에서 0.1zA/m(1×10－22A/m) 이하로 할 수 있다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막 속에 혼입하지 않도록, 성막 실외부로부터의 리크나 성막실내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터 가스의 고순도화를 꾀하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 속에 포함되지 않게 노점 -70℃이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체는 열처리에 의해 막 속의 수분을 제거할 수가 있지만, In, Ga, 및 Zn을 주성분으로서 포함하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 실시한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 이용한 트랜지스터는, 채널 길이(L)가 3μm, 채널폭(W)이 10μm, Lov가 0μm, dW가 0μm이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, －25℃, 25℃, 75℃, 125℃ 및 150℃에서 실시하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 돌출을 dW라고 부른다.
도 30에, 드레인 전류(Id, 실선) 및 전계효과 이동도(μFE, 점선)의 게이트 전압(Vg) 의존성을 나타낸다. 또한, 도 31(A)에 기판 온도(Tsub)와 문턱치전압(Vth)의 관계를, 도 31(B)에 기판 온도(Tsub)와 전계효과 이동도(μFE)의 관계를 나타낸다.
도 31(A)로부터, 기판 온도가 높을 수록 문턱치 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 1.09V~－0.23V였다.
또한, 도 31(B)로부터, 기판 온도가 높을 수록 전계효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃~150℃에서 36 cm2/Vs~32 cm2/Vs였다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 안다.
상기와 같은 In, Sn, 및 Zn을 주성분으로서 포함하는 산화물 반도체를 채널형성 영역으로 하는 트랜지스터에 의하면, 오프전류를 1 aA/m이하로 유지하면서, 전계효과 이동도를 30 cm2/Vsec 이상, 바람직하게는 40 cm2/Vsec 이상, 보다 바람직하게는 60 cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수가 있다. 예를 들면, L/W=33 nm/40 nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA이상의 온 전류를 흘릴 수가 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수가 있다. 이러한 특성이면, Si반도체로 만들어지는 집적회로 속에 산화물 반도체로 형성되는 트랜지스터를 혼재하여도, 동작 속도를 희생하는 일없이 새로운 기능을 갖는 집적회로를 실현할 수가 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 7)
본 실시형태에서는, 산화물 반도체막을 채널형성 영역에 이용한 트랜지스터의 구조의 일 예에 대하여 설명한다. 산화물 반도체막을 구성하는 산화물 반도체는, In, Sn, 및 Zn을 포함하는 산화물 반도체(In－Sn－Zn계 산화물 반도체)를 이용하여도 좋으며, 다른 실시형태에서 설명한 다른 산화물 반도체를 이용하여도 좋다.
도 32는, 코플래너(coplanar)형인 탑게이트-탑콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 32(A)에 트랜지스터의 상면도를 나타낸다. 또한, 도 32(B)에 도 32(A)의 일점쇄선 A－B에 대응하는 단면 A－B를 나타낸다.
도 32(B)에 나타내는 트랜지스터는, 기판(1100)과, 기판(1100)상에 마련된 기초 절연막(1102)과, 기초 절연막(1102)의 주변에 마련된 보호 절연막(1104)과, 기초 절연막(1102) 및 보호 절연막(1104)상에 마련된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106)상에 마련된 게이트 절연층(1108)과, 게이트 절연층(1108)을 통하여 산화물 반도체막(1106)과 중첩하여 마련된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하여 마련된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)과 접하여 마련된 한 쌍의 전극(1114)과, 적어도 산화물 반도체막(1106), 게이트 전극(1110) 및 한 쌍의 전극(1114)을 덮어서 마련된 층간 절연막(1116)과, 층간 절연막(1116)에 마련된 개구부를 통하여 적어도 한 쌍의 전극(1114)의 한 쪽과 접속하여 마련된 배선(1118)을 갖는다.
또한, 도시하지 않았지만, 층간 절연막(1116) 및 배선(1118)을 덮어서 마련된 보호막을 갖는 구조로 하여도 좋다. 보호막을 마련함에 의해, 층간 절연막(1116)의 표면 전도에 기인하여 생기는 미소 리크 전류를 저감할 수가 있으며, 트랜지스터의 오프전류를 저감할 수가 있다.
이상, 본 실시형태에 나타내는 구성 등은, 다른 실시형태에 나타내는 구성 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 8)
본 실시형태에서는, 실시형태 7에서 설명한 산화물 반도체막을 채널형성 영역에 이용한 트랜지스터의 구조와는 다른 트랜지스터의 일 예에 대하여 설명한다. 또한, 본 실시형태에서는 산화물 반도체막을 구성하는 산화물 반도체로서 In, Sn, 및 Zn을 포함하는 산화물 반도체(In－Sn－Zn계 산화물 반도체)를 이용하였을 경우에 대하여 설명하였지만, 다른 실시형태에서 설명한 다른 산화물 반도체를 이용할 수도 있다.
도 33은, 본 실시형태에서 제작한 트랜지스터의 구조를 나타내는 상면도 및 단면도이다. 도 33(A)는 트랜지스터의 상면도이다. 또한, 도 33(B)는 도 33(A)의 일점쇄선 A－B에 대응하는 단면도이다.
도 33(B)에 나타내는 트랜지스터는, 기판(1200)과, 기판(1200)상에 마련된 기초 절연막(1202)과, 기초 절연막(1202)상에 마련된 산화물 반도체막(1206)과, 산화물 반도체막(1206)과 접하는 한 쌍의 전극(1214)과, 산화물 반도체막(1206) 및 한 쌍의 전극(1214)상에 마련된 게이트 절연층(1208)과, 게이트 절연층(1208)을 통하여 산화물 반도체막(1206)과 중첩하여 마련된 게이트 전극(1210)과, 게이트 절연층(1208) 및 게이트 전극(1210)을 덮어서 마련된 층간 절연막(1216)과, 층간 절연막(1216)에 마련된 개구부를 통하여 한 쌍의 전극(1214)과 접속하는 배선(1218)과, 층간 절연막(1216) 및 배선(1218)을 덮어서 마련된 보호막(1220)을 갖는다.
기판(1200)으로서는 유리 기판을, 기초 절연막(1202)으로서는 산화 실리콘막을, 산화물 반도체막(1206)으로서는 In－Sn－Zn－O막을, 한 쌍의 전극(1214)으로서는 텅스텐막을, 게이트 절연층(1208)으로서는 산화 실리콘막을, 게이트 전극(1210)으로서는 질화 탄탈륨막과 텅스텐막의 적층구조를, 층간 절연막(1216)으로서는 산화 질화 실리콘막과 폴리이미드막의 적층구조를, 배선(1218)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층구조를, 보호막(1220)으로서는 폴리이미드막을, 각각 이용하였다.
또한, 도 33(A)에 나타내는 구조의 트랜지스터에 있어서, 게이트 전극(1210)과 한 쌍의 전극(1214)의 중첩하는 폭을 Lov라고 부른다. 마찬가지로 산화물 반도체막(1206)에 대한 한 쌍의 전극(1214)의 돌출을 dW라고 부른다.
이상, 본 실시형태에 나타내는 구성 등은, 다른 실시형태에 나타내는 구성 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 9)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자기기에 적용하는 경우에 있어서, 도 16을 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 한다), 휴대정보단말(휴대형 게임기, 음향 재생장치 등도 포함한다), 디지털카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다) 등의 전자기기에, 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 16(A)는, 노트형의 퍼스널 컴퓨터로서, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 케이스(701)와 케이스(702)의 적어도 하나에는, 앞의 실시형태에 나타내는 반도체 장치가 마련되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 16(B)는, 휴대정보단말(PDA)로서, 본체(711)에는, 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 마련되어 있다. 또한, 휴대정보단말을 조작하는 스타일러스(712) 등을 갖추고 있다. 본체(711) 내에는, 앞의 실시형태에 나타내는 반도체 장치가 마련되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 휴대정보단말이 실현된다.
도 16(C)는, 전자 페이퍼를 실장한 전자서적으로서, 케이스(721)와 케이스(723)의 2개의 케이스로 구성되어 있다. 케이스(721) 및 케이스(723)에는, 각각 표시부(725) 및 표시부(727)가 마련되어 있다. 케이스(721)와 케이스(723)는, 축부(737)에 의해 접속되어 있으며, 그 축부(737)를 축으로 하여 개폐 동작을 실시할 수가 있다. 또한, 케이스(721)는, 전원(731), 조작키(733), 스피커(735) 등을 갖추고 있다. 케이스(721), 케이스(723)의 적어도 하나에는, 앞의 실시형태에 나타내는 반도체 장치가 마련되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 전자서적이 실현된다.
도 16(D)는, 휴대전화기로서, 케이스(740)와 케이스(741)의 2개의 케이스로 구성되어 있다. 게다가, 케이스(740)와 케이스(741)는, 슬라이드되며, 도 16(D)와 같이 전개되어 있는 상태로부터 서로 겹쳐진 상태로 할 수가 있으며, 휴대에 적절한 소형화가 가능하다. 또한, 케이스(741)는, 표시패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅디바이스(746), 카메라용 렌즈(747), 외부접속단자(748) 등을 갖추고 있다. 또한, 케이스(740)는, 휴대전화기의 충전을 실시하는 태양전지 셀(749), 외부 메모리슬롯(750) 등을 갖추고 있다. 또한, 안테나는, 케이스(741)에 내장되어 있다. 케이스(740)와 케이스(741)의 적어도 하나에는, 앞의 실시형태에 나타내는 반도체 장치가 마련되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 휴대전화기가 실현된다.
도 16(E)는, 디지털카메라로서, 본체(761), 표시부(767), 접안부(763), 조작스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761)내에는, 앞의 실시형태에 나타내는 반도체 장치가 마련되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 디지털카메라가 실현된다.
도 16(F)는, 텔레비젼 장치로서, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비젼 장치의 조작은, 케이스(771)가 갖추고 있는 스위치나, 리모콘 조작기(780)에 의해 실시할 수가 있다. 케이스(771) 및 리모콘 조작기(780)에는, 앞의 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 그 때문에, 정보의 쓰기 및 읽기가 고속으로, 그리고 소비전력이 충분히 저감된 텔레비젼 장치가 실현된다.
이상과 같이, 본 실시형태에 나타난 전자기기에는, 앞의 실시형태와 관련된 반도체 장치가 탑재되어 있다. 이 때문에 소비전력을 저감한 전자기기가 실현된다.
100 기판 102 보호층
104 반도체 영역 106 소자 분리 절연층
108 게이트 절연층 110 게이트 전극
116 채널형성 영역 120 불순물 영역
120a 불순물 영역 120b 불순물 영역
122 금속층 124 금속화합물 영역
124a 금속화합물 영역 124b 금속화합물 영역
128 절연층 142 전극
142a 전극 142b 전극
144 산화물 반도체층 146 게이트 절연층
148 게이트 전극 149 전극
150 절연층 154 절연층
158 배선 160 트랜지스터
162 트랜지스터 164 용량소자
190 메모리셀 401 트랜지스터
402 센스증폭회로 501 개구부
502 전극 503 전극
504 전극 601 개구부
602 전극 611 전극
612 유전체층 613 전극
621 절연체 631 전극
632 유전체층 633 전극
701 케이스 702 케이스
703 표시부 704 키보드
711 본체 712 스타일러스
713 표시부 714 조작 버튼
715 외부 인터페이스 721 케이스
723 케이스 725 표시부
727 표시부 731 전원
733 조작 키 735 스피커
737 축부 740 케이스
741 케이스 742 표시 패널
743 스피커 744 마이크로폰
745 조작 키 746 포인팅디바이스
747 카메라용 렌즈 748 외부 접속 단자
749 태양전지 셀 750 외부 메모리슬롯
761 본체 763 접안부
764 조작 스위치 765 표시부
766 배터리 767 표시부
771 케이스 773 표시부
775 스탠드 780 리모콘 조작기
104 반도체 영역 106 소자 분리 절연층
108 게이트 절연층 110 게이트 전극
116 채널형성 영역 120 불순물 영역
120a 불순물 영역 120b 불순물 영역
122 금속층 124 금속화합물 영역
124a 금속화합물 영역 124b 금속화합물 영역
128 절연층 142 전극
142a 전극 142b 전극
144 산화물 반도체층 146 게이트 절연층
148 게이트 전극 149 전극
150 절연층 154 절연층
158 배선 160 트랜지스터
162 트랜지스터 164 용량소자
190 메모리셀 401 트랜지스터
402 센스증폭회로 501 개구부
502 전극 503 전극
504 전극 601 개구부
602 전극 611 전극
612 유전체층 613 전극
621 절연체 631 전극
632 유전체층 633 전극
701 케이스 702 케이스
703 표시부 704 키보드
711 본체 712 스타일러스
713 표시부 714 조작 버튼
715 외부 인터페이스 721 케이스
723 케이스 725 표시부
727 표시부 731 전원
733 조작 키 735 스피커
737 축부 740 케이스
741 케이스 742 표시 패널
743 스피커 744 마이크로폰
745 조작 키 746 포인팅디바이스
747 카메라용 렌즈 748 외부 접속 단자
749 태양전지 셀 750 외부 메모리슬롯
761 본체 763 접안부
764 조작 스위치 765 표시부
766 배터리 767 표시부
771 케이스 773 표시부
775 스탠드 780 리모콘 조작기
Claims (27)
- 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 접속되어 있고,
제 2 트랜지스터와, 상기 제 2 트랜지스터의 게이트는 상기 제 1 배선과 다른 제 2 배선에 전기적으로 접속되어 있고
용량소자를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체를 포함하고,
상기 제 1 트랜지스터와, 상기 제 2 트랜지스터와, 상기 용량소자는 직렬로 전기적으로 접속되어 있는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체층 내에 채널 형성 영역을 포함하는, 반도체 장치.
- 제 2 항에 있어서,
상기 산화물 반도체층은 상기 제 2 트랜지스터의 상기 게이트 위에 제공되어 있는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 2 트랜지스터의 상기 게이트는 상기 산화물 반도체층 위에 제공된, 반도체 장치.
- 제 2 항에 있어서,
상기 제 2 트랜지스터의 소스와 드레인은 상기 산화물 반도체층의 상면과 접하는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 2 트랜지스터의 소스와 드레인은 상기 산화물 반도체층의 하면과 접하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나는 반도체 기판 내에 채널 형성 영역을 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나 위에 절연층을 더 포함하고, 상기 용량소자와 상기 제 1 및 제 2 트랜지스터 중의 하나는 상기 절연층 위에 제공되어 있는, 반도체 장치.
- 제 1 항에 있어서,
상기 산화물 반도체는 인듐 및 아연을 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나의 스위칭 속도보다 높은, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스와 드레인 중의 하나는 상기 제 2 트랜지스터의 소스와 드레인 중의 하나와 전기적으로 접속된, 반도체 장치.
- 제 1 항에 따른 상기 반도체 장치를 포함하는 전자기기에 있어서,
상기 전자기기는 컴퓨터, 휴대전화기, 휴대정보단말, 카메라, 전자 페이퍼, 텔레비전 장치로 이루어진 그룹으로부터 선택된 하나인, 전자기기.
- 복수의 메모리셀을 포함하고,
상기 복수의 메모리셀의 각각은,
제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트는 복수의 제 1 워드선 중의 하나에 전기적으로 접속되어 있고,
제 2 트랜지스터와, 상기 제 2 트랜지스터의 게이트는 상기 복수의 제 1 워드선과 다른 복수의 제 2 워드선 중의 하나에 전기적으로 접속되어 있고
용량소자를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 용량소자와 복수의 비트선 중의 하나와 직렬로 전기적으로 접속되어 있는, 반도체 장치.
- 제 13 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체층 내에 채널 형성 영역을 포함하는, 반도체 장치.
- 제 14 항에 있어서,
상기 산화물 반도체층은 상기 제 2 트랜지스터의 상기 게이트 위에 제공되어 있는, 반도체 장치.
- 제 14 항에 있어서,
상기 제 2 트랜지스터의 상기 게이트는 상기 산화물 반도체층 위에 제공된, 반도체 장치.
- 제 14 항에 있어서,
상기 제 2 트랜지스터의 소스와 드레인은 상기 산화물 반도체층의 상면과 접하는, 반도체 장치.
- 제 14 항에 있어서,
상기 제 2 트랜지스터의 소스와 드레인은 상기 산화물 반도체층의 하면과 접하는, 반도체 장치.
- 제 13 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나는 반도체 기판 내에 채널 형성 영역을 포함하는, 반도체 장치.
- 제 13 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나 위에 절연층을 더 포함하고, 상기 용량소자와 상기 제 1 및 제 2 트랜지스터 중의 하나는 상기 절연층 위에 제공되어 있는, 반도체 장치.
- 제 13 항에 있어서,
상기 산화물 반도체는 인듐 및 아연을 포함하는, 반도체 장치.
- 제 13 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나의 스위칭 속도보다 높은, 반도체 장치.
- 제 13 항에 있어서,
상기 제 1 트랜지스터의 소스와 드레인 중의 하나는 상기 제 2 트랜지스터의 소스와 드레인 중의 하나와 전기적으로 접속된, 반도체 장치.
- 제 13 항에 따른 상기 반도체 장치를 포함하는 전자기기에 있어서,
상기 전자기기는 컴퓨터, 휴대전화기, 휴대정보단말, 카메라, 전자 페이퍼, 텔레비전 장치로 이루어진 그룹으로부터 선택된 하나인, 전자기기.
- 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 접속되어 있고,
제 2 트랜지스터와, 상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되어 있고
용량소자를 포함하는 반도체 장치를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터와 상기 용량소자는 직렬로 전기적으로 접속되어 있고,
제 1 모드에서, 상기 용량소자에 전하를 저장하기 위하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 다른 하나를 오프하는 단계와,
제 2 모드에서, 상기 용량소자에 전하를 저장하기 위하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 모두를 오프하는 단계를 포함하는, 반도체 장치 구동 방법.
- 제 25 항에 있어서,
상기 제 1 모드에 있어서, 상기 제1 및 제 2 트랜지스터 중의 하나는 상기 제 1 및 제 2 트랜지스터 중의 다른 하나가 오프일 때, 온되는, 반도체 장치 구동 방법.
- 복수의 메모리셀을 포함하고,
상기 복수의 메모리셀의 각각은,
제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트는 복수의 제 1 워드선 중의 하나에 전기적으로 접속되어 있고,
제 2 트랜지스터와, 상기 제 2 트랜지스터의 게이트는 상기 복수의 제 1 워드선과 다른 복수의 제 2 워드선 중의 하나에 전기적으로 접속되어 있고
용량소자를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 산화물 반도체를 포함하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 용량소자와 복수의 비트선 중의 하나와 직렬로 전기적으로 접속되어 있고,
제 1 모드에서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 모두가 온 일때, 상기 복수의 메모리셀 중의 하나의 상기 용량소자로부터 전하를 축적 또는 방출하도록 상기 복수의 메모리셀 내의 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 다른 하나와 상기 복수의 메모리셀 내의 각각 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중의 하나는 턴 온되는 단계와,
제 2 모드에서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 모두가 온 일때, 상기 복수의 메모리셀 중의 하나의 상기 용량소자로부터 전하를 축적 또는 방출하도록 상기 복수의 메모리셀 중의 하나의 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 온되는 단계를 포함하는, 반도체 장치 구동 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010177056 | 2010-08-06 | ||
| JPJP-P-2010-177056 | 2010-08-06 | ||
| JP2011108574 | 2011-05-13 | ||
| JPJP-P-2011-108574 | 2011-05-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120022615A true KR20120022615A (ko) | 2012-03-12 |
| KR101908578B1 KR101908578B1 (ko) | 2018-10-16 |
Family
ID=45556072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110078160A KR101908578B1 (ko) | 2010-08-06 | 2011-08-05 | 반도체 장치 및 그 구동 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8531870B2 (ko) |
| JP (1) | JP5671418B2 (ko) |
| KR (1) | KR101908578B1 (ko) |
| TW (1) | TWI566244B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190069208A (ko) * | 2017-12-11 | 2019-06-19 | 엘지디스플레이 주식회사 | 화소회로, 그를 포함하는 유기발광표시장치 및 구동방법 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI524347B (zh) | 2010-08-06 | 2016-03-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
| US8422272B2 (en) | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| KR101924231B1 (ko) | 2010-10-29 | 2018-11-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
| US8686486B2 (en) | 2011-03-31 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US10079053B2 (en) * | 2011-04-22 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and memory device |
| KR101963457B1 (ko) | 2011-04-29 | 2019-03-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 및 그 구동 방법 |
| JP6013682B2 (ja) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| US8995218B2 (en) * | 2012-03-07 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI644437B (zh) | 2012-09-14 | 2018-12-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| TWI821777B (zh) * | 2012-09-24 | 2023-11-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| JP5722293B2 (ja) * | 2012-10-19 | 2015-05-20 | 株式会社神戸製鋼所 | 薄膜トランジスタ |
| JP2014195060A (ja) * | 2013-03-01 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | センサ回路及びセンサ回路を用いた半導体装置 |
| KR102529174B1 (ko) * | 2013-12-27 | 2023-05-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9425237B2 (en) | 2014-03-11 | 2016-08-23 | Crossbar, Inc. | Selector device for two-terminal memory |
| WO2015136412A1 (en) * | 2014-03-14 | 2015-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Circuit system |
| JP6635670B2 (ja) * | 2014-04-11 | 2020-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2015170220A1 (en) * | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
| KR20150138026A (ko) | 2014-05-29 | 2015-12-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US10211397B1 (en) | 2014-07-07 | 2019-02-19 | Crossbar, Inc. | Threshold voltage tuning for a volatile selection device |
| US9460788B2 (en) * | 2014-07-09 | 2016-10-04 | Crossbar, Inc. | Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor |
| US10147747B2 (en) * | 2014-08-21 | 2018-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| US10186311B2 (en) * | 2015-05-07 | 2019-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device or electronic component including the same |
| US9728243B2 (en) | 2015-05-11 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device or electronic component including the same |
| JP6901831B2 (ja) | 2015-05-26 | 2021-07-14 | 株式会社半導体エネルギー研究所 | メモリシステム、及び情報処理システム |
| CN109643570B (zh) | 2016-08-31 | 2023-11-21 | 美光科技公司 | 包括铁电存储器且用于操作铁电存储器的装置及方法 |
| WO2018044510A1 (en) * | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including two transistor-one capacitor memory and for accessing same |
| US9786345B1 (en) | 2016-09-16 | 2017-10-10 | Micron Technology, Inc. | Compensation for threshold voltage variation of memory cell components |
| US10096362B1 (en) | 2017-03-24 | 2018-10-09 | Crossbar, Inc. | Switching block configuration bit comprising a non-volatile memory cell |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| WO2024028682A1 (ja) * | 2022-08-02 | 2024-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020014649A1 (en) * | 1999-06-08 | 2002-02-07 | Mitsubishi Denki Kabushiki Kaisha | Memory cell, method of controlling same and method of manufacturing same |
| US20060286737A1 (en) * | 2005-06-16 | 2006-12-21 | Levy David H | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| JP2010147392A (ja) | 2008-12-22 | 2010-07-01 | Elpida Memory Inc | 半導体装置およびその製造方法 |
Family Cites Families (112)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910709A (en) * | 1988-08-10 | 1990-03-20 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell |
| JP2824713B2 (ja) * | 1992-04-24 | 1998-11-18 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) * | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| US6111778A (en) * | 1999-05-10 | 2000-08-29 | International Business Machines Corporation | Body contacted dynamic memory |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
| JP2004214413A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | 半導体装置 |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| KR101078483B1 (ko) | 2004-03-12 | 2011-10-31 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | Lcd 또는 유기 el 디스플레이의 스위칭 소자 |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| CA2585063C (en) | 2004-11-10 | 2013-01-15 | Canon Kabushiki Kaisha | Light-emitting device |
| KR100939998B1 (ko) | 2004-11-10 | 2010-02-03 | 캐논 가부시끼가이샤 | 비정질 산화물 및 전계 효과 트랜지스터 |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| JP5118812B2 (ja) | 2004-11-10 | 2013-01-16 | キヤノン株式会社 | 電界効果型トランジスタ |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI390735B (zh) | 2005-01-28 | 2013-03-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI505473B (zh) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7230846B2 (en) * | 2005-06-14 | 2007-06-12 | Intel Corporation | Purge-based floating body memory |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP4560502B2 (ja) * | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | 電界効果型トランジスタ |
| EP1770788A3 (en) | 2005-09-29 | 2011-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5064747B2 (ja) * | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101577293B (zh) | 2005-11-15 | 2012-09-19 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| US7755961B2 (en) * | 2006-07-07 | 2010-07-13 | Rao G R Mohan | Memories with selective precharge |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| JP5542297B2 (ja) | 2007-05-17 | 2014-07-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置、表示モジュール及び電子機器 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP2009206508A (ja) * | 2008-01-31 | 2009-09-10 | Canon Inc | 薄膜トランジスタ及び表示装置 |
| JP2009259337A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Ltd | 半導体装置 |
| JP5305731B2 (ja) * | 2008-05-12 | 2013-10-02 | キヤノン株式会社 | 半導体素子の閾値電圧の制御方法 |
| JP2010098081A (ja) * | 2008-09-16 | 2010-04-30 | Hitachi Ltd | 半導体装置 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| US7961498B2 (en) * | 2008-09-23 | 2011-06-14 | Intel Corporation | Leakage compensation circuit for Dynamic Random Access Memory (DRAM) cells |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9076543B2 (en) * | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| CN102652356B (zh) | 2009-12-18 | 2016-02-17 | 株式会社半导体能源研究所 | 半导体装置 |
| KR101760537B1 (ko) | 2009-12-28 | 2017-07-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011080998A1 (en) | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2011
- 2011-07-14 JP JP2011155428A patent/JP5671418B2/ja not_active Expired - Fee Related
- 2011-07-27 TW TW100126590A patent/TWI566244B/zh not_active IP Right Cessation
- 2011-07-28 US US13/192,819 patent/US8531870B2/en not_active Expired - Fee Related
- 2011-08-05 KR KR1020110078160A patent/KR101908578B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020014649A1 (en) * | 1999-06-08 | 2002-02-07 | Mitsubishi Denki Kabushiki Kaisha | Memory cell, method of controlling same and method of manufacturing same |
| US20060286737A1 (en) * | 2005-06-16 | 2006-12-21 | Levy David H | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| JP2010147392A (ja) | 2008-12-22 | 2010-07-01 | Elpida Memory Inc | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190069208A (ko) * | 2017-12-11 | 2019-06-19 | 엘지디스플레이 주식회사 | 화소회로, 그를 포함하는 유기발광표시장치 및 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201230030A (en) | 2012-07-16 |
| JP2012256808A (ja) | 2012-12-27 |
| US8531870B2 (en) | 2013-09-10 |
| US20120033483A1 (en) | 2012-02-09 |
| KR101908578B1 (ko) | 2018-10-16 |
| JP5671418B2 (ja) | 2015-02-18 |
| TWI566244B (zh) | 2017-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7395702B2 (ja) | 半導体装置 | |
| JP6194148B2 (ja) | 半導体装置及び半導体装置の作製方法 | |
| KR101908578B1 (ko) | 반도체 장치 및 그 구동 방법 | |
| US8634228B2 (en) | Driving method of semiconductor device | |
| JP5723713B2 (ja) | 半導体装置 | |
| US8582348B2 (en) | Semiconductor device and method for driving semiconductor device | |
| JP5719251B2 (ja) | 半導体装置 | |
| US8654566B2 (en) | Semiconductor device and driving method thereof | |
| KR20120120066A (ko) | 기억 소자 및 기억 장치 | |
| KR20120096953A (ko) | 반도체장치 및 반도체장치의 구동방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |