JPH0721775A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0721775A JPH0721775A JP16371693A JP16371693A JPH0721775A JP H0721775 A JPH0721775 A JP H0721775A JP 16371693 A JP16371693 A JP 16371693A JP 16371693 A JP16371693 A JP 16371693A JP H0721775 A JPH0721775 A JP H0721775A
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- level
- mos transistor
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Abstract
(57)【要約】 （修正有）
【目的】アクセス・タイムを高速化する。
【構成】サンプリング期間に入ると、クロックド・イン
バータ４はアクティブ状態となり、ＮチャネルＭＯＳト
ランジスタ５はオフとなる。データ線Ｄj の電位レベル
は、オンとなるメモリセル７のトランジスタを介して徐
々に放電により低下する。センス入力線Ｓj の電位レベ
ルは（ＶDD−ＶTN）まで即座に低下し、データ線Ｄj と
並行してＬレベルまで放電される。センス出力信号１０
４は、センス入力線Ｓj の電位レベルが、当該クロック
ド・インバータ４の反転レベルを越えると、Ｌレベルか
らＨレベルに変化し始める。ＮチャネルＭＯＳトランジ
スタ３はオフ状態に推移し、負荷容量の大きいデータ線
Ｄj と負荷容量の小さいセンス入力線Ｓj とは電気的に
分離される。ＮチャネルＭＯＳトランジスタ２は、オフ
状態よりオンの状態に移行し始める。
バータ４はアクティブ状態となり、ＮチャネルＭＯＳト
ランジスタ５はオフとなる。データ線Ｄj の電位レベル
は、オンとなるメモリセル７のトランジスタを介して徐
々に放電により低下する。センス入力線Ｓj の電位レベ
ルは（ＶDD−ＶTN）まで即座に低下し、データ線Ｄj と
並行してＬレベルまで放電される。センス出力信号１０
４は、センス入力線Ｓj の電位レベルが、当該クロック
ド・インバータ４の反転レベルを越えると、Ｌレベルか
らＨレベルに変化し始める。ＮチャネルＭＯＳトランジ
スタ３はオフ状態に推移し、負荷容量の大きいデータ線
Ｄj と負荷容量の小さいセンス入力線Ｓj とは電気的に
分離される。ＮチャネルＭＯＳトランジスタ２は、オフ
状態よりオンの状態に移行し始める。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】一般に、メモリセル・アレイを含む半導
体記憶装置においては、図５に示されるように、１個の
メモリセル２１に対応して、プリチャージ用のＰチャネ
ルＭＯＳトランジスタ１８、ＮチャネルＭＯＳトランジ
スタ１９およびインバータ２０を含むセンスアンプ回路
が構成されている。図５においては、メモリセル２１が
１個のみ記載されているが、本発明ならびに対応する従
来例の動作説明に関しては、これにて十分であるため、
他の構成要素の記載が省略されている。またメモリセル
２１は、１個のメモリセル・トランジスタ（Ｎチャネル
ＭＯＳトランジスタ：図示されない）により形成されて
いるが、図５においては、その記載を省略してブラック
・ボックスにて示される。これらのことは、本従来例に
限らず、以後における本発明の実施例の説明においても
同様である。
体記憶装置においては、図５に示されるように、１個の
メモリセル２１に対応して、プリチャージ用のＰチャネ
ルＭＯＳトランジスタ１８、ＮチャネルＭＯＳトランジ
スタ１９およびインバータ２０を含むセンスアンプ回路
が構成されている。図５においては、メモリセル２１が
１個のみ記載されているが、本発明ならびに対応する従
来例の動作説明に関しては、これにて十分であるため、
他の構成要素の記載が省略されている。またメモリセル
２１は、１個のメモリセル・トランジスタ（Ｎチャネル
ＭＯＳトランジスタ：図示されない）により形成されて
いるが、図５においては、その記載を省略してブラック
・ボックスにて示される。これらのことは、本従来例に
限らず、以後における本発明の実施例の説明においても
同様である。
【０００３】また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、図５に示されるセンスアンプの
動作状態を示すタイミング図である。
（ｄ）および（ｅ）は、図５に示されるセンスアンプの
動作状態を示すタイミング図である。
【０００４】図５において、プリチャージ期間におい
て、ＰチャネルＭＯＳトランジスタ１８のゲートに入力
されるクロック信号１０１が“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、当該プリチャージ用のＰチャネルＭ
ＯＳトランジスタ１８はオンの状態となり、プリチャー
ジが開始される。また、一方、メモリセル２１に含まれ
るメモリセル・トランジスタのゲートに接続されるワー
ド線Ｗi の信号は“Ｈ”レベルから“Ｌ”レベルとし、
当該メモリセル・トランジスタはオフの状態に設定され
る。ＰチャネルＭＯＳトランジスタ１８がオンの状態と
なってプリチャージされる結果、センス入力線Ｓj の電
位は電源電圧ＶDDレベルにプリチャージされ、またＮチ
ャネルＭＯＳトランジスタ１９のしきい値電圧をＶTNと
して、データ線Ｄj の電位は、（ＶDD−ＶTN）レベルま
でプリチャージされる。この際、インバータ２０より出
力されるセンス出力信号１０４は、センス入力線Ｓj が
ＶDDレベルにプリチャージされているために、信号１０
３は“Ｈ”レベルであり、反転されて“Ｌ”レベルの信
号として出力される。
て、ＰチャネルＭＯＳトランジスタ１８のゲートに入力
されるクロック信号１０１が“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、当該プリチャージ用のＰチャネルＭ
ＯＳトランジスタ１８はオンの状態となり、プリチャー
ジが開始される。また、一方、メモリセル２１に含まれ
るメモリセル・トランジスタのゲートに接続されるワー
ド線Ｗi の信号は“Ｈ”レベルから“Ｌ”レベルとし、
当該メモリセル・トランジスタはオフの状態に設定され
る。ＰチャネルＭＯＳトランジスタ１８がオンの状態と
なってプリチャージされる結果、センス入力線Ｓj の電
位は電源電圧ＶDDレベルにプリチャージされ、またＮチ
ャネルＭＯＳトランジスタ１９のしきい値電圧をＶTNと
して、データ線Ｄj の電位は、（ＶDD−ＶTN）レベルま
でプリチャージされる。この際、インバータ２０より出
力されるセンス出力信号１０４は、センス入力線Ｓj が
ＶDDレベルにプリチャージされているために、信号１０
３は“Ｈ”レベルであり、反転されて“Ｌ”レベルの信
号として出力される。
【０００５】次に、サンプリング期間において、Ｐチャ
ネルＭＯＳトランジスタ１８のゲートに入力されるクロ
ック信号１０１が“Ｌ”レベルから“Ｈ”レベルに変化
すると、ＰチャネルＭＯＳトランジスタ１８はオフの状
態となる。この際には、メモリセル２１に含まれるメモ
リセル・トランジスタのゲートに接続されるワード線Ｗ
i の信号を“Ｌ”レベルから“Ｈ”レベルとし、これに
より、当該メモリセル・トランジスタはオフの状態から
オンの状態になる。これに伴なって、データ線Ｄj の電
位レベルは、前述の（ＶDD−ＶTN）レベルから、メモリ
セル２１の放電能力に応じた速度で緩やかに“Ｌ”レベ
ルに移行する。また、同時に、センス入力線Ｓj の電位
もＮチャネルＭＯＳトランジスタ１９を通して、電位Ｖ
DDレベルから（ＶDD−ＶTN）レベルまでは即座に低下
し、その後、データ線Ｄj の電位レベルと並行して、漸
次“Ｌ”レベルに低下する。このセンス入力線Ｓj の信
号１０３を入力とするインバータ２０のセンス出力信号
１０４は、センス入力線Ｓjの電位レベルの低下に対応
して、当該電位レベルがインバータ２０の反転レベルを
越えた時点において、“Ｌ”レベルから“Ｈ”レベルに
転移して出力される。
ネルＭＯＳトランジスタ１８のゲートに入力されるクロ
ック信号１０１が“Ｌ”レベルから“Ｈ”レベルに変化
すると、ＰチャネルＭＯＳトランジスタ１８はオフの状
態となる。この際には、メモリセル２１に含まれるメモ
リセル・トランジスタのゲートに接続されるワード線Ｗ
i の信号を“Ｌ”レベルから“Ｈ”レベルとし、これに
より、当該メモリセル・トランジスタはオフの状態から
オンの状態になる。これに伴なって、データ線Ｄj の電
位レベルは、前述の（ＶDD−ＶTN）レベルから、メモリ
セル２１の放電能力に応じた速度で緩やかに“Ｌ”レベ
ルに移行する。また、同時に、センス入力線Ｓj の電位
もＮチャネルＭＯＳトランジスタ１９を通して、電位Ｖ
DDレベルから（ＶDD−ＶTN）レベルまでは即座に低下
し、その後、データ線Ｄj の電位レベルと並行して、漸
次“Ｌ”レベルに低下する。このセンス入力線Ｓj の信
号１０３を入力とするインバータ２０のセンス出力信号
１０４は、センス入力線Ｓjの電位レベルの低下に対応
して、当該電位レベルがインバータ２０の反転レベルを
越えた時点において、“Ｌ”レベルから“Ｈ”レベルに
転移して出力される。
【０００６】上記の動作に関連して、図６のタイミング
図においては、クロック信号１０１（図６（ａ）参
照）、センス入力線Ｓj の信号１０３（図６（ｂ）参
照）、センス出力信号１０４（図６（ｃ）参照）、ワー
ド線Ｄj の信号レベル（図６（ｄ）参照）およびデータ
線Ｄj の電位レベル（図６（ｅ）参照）が、それぞれ動
作波形として示されている。
図においては、クロック信号１０１（図６（ａ）参
照）、センス入力線Ｓj の信号１０３（図６（ｂ）参
照）、センス出力信号１０４（図６（ｃ）参照）、ワー
ド線Ｄj の信号レベル（図６（ｄ）参照）およびデータ
線Ｄj の電位レベル（図６（ｅ）参照）が、それぞれ動
作波形として示されている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置に含まれるセンスアンプ回路においては、メモ
リ容量が大である場合、即ち、図５におけるデータ線Ｄ
j の負荷容量が大きい時には、プリチャージ終了後にお
いて、サンプリング期間にデータ線Ｄj が“Ｌ”レベル
に移行し始め、センス入力線Ｓj の電位レベルがインバ
ータ２０の反転レベルを越える時点において、インバー
タ２０より出力されるセンス出力信号１０４のレベルが
“Ｌ”レベルから“Ｈ”レベルに変化する。その際、デ
ータ線Ｄjにおける放電作用が、メモリセル２１の電流
能力およびデータ線負荷容量が大であることに起因して
遅滞する状況となり、これにより、インバータ２０の入
力レベルが前記反転レベルを越えてからのインバータ２
０の出力レベル変化が鈍くなり、これにより、当該半導
体記憶装置に対するアクセス・タイムが遅くなるという
欠点がある。
記憶装置に含まれるセンスアンプ回路においては、メモ
リ容量が大である場合、即ち、図５におけるデータ線Ｄ
j の負荷容量が大きい時には、プリチャージ終了後にお
いて、サンプリング期間にデータ線Ｄj が“Ｌ”レベル
に移行し始め、センス入力線Ｓj の電位レベルがインバ
ータ２０の反転レベルを越える時点において、インバー
タ２０より出力されるセンス出力信号１０４のレベルが
“Ｌ”レベルから“Ｈ”レベルに変化する。その際、デ
ータ線Ｄjにおける放電作用が、メモリセル２１の電流
能力およびデータ線負荷容量が大であることに起因して
遅滞する状況となり、これにより、インバータ２０の入
力レベルが前記反転レベルを越えてからのインバータ２
０の出力レベル変化が鈍くなり、これにより、当該半導
体記憶装置に対するアクセス・タイムが遅くなるという
欠点がある。
【０００８】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、ソースに電源が接続され、ゲートにクロック信
号が入力されて、ソースにセンス入力線の一端が接続さ
れるプリチャージ用のＰチャネルＭＯＳトランジスタ
と、入力端に前記センス入力線が接続され、ゲートに前
記クロック信号および当該クロック信号の反転クロック
信号が入力されて、出力端にセンス出力線が接続される
クロックド・インバータと、ドレインに前記センス出力
線が接続され、ゲートに前記反転クロック信号が入力さ
れて、ソースに接地電位が接続される第１のＮチャネル
ＭＯＳトランジスタと、ドレインに前記センス入力線が
接続され、ゲートに前記センス出力線が接続されて、ソ
ースに接地電位が接続される第２のＮチャネルＭＯＳト
ランジスタと、入力端に前記センス出力線が接続され、
前記クロックド・インバータより出力されるセンス出力
信号を反転して出力するインバータと、ドレインに前記
センス入力線の他端が接続され、ゲートに前記インバー
タの出力端が接続されて、ソースにメモリセルが接続さ
れる第３のＮチャネルＭＯＳトランジスタと、を少なく
とも含むセンスアンプ回路を備えることを特徴としてい
る。
装置は、ソースに電源が接続され、ゲートにクロック信
号が入力されて、ソースにセンス入力線の一端が接続さ
れるプリチャージ用のＰチャネルＭＯＳトランジスタ
と、入力端に前記センス入力線が接続され、ゲートに前
記クロック信号および当該クロック信号の反転クロック
信号が入力されて、出力端にセンス出力線が接続される
クロックド・インバータと、ドレインに前記センス出力
線が接続され、ゲートに前記反転クロック信号が入力さ
れて、ソースに接地電位が接続される第１のＮチャネル
ＭＯＳトランジスタと、ドレインに前記センス入力線が
接続され、ゲートに前記センス出力線が接続されて、ソ
ースに接地電位が接続される第２のＮチャネルＭＯＳト
ランジスタと、入力端に前記センス出力線が接続され、
前記クロックド・インバータより出力されるセンス出力
信号を反転して出力するインバータと、ドレインに前記
センス入力線の他端が接続され、ゲートに前記インバー
タの出力端が接続されて、ソースにメモリセルが接続さ
れる第３のＮチャネルＭＯＳトランジスタと、を少なく
とも含むセンスアンプ回路を備えることを特徴としてい
る。
【０００９】また、第２の発明の半導体記憶装置は、ソ
ースに電源が接続され、ゲートにクロック信号が入力さ
れて、ソースにセンス入力線の一端が接続されるプリチ
ャージ用のＰチャネルＭＯＳトランジスタと、入力端に
前記センス入力線が接続され、ゲートに前記クロック信
号および当該クロック信号の反転クロック信号が入力さ
れて、出力端にセンス出力線が接続されるクロックド・
インバータと、ドレインに前記センス出力線が接続さ
れ、ゲートに前記反転クロック信号が入力されて、ソー
スに接地電位が接続される第１のＮチャネルＭＯＳトラ
ンジスタト、ドレインに前記センス入力線が接続され、
ゲートに前記センス出力線が接続されて、ソースに接地
電位が接続される第２のＮチャネルＭＯＳトランジスタ
と、入力端に前記センス出力線が接続され、前記クロッ
クド・インバータより出力されるセンス出力信号を反転
して出力するインバータと、ドレインに前記インバータ
の出力端が接続され、ゲートに所定の設定電圧が入力さ
れて、前記設定電圧によりオン・オフを制御される第１
のＮチャネル・ノンドープＭＯＳトランジスタと、ドレ
インに前記センス入力線の他端が接続され、ゲートに前
記第１のＮチャネル・ノンドープＭＯＳトランジスタの
ソースが接続されて、ソースにメモリセルが接続される
第２のＮチャネル・ノンドープＭＯＳトランジスタと、
を少なくとも含むセンスアンプ回路を備えることを特徴
としている。
ースに電源が接続され、ゲートにクロック信号が入力さ
れて、ソースにセンス入力線の一端が接続されるプリチ
ャージ用のＰチャネルＭＯＳトランジスタと、入力端に
前記センス入力線が接続され、ゲートに前記クロック信
号および当該クロック信号の反転クロック信号が入力さ
れて、出力端にセンス出力線が接続されるクロックド・
インバータと、ドレインに前記センス出力線が接続さ
れ、ゲートに前記反転クロック信号が入力されて、ソー
スに接地電位が接続される第１のＮチャネルＭＯＳトラ
ンジスタト、ドレインに前記センス入力線が接続され、
ゲートに前記センス出力線が接続されて、ソースに接地
電位が接続される第２のＮチャネルＭＯＳトランジスタ
と、入力端に前記センス出力線が接続され、前記クロッ
クド・インバータより出力されるセンス出力信号を反転
して出力するインバータと、ドレインに前記インバータ
の出力端が接続され、ゲートに所定の設定電圧が入力さ
れて、前記設定電圧によりオン・オフを制御される第１
のＮチャネル・ノンドープＭＯＳトランジスタと、ドレ
インに前記センス入力線の他端が接続され、ゲートに前
記第１のＮチャネル・ノンドープＭＯＳトランジスタの
ソースが接続されて、ソースにメモリセルが接続される
第２のＮチャネル・ノンドープＭＯＳトランジスタと、
を少なくとも含むセンスアンプ回路を備えることを特徴
としている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例におけるセン
スアンプ回路を示す回路図である。図１は、従来例の場
合と同様に、センスアンプ回路および１個のメモリセル
を含む部分回路のみが記載されている部分回路図であ
り、本実施例におけるセンスアンプ回路は、１個のメモ
リセル７に対応して、プリチャージ用のＰＭＯＳトラン
ジスタ１と、ＮチャネルＭＯＳトランジスタ２、３およ
び５と、クロックド・インバータ４と、インバータ６と
を備えて構成される。
スアンプ回路を示す回路図である。図１は、従来例の場
合と同様に、センスアンプ回路および１個のメモリセル
を含む部分回路のみが記載されている部分回路図であ
り、本実施例におけるセンスアンプ回路は、１個のメモ
リセル７に対応して、プリチャージ用のＰＭＯＳトラン
ジスタ１と、ＮチャネルＭＯＳトランジスタ２、３およ
び５と、クロックド・インバータ４と、インバータ６と
を備えて構成される。
【００１２】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、図１に示されるセンス
アンプ回路の動作状態を示すタイミング図であり、当該
センスアンプ回路においては、クロック信号１０１が
“Ｌ”レベルの期間がプリチャージ期間であり、また
“Ｈ”レベルの期間がサンプリング期間である（図２
（ａ）参照）。
（ｄ）、（ｅ）および（ｆ）は、図１に示されるセンス
アンプ回路の動作状態を示すタイミング図であり、当該
センスアンプ回路においては、クロック信号１０１が
“Ｌ”レベルの期間がプリチャージ期間であり、また
“Ｈ”レベルの期間がサンプリング期間である（図２
（ａ）参照）。
【００１３】図１において、プリチャージ期間において
は、ワード線Ｗi は非選択状態にあり、ワード線Ｗi の
信号は“Ｌ”レベルとなっている。従って、メモリセル
７に含まれるメモリセル・トランジスタ（ＮチャネルＭ
ＯＳトランジスタ：図示されない）はオフの状態となっ
ている。また、クロック信号１０１が“Ｌ”レベルであ
るため、ＰチャネルＭＯＳトランジスタ１はオンの状態
となっており、センス入力線Ｓj の電位レベルは電源電
圧ＶDDレベルとなる。これを受けて、クロックド・イン
バータ４においては、クロック信号１０１が“Ｌ”レベ
ルであり、且つクロック信号１０１の反転クロック信号
１０２が“Ｈ”レベルであるため、その出力はハイ・イ
ンピーダンス状態となる。従って、ＮチャネルＭＯＳト
ランジスタ５はオンの状態となり、クロックド・インバ
ータ４の出力側は強制的に接地電位まで低下する。これ
によりＮチャネルＭＯＳトランジスタ２はオフとなり、
インバータ６の出力１０５は“Ｈ”レベルとなって、Ｎ
チャネルＭＯＳトランジスタ３はオンの状態となる。Ｎ
チャネルＭＯＳトランジスタ３がオンすることにより、
センス入力線Ｓj の電位は電源電圧ＶDDレベルまでチャ
ージされ、メモリセル・データ線Ｄj の電位レベルは
（ＶDD−ＶTN）レベルまでチャージされる。
は、ワード線Ｗi は非選択状態にあり、ワード線Ｗi の
信号は“Ｌ”レベルとなっている。従って、メモリセル
７に含まれるメモリセル・トランジスタ（ＮチャネルＭ
ＯＳトランジスタ：図示されない）はオフの状態となっ
ている。また、クロック信号１０１が“Ｌ”レベルであ
るため、ＰチャネルＭＯＳトランジスタ１はオンの状態
となっており、センス入力線Ｓj の電位レベルは電源電
圧ＶDDレベルとなる。これを受けて、クロックド・イン
バータ４においては、クロック信号１０１が“Ｌ”レベ
ルであり、且つクロック信号１０１の反転クロック信号
１０２が“Ｈ”レベルであるため、その出力はハイ・イ
ンピーダンス状態となる。従って、ＮチャネルＭＯＳト
ランジスタ５はオンの状態となり、クロックド・インバ
ータ４の出力側は強制的に接地電位まで低下する。これ
によりＮチャネルＭＯＳトランジスタ２はオフとなり、
インバータ６の出力１０５は“Ｈ”レベルとなって、Ｎ
チャネルＭＯＳトランジスタ３はオンの状態となる。Ｎ
チャネルＭＯＳトランジスタ３がオンすることにより、
センス入力線Ｓj の電位は電源電圧ＶDDレベルまでチャ
ージされ、メモリセル・データ線Ｄj の電位レベルは
（ＶDD−ＶTN）レベルまでチャージされる。
【００１４】次いで、サンプリング期間に入るとワード
線Ｗi は選択状態となってワード線Ｗi の信号レベルは
“Ｈ”レベルとなり、メモリセル・トランジスタ（Ｎチ
ャネルＭＯＳトランジスタ：図示されない）はオンの状
態となる。クロックド・インバータ４は、クロック信号
１０２が“Ｈ”レベルで、反転クロック信号１０２が
“Ｌ”レベルとなるためアクティブ状態となり、Ｎチャ
ネルＭＯＳトランジスタ５はオフの状態となる。この場
合においては、データ線Ｄj の電位レベルは、オン状態
となるメモリセル・トランジスタを介して徐々に開始さ
れる放電により低下し始める。また一方において、セン
ス入力線Ｓj の電位レベルは（ＶDD−ＶTN）レベルまで
即座に低下し、その後、データ線Ｄj と並行して“Ｌ”
レベルに到達するまで放電される。クロックド・インバ
ータ４より出力されるセンス出力信号１０４は、センス
入力線Ｓj の電位レベルが、当該クロックド・インバー
タ４の反転レベルを越えると、“Ｌ”レベルから“Ｈ”
レベルに変化し始める。また、このセンス出力信号１０
４を入力とするインバータ６の出力１０５は、これに応
じて“Ｈ”レベルから“Ｌ”レベルに変化し始める。こ
のレベル推移を受けて、ＮチャネルＭＯＳトランジスタ
３はオフの状態に推移し、データ線Ｄj とセンス入力線
Ｓj とは電気的に分離される。他方、これとは逆に、セ
ンス出力信号１０４をゲート入力とするＮチャネルＭＯ
Ｓトランジスタ２は、オフ状態よりオンの状態に移行し
始める。センス入力線Ｓj は、データ線Ｄj に比較して
負荷容量が小さいため、ＮチャネルＭＯＳトランジスタ
２を介して、センス入力線の放電作用がより速やかに行
われて“Ｌ”レベルに低下する。センス入力線Ｓj の電
位レベルが“Ｌ”レベルに低下した場合におけるクロッ
クド・インバータ４およびＮチャネルＭＯＳトランジス
タ２および３等の動作については、既に上述した動作が
同様に繰返して行われる。
線Ｗi は選択状態となってワード線Ｗi の信号レベルは
“Ｈ”レベルとなり、メモリセル・トランジスタ（Ｎチ
ャネルＭＯＳトランジスタ：図示されない）はオンの状
態となる。クロックド・インバータ４は、クロック信号
１０２が“Ｈ”レベルで、反転クロック信号１０２が
“Ｌ”レベルとなるためアクティブ状態となり、Ｎチャ
ネルＭＯＳトランジスタ５はオフの状態となる。この場
合においては、データ線Ｄj の電位レベルは、オン状態
となるメモリセル・トランジスタを介して徐々に開始さ
れる放電により低下し始める。また一方において、セン
ス入力線Ｓj の電位レベルは（ＶDD−ＶTN）レベルまで
即座に低下し、その後、データ線Ｄj と並行して“Ｌ”
レベルに到達するまで放電される。クロックド・インバ
ータ４より出力されるセンス出力信号１０４は、センス
入力線Ｓj の電位レベルが、当該クロックド・インバー
タ４の反転レベルを越えると、“Ｌ”レベルから“Ｈ”
レベルに変化し始める。また、このセンス出力信号１０
４を入力とするインバータ６の出力１０５は、これに応
じて“Ｈ”レベルから“Ｌ”レベルに変化し始める。こ
のレベル推移を受けて、ＮチャネルＭＯＳトランジスタ
３はオフの状態に推移し、データ線Ｄj とセンス入力線
Ｓj とは電気的に分離される。他方、これとは逆に、セ
ンス出力信号１０４をゲート入力とするＮチャネルＭＯ
Ｓトランジスタ２は、オフ状態よりオンの状態に移行し
始める。センス入力線Ｓj は、データ線Ｄj に比較して
負荷容量が小さいため、ＮチャネルＭＯＳトランジスタ
２を介して、センス入力線の放電作用がより速やかに行
われて“Ｌ”レベルに低下する。センス入力線Ｓj の電
位レベルが“Ｌ”レベルに低下した場合におけるクロッ
クド・インバータ４およびＮチャネルＭＯＳトランジス
タ２および３等の動作については、既に上述した動作が
同様に繰返して行われる。
【００１５】図３は本発明の第２の実施例におけるセン
スアンプ回路を示す回路図である。図３は、従来例およ
び第１の実施例の場合と同様に、センスアンプ回路およ
び１個のメモリセルを含む部分回路のみが記載されてい
る部分回路図であり、本実施例におけるセンスアンプ回
路は、１個のメモリセル１５に対応して、プリチャージ
用のＰチャネルＭＯＳトランジスタ８と、ＮチャネルＭ
ＯＳトランジスタ９および１３と、Ｎチャネル・ノンド
ープＭＯＳトランジスタ１０および１１と、クロックド
・インバータ１２と、インバータ１４と、抵抗１６およ
び１７とを備えて構成される。
スアンプ回路を示す回路図である。図３は、従来例およ
び第１の実施例の場合と同様に、センスアンプ回路およ
び１個のメモリセルを含む部分回路のみが記載されてい
る部分回路図であり、本実施例におけるセンスアンプ回
路は、１個のメモリセル１５に対応して、プリチャージ
用のＰチャネルＭＯＳトランジスタ８と、ＮチャネルＭ
ＯＳトランジスタ９および１３と、Ｎチャネル・ノンド
ープＭＯＳトランジスタ１０および１１と、クロックド
・インバータ１２と、インバータ１４と、抵抗１６およ
び１７とを備えて構成される。
【００１６】また、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、図３に示されるセンス
アンプ回路の動作状態を示すタイミング図であり、当該
センスアンプ回路においては、クロック信号１０１が
“Ｌ”レベルの期間がプリチャージ期間であり、また
“Ｈ”レベルの期間がサンプリング期間である（図４
（ａ）参照）。
（ｄ）、（ｅ）および（ｆ）は、図３に示されるセンス
アンプ回路の動作状態を示すタイミング図であり、当該
センスアンプ回路においては、クロック信号１０１が
“Ｌ”レベルの期間がプリチャージ期間であり、また
“Ｈ”レベルの期間がサンプリング期間である（図４
（ａ）参照）。
【００１７】図３において、プリチャージ期間において
は、ワード線Ｗi は非選択状態にあり、ワード線Ｗi の
信号は“Ｌ”レベルとなっている。従って、メモリセル
１５に含まれるメモリセル・トランジスタ（Ｎチャネル
ＭＯＳトランジスタ：図示されない）はオフの状態とな
っている。また、クロック信号１０１が“Ｌ”レベルで
あるため、ＰチャネルＭＯＳトランジスタ８はオンの状
態となっており、センス入力線Ｓj の電位レベルは電源
電圧ＶDDレベルとなる。これを受けて、クロックド・イ
ンバータ１２においては、クロック信号１０１が“Ｌ”
レベルであり、且つ反転クロック信号１０２が“Ｈ”レ
ベルであるため、その出力はハイ・インピーダンス状態
となっている。従って、ＮチャネルＭＯＳトランジスタ
１３はオンの状態となり、クロックド・インバータ１２
の出力側は強制的に接地電位まで低下する。これにより
ＮチャネルＭＯＳトランジスタ９はオフとなり、インバ
ータ１４の出力１０６は“Ｈ”レベルに移行する。Ｎチ
ャネル・ノンドープＭＯＳトランジスタ１１は、ゲート
に抵抗１６および１７による分割電圧が入力されてお
り、出力１０６の電位レベルが、当該分割電圧よりＮチ
ャネル・ノンドープＭＯＳトランジスタ１１のしきい値
電圧を差引いた電圧に到達するとカットオフされる。従
って、センス入力線Ｓj の電位は電源電圧ＶDDレベルま
でチャージされ、データ線Ｄj の電位レベルは、出力１
０５の電位レベルよりＮチャネル・ノンドープＭＯＳト
ランジスタ１０のしきい値電圧を差引いた電圧レベルま
でチャージされる。
は、ワード線Ｗi は非選択状態にあり、ワード線Ｗi の
信号は“Ｌ”レベルとなっている。従って、メモリセル
１５に含まれるメモリセル・トランジスタ（Ｎチャネル
ＭＯＳトランジスタ：図示されない）はオフの状態とな
っている。また、クロック信号１０１が“Ｌ”レベルで
あるため、ＰチャネルＭＯＳトランジスタ８はオンの状
態となっており、センス入力線Ｓj の電位レベルは電源
電圧ＶDDレベルとなる。これを受けて、クロックド・イ
ンバータ１２においては、クロック信号１０１が“Ｌ”
レベルであり、且つ反転クロック信号１０２が“Ｈ”レ
ベルであるため、その出力はハイ・インピーダンス状態
となっている。従って、ＮチャネルＭＯＳトランジスタ
１３はオンの状態となり、クロックド・インバータ１２
の出力側は強制的に接地電位まで低下する。これにより
ＮチャネルＭＯＳトランジスタ９はオフとなり、インバ
ータ１４の出力１０６は“Ｈ”レベルに移行する。Ｎチ
ャネル・ノンドープＭＯＳトランジスタ１１は、ゲート
に抵抗１６および１７による分割電圧が入力されてお
り、出力１０６の電位レベルが、当該分割電圧よりＮチ
ャネル・ノンドープＭＯＳトランジスタ１１のしきい値
電圧を差引いた電圧に到達するとカットオフされる。従
って、センス入力線Ｓj の電位は電源電圧ＶDDレベルま
でチャージされ、データ線Ｄj の電位レベルは、出力１
０５の電位レベルよりＮチャネル・ノンドープＭＯＳト
ランジスタ１０のしきい値電圧を差引いた電圧レベルま
でチャージされる。
【００１８】次いで、サンプリング期間に入るとワード
線Ｗi は選択状態となって、ワード線Ｗi の信号レベル
は“Ｈ”レベルとなり、メモリセル・トランジスタ（Ｎ
チャネルＭＯＳトランジスタ：図示されない）はオンの
状態となる。クロックド・インバータ１２は、クロック
信号１０２が“Ｈ”レベルで、反転クロック信号１０２
が“Ｌ”レベルとなるためアクティブ状態となり、Ｎチ
ャネルＭＯＳトランジスタ１３はオフの状態となる。こ
の場合においては、データ線Ｄj の電位レベルは、オン
状態となるメモリセル・トランジスタを介して開始され
る放電により徐々に低下し始める。また一方において、
センス入力線Ｓj の電位レベルは（ＶDD−Ｎチャネル・
ノンドープＭＯＳトランジスタ１０のしきい値電圧）レ
ベルまで即座に低下し、その後、データ線Ｄj と並行し
て“Ｌ”レベルに到達するまで放電される。クロックド
・インバータ１２より出力されるセンス出力信号１０４
は、センス入力線Ｓj の電位レベルが、当該クロックド
・インバータ１２の反転レベルを越えると、“Ｌ”レベ
ルから“Ｈ”レベルに変化し始める。また、このセンス
出力信号１０４を入力とするインバータ１４の出力１０
６は、これに応じて“Ｈ”レベルから“Ｌ”レベルに変
化し始める。これをＮチャネル・ノンドープＭＯＳトラ
ンジスタ１１を介してゲート入力するＮチャネル・ノン
ドープＭＯＳトランジスタ１０はオフの状態に移行し始
め、データ線Ｄj とセンス入力線Ｓjとは電気的に分離
される。他方、これとは逆に、センス出力信号１０４を
ゲート入力とするＮチャネルＭＯＳトランジスタ９は、
オフ状態よりオンの状態に移行し始める。センス入力線
Ｓj は、データ線Ｄj に比較して負荷容量が小さいた
め、ＮチャネルＭＯＳトランジスタ９を介して、センス
入力線の放電作用がより速やかに行われて“Ｌ”レベル
に低下する。センス入力線Ｓj の電位レベルが“Ｌ”レ
ベルに低下した場合におけるクロックド・インバータ１
２およびＮチャネルＭＯＳトランジスタ９およびＮチャ
ネル・ノンドープＭＯＳトランジスタ１０等の動作とし
ては、既に上述した動作が繰返して行われる。
線Ｗi は選択状態となって、ワード線Ｗi の信号レベル
は“Ｈ”レベルとなり、メモリセル・トランジスタ（Ｎ
チャネルＭＯＳトランジスタ：図示されない）はオンの
状態となる。クロックド・インバータ１２は、クロック
信号１０２が“Ｈ”レベルで、反転クロック信号１０２
が“Ｌ”レベルとなるためアクティブ状態となり、Ｎチ
ャネルＭＯＳトランジスタ１３はオフの状態となる。こ
の場合においては、データ線Ｄj の電位レベルは、オン
状態となるメモリセル・トランジスタを介して開始され
る放電により徐々に低下し始める。また一方において、
センス入力線Ｓj の電位レベルは（ＶDD−Ｎチャネル・
ノンドープＭＯＳトランジスタ１０のしきい値電圧）レ
ベルまで即座に低下し、その後、データ線Ｄj と並行し
て“Ｌ”レベルに到達するまで放電される。クロックド
・インバータ１２より出力されるセンス出力信号１０４
は、センス入力線Ｓj の電位レベルが、当該クロックド
・インバータ１２の反転レベルを越えると、“Ｌ”レベ
ルから“Ｈ”レベルに変化し始める。また、このセンス
出力信号１０４を入力とするインバータ１４の出力１０
６は、これに応じて“Ｈ”レベルから“Ｌ”レベルに変
化し始める。これをＮチャネル・ノンドープＭＯＳトラ
ンジスタ１１を介してゲート入力するＮチャネル・ノン
ドープＭＯＳトランジスタ１０はオフの状態に移行し始
め、データ線Ｄj とセンス入力線Ｓjとは電気的に分離
される。他方、これとは逆に、センス出力信号１０４を
ゲート入力とするＮチャネルＭＯＳトランジスタ９は、
オフ状態よりオンの状態に移行し始める。センス入力線
Ｓj は、データ線Ｄj に比較して負荷容量が小さいた
め、ＮチャネルＭＯＳトランジスタ９を介して、センス
入力線の放電作用がより速やかに行われて“Ｌ”レベル
に低下する。センス入力線Ｓj の電位レベルが“Ｌ”レ
ベルに低下した場合におけるクロックド・インバータ１
２およびＮチャネルＭＯＳトランジスタ９およびＮチャ
ネル・ノンドープＭＯＳトランジスタ１０等の動作とし
ては、既に上述した動作が繰返して行われる。
【００１９】なお、本実施例においては、データ線Ｄj
のプリチャージ・レベルを、抵抗１６および１７による
分割電圧の設定により調整することか可能であり、当該
分割電圧をより低い電圧に設定することにより、データ
線Ｄj のプリチャージ・レベルをより低い電位レベルに
することができ、これにより、データ線Ｄj の放電時間
が短縮されて、アクセス・タイムのスピード・アップが
図れるという利点がある。
のプリチャージ・レベルを、抵抗１６および１７による
分割電圧の設定により調整することか可能であり、当該
分割電圧をより低い電圧に設定することにより、データ
線Ｄj のプリチャージ・レベルをより低い電位レベルに
することができ、これにより、データ線Ｄj の放電時間
が短縮されて、アクセス・タイムのスピード・アップが
図れるという利点がある。
【００２０】
【発明の効果】以上説明したように、本発明は、サンプ
リング期間において、負荷容量の大きいデータ線と負荷
容量の小さいセンス入力線とを電気的に分離する手段を
備えることにより、センス入力線の立ち上がり時間を短
縮することが可能となり、アクセス・タイムのスピード
・アップを図ることができるという効果がある。
リング期間において、負荷容量の大きいデータ線と負荷
容量の小さいセンス入力線とを電気的に分離する手段を
備えることにより、センス入力線の立ち上がり時間を短
縮することが可能となり、アクセス・タイムのスピード
・アップを図ることができるという効果がある。
【図１】本発明の第１の実施例におけるセンスアンプ回
路を示す回路図である。
路を示す回路図である。
【図２】第１の実施例における動作波形を示す図であ
る。
る。
【図３】本発明の第２の実施例におけるセンスアンプ回
路を示す回路図である。
路を示す回路図である。
【図４】第２の実施例における動作波形を示す図であ
る。
る。
【図５】従来例におけるセンスアンプ回路を示す回路図
である。
である。
【図６】従来例における動作波形を示す図である。
１、８、１８ ＰチャネルＭＯＳトランジスタ ２、３、５、９、１３、１９ ＮチャネルＭＯＳトラ
ンジスタ ４、１２ クロックド・インバータ ６、１４、２０ インバータ ７、１５、２１ メモリセル １０、１１ Ｎチャネル・ノンドープＭＯＳトランジ
スタ １６、１７ 抵抗
ンジスタ ４、１２ クロックド・インバータ ６、１４、２０ インバータ ７、１５、２１ メモリセル １０、１１ Ｎチャネル・ノンドープＭＯＳトランジ
スタ １６、１７ 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０６ Ａ 6866−5Ｌ ５２０ Ｂ
Claims (2)
- 【請求項１】 ソースに電源に接続され、ゲートにクロ
ック信号が入力されて、ソースにセンス入力線の一端に
接続されるプリチャージ用のＰチャネルＭＯＳトランジ
スタと、 入力端に前記センス入力線が接続され、ゲートに前記ク
ロック信号および当該クロック信号の反転クロック信号
が入力されて、出力端にセンス出力線が接続されるクロ
ックド・インバータと、 ドレインに前記センス出力線が接続され、ゲートに前記
反転クロック信号が入力されて、ソースが接地電位に接
続される第１のＮチャネルＭＯＳトランジスタと、 ドレインに前記センス入力線が接続され、ゲートに前記
センス出力線が接続されて、ソースが接地電位に接続さ
れる第２のＮチャネルＭＯＳトランジスタと、 入力端に前記センス出力線が接続され、前記クロックド
・インバータより出力されるセンス出力信号を反転して
出力するインバータと、 ドレインが前記センス入力線の他端に接続され、ゲート
に前記インバータの出力端が接続されて、ソースにメモ
リセルが接続される第３のＮチャネルＭＯＳトランジス
タと、 を少なくとも含むセンスアンプ回路を備えることを特徴
とする半導体記憶装置。 - 【請求項２】 ソースに電源に接続され、ゲートにクロ
ック信号が入力されて、ソースにセンス入力線の一端に
接続されるプリチャージ用のＰチャネルＭＯＳトランジ
スタと、 入力端に前記センス入力線が接続され、ゲートに前記ク
ロック信号および当該クロック信号の反転クロック信号
が入力されて、出力端にセンス出力線が接続されるクロ
ックド・インバータと、 ドレインに前記センス出力線が接続され、ゲートに前記
反転クロック信号が入力されて、ソースが接地電位に接
続される第１のＮチャネルＭＯＳトランジスタト、 ドレインに前記センス入力線が接続され、ゲートに前記
センス出力線が接続されて、ソースが接地電位に接続さ
れる第２のＮチャネルＭＯＳトランジスタと、 入力端に前記センス出力線が接続され、前記クロックド
・インバータより出力されるセンス出力信号を反転して
出力するインバータと、 ドレインに前記インバータの出力端が接続され、ゲート
に所定の設定電圧が入力されて、前記設定電圧によりオ
ン・オフを制御される第１のＮチャネル・ノンドープＭ
ＯＳトランジスタと、 ドレインに前記センス入力線の他端が接続され、ゲート
に前記第１のＮチャネル・ノンドープＭＯＳトランジス
タのソースが接続されて、ソースにメモリセルが接続さ
れる第２のＮチャネル・ノンドープＭＯＳトランジスタ
と、 を少なくとも含むセンスアンプ回路を備えることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371693A JPH0721775A (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371693A JPH0721775A (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721775A true JPH0721775A (ja) | 1995-01-24 |
Family
ID=15779292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16371693A Withdrawn JPH0721775A (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233186B1 (en) | 1998-12-11 | 2001-05-15 | Nec Corporation | Memory device having reduced precharge time |
| JP2015165447A (ja) * | 2010-08-06 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-07-02 JP JP16371693A patent/JPH0721775A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233186B1 (en) | 1998-12-11 | 2001-05-15 | Nec Corporation | Memory device having reduced precharge time |
| JP2015165447A (ja) * | 2010-08-06 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |