JPH09231772A - 出力回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一の駆動用スイッチ素子を、出力端子にデ
ータ信号を出力するための駆動素子と、出力端子をデー
タ出力の直前にプリチャージする駆動素子とに兼用する
ことができ、これにより小規模かつ小面積の回路を付加
することによって、アクセスタイムを高速化した消費電
流の少ない出力回路を実現する。 【解決手段】 半導体記憶装置等の出力回路１０１にお
いて、出力端子１と電源電位の間のＰ型ドライバＭＯＳ
ＦＥＴ１１と、出力端子１と接地電位の間のＮ型ＭＯＳ
ＦＥＴ１２と、該両ドライバＭＯＳＦＥＴを駆動する駆
動回路２０とに加えて、該データ信号が出力される直前
の所定タイミングで、一旦該両ＭＯＳＦＥＴの一方が導
通しその他方が非導通となり、その後該内部データに応
じて該両ＭＯＳＦＥＴが開閉するよう該駆動回路２０を
制御する制御回路３０とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力回路及びこ
れを搭載した半導体記憶装置に関し、特に、半導体メモ
リ等のデータ出力バッファを構成する単位出力回路の構
成に関するものである。

【０００２】

【従来の技術】図６は、従来の半導体メモリに搭載され
ている出力回路の構成を示す図であり、図において、２
００は出力回路で、電源電圧と出力端子１との間に接続
されたＰ型ドライバＭＯＳＦＥＴ１１と、接地電位と出
力端子１との間に設けられたＮ型ドライバＭＯＳＦＥＴ
１２と備えている。上記Ｐ型ＭＯＳＦＥＴ１１のゲート
はＮＡＮＤ回路２１の出力に接続され、上記Ｎ型ＭＯＳ
ＦＥＴ１２のゲートは、ＮＯＲ回路２２の出力に接続さ
れている。また、上記ＮＡＮＤ回路２１の一方の入力、
及び上記ＮＯＲ回路２２の一方の入力には、内部データ
ＳＡが供給されるようになっており、上記ＮＡＮＤ回路
１１の他方の入力には、出力イネーブル信号ＯＥが、上
記ＮＯＲ回路１２の他方の入力には出力イネーブル信号
の反転信号ＯＥＢが供給されるようになっている。

【０００３】このような構成の出力回路２００では、内
部データＳＡに応じて上記Ｐ型又はＮ型ＭＯＳＦＥＴが
導通して、該内部データに対応したデータ信号が上記出
力端子１を介して外部に出力されることとなる。

【０００４】ところが、このような構成では、内部デー
タＳＡの変化によりデータ信号のレベルが電源電位と接
地電位との間をフルスイングすることとなる。具体的に
は、データ信号の読み出し時には、その１つ前のデータ
信号の読み出し状態、つまり１つ前に読み出されたデー
タ信号のレベルにより、出力端子１における電位レベル
が反転したり、維持されたりすることとなる。

【０００５】このように出力端子１における電位レベル
を反転させるには、出力端子１に付く負荷容量を完全に
充電又は放電する必要があり、これがアクセスタイムの
高速化を図る上で障害となる。

【０００６】そこで、データ信号が出力される直前に、
一旦、出力端子１を電源電位と接地電位の中間レベルに
ディスチャージし、データ信号の出力の際の、出力端子
１における電位レベルの実質的な振幅を圧縮することに
より、出力端子１における電位レベル反転の高速化を図
ったものがある。

【０００７】ところが、このように出力端子１における
電位レベルを中間レベルにするための電圧発生回路は、
レベル設定のために比較的大きな動作電流を必要とする
という課題がある。

【０００８】さらに、特開平７−１０５６９６号公報に
は、このような課題を解決するために、出力端子１に
は、これを中間レベルより接地電位側のレベルにディス
チャージするディスチャージ回路を付加接続した構成の
出力回路が開示されている。

【０００９】図７は、このような構成の出力回路を示す
図であり、図において、３００は、内部データＳＡに応
じて出力端子１の充放電を行うバッファ部３１０と、デ
ータ信号が出力される直前に出力端子１の電位レベルを
接地側電位に設定するディスチャージ手段３２０と、上
記バッファ部３１０及びディスチャージ手段３２０を駆
動する駆動回路３３０とを備えている。

【００１０】上記バッファ部３１０は、電源電位と出力
端子１との間に並列に接続されたＰ型ドライバＭＯＳＦ
ＥＴ３１１ａ及びＮ型ドライバＭＯＳＦＥＴ３１１ｂ
と、接地電位と出力端子１との間に接続されたＮ型ドラ
イバＭＯＳＦＥＴ３１２と、上記Ｐ型ＭＯＳＦＥＴ３１
１ａのゲートにその出力が接続されたインバータ３１３
とから構成されている。

【００１１】上記ディスチャージ手段３２０は、ゲート
とドレインを出力端子１に接続したＮ型の負荷ＭＯＳＦ
ＥＴ３２１と、該負荷ＭＯＳＦＥＴ３２１のソースと回
路の接地電位との間に接続されたＮ型のスイッチＭＯＳ
ＦＥＴ３２２と、該スイッチＭＯＳＦＥＴ３２２のゲー
トにその出力が接続されたインバータ３２３と、該イン
バータ３２３の入力にその出力が接続されたＮＡＮＤ回
路３２４とから構成されている。

【００１２】上記駆動回路３３０は、内部データＳＡ及
び制御信号の反転信号ＣＫＢを入力とする第１のＮＡＮ
Ｄ回路３３１と、上記反転信号ＣＫＢを反転する第１の
インバータ３３３と、該第１のインバータ３３３の出力
及び上記内部データＳＡを入力とする第１のＮＯＲ回路
３３２とを有している。

【００１３】また、上記駆動回路３３０は、上記第１の
ＮＡＮＤ回路３３１の出力を反転する第２のインバータ
３３４と、このインバータ３３４の出力と出力イネーブ
ル信号ＯＥを入力とする第２のＮＡＮＤ回路３３５と、
上記第１のＮＯＲ回路３３２の出力及び該出力イネーブ
ル信号ＯＥを入力とする第３のＮＡＮＤ回路３３７を有
している。

【００１４】そして、上記第２のＮＡＮＤ回路３３５の
出力が第３のインバータ３３６を介して、上記バッファ
部３１０におけるインバータ３１３の入力及びＮ型ＭＯ
ＳＦＥＴ３１１ｂのゲートに供給され、また上記第３の
ＮＡＮＤ回路３３７の出力が第４のインバータ３３８を
介して、上記バッファ部３１０のＮ型ＭＯＳＦＥＴ３１
２のゲートに供給されるようになっている。また、ここ
で、第２のインバータ３３３の出力は、上記ディスチャ
ージ手段３２０における、出力イネーブル信号ＯＥを一
方の入力とするＮＡＮＤ回路３２４の他方の入力にも供
給されるようになっている。

【００１５】このような構成の出力回路３００では、出
力イネーブル信号ＯＥ及び反転信号ＣＫＢに基づいて内
部データＳＡが駆動回路３３０からバッファ部３１０に
与えられると、バッファ部３１０におけるＰ型ＭＯＳＦ
ＥＴ３１１ａ及びＮ型ＭＯＳＦＥＴ３１１ｂ、またはＮ
型ＭＯＳＦＥＴ３１２が導通して、上記出力端子１を介
して外部にデータ信号が出力されることとなる。

【００１６】また、この時、ディスチャージ手段３２０
は、上記駆動回路３３０のインバータ３３３からの信
号，つまり非反転制御信号及び出力イネーブル信号ＯＥ
に基づいて、データ信号が出力される直前に、一旦スイ
ッチＭＯＳＦＥＴ３２２をオン状態とし、出力端子１を
接地電位側にディスチャージする。

【００１７】このような構成では、比較的大きな動作電
流を必要とするレベル設定回路を設けることなく、つま
り消費電流の増大を抑制しつつ、アクセスタイムの高速
化を図ることができる。

【００１８】また一般に、半導体デバイスでは、出力判
定電位、つまり出力信号のレベルをハイレベルかローレ
ベルかを判定するための電位を、ＴＴＬ（transistor-t
ransistor logic）回路のＴＴＬレベルとするため、ハ
イレベルに対する出力判定電位（２．４Ｖ程度）は電源
電位（５Ｖ）よりかなり低く、ローレベルに対する出力
判定電位（０．８Ｖ程度）は接地電位（０Ｖ）よりやや
高い程度である。このため、ローレベルからハイレベル
への出力の遷移ほうが、ハイレベルからローレベルへの
出力の遷移より高速に行われることとなる。このような
ことから、上記出力回路３００のように、データ信号が
出力される直前に、一旦出力端子１を接地電位側にディ
スチャージする構成は、一旦出力端子１を電源側電位に
プリチャージする構成に比べて有効なものである。

【００１９】なお、図７に示す出力回路は、図８に示す
マスクＲＯＭ等のデータ出力バッファ３００ａを構成す
る単位データ出力バッファに相当するものである。

【００２０】例えば、上記データ出力バッファ３００ａ
は、図８に示すように、各データ出力端子Ｄ０〜Ｄ９，
ＤＡ〜ＤＦに対応して設けられた１６個の単位データ出
力バッファ（出力回路）ＵＯＢ０〜ＵＯＢ９，ＵＯＢＡ
〜ＵＯＢＦを有している。これらの単位データ出力バッ
ファのそれぞれには、出力イネーブル信号ＯＥ及び制御
信号ＣＫが共通して供給されるとともに、内部データＳ
Ａとして、各単位データ出力バッファ（出力回路）に対
応する内部出力信号ＳＯ０〜ＳＯ９，ＳＯＡ〜ＳＯＦが
供給されるようになっている。

【００２１】

【発明が解決しようとする課題】ところが、半導体メモ
リ等の半導体デバイスは、その出力端子が複数の外部回
路と接続されるものであり、この半導体デバイスの使用
状況により、その出力端子につながる負荷の大きさが異
なることとなる。

【００２２】言い換えると、半導体デバイスの出力回路
の駆動能力は、その出力端子につながる負荷が大きな状
況でも、所望のアクセスタイムが得られるよう予め大き
くしておく必要があり、この場合、出力端子につながる
負荷を駆動する回路では、これを構成するＭＯＳＦＥＴ
のゲート幅が大きくなる。

【００２３】従って、図７に示す出力回路のように、デ
ータを出力端子１に出力するバッファ部３１０とは別
に、出力端子１の電位設定を行うディスチャージ手段３
２０を有するものでは、ディスチャージ手段を構成する
ＭＯＳＦＥＴも、バッファ部のドライバＭＯＳＦＥＴと
同様ゲート幅の大きなものとしなければならず、出力回
路の占める面積が大きなものとなる。

【００２４】具体的には、図７に示された出力回路３０
０では、出力端子１に充電された電荷を、所定の期間内
にその電位が接地電位側レベルになるようディスチャー
ジする必要があり、このディスチャージ期間は所望のア
クセスタイムを得るために制限される。

【００２５】従って、上記出力端子１に対して十分なデ
ィスチャージを行おうとすると、ディスチャージ用のＮ
型ＭＯＳＦＥＴ３２１及び３２２の駆動能力をバッファ
部３１０における接地側のＮ型ドライバＭＯＳＦＥＴ３
１２の駆動能力と同程度にする必要がある。つまり、上
記ディスチャージ用のＮ型ＭＯＳＦＥＴ３２１及び３２
２はそれぞれ、バッファ部３１０の接地側のＮ型ドライ
バＭＯＳＦＥＴ３１２と同程度の面積を基板上で占有す
ることとなり、各ＭＯＳＦＥＴ３２１，３２２での消費
電流も増大する。

【００２６】しかも、このようなディスチャージ用ＭＯ
ＳＦＥＴを半導体メモリ等の半導体デバイスの出力端子
毎に備えるとなると、半導体デバイスのチップ面積、及
び半導体デバイスでの消費電流が極端に増大することと
なる。

【００２７】また、データを出力するための駆動素子、
つまりバッファ部におけるドライバＭＯＳＦＥＴとは別
に、出力端子をプリチャージするための駆動素子、つま
りディスチャージ手段におけるＭＯＳＦＥＴとが設けら
れているため、プリチャージのための駆動素子を動作さ
せるための駆動回路が増大することとなる。

【００２８】本発明は上記のような問題点を解決するた
めになされたもので、ディスチャージ用のＭＯＳＦＥＴ
の追加を招くことなく、小規模な回路構成によって、デ
ータ信号の出力する直前に一旦出力端子における電位レ
ベルを電源電位に設定することができ、回路規模の増大
を抑えつつアクセスタイムの高速化を図ることができる
消費電流の小さい出力回路及び該出力回路を搭載した半
導体記憶装置を得ることを目的とする。

【００２９】

【課題を解決するための手段】この発明（請求項１）に
係る出力回路は、前段からの内部データを受け、これに
対応するデータ信号を出力するものである。本出力回路
は、第１の電源電位と出力端子との間に接続され、該出
力端子につながる負荷を充電あるいは放電するための第
１の駆動用スイッチ素子と、第２の電源電位と該出力端
子との間に接続され、該出力端子につながる負荷を充電
あるいは放電するための第２の駆動用スイッチ素子と、
該第１の駆動用スイッチ素子を導通状態あるいは非導通
状態とする第１の駆動回路と、該第２の駆動用スイッチ
素子を導通状態あるいは非導通状態とする第２の駆動回
路と、該第１及び第２の駆動回路を制御する制御回路と
を備えている。

【００３０】そして、該制御回路は、該データ信号が出
力される直前の所定タイミングで、一旦該第１の駆動用
スイッチ素子が導通し、かつ該第２の駆動用スイッチ素
子が非導通となり、その後、該内部データに応じて該第
１及び第２の駆動用スイッチ素子が導通又は非導通とな
るよう、該両駆動回路を制御する構成となっている。

【００３１】そのことにより上記目的が達成される。

【００３２】この発明（請求項２）に係る出力回路は、
前段からの内部データを受け、これに対応するデータ信
号を出力するものである。本出力回路は、第１の電源電
位と出力端子との間に接続され、該出力端子につながる
負荷を充電あるいは放電するための第１の駆動用スイッ
チ素子と、第２の電源電位と該出力端子との間に接続さ
れ、該出力端子につながる負荷を充電あるいは放電する
ための第２の駆動用スイッチ素子と、該第１の駆動用ス
イッチ素子を導通状態あるいは非導通状態とする第１の
駆動回路と、該第２の駆動用スイッチ素子を導通状態あ
るいは非導通状態とする第２の駆動回路と、該第１及び
第２の駆動回路を制御する制御回路とを備えている。

【００３３】そして、該制御回路は、該データ信号の出
力の際、外部から入力されるパルスにより、該第１の駆
動用スイッチ素子が導通すると同時に該第２の駆動用ス
イッチ素子が非導通となるよう該両駆動回路を制御し、
その後に内部データに応じて該第１及び第２の駆動用ス
イッチ素子が導通又は非導通となるよう該両駆動回路を
制御する構成となっている。そのことにより上記目的が
達成される。

【００３４】この発明（請求項３）に係る出力回路は、
前段からの内部データを受け、これに対応するデータ信
号を出力するものである。本出力回路は、接地電位と出
力端子との間に設けられ、該出力端子につながる負荷を
放電する、Ｎ型ドライバＭＯＳＦＥＴからなる第１の駆
動用スイッチ素子と、電源電位と該出力端子との間に設
けられ、該出力端子につながる負荷を充電する、Ｐ型ド
ライバＭＯＳＦＥＴからなる第２の駆動用スイッチ素子
と、該Ｎ型ドライバＭＯＳＦＥＴを導通状態あるいは非
導通状態とする第１の駆動回路と、該Ｐ型ドライバＭＯ
ＳＦＥＴを導通状態あるいは非導通状態とする第２の駆
動回路と、該第１及び第２の駆動回路を制御する制御回
路とを備えている。

【００３５】そして、該制御回路は、該データ信号の出
力の際、外部からのパルス信号に基づいて、該パルス信
号のパルス区間の間には、該Ｎ型及びＰ型ドライバＭＯ
ＳＦＥＴのゲート電位をハイレベルとし、該パルス区間
の終了後は、該内部データに応じて該Ｎ型及びＰ型ドラ
イバＭＯＳＦＥＴのゲート電位がハイレベル又はローレ
ベルとなるよう該両駆動回路を制御する構成となってい
る。

【００３６】本発明（請求項４）は、請求項１ないし３
のいずれかに記載の出力回路において、前記制御回路と
して、前記第１及び第２の駆動回路のそれぞれに対応す
る第１及び第２の制御回路を備えたものである。そし
て、該第１の制御回路は、前記データ信号の出力の直前
に、一旦前記第１の駆動用スイッチ素子が導通するよう
該第１の駆動回路を制御し、その後に内部データに応じ
て該第１の駆動用スイッチ素子が導通又は非導通となる
よう該第１の駆動回路を制御する構成としている。該第
２の制御回路は、該データ信号の出力の直前に、一旦該
第１の駆動用スイッチ素子が導通するのと同時に前記第
２の駆動用スイッチ素子が非導通となるよう該第２の駆
動回路を制御し、その後に内部データに応じて該第２の
駆動用スイッチ素子が導通又は非導通となるよう該第２
の駆動回路を制御する構成としている。

【００３７】本発明（請求項５）に係る半導体記憶装置
は、前記請求項２または３記載の出力回路を搭載した半
導体記憶装置であって、アドレス遷移が発生した時これ
を検知して検知パルスを出力するアドレス遷移検知回路
を備えている。そして、該出力回路は、前記データ信号
の出力の際、前記制御回路が、前記外部からのパルス信
号として、該アドレス遷移検知回路からの検知パルスを
受け、該検知パルスに基づいて該両駆動回路を制御する
構成となっている。

【００３８】以下、本発明の作用について説明する。

【００３９】本発明（請求項１，２，５）においては、
第１，第２の電源電位と出力端子との間に接続された第
１，第２の駆動用スイッチ素子、及び該両駆動用スイッ
チ素子の駆動回路に加えて、該データ信号が出力される
直前の所定タイミングで、一旦両駆動用スイッチ素子の
一方が導通しその他方が非導通となり、その後該内部デ
ータに応じて該両駆動用スイッチ素子が開閉するよう該
両駆動回路を制御する制御回路を設けたから、出力端子
のプリチャージと、データ信号の出力のための出力端子
の充電あるいは放電とを、同一の駆動用スイッチ素子に
より行うことができる。

【００４０】これにより、大きな駆動能力を必要とする
占有面積の大きな駆動用スイッチ素子を追加することな
く、アクセスタイム高速化のためのプリチャージを行う
ことができる。つまり、回路規模及び消費電流の増大を
抑えつつアクセスタイムの高速化を図ることができる。

【００４１】本発明（請求項３，５）においては、電源
電位，接地電位と出力端子との間に接続されたＰ型，Ｎ
型ドライバＭＯＳＦＥＴ、及び該両ドライバＭＯＳＦＥ
Ｔの駆動回路に加えて、該データ信号が出力される直前
の所定タイミングで、一旦出力端子の電位レベルが接地
レベルとなるよう、該駆動回路を制御する制御回路を設
けたので、よりアクセスタイムの高速化に有効となる。

【００４２】つまり、一般に、半導体デバイスでは、出
力判定電位、つまり出力信号のレベルをハイレベルかロ
ーレベルかを判定するための電位を、ＴＴＬ回路のＴＴ
Ｌレベルとするため、ハイレベルに対する出力判定電位
は、電源電位より低く、ローレベルからハイレベルへの
出力の遷移ほうが、ハイレベルからローレベルへの出力
の遷移より高速に行うことができる。このようなことか
ら、データ信号が出力される直前に、一旦出力端子を接
地電位側にディスチャージする構成は、一旦出力端子を
電源側電位にプリチャージする構成に比べて有効なもの
である。

【００４３】本発明（請求項４）においては、前記制御
回路として、前記第１及び第２の駆動回路のそれぞれに
対応する第１及び第２の制御回路を備えたので、第１及
び第２の駆動用スイッチ素子が占有面積の大きなもので
あることから、各駆動用スイッチ素子に対応する駆動回
路が基板上の離れた部分に形成されている場合でも、各
駆動回路の制御回路を、それぞれの駆動回路に近傍に配
置することができる。これにより各駆動回路と対応する
制御回路との間の信号線の容量が低減することとなり、
アクセスタイムのさらなる高速化を図ることができる。

【００４４】

【発明の実施の形態】以下、本発明の実施形態について
説明する。 （実施形態１）図１は本発明の実施形態１による半導体
記憶装置の出力回路の構成を示す図である。図におい
て、１０１は本実施形態１の出力回路で、これは図８に
示す半導体メモリ等の出力バッファを構成する１つの単
位データ出力バッファに相当するものである。

【００４５】ここで上記出力バッファは１つのＬＳＩチ
ップとして構成されており、該ＬＳＩチップ外部から供
給されるチップイネーブル信号ＣＥにより、動作可能な
状態あるいは動作しない状態となる。つまり、チップイ
ネーブル信号ＣＥがハイレベル、反転チップイネーブル
信号ＣＥＢがローレベル（ＣＥ＝Ｈ，ＣＥＢ＝Ｌ）であ
る時には、出力バッファとしてのＬＳＩチップは、制御
信号ＣＫ，反転内部データＳＡＢ，出力イネーブル信号
ＯＥにより所定の動作を行う動作可能状態となり、チッ
プイネーブル信号ＣＥがローレベル、反転チップイネー
ブル信号ＣＥＢがローレベル（ＣＥ＝Ｌ，ＣＥＢ＝Ｈ）
である時には、上記制御信号ＣＫなどを受けても動作し
ない非動作状態となる。

【００４６】なお、本実施形態１の半導体記憶装置は、
アドレスＡｄｒの遷移が発生した時、これを検知して所
定幅のパルス信号を出力するＡＴＤ回路（アドレス遷移
検知回路）を有するものであり、上記制御信号ＣＫは、
例えばチップイネーブル信号ＣＥ、及びアドレス遷移検
知回路の出力から生成することができる。

【００４７】上記出力回路１０１は、出力端子１につな
がる負荷を駆動する駆動素子部１０と、該駆動素子部１
０を構成する素子を動作させる駆動回路２０と、該駆動
回路２０を、制御信号ＣＫ，反転内部データＳＡＢ，及
び反転制御信号ＣＫＢに基づいて制御する制御回路３０
とを有している。

【００４８】上記駆動素子部１０は、従来の出力回路２
００と同様、電源電圧と出力端子１との間に接続された
電源側のＰ型ドライバＭＯＳＦＥＴ１１と、接地電位と
出力端子１との間に設けられた接地側のＮ型ドライバＭ
ＯＳＦＥＴ１２とから構成されている。

【００４９】上記駆動回路２０は、上記制御回路３０の
出力及び出力イネーブル信号ＯＥを入力とするＮＡＮＤ
回路２１と、上記制御回路３０の出力及び反転出力イネ
ーブル信号ＯＥＢを入力とするＮＯＲ回路２２とから構
成されている。上記ＮＡＮＤ回路２１の出力は上記駆動
素子部１０の電源側ドライバＭＯＳＦＥＴ１１のゲート
に接続され、上記ＮＯＲ回路２２の出力は上記駆動素子
部１０の接地側ドライバＭＯＳＦＥＴ１２のゲートに接
続されている。

【００５０】この駆動回路２０では、出力イネーブル信
号ＯＥがハイレベル（ＯＥ＝Ｈ，ＯＥＢ＝Ｌ）である時
には、上記ＮＡＮＤ回路２１及びＮＯＲ回路２２はそれ
ぞれ反転内部データＳＡＢに応じた信号を出力すること
となり、出力端子１へのデータ信号の出力が可能とな
る。一方、上記出力イネーブル信号ＯＥがローレベル
（ＯＥ＝Ｌ，ＯＥＢ＝Ｈ）である時には、反転内部デー
タＳＡＢに拘わらず、上記ＮＡＮＤ回路２１の出力はハ
イレベルに、ＮＯＲ回路２２の出力はローレベルに固定
されることとなり、出力端子１はハイインピーダンス状
態となる。

【００５１】上記制御回路３０は、上記制御信号ＣＫ，
反転内部データＳＡＢ，及び反転制御信号ＣＫＢを入力
とするクロックドインバータ３１と、該インバータ３１
の出力と接地との間に接続され、そのゲートに制御信号
ＣＫを受けるＮ型ロードＭＯＳＦＥＴ３２とから構成さ
れている。ここで、該インバータ３１の出力は制御回路
３０の出力ノード３３に接続されている。

【００５２】そして、上記制御回路３０の出力ノード３
３は、上記駆動回路２０の各論理回路２１，２２の一方
の入力に接続されている。また、上記クロックドインバ
ータ３１は、上記出力ノード３３と電源電位との間に直
列に接続された第１，第２のＰ型ＭＯＳＦＥＴ３４，３
５と、上記出力ノード３３と接地電位との間に直列に接
続された第１，第２のＮ型ＭＯＳＦＥＴ３６，３７とか
ら構成されている。

【００５３】上記第１のＰ型ＭＯＳＦＥＴ３４は制御信
号ＣＫにより、上記第１のＮ型ＭＯＳＦＥＴ３７は反転
制御信号ＣＫＢにより開閉制御され、上記第２のＰ型及
びＮ型ＭＯＳＦＥＴ３５，３６は、反転内部信号ＳＡＢ
により開閉制御されるようになっている。

【００５４】つまり、この制御回路３０では、制御信号
ＣＫが”Ｈ”レベルの時は、クロックドインバータ３１
の電源側及び接地側のドライバＭＯＳＦＥＴ３４及び３
７が非導通状態となってその出力がハイインピーダンス
状態となり、またロードＭＯＳＦＥＴ３２が導通する。
このため、該インバータ３１の入力である反転内部デー
タＳＡＢは、該インバータ３１からは出力されず、該制
御回路３０の出力ノード３３は”Ｌ”レベルとなる。一
方、制御信号ＣＫが”Ｌ”レベルの時は、インバータ３
１の電源側及び接地側のドライバＭＯＳＦＥＴ３４及び
３７が導通状態となり、またロードＭＯＳＦＥＴ３２が
非導通状態となる。このため、該制御回路３０の出力ノ
ード３３には反転内部データＳＡＢが出力される。

【００５５】次に動作について説明する。図２は本実施
形態１の出力回路の動作を説明するための図であり、該
出力回路の動作に関連する信号の波形を示している。

【００５６】チップイネーブル信号ＣＥのレベル反転、
又はアドレスＡｄｒの遷移が生ずると、制御信号ＣＫは
所定の期間だけハイレベルに、反転制御信号ＣＫＢは所
定の期間だけローレベルとなる。この時、該制御回路３
０を構成するクロックドインバータ３１の出力がハイイ
ンピーダンス状態となるとともに、該制御回路３０の出
力ノード３３と接地電位との間に接続されたＮ型ロード
ＭＯＳＦＥＴ３２が導通状態となる。これにより上記制
御回路３０の出力ノード３３の電位はローレベルとな
る。

【００５７】従って、制御信号ＣＫがハイレベルである
期間には、上記駆動回路２０を構成するＮＡＮＤゲート
２１及びＮＯＲゲート２２の出力はハイレベルとなり、
駆動素子部１０の電源側のＰ型ドライバＭＯＳＦＥＴ１
１が非導通状態となり、その接地側のＮ型ドライバＭＯ
ＳＦＥＴ１２が導通状態となって、出力端子１の電位Ｄ
Ｏはローレベルに固定される。

【００５８】一方、制御信号ＣＫがローレベルである場
合には、上記制御回路３０のＮ型ロードＭＯＳＦＥＴ３
２が非導通状態になり、かつＰ型ＭＯＳＦＥＴ３４及び
Ｎ型ＭＯＳＦＥＴ３７が導通状態となる。この場合、内
部データＳＡ（例えばセンスアンプ出力）がハイレベル
となると（ＳＡ＝Ｈ，ＳＡＢ＝Ｌ）、クロックドインバ
ータ３１の出力ＣＩＮＶがローレベルとなって、ＮＡＮ
Ｄゲート２１及びＮＯＲゲートの出力がハイレベルにな
る。また、内部データＳＡがローレベルとなると（ＳＡ
＝Ｌ，ＳＡＢ＝Ｈ）、クロックドインバータ３１の出力
ＣＩＮＶはハイレベルとなって、ＮＡＮＤゲート２１及
びＮＯＲゲート２２の出力がローレベルになる。従っ
て、出力端子１には反転内部データＳＡＢに対応するデ
ータ信号が出力されることとなる。

【００５９】このように本実施形態１の出力回路１０１
では、データの出力直前の所定の期間、即ち制御信号Ｃ
Ｋがハイレベルとなっている期間には、反転内部データ
ＳＡＢの駆動回路２０への入力が禁止されて、上記出力
端子１の電位ＤＯが接地電位に固定されることとなる。
言い換えると、データ出力時には、出力端子１の電位が
一旦接地電位になり、その後、出力端子１の電位レベル
ＤＯが、反転内部データＳＡＢに対応するハイレベル又
はローレベルに確定する。このため、ローレベル出力時
のアクセスタイムが短縮され、高速に内部データの読み
出しが行われる。

【００６０】また、本実施形態１では、出力端子１にデ
ータを出力するための接地側のＮ型ドライバＭＯＳＦＥ
Ｔ１２を用いて、データ出力の直前に該出力端子１をデ
ィスチャージするようにしているため、大きな駆動能力
を必要とする駆動素子を、出力端子１のディスチャージ
用として備える必要がない。

【００６１】また、制御回路３０の出力ノード３３の負
荷容量は、出力端子１につながる負荷容量に比べてはる
かに小さいため、アクセスタイム高速化のための回路構
成におけるＮ型ロードＭＯＳＦＥＴ３２を小さく作るこ
とができ、消費電流も小さく抑えることができる。

【００６２】（実施形態２）図３は、本発明の実施形態
２による出力回路の構成を示す図であり、図において、
１０２は本実施形態２の出力回路であり、これは、上記
実施形態１の出力回路１０１の制御回路３０に代えて、
これとは回路構成の異なる制御回路４０を備えたもので
ある。この制御回路４０は、上記実施形態１における制
御回路３０のクロックドインバータ３１に代えて、上記
制御信号ＣＫ，内部データＳＡ，及び反転制御信号ＣＫ
Ｂを入力とするトランスファーゲート４１を用いたもの
である。このトランスファゲート４１は、Ｎ型ＭＯＳＦ
ＥＴ４４とＰ型ＭＯＳＦＥＴ４５のソース同士及びドレ
イン同士を相互に接続してなる構成となっており、共通
接続のソース及びドレインの一方に内部データＳＡが供
給され、その他方が制御回路４０の出力ノード４３に接
続されている。また、上記Ｐ型ＭＯＳＦＥＴ４５のゲー
トには制御信号ＣＫが入力され、該Ｎ型ＭＯＳＦＥＴ４
４のゲートには反転制御信号ＣＫＢが入力されるように
なっている。その他の構成は上記実施形態１の出力回路
１０１と同一である。

【００６３】このような構成の実施形態２の出力回路１
０２では、データの出力直前の所定の期間、即ち制御信
号ＣＫがハイレベルとなっている期間には、上記トラン
スファーゲート４１を構成するＮ型及びＰ型ＭＯＳＦＥ
Ｔ４４，４５は非導通状態となり、内部データＳＡの駆
動回路２０への入力が禁止される。また、この時、上記
ロードＭＯＳＦＥＴ４２は、そのゲートにハイレベルの
信号が供給されることとなって導通状態となる。これに
より上記出力端子１の電位レベルが接地電位に固定され
ることとなる。

【００６４】その後、制御信号ＣＫがローレベルとなる
と、上記ロードＭＯＳＦＥＴ４２が非導通状態となると
ともに、上記トランスファーゲート４１のＮ型及びＰ型
ＭＯＳＦＥＴ４４，４５はともに導通状態となる。これ
により内部データＳＡが駆動回路２０へ入力されること
となり、出力端子１にデータが出力される。

【００６５】このように本実施形態２では、上記実施形
態１の効果に加えて、クロックドインバータ３１に代わ
りにトランスファーゲート４１を用いているので、制御
回路４０の構成素子であるＭＯＳＦＥＴの数を実施形態
１に比べて少なくできる。このため、複数の出力回路か
らなる出力バッファとしてのＬＳＩのチップサイズの縮
小が図れるという効果もある。ただし、上記実施形態１
のように制御回路３０の回路構成としてクロックインバ
ータ３１を用いた場合は、トランスファーゲート４１を
用いたものに比べて駆動能力が上がるため、実施形態１
の制御回路３０の方が制御回路４０に比べて配線容量に
ともなう負荷に対して強いものとなっている。

【００６６】なお、上記実施形態１及び２では、Ｐ型ド
ライバＭＯＳＦＥＴ１１を駆動するＮＡＮＤゲート２１
と、Ｎ型ドライバＭＯＳＦＥＴ１２を駆動するＮＯＲゲ
ート２２とを、１つの制御回路により制御するようにし
ているが、各論理ゲート２１及び２２は別々の制御回路
により制御するようにしてもよい。

【００６７】（実施形態３）図４は本発明の実施形態３
による出力回路の構成を示す図であり、図において、１
０３は本実施形態３の出力回路で、この出力回路１０３
は、上記実施形態１の出力回路１０１における制御回路
３０に代えて、各論理ゲート２１及び２２のそれぞれに
対応する制御回路３０ａ，３０ｂを備えたものである。
該制御回路３０ａは、反転内部データＳＡＢを制御信号
ＣＫ及び反転制御信号ＣＫＢに基づいて反転するクロッ
クドインバータ３１ａと、該インバータ３１ａの出力と
接地電位との間に接続され、そのゲートに制御信号ＣＫ
を受けるＮ型ロードＭＯＳＦＥＴ３２ａとから構成され
ている。また、制御回路３０ｂも、反転内部データＳＡ
Ｂを制御信号ＣＫ及び反転制御信号ＣＫＢに基づいて反
転するクロックドインバータ３１ｂと、該インバータ３
１ｂの出力と接地電位との間に接続され、そのゲートに
制御信号ＣＫを受けるＮ型ロードＭＯＳＦＥＴ３２ｂと
から構成されている。その他の構成は上記実施形態１の
出力回路と同一である。

【００６８】このような構成の実施形態３では、上記実
施形態１の効果の他に以下の効果がある。

【００６９】つまり、ドライバＭＯＳＦＥＴ１１，１２
の占有面積は、制御回路に比べ大きいことから、論理ゲ
ート２１と論理ゲート２２とが近くに配置されるとは限
らず、離れて配置される場合もある。

【００７０】本実施形態３では、このような場合に、制
御回路３０ａ及び３０ｂをそれぞれの論理ゲートの近く
に別々に配置することができ、これにより信号線３３
ａ，３３ｂの容量を減少させて、高速化を図ることがで
きる。

【００７１】また、上記実施形態１の構成では、ロード
ＭＯＳＦＥＴ３２は、２つの論理ゲート２１，２２を同
時に駆動できるよう、トランジスタサイズを大きなもの
とする必要があるが、本実施形態３では、このロードＭ
ＯＳＦＥＴについても、ＮＡＮＤゲート２１及びＮＯＲ
ゲート２２に対応させて、それぞれＭＯＳＦＥＴ３２ａ
と３２ｂとに分けて設けているため、それぞれのＭＯＳ
ＦＥＴのトランジスタサイズと小さくして消費電流を低
減することができる。

【００７２】（実施形態４）図５は本発明の実施形態４
による出力回路の構成を示す図であり、図において、１
０４は本実施形態４の出力回路で、この出力回路１０４
は、上記実施形態２の出力回路１０２における制御回路
４０に代えて、各論理ゲート２１及び２２のそれぞれに
対応する制御回路４０ａ，４０ｂを備えたものである。
該制御回路４０ａは、反転内部信号ＳＡＢを反転制御信
号ＣＫＢ及び制御信号ＣＫ信号に基づいて通過させる、
あるいは遮断するトランスファーゲート４１ａと、該ト
ランスファーゲート４１ａの出力と接地電位との間に接
続され、そのゲートに制御信号ＣＫを受けるＮ型ロード
ＭＯＳＦＥＴ４２ａとから構成されている。また、該制
御回路４０ｂは、反転内部信号ＳＡＢを反転制御信号Ｃ
ＫＢ及び制御信号ＣＫ信号に基づいて通過させる、ある
いは遮断するトランスファーゲート４１ｂと、該トラン
スファーゲート４１ｂの出力と接地電位との間に接続さ
れ、そのゲートに制御信号ＣＫを受けるＮ型ロードＭＯ
ＳＦＥＴ４２ｂとから構成されている。

【００７３】ここで、上記各トランスファーゲート４１
ａ，４１ｂは、それぞれＮ型ＭＯＳＦＥＴ４４とＰ型Ｍ
ＯＳＦＥＴ４５のソース同士及びドレイン同士を相互に
接続してなる構成となっており、共通接続のソース及び
ドレインの一方に内部データＳＡが供給され、その他方
が制御回路４０ａ，４０ｂの出力ノード４３ａ，４３ｂ
に接続されている。また、上記Ｐ型ＭＯＳＦＥＴ４５の
ゲートには制御信号ＣＫが入力され、該Ｎ型ＭＯＳＦＥ
Ｔ４４のゲートには反転制御ＣＫＢが入力されるように
なっている。

【００７４】このような構成の実施形態４では、上記実
施形態２の効果の他に上記実施形態３の効果がある。

【００７５】つまり、制御回路４０ａ及び４０ｂをそれ
ぞれの論理ゲート２１，２２の近くに別々に配置するこ
とができ、これにより信号線４３ａ，４３ｂの容量を減
少させて、高速化を図ることができる。

【００７６】また、本実施形態４では、ロードＭＯＳＦ
ＥＴとして、ＮＡＮＤゲート２１及びＮＯＲゲート２２
に対応するＭＯＳＦＥＴ４２ａと４２ｂとを設けている
ため、それぞれのＭＯＳＦＥＴ４２ａ，４２ｂのトラン
ジスタサイズと小さくして消費電流を低減することがで
きる。

【００７７】なお、上記各実施形態では、データ出力直
前所定の期間、出力端子の電位レベルＤＯを接地電位に
する構成について説明したが、上記期間には、出力端子
をその電位レベルＤＯが電源電位となるようプリチャー
ジしてもよい。この場合は、上記ＮＡＮＤゲートに代え
てＡＮＤゲート、ＮＯＲゲートに代えてＯＲゲートを用
いればよい。

【００７８】

【発明の効果】以上のように本発明によれば、出力端子
にデータ信号が出力されるよう出力端子を駆動する駆動
素子と、出力端子をデータ出力の直前にプリチャージす
る駆動素子とに、同一の駆動用スイッチ素子を兼用する
ようにしたので、小規模かつ小面積の回路を付加するこ
とによって、アクセスタイムを高速化した消費電流の少
ない出力回路を実現することができる。

【００７９】また、データ出力のための駆動素子と、プ
リチャージのための駆動素子とに同一の駆動用スイッチ
素子を兼用しているため、プリチャージのための駆動素
子を導通あるいは非導通状態とする駆動回路は不要であ
り、駆動回路の増加を招くこともない。

【００８０】従って、半導体メモリなどでは、複数の出
力回路からなる出力バッファのチップ面積を低減でき、
また、消費電流の低減を図る上で非常に有効である。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体記憶装置に搭
載された出力バッファの１つの出力回路の構成を示す図
である。

【図２】上記実施形態１の出力回路の動作を説明するた
めの信号波形を示す図である。

【図３】本発明の実施形態２による半導体記憶装置に搭
載された出力バッファの１つの出力回路の構成を示す図
である。

【図４】本発明の実施形態３による半導体記憶装置に搭
載された出力バッファの１つの出力回路の構成を示す図
である。

【図５】本発明の実施形態４による半導体記憶装置に搭
載された出力バッファの１つの出力回路の構成を示す図
である。

【図６】従来の半導体メモリに搭載されている出力回路
の構成を示す図である。

【図７】特開平７−１０５６９６号公報に記載の出力回
路の構成を説明するための図である。

【図８】マスクＲＯＭ等のデータ出力バッファを構成を
示す図である。

【符号の説明】

１０ 駆動素子部 １１ Ｐ型ドライバＭＯＳＦＥＴ（第２の駆動用スイッ
チ素子） １２ Ｎ型ドライバＭＯＳＦＥＴ（第１の駆動用スイッ
チ素子） ２０ 駆動回路 ２１ ＮＡＮＤゲート ２２ ＮＯＲゲート ３０，３０ａ，３０ｂ，４０，４０ａ，４０ｂ 制御回
路 ３１，３１ａ，３１ｂ クロックドインバータ ３２，３２ａ，３２ｂ，４２，４２ａ，４２ｂ Ｎ型ロ
ードＭＯＳＦＥＴ ３３，４３，４３ａ，４３ｂ 出力ノード ４１，４１ａ，４１ｂ トランスファーゲート １０１，１０２，１０３，１０４ 出力回路 Ａｄｒ アドレス信号 ＣＫ 制御信号 ＣＫＢ 反転制御信号 ＣＥＢ 反転チップイネーブル信号 ＤＯ 出力端子の電位レベル ＯＥ 出力イネーブル信号 ＯＥＢ 反転出力イネーブル信号 ＳＡ 内部データ ＳＡＢ 反転内部データ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 17/687 Ｆ 19/096 19/00 １０１Ｊ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 前段からの内部データを受け、これに対
   応するデータ信号を出力する出力回路であって、 第１の電源電位と出力端子との間に接続され、該出力端
   子につながる負荷を充電あるいは放電するための第１の
   駆動用スイッチ素子と、 第２の電源電位と該出力端子との間に接続され、該出力
   端子につながる負荷を充電あるいは放電するための第２
   の駆動用スイッチ素子と、 該第１の駆動用スイッチ素子を導通状態あるいは非導通
   状態とする第１の駆動回路と、 該第２の駆動用スイッチ素子を導通状態あるいは非導通
   状態とする第２の駆動回路と、 該第１及び第２の駆動回路を制御する制御回路とを備
   え、 該制御回路は、該データ信号が出力される直前の所定タ
   イミングで、一旦該第１の駆動用スイッチ素子が導通
   し、かつ該第２の駆動用スイッチ素子が非導通となり、
   その後、該内部データに応じて該第１及び第２の駆動用
   スイッチ素子が導通又は非導通となるよう、該両駆動回
   路を制御するものである出力回路。
2. 【請求項２】 前段からの内部データを受け、これに対
   応するデータ信号を出力する出力回路であって、 第１の電源電位と出力端子との間に接続され、該出力端
   子につながる負荷を充電あるいは放電するための第１の
   駆動用スイッチ素子と、 第２の電源電位と該出力端子との間に接続され、該出力
   端子につながる負荷を充電あるいは放電するための第２
   の駆動用スイッチ素子と、 該第１の駆動用スイッチ素子を導通状態あるいは非導通
   状態とする第１の駆動回路と、 該第２の駆動用スイッチ素子を導通状態あるいは非導通
   状態とする第２の駆動回路と、 該第１及び第２の駆動回路を制御する制御回路とを備
   え、 該制御回路は、該データ信号の出力の際、外部から入力
   されるパルスにより、該第１の駆動用スイッチ素子が導
   通すると同時に該第２の駆動用スイッチ素子が非導通と
   なるよう該両駆動回路を制御し、その後に内部データに
   応じて該第１及び第２の駆動用スイッチ素子が導通又は
   非導通となるよう該両駆動回路を制御するものである出
   力回路。
3. 【請求項３】 前段からの内部データを受け、これに対
   応するデータ信号を出力する出力回路であって、 接地電位と出力端子との間に設けられ、該出力端子につ
   ながる負荷を放電する、Ｎ型ドライバＭＯＳＦＥＴから
   なる第１の駆動用スイッチ素子と、 電源電位と該出力端子との間に設けられ、該出力端子に
   つながる負荷を充電する、Ｐ型ドライバＭＯＳＦＥＴか
   らなる第２の駆動用スイッチ素子と、 該Ｎ型ドライバＭＯＳＦＥＴを導通状態あるいは非導通
   状態とする第１の駆動回路と、 該Ｐ型ドライバＭＯＳＦＥＴを導通状態あるいは非導通
   状態とする第２の駆動回路と、 該第１及び第２の駆動回路を制御する制御回路とを備
   え、 該制御回路は、該データ信号の出力の際、外部からのパ
   ルス信号に基づいて、該パルス信号のパルス区間の間に
   は、該Ｎ型及びＰ型ドライバＭＯＳＦＥＴのゲート電位
   をハイレベルとし、該パルス区間の終了後は、該内部デ
   ータに応じて該Ｎ型及びＰ型ドライバＭＯＳＦＥＴのゲ
   ート電位がハイレベル又はローレベルとなるよう該両駆
   動回路を制御するものである出力回路。
4. 【請求項４】 請求項１ないし３のいずれかに記載の出
   力回路において、 前記制御回路として、前記第１及び第２の駆動回路のそ
   れぞれに対応する第１及び第２の制御回路を備え、 該第１の制御回路は、前記データ信号の出力の直前に、
   一旦前記第１の駆動用スイッチ素子が導通するよう該第
   １の駆動回路を制御し、その後に内部データに応じて該
   第１の駆動用スイッチ素子が導通又は非導通となるよう
   該第１の駆動回路を制御する構成とし、 該第２の制御回路は、該データ信号の出力の直前に、一
   旦該第１の駆動用スイッチ素子が導通するのと同時に前
   記第２の駆動用スイッチ素子が非導通となるよう該第２
   の駆動回路を制御し、その後に内部データに応じて該第
   ２の駆動用スイッチ素子が導通又は非導通となるよう該
   第２の駆動回路を制御する構成としたものである出力回
   路。
5. 【請求項５】 前記請求項２または３記載の出力回路を
   搭載した半導体記憶装置であって、 アドレス遷移が発生した時これを検知して検知パルスを
   出力するアドレス遷移検知回路を備え、 該出力回路は、前記データ信号の出力の際、前記制御回
   路が、前記外部からのパルス信号として、該アドレス遷
   移検知回路からの検知パルスを受け、該検知パルスに基
   づいて該両駆動回路を制御する構成となっている半導体
   記憶装置。