TWI677193B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種具有對偏移電壓進行校正的功能的差動電路。差動電路與具有電晶體和電容器的取樣保持電路連接。取樣保持電路藉由進行取樣工作來對電容器進行充電或使其放電，以取得用來校正差動電路的偏移電壓的電壓。並且，藉由進行保持工作來儲存電容器的電位。在差動電路進行正常工作時，利用由電容器保持的電位校正差動電路的輸出電位。取樣保持電路的電晶體使用通道由氧化物半導體形成的電晶體是較佳的。由於氧化物半導體電晶體的洩漏電流極小，可以抑制由取樣電路的電容器所保持的電位發生變動。由此，只要進行一次取樣工作，就無須在執行差動電路的正常工作之前再次進行取樣工作。

Description

半導體裝置
本發明係關於一種半導體裝置及其驅動方法。
注意，在本說明書中，半導體裝置是指包括具有半導體元件(電晶體、二極體、電阻元件、電容元件等)的電路的裝置。另外，半導體裝置是指利用半導體特性而能夠發揮作用的所有裝置。例如，有時積體電路、具備積體電路的晶片、顯示裝置、發光裝置以及電子裝置等包含於半導體裝置內，有時包括半導體裝置。
差動電路用於運算放大器(Operational Amplifier)及比較器等。
比較器是模數轉換裝置(以下也將其稱為ADC)的主要電路之一。當構成比較器的電晶體的電特性有偏差時，構成比較器的差動電路中產生偏移電壓(offset voltage)。當產生偏移電壓時，即便對比較器的兩個輸入端子施加相同的電壓，比較器也會將偏移電壓作為兩個輸入端子的電位差而檢出，因此，會從比較器輸出 無法預料的輸出位準的信號。為此，為了進行高精度的A/D轉換，需要對差動電路的偏移電壓進行校正。
例如，在專利文獻1中，ADC中設置有測量比較器的偏移電壓的單元，並根據測量單元所測出的偏移電壓設定各比較器的參考電壓。再者，在專利文獻1中，預先將用於設定上述參考電壓的資訊寫入記憶體電路中，而在使用ADC時不進行偏移電壓的校正工作。
[專利文獻1]日本專利申請公開第2002-319863號公報
本發明的一個方式的目的是提供一種能夠校正差動電路的偏移電壓的新穎的半導體裝置。另外，本發明的一個方式的目的是提供一種具有對偏移電壓進行校正的功能並具有儲存用來校正偏移電壓的資料的儲存功能的半導體裝置。
注意，上述課題的記載並不妨礙其他課題的存在。此外，本發明的一個方式並不需要解決上述所有課題。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述課題以外的課題，而可以從說明書、圖式以及申請專利範圍等的記載中抽出上述課題以外的課題。
本發明的一個方式是一種包括第一電路、第二電路及第二電晶體的半導體裝置。第一電路包括第一輸 入端子、第二輸入端子及輸出端子。第一電路被配置為對應於第一輸入端子與第二輸入端子之間的電位差輸出電位。第二電路包括第一電晶體及電容器。第二電路在第一節點與輸出端子電連接。第二電路被配置為儲存第一節點的電位。第二電晶體在第二節點與輸出端子電連接。第二電晶體被配置為根據第二電路中儲存的電位控制第二節點的電位。第一電晶體包括具有通道形成區的氧化物半導體層。
另外，在下面的說明中，有時也將通道由氧化物半導體形成的電晶體稱為氧化物半導體電晶體或者OS電晶體。
本發明的另一個方式是一種包括第一電路、第二電路、第二電晶體、第三電晶體及第四電晶體的半導體裝置。第一電路包括第一輸入端子、第二輸入端子及輸出端子。第一電路被配置為對應於第一輸入端子與第二輸入端子之間的電位差輸出電位。第二電路包括第一電晶體及電容器。第二電路在第一節點與輸出端子電連接。第二電路被配置為儲存第一節點的電位。第二電晶體在第二節點與輸出端子電連接。第二電晶體被配置為根據第二電路中儲存的電位控制第二節點的電位。第三電晶體與第一輸入端子電連接。第四電晶體與第一輸入端子及第二輸入端子電連接。第三電晶體的通道寬W與通道長L的比(W/L)與第四電晶體的通道寬W與通道長L的比相差兩倍以上。
根據本發明的一個方式可以對差動電路的偏移電壓進行高精度的校正。另外，根據本發明的一個方式可以提供一種具有對偏移電壓進行校正的功能並具有儲存用來校正偏移電壓的資料的儲存功能的差動電路。
20‧‧‧差動電路
21‧‧‧輸入端子
22‧‧‧輸入端子
23‧‧‧輸出端子
40‧‧‧差動電路
41‧‧‧電流源
42‧‧‧負載電路
50‧‧‧源極隨耦電路
60‧‧‧共源極放大電路
101-104‧‧‧比較器
111、112‧‧‧模數轉換裝置(ADC)
120‧‧‧比較器陣列
121‧‧‧比較器
130‧‧‧編碼器
140‧‧‧取樣保持電路
在圖式中：圖1A是示出差動電路的結構的一個例子的電路圖，圖1B是示出輸入部的其他結構實例的電路圖，圖1C是示出具有對偏移電壓進行校正的功能的電路的結構的一個例子的電路圖，圖1D和圖1E是說明圖1A的電路的工作的一個例子的時序圖及電路圖；圖2是示出具有虛擬開關的差動電路的結構的一個例子的電路圖；圖3A和圖3B是示出具有差動對的差動電路的結構的一個例子的電路圖；圖4是示出比較器的結構的一個例子的電路圖；圖5是示出在輸出級具有放大電路的比較器的結構的一個例子的電路圖；圖6是示出在輸出級具有放大電路的比較器的結構的一個例子的電路圖；圖7是示出具有虛擬開關的比較器的結構的一個例子的電路圖；圖8是示出具有比較器的模數轉換裝置(ADC)的結 構的一個例子的電路圖；圖9是示出具有比較器的ADC的結構的一個例子的電路圖；圖10是示出具有比較器的IC晶片的管芯(die)的結構的一個例子的剖面圖；圖11A是示出氧化物半導體電晶體的結構的一個例子的俯視圖，圖11B是沿著線B1-B2的圖11A的剖面圖，圖11C是沿著線B3-B4的圖11A的剖面圖；圖12A至圖12E是說明圖11A的電晶體的製造方法的一個例子的剖面圖；圖13A是示出氧化物半導體電晶體的結構的一個例子的俯視圖，圖13B是沿著線B1-B2的圖13A的剖面圖，圖13C是沿著線B3-B4的圖13A的剖面圖；圖14A至圖14H是說明圖13A的電晶體的製造方法的一個例子的剖面圖；圖15A至圖15F是說明電子裝置的一個例子的外觀圖；圖16A是驗證用管芯(NOSRAM)的塊圖，圖16B是記憶體單元的電路圖；圖17A是驗證用管芯的顯微鏡照片，圖17B是驗證用管芯的規格單；圖18A示出在寫入工作時輸入位元線的信號波形，圖18B示出在讀出工作時輸入位元線的信號波形；圖19A示出記憶體單元的電晶體的電壓電流特性曲 線，圖19B是示出相對於寫入時間的該電晶體的臨界電壓的變化的圖表，圖19C是示出記憶體單元的耐重寫性的圖表；圖20A是示出ADC的轉換特性的圖表，圖20B是示出比較器的參考電壓(VREF)與轉變點電壓VTP的差的圖表。
下面，將參照圖式對本發明的實施方式進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式及實施例所記載的內容中。
另外，在用於發明的實施方式的說明的圖式中，相同部分或具有相同功能的部分用相同的符號表示，而省略其重複說明。
另外，在圖式中，電晶體是具有被稱為閘極、源極及汲極的三個端子(電極)的元件。閘極之外的兩個端子有時根據電晶體的導電型(n、p)及輸入到端子的電位而調換源極和汲極的功能。因此，在本說明書中，有時不將電晶體的閘極以外的端子(電極)稱為源極及汲極而將其稱為第一電極和第二電極。
另外，為了便於理解電路的工作，在圖式 中，作為電晶體的電路標記使用能夠區分其導電型以及源極與汲極的電路標記。但是，如上所述，根據輸入電晶體的源極與汲極的電位有時源極與汲極的功能互相調換。因此，在根據本發明的半導體裝置中，電晶體的源極與汲極間的差別不侷限於圖式中的電晶體的源極與汲極間的差別。
實施方式1
參照圖1A至圖7對本實施方式的半導體裝置進行說明。在本實施方式中，作為半導體裝置的一個例子，對具有對偏移電壓進行校正的功能的差動電路進行說明。
〈差動電路的結構實例1〉
圖1A是示出差動電路的結構的一個例子的電路圖。電路10是具有對偏移電壓進行校正的功能的差動電路。
電路10具有差動電路20、一對輸入端子21及輸入端子22以及輸出端子23。輸入端子21及輸入端子22用作差動信號的輸入端子對。對應於從輸入端子21及輸入端子22輸入的信號的電位差(VIN1-VIN2)的電位作為信號VOUT從輸出端子23輸出。差動電路20是對應於從輸入端子(+)和輸入端子(-)輸入的信號的電位差生成信號的電路。另外，為了便於理解差動電路20的功能，在圖式中以放大器的電路標記表示差動電路20。
差動電路20具有將節點Ngout的電位變為對 應於電位差(VIN1-VIN2)的電位的功能，並將節點Ngout的電位變化作為信號輸出。因差動電路20的偏移電壓而產生的節點Ngout的電位誤差被校正，並作為信號VOUT(或電位VOUT)從輸出端子23輸出。作為對差動電路20的偏移電壓進行校正的單元，電路10還具有電晶體M1-M4及電容器Cna。利用這些元件對應於偏移電壓的電位被保持於節點NA。利用保持於節點NA的電位調整Ngout的電位。
在下面的說明中，有時也將節點Ngout簡稱為Ngout。另外，有時也對其他的節點、電位、信號及電路等進行同樣的省略。
電晶體M1-M4用作開關。電晶體M1是連接輸入端子21與輸入端子22間的開關。電晶體M2是連接輸入端子21與差動電路20的輸入端子(+)間的開關。另外，如圖1B所示，也可以將電晶體M2設置於輸入端子22與差動電路20的輸入端子(-)之間。利用包括電晶體M1及電晶體M2的電路可以使差動電路20的兩個輸入端子(21、22)短路，使輸入端子對(21、22)中的一個輸入端子與差動電路20斷開，而僅使另一個輸入端子與差動電路20連接。
電晶體M3用作連接差動電路20的輸出端子(相當於與Ngout連接的端子)與輸出端子23間的開關。
電晶體M4及電容器Cna構成取樣保持電 路。該取樣保持電路具有檢出Ngout的電位並將該電位保持於節點NA的功能。節點NA相當於電容器Cna的一個端子。電容器Cna的另一個端子與供應有電位Va的佈線連接。電晶體M4用作連接Ngout與NA間的開關。
圖1C示出利用節點NA的電位調節節點Ngout的電位的電路結構的一個例子。如圖1C所示，差動電路20設置有與節點Ngout連接的電晶體M5。電晶體M5用作進行節點Ngout的放電或充電的電路。藉由利用電晶體M5的源極-汲極間電流(以下稱為汲極電流)進行節點Ngout的放電或充電，來對節點Ngout的電位進行調節。由於電晶體M5的閘極與節點NA連接，電晶體M5的汲極電流變為對應於節點NA的電位的值。也就是說，根據節點NA的電位來調節節點Ngout的電位。
藉由設定電晶體M5的導電型、電位Vb等可以決定是利用電晶體M5使節點Ngout放電還是對其進行充電。例如，當將電晶體M5設定為n通道型並使電位Vb維持接地電位等比Ngout低的電位時，藉由使電晶體M5變為導通可以使節點Ngout放電。
另外，雖然在圖1C中將電晶體M5作為構成差動電路20的電路進行了圖示，但是電晶體M5也可以看作與差動電路20不同的電路。
〈差動電路的驅動方法〉
在電路10中，可以以如下兩個模式工作：檢出用來 校正差動電路20的偏移電壓的電壓的模式；以及輸出對應於兩個輸入信號的電位差的信號VOUT的正常工作模式。在下述說明中，有時也將用來校正偏移電壓的電壓稱為“偏移校正電壓”或“校正電壓”。
在偏移校正電壓檢出模式中，使電晶體M1、M4變為導通而使電晶體M2、M3變為截止。在正常工作模式中，使電晶體M1、M4變為截止而使電晶體M2、M3變為導通。由此，在圖1A的例子中，電晶體M1-M4具有相同導電型(這裡為n通道型)，利用公共信號Φ1控制電晶體M1與M4的導通或截止，並利用公共信號Φ2控制電晶體M2、M3的導通或截止。下面，參照圖1D及圖1E對電路10的工作進行說明。
[偏移校正電壓的檢出]
圖1D是說明偏移校正電壓檢出模式的圖。圖1D是示出信號Φ1、Φ2的信號波形以及電路10的工作的電路圖。在該模式中，僅將信號Φ1設定為高位準(H位準)，使電晶體M1、M4變為導通，並使電晶體M2、M3變為截止。
在電路10的輸入側，利用電晶體M1與電晶體M2的工作，差動電路20的兩個輸入端子短路並且兩個輸入端子的電位變為相同電位VIN2。其結果，差動電路20的兩個輸入端子間的電位差變成零。另外，由於電晶體M3為截止，因此Ngout與輸出端子23間為非導通 狀態。在圖1D的狀態中，由於Ngout受到負反饋，不久Ngout的電位變為一定值。取樣保持電路(M4、Cna)獲取該電位並將其儲存。
在取樣保持電路(M4、Cna)中，電晶體M4變為導通，取樣保持電路變為取樣模式。利用電晶體M4的汲極電流對電容器Cna進行充電。接著，為了使取樣保持電路(M4、Cna)變為保持模式，將信號Φ1設定為低位準(L位準)而使電晶體M4變為截止。節點NA變為電浮動狀態，節點NA保持偏移校正電壓。在電路10中，在正常工作模式中，利用保持於節點NA的電位校正信號VOUT的誤差。
[正常工作]
在正常工作模式中，在差動電路20中檢出對應於VIN1與VIN2的電位差的電壓並從輸出端子23輸出表示檢出結果的信號VOUT(或電位VOUT)。圖1E是說明正常工作模式的圖。圖1E是示出信號Φ1、Φ2的信號波形及電路10的工作的電路圖。在該模式中，僅將信號Φ2設定為H位準。因此，電晶體M2、M3變為導通而電晶體M1、M4變為截止。
差動電路20對Ngout輸出對應於VIN1與VIN2的電位差的電位，並且Ngout的電位被保持於節點NA的電位校正，偏移電壓被校正後的電位作為信號VOUT從輸出端子23輸出。
如圖1E所示，在正常工作模式中，節點NA處於電浮動狀態。藉由儘量減少節點NA的電位變動，可以將偏移校正電壓長時間地儲存於節點NA。當可以將偏移校正電壓儲存於節點NA時，不需要在執行正常工作之前反復進行偏移校正電壓的檢出工作。由此，可以減少正常工作以外的工作，從而可以提高電路10的回應速度並減少耗電量。
為了使節點NA長時間地儲存偏移校正電壓，儘量減少來自節點NA的電荷流過洩漏路徑的電流。為此，電晶體M4使用截止狀態時的洩漏電流(關態電流：off-state current)小的電晶體是較佳的。在本說明書中，關態電流低是指在室溫下每通道寬1μm的關態電流為10zA以下。由於關態電流越小越好，因此以通道寬規格化的關態電流值較佳為1zA/μm以下，更佳為10yA/μm以下，進一步佳為1yA/μm以下。在此情況下，源極-汲極間電壓例如在0.1V-3V的範圍內或為5V左右。作為該關態電流低的電晶體可以舉出通道由氧化物半導體形成的電晶體。
藉由作為電晶體M4採用關態電流低的電晶體，可以使取樣保持電路(M4、Cna)具有非揮發性記憶體的功能。因此，不需要在電路10的外部設置儲存用來校正差動電路20的偏移電壓的資料的記憶體。根據本實施方式，可以在不增加電路10的元件數、不加大電路10的尺寸且不消耗多餘的電力的情況下將用來校正偏移電壓 的資料(校正電壓)儲存於電路10的內部。
當在電路10中設置OS電晶體時，作為OS電晶體可以採用具有背閘極的電晶體。可以藉由控制背閘極的電位可以控制OS電晶體的臨界電壓值。當作為電晶體M4採用具有背閘極的OS電晶體時，以信號Φ1為L位準時電晶體M4確實變為截止的方式控制背閘極的電位即可。例如，可以將背閘極的電位設定為接地電位。
〈差動電路的結構實例2〉
下面參照圖2對差動電路的其他的結構實例進行說明。圖2中示出的電路11是對電路10設置了虛擬電晶體的差動電路。
虛擬電晶體是指源極與汲極被短路的電晶體。在電路11中，虛擬電晶體DM1用作連接電晶體M4與節點NA間的虛擬開關。另外，虛擬電晶體DM1的閘極被輸入信號Φ2，以在正常工作模式下形成通道。
藉由使信號Φ1從H位準變為L位準，結束偏移校正電壓的檢出模式。因此，當電晶體M4從導通變為截止時，有可能因電晶體M4的電荷注入或饋通(feed-through)的影響而使節點NA的電位發生變動。因此，較佳的是，設置虛擬電晶體DM1以補償因上述影響導致的節點NA的電位變化。當開始正常工作模式時信號Φ2從L位準變為H位準。當該信號Φ2的位準發生變化時，虛擬電晶體DM1由截止變為導通，因此可以使節點NA的電 位上升。
另外，當作為電晶體M4採用OS電晶體時，虛擬電晶體DM1也使用OS電晶體製造是較佳的。
〈差動電路的結構實例3〉
下面，參照圖3A及圖3B對具有對偏移電壓進行校正的功能的差動電路的更具體的電路結構進行說明。
在電路10中，作為差動電路20可以使用包括由電晶體對形成的差動對的差動電路。圖3A示出具有差動對的差動電路的一個例子。圖3A的電路30的電路圖相當於圖1A的電路10的差動電路20的更具體的電路圖，差動電路40是對應於差動電路20的電路。
差動電路40包括由兩個電晶體MP1、MP2構成的差動對、電流源41及負載電路42。差動電路40被供應高電源電位VH1及低電源電位VL1。
這裡，差動對的電晶體MP1、MP2採用p通道型電晶體。電晶體MP1、MP2的源極與電流源41連接，電晶體MP1、MP2的汲極與負載電路42連接。作為負載電路42，例如可以設置電阻元件、電流鏡電路等。
在圖3A中，電晶體M5的源極與被供應低電源電位VL2的佈線連接，電容器Cna的端子與被供應低電源電位VL3的佈線連接。在可以將低電源電位VL1-VL3設定為相同電位的情況下，可以使用供應低電源電位的公共佈線。
注意，為了不產生偏移電壓，通常以相同尺寸及相同結構製造被稱為差動對電晶體的構成差動對的兩個電晶體，以使其具有相同電特性。在本實施方式中，為了有效地發揮對偏移電壓的校正功能，特意使差動對電晶體的電流電壓特性不同以生成偏移電壓。由此可以在執行偏移校正電壓檢出模式時將節點NA的電位設定為能夠使電晶體M5確實變為導通的電位。
具體地，使電晶體MP1、電晶體MP2的通道寬W與通道長L的比(W/L)相差2倍以上。例如可以使兩個電晶體MP1的W/L與MP2的W/L相差2倍以上至10倍以下。另外，當W/L相差2的平方(2k，k為1以上的整數)時，電路的設計變容易，因此是較佳的。例如，可以使電晶體MP2的W/L為電晶體MP1的W/L的2k倍(k=1、2、3)。
另外，在電路30中，也可以如圖2所示那樣設置虛擬電晶體DM1。圖3B示出具有差動對及虛擬電晶體的差動電路的結構的一個例子。圖3B的電路31相當於對電路30設置了虛擬電晶體DM1的電路。
另外，在圖3A及圖3B中，雖然作為差動對電晶體(MP1、MP2)採用p通道型電晶體，但是也可以採用n通道型電晶體。此時，將電流源41設置於低電源電位VL1一側，將負載電路42設置於高電源電位VH1一側。
本實施方式可以與其他實施方式適當地組合 而實施。
實施方式2
在本實施方式中，對使用了實施方式1的差動電路的比較器進行說明。另外，實施方式1的差動電路不侷限於比較器，還可以用於運算放大器、取樣保持電路、濾波電路等各種電路。
圖4至圖7是示出比較器的結構的一個例子的電路圖。圖4至圖7所示的比較器101-104具有檢測電位VIN是高於參照電位VREF還是低於參照電位VREF的功能。當VIN高於VREF時，從輸出端子23輸出H位準的信號VOUT。當VIN低於VREF時，從輸出端子23輸出L位準的信號VOUT。
〈比較器的結構實例1〉
如圖4所示，比較器101包括差動電路40、電晶體M1-M5及電容器Cna。
比較器101藉由佈線25被供應高電源電位VDD並藉由佈線26被被輸入電位VSS。可以將VSS設定為接地電位。另外，輸入端子22被輸入參照電位VREF，輸入端子21被輸入成為比較對象的電位VIN(或信號VIN)。因此，在偏移校正電壓檢出模式中，差動電路40的兩個輸入端子(MP1的閘極、MP2的閘極)被輸入VREF。從佈線28對電晶體M1的閘極輸入信號Φ1。從佈 線29對電晶體M2的閘極輸入信號Φ2。從佈線39對電晶體M3的閘極輸入信號Φ2。從佈線38對電晶體M4的閘極輸入信號Φ1。
在差動電路40中，電晶體M41用作電流源41。電晶體M41為p通道型電晶體，其閘極與被輸入電位VBIAS的佈線27連接，源極與佈線25連接，汲極與差動對(MP1、MP2)連接。
電晶體M42及電晶體M43構成電流鏡電路並用作負載電路42。這裡，電晶體M42、M43採用n通道型電晶體。
電晶體MP1及電晶體MP2構成差動對。這裡，使電晶體MP2的W/L為電晶體MP1的W/L的2倍以上。這是由於電晶體M5用作使節點Ngout放電的電路(使節點Ngout的電位降低的電路)而不具有使節點Ngout的電位上升的功能的緣故。因此，使電晶體MP2的W/L大於電晶體MP1的W/L，以在偏移校正電壓檢出模式中預先使節點Ngout的電位上升因正常工作模式時的放電而降低的電壓。
〈比較器的結構實例2、3〉
可以對比較器的輸出級設置放大電路。作為放大電路，只要是具有放大差動電路40的輸出(Ngout的電位)的功能的電路即可。例如，作為放大電路，可以舉出源極隨耦電路、共源極放大電路(common source amplifier circuit)等。放大電路設置於Ngout與電晶體M3之間。放大電路的輸入端子與Ngout連接，該輸出端子藉由電晶體M3與輸出端子23連接。
圖5示出具有源極隨耦電路的比較器的結構實例。比較器102的輸出級設置有源極隨耦電路50。源極隨耦電路50包括串聯連接的電晶體M51和電晶體M52。電晶體M51的閘極與佈線27連接，源極與佈線25連接，汲極與電晶體M52的源極連接。另外，電晶體M52的閘極與節點Ngout連接，源極與電晶體M51的汲極連接，汲極與佈線26連接。
源極隨耦電路50可以使輸出電位(節點Ngout的電位)與輸入電位相比上升電晶體M52的閘極-源極間的電壓(|Vgs|)。因此，當節點Ngout的電位為Vgout時，節點Nvout的電位為Vgout+|Vgs|。
圖6示出具有共源極放大電路的比較器的結構實例。比較器103的輸出級設置有共源極放大電路60。共源極放大電路60包括串聯連接的電晶體M61和電晶體M62。電晶體M61的閘極與佈線27連接，源極與佈線25連接，汲極與電晶體M62的汲極連接。另外，電晶體M62的閘極與節點Ngout連接，源極與佈線26連接，汲極與電晶體M61的汲極連接。
另外，由於共源極放大電路60將輸入的邏輯值反轉後輸出，因此，在比較器103中，輸入端子21被輸入參照電位VREF，輸入端子22被輸入VIN。另外，電 晶體M2設置於輸入端子22一側。
<比較器的結構實例4>
如圖2的電路11那樣，可以將虛擬電晶體設置於比較器中。圖7示出具有虛擬電晶體的比較器的結構的一個例子。圖7的比較器104相當於對圖6的比較器103設置了虛擬電晶體DM1的電路。藉由佈線39對DM1的閘極輸入信號Φ2。另外，比較器101、102中也可以設置有虛擬電晶體DM1。
藉由使用本實施方式的比較器可以構成模數轉換裝置(ADC)。下面，參照圖8及圖9對ADC的結構的一個例子進行說明。這裡，對快閃式ADC的結構實例進行說明。
〈ADC的結構實例1〉
如圖8所示，ADC111包括比較器陣列120及編碼器130。比較器陣列120中並聯配置有多個級的比較器121。作為比較器121，可以使用比較器101-104。各比較器121的反相輸入端子(-)被輸入不同的參照電位，非反相輸入端子(+)被輸入電位VIN。各比較器121被輸入信號Φ1、Φ2。
在圖8的例子中，ADC111是3位的ADC，比較器陣列120中設置有7(=23-1)級比較器121。在下面的說明中，當對比較器陣列120中的7個比較器進行區 分時，將該7個比較器稱為CP1-CP7。
CP1-CP7的反相輸入端子(-)被輸入參照電位VREF1-VREF7。各CP1-CP7的輸出被輸入編碼器130。編碼器130由CP1-CP7的輸出電位位準生成對應於3位元的數位碼的信號DOUT[2：0]並將其輸出。DOUT[0]表示第1(20)位元的數字碼。
〈ADC的結構實例2〉
如圖9所示，ADC112是對ADC111設置了取樣保持電路140(S/H)的電路。取樣保持電路140包括電晶體MSH1及電容器CSH1。取樣保持電路140具有將對應於電位VIN的電位保持於電容器CSH1中的功能。
電晶體MSH1的導通或截止由信號Φ1控制。藉由使電晶體MSH1與電晶體M4具有相同的導電型(這裡為n通道型)，可以使設置於比較器121中的取樣保持電路(M4、Cna)與取樣保持電路140同時進行取樣工作及保持工作。因此，可以在檢測比較器121中檢出偏移校正電壓時在取樣保持電路140中進行電位VIN的取樣。
注意，也可以利用與信號Φ1及Φ2不同的信號控制電晶體MSH1的導通或截止。
另外，作為電晶體MSH1，藉由與電晶體M4同樣地採用關態電流極小的OS電晶體，可以使取樣保持電路140具有非揮發性記憶體的功能。由此，能夠長時間地保持在取樣保持電路140中取樣的電位。
本實施方式中說明的ADC可以作為將類比信號轉換為數位碼的裝置而安裝於各種半導體裝置中。例如，可以將本實施方式的ADC用作通訊用IC、能夠儲存多值資料的儲存裝置、CMOS型影像感測器等半導體裝置的ADC。
實施方式3
可以將實施方式1的差動電路及實施方式2的比較器與其他的電路一起安裝於一個IC晶片中。在本實施方式中，作為具有比較器的半導體裝置，對構成該半導體裝置的IC晶片的管芯的結構進行說明。
圖10示出管芯500的部分剖面結構的一個例子。在圖10中，作為構成半導體裝置的元件示出電晶體501-503及電容器504。另外，圖10不是以特定線切斷管芯500的剖面圖而是用來說明管芯500的疊層結構的圖式。
藉由將使用管芯500製造的IC晶片作為電子構件，可以製造出各種各樣的電子裝置。
在管芯500中，由於電晶體501、502是單晶矽晶片510中形成有通道的電晶體，所以將電晶體501、502稱為Si電晶體501、502。Si電晶體501為p通道型電晶體，Si電晶體502為n通道型電晶體。另外，由於電晶體503是通道由氧化物半導體形成的OS電晶體，因此將其稱為OS電晶體503。
在比較器101-104中，OS電晶體503相當於電晶體M4，電容器504相當於電容器Cna。另外，Si電晶體501例如相當於構成差動對的電晶體MP2。Si電晶體502例如相當於構成電流鏡電路的電晶體(M42、M43)或構成開關的電晶體(M1-M3、M5)。
如圖10所示，藉由在Si電晶體501、502等的單晶矽晶片510製造的半導體元件上層疊OS電晶體503及電容器504，可以縮小管芯500的尺寸。另外，在管芯500中，由於OS電晶體的數目比Si電晶體少，所以可以以比Si電晶體501、502寬的設計規格製造電晶體503。
在圖10的例子中，單晶矽晶片510是n型的單晶矽晶片。作為其他的半導體基板，可以使用n型或p型的SOI基板及化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、ZnSe基板等)等。
元件分離絕緣膜511將Si電晶體501、502電隔離。可以利用局部氧化(LOCOS(Local Oxidation of Silicon：矽局部氧化)法)或溝槽分離法等形成元件分離絕緣膜511。另外，也可以使用SOI型的半導體基板代替單晶矽晶片510。此時，元件分離是藉由利用蝕刻將半導體層按元件進行分割而進行的。
藉由進行氧化處理及/或氮化處理，在單晶矽晶片510中的形成Si電晶體501、502的區域中形成有絕緣膜512。絕緣膜512構成Si電晶體501、502的閘極絕 緣膜。另外，在形成Si電晶體502的區域中，藉由選擇性地導入賦予p型導電性的雜質元素形成有p阱513。
Si電晶體501包括p型雜質區514、p型低濃度雜質區515以及閘極電極516，Si電晶體502包括n型雜質區518、n型低濃度雜質區519以及閘極電極520。閘極電極516、520中形成有側壁517、521。
Si電晶體501、502上形成有絕緣膜531。絕緣膜531及絕緣膜512中形成有到達p型雜質區514、n型雜質區518的接觸孔。在該接觸孔中，以接觸於p型雜質區514的方式形成有電極541、542，以接觸於n型雜質區518的方式形成有電極543、544。在絕緣膜531上，以接觸於上述電極541-544的方式形成有佈線545-548。
作為用來形成閘極電極516、520、電極541-544及佈線545-548的導電性材料，可以使用鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿(Hf)、釩(V)、鈮(Nb)、錳、鎂、鋯、鈹等金屬。另外，還可以使用以上述金屬為成分的合金及化合物等。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的半導體以及鎳矽化物等矽化物形成閘極電極516、520。
絕緣膜531上形成有絕緣膜532及絕緣膜533，絕緣膜533上形成有OS電晶體503及電容器504。
OS電晶體503包括氧化物半導體層570、絕緣膜534及導電膜571-574。絕緣膜534構成OS電晶體 503的閘極絕緣膜。導電膜571、572用作電晶體503的源極電極或汲極電極。導電膜573構成閘極電極。導電膜574構成背閘極電極。另外，可以根據需要將導電膜574設置於OS電晶體503中。
OS電晶體503藉由設置於絕緣膜532上的導電膜551與Si電晶體502連接。
電容器504的電介質由絕緣膜534構成，一對端子(電極)由導電膜572及導電膜575構成。
OS電晶體503及電容器504由絕緣膜535及絕緣膜536覆蓋。較佳的是，絕緣膜535使用能夠防止從絕緣膜536釋放的氫侵入氧化物半導體層570的絕緣膜。作為該絕緣膜可以舉出氮化矽膜等。
另外，絕緣膜531-536可以使用單層絕緣膜或兩層以上的多層絕緣膜形成。作為構成上述絕緣膜531-536的絕緣膜，可以舉出由氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭等構成的膜。此外，上述絕緣膜可以利用濺射法、CVD法、MBE法、ALD法或PLD法形成。
注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
絕緣膜536上形成有接觸於導電膜552的導電膜553。覆蓋絕緣膜536形成有用作平坦化膜的絕緣膜 561。絕緣膜561上形成有導電膜554。導電膜554構成引出電極或引導佈線並以接觸於導電膜553的方式設置。絕緣膜561上形成有絕緣膜562。絕緣膜562中形成有到達導電膜554的接觸孔563。
絕緣膜561及絕緣膜562也可以與絕緣膜531-536同樣地形成，但是，為了使其具有平坦化膜的功能，使用聚醯亞胺或丙烯酸樹脂等樹脂膜形成是較佳的。另外，導電膜551-554及導電膜571-575可以與佈線545同樣地形成。
可以將氧化物半導體層570的厚度設定為2nm以上且40nm以下。此外，由於氧化物半導體層570構成OS電晶體503的通道形成區，所以具有i型(本質半導體)或無限接近於i型。藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損的氧化物半導體層是i型(本質半導體)或無限趨近於i型。在此，將上述氧化物半導體層稱為高度純化的氧化物半導體層。使用高度純化的氧化物半導體層製造的電晶體的關態電流極小且具有高可靠性。
為了製造關態電流小的電晶體，氧化物半導體層570的載子密度較佳為1×1017/cm3以下。更佳的是1×1016/cm3以下、1×1015/cm3以下、1×1014/cm3以下或1×1013/cm3以下。
藉由使用氧化物半導體層570，在室溫(25℃左右)中可以將關閉狀態的OS電晶體503的源極-汲極電 流設定為1×10-18A以下。室溫(25℃左右)中的關閉狀態的源極-汲極電流較佳為1×10-21A以下，更佳為1×10-24A以下。或者，可以以85℃將關態電流值設定為1×10-15A以下，較佳的是設定為1×10-18A以下，更佳的是設定為1×10-21A以下。注意，“電晶體處於關閉狀態”是指在n通道型電晶體的閘極電壓充分小於臨界電壓的狀態。明確而言，如果閘極電壓比臨界電壓小1V以上、2V以上或3V以上，則電晶體處於關閉狀態。
根據各種實驗可以證明通道由氧化物半導體形成的電晶體的關態電流極小。例如，在使用具有1×106μm通道寬度和10μm通道長度的電晶體中可以得到在從1V至10V的源極-汲極之間的電壓(汲極電壓)範圍內關態電流小於或等於半導體參數分析儀的測量極限，即小於或等於1×10-13A以下的測量資料。在此情況下，根據電晶體的通道寬度被規格化的關態電流為100zA/μm以下。
作為另一個實驗，可以舉出藉由使用如下電路來測量關態電流的方法，在該電路中將電晶體連接到電容器且由該OS電晶體控制注入到電容器或從電容器放電的電荷。在此情況下，根據電容器的每單位時間的電荷量的推移而測量OS電晶體的關態電流。其結果，確認到在汲極電壓為3V的條件下OS電晶體的關態電流為幾十yA/μm。由此，使用被高度純化的氧化物半導體層形成通道形成區的電晶體的關態電流比使用具有結晶性的Si電 晶體的關態電流顯著小。
作為氧化物半導體層570，較佳的是，由至少含有選自In、Ga、Sn及Zn中的一種以上的元素的氧化物形成。作為該氧化物，可以使用n-Sn-Ga-Zn氧化物、In-Ga-Zn氧化物、In-Sn-Zn氧化物、In-Al-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物半導體、Zn-Mg氧化物半導體、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In氧化物、Sn氧化物、Zn氧化物等。
在此，例如，In-Ga-Zn氧化物是指包含In、Ga及Zn的氧化物，而對In、Ga、Zn及O的原子數的比沒有限制。
另外，作為氧化物半導體層570的結晶結構，典型地有單晶、微晶、多晶及非晶。作為氧化物半導體層570，使用CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜是較佳的。另外，氧化物半導體層570可以由單層的氧化物膜形成也可以由兩層以上的多層氧化物半導體膜形成。
下面，對構成氧化物半導體層570的氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成 CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(
Figure TWI677193B_D0001
軸)旋轉樣本的條件下進行分析(
Figure TWI677193B_D0002
掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即 使在將2θ固定為56°附近的狀態下進行
Figure TWI677193B_D0003
掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或在進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
另外，在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
下面，對CAAC-OS膜的成膜方法的一個例子進行說明。例如，作為成膜方法的一個例子，可以舉出使用多晶的氧化物半導體濺射靶材的濺射法。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺射靶材且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域會沿著a-b面劈開，成為具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子而剝離。此時，該平板狀的濺射粒子保持結晶狀態到達基板，於是可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，採用如下條件是較佳的。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於成膜 室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的濺射靶材適當地改變。
或者，藉由利用多次沉積膜的方法可以形成CAAC-OS膜。以下示出這樣方法的一個例子。
首先，以1nm以上且小於10nm的厚度形成第一氧化物半導體層。第一氧化物半導體層藉由濺射法形成。明確而言，將基板溫度設定為100℃以上且500℃以下，較佳的是，設定為150℃以上且450℃以下，將成膜氣體中的氧比率設定為30vol.%以上，較佳的是，設定為100vol.%，來形成第一氧化物半導體層。
接著，藉由進行加熱處理來形成結晶性高的第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳的是，設定為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳的是，設定為6分鐘以上且4小時以下。此外，加熱處理可以在惰性氛圍或氧化氛圍下進行。較佳的是，在惰性氛圍下進行加熱處理之後，在氧化氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理，可以短時間降低第一氧化物半導體層的雜質濃度。另一方面，當在惰性氛圍下進行加熱處理時，氧缺損有時生成在第一氧化物半導體層中。在此情況下，藉由在氧化氛圍下進行加熱處理，可以降低該氧缺損。另外，加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下，可以更短的時間降低第一氧化物半導體層的雜質濃度。
由於第一氧化物半導體層的厚度為1nm以上 且小於10nm，所以可以與厚度為10nm以上的情況相比藉由加熱處理容易地實現晶化。
接著，以10nm以上且50nm以下的厚度形成具有與第一氧化物半導體層相同的組成的第二氧化物半導體層。第二氧化物半導體層藉由濺射法形成。明確而言，將基板溫度設定為100℃以上且500℃以下，較佳的是設定為150℃以上且450℃以下，將成膜氣體中的氧比率設定為30vol.%以上，較佳的是設定為100vol.%，來形成第二氧化物半導體層。
接著，藉由進行加熱處理，使第二氧化物半導體層從第一CAAC-OS膜進行固相生長，來形成結晶性高的第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳的是設定為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳的是設定為6分鐘以上且4小時以下。此外，加熱處理可以在惰性氛圍或氧化氛圍下進行。較佳的是，在惰性氛圍下進行加熱處理之後，在氧化氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理，可以短時間降低第二氧化物半導體層的雜質濃度。另一方面，當在惰性氛圍下進行加熱處理時，氧缺損有時生成在第二氧化物半導體層中。在此情況下，藉由在氧化氛圍下進行加熱處理，可以降低該氧缺損。另外，加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下，可以更短的時間降低第二氧化物半導 體層的雜質濃度。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖11A至圖14H對OS電晶體的結構及其製造方法進行說明。作為本實施方式的OS電晶體，例如可以製造如圖10中的OS電晶體503那樣的電晶體。
〈OS電晶體的結構實例1〉
圖11A至圖11C示出頂閘極型OS電晶體的結構的一個例子。圖11A是OS電晶體651的俯視圖。圖11B是沿著線B1-B2的圖11A的剖面圖，圖11C是沿著線B3-B4的圖11A的剖面圖。
如圖11B所示，OS電晶體651包括：設置於基板600上的基底絕緣膜602；設置於基底絕緣膜602上的多層膜606；源極電極616a；汲極電極616b；閘極絕緣膜612；閘極電極604；及保護絕緣膜618。
閘極絕緣膜612設置於源極電極616a及汲極電極616b上。源極電極616a及汲極電極616b設置於基底絕緣膜602及多層膜606上。另外，源極電極616a及汲極電極616b以接觸於多層膜606的側端部的方式設置。保護絕緣膜618設置於閘極絕緣膜612及閘極電極 604上。
多層膜606包括：設置於基底絕緣膜602上的氧化物層606a；設置於氧化物層606a上的氧化物半導體層606b；以及設置於氧化物半導體層606b上的氧化物層606c。
這裡，雖然對包括三層結構的多層膜606的OS電晶體651進行說明，但是多層膜606只要是多個氧化物層的疊層即可，也可以為雙層或四層結構。例如，當作為多層膜606採用雙層結構時，可以由氧化物層606a和氧化物半導體層606b構成。
注意，這裡雖然基底絕緣膜602及保護絕緣膜618是構成OS電晶體651的膜，但是基底絕緣膜602和保護絕緣膜618中的一者或兩者也可以不包含於OS電晶體651中。
如圖11B所示，根據用作源極電極616a及汲極電極616b的導電膜的種類，有時多層膜606的一部分中的氧被源極電極616a及汲極電極616b奪取而使多層膜606中形成被部分n型化的區域(源極區及汲極區)。圖11B示出多層膜606中形成有上述n型區域的例子，虛線表示n型區域的邊界。
n型區域是多層膜606中氧缺損多的區域，如後面說明的那樣，n型區域是藉由形成構成源極電極616a及汲極電極616b的導電膜而形成的。另外，雖然沒有圖示，有時多層膜606中的氧進入源極電極616a及汲極電 極616b與多層膜606接觸的區域中而形成混合層。
在圖11A中的與閘極電極604重疊的區域中，將源極電極616a與汲極電極616b之間的間隔稱為通道長度。注意，當OS電晶體651包含源極區及汲極區時，在與閘極電極604重疊的區域中，也可以將源極區及汲極區之間的間隔稱為通道長度。
另外，通道形成區是指在多層膜606中，與閘極電極604重疊並被源極電極616a與汲極電極616b夾著的區域。此外，通道是指在通道形成區中的電流主要流動的區域。這裡，通道是通道形成區中的氧化物半導體層606b部分。
氧化物層606c由構成氧化物半導體層606b的元素的一種或兩種以上構成，導帶底的能量比氧化物半導體層606b更靠近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。另外，氧化物半導體層606b至少包含銦是較佳的，因為載子移動率得到提高。此時，如果對閘極電極604施加電場，會在多層膜606中導帶底的能量小的氧化物半導體層606b中形成通道。也就是說，藉由在氧化物半導體層606b與閘極絕緣膜612之間設置有氧化物層606c，可以將OS電晶體651的通道形成在不與閘極絕緣膜612接觸的氧化物半導體層606b中。另外，由於氧化物層606c由構成氧化物半導體層606b的元素的一種或兩種以上構成，因此在氧化物半導 體層606b與氧化物層606c之間的介面中不容易產生介面散射。於是，由於在該介面中載子的移動不被阻礙，因此OS電晶體651的場效移動率很高。
將氧化物層606c的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，將氧化物半導體層606b的厚度設定為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且15nm以下。將氧化物層606a的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。
另外，氧化物層606a由構成氧化物半導體層606b的元素的一種或兩種以上構成，導帶底的能量比氧化物半導體層606b更靠近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。由於氧化物層606a由構成氧化物半導體層606b的元素的一種或兩種以上構成，因此在氧化物半導體層606b與氧化物層606a之間的介面中不容易形成介面能階。當該介面具有介面能階時，將該介面作為通道的臨界電壓不同的第二電晶體被形成，因此OS電晶體651的外觀上的臨界電壓有時會變動。因此，藉由設置氧化物層606a，可以減少OS電晶體651的臨界電壓等電特性的不均勻。
例如，氧化物層606a及氧化物層606c是以與氧化物半導體層606b相同的元素(銦、鎵、鋅)為主成分，並包含比氧化物半導體層606b高的原子數比的鎵 的氧化物層。明確地說，作為氧化物層606a及氧化物層606c，使用包含比氧化物半導體層606b的原子數比高1.5倍以上，較佳為2倍以上，更佳為3倍以上的鎵的氧化物層。由於鎵與氧堅固地鍵合，因此鎵具有抑制氧缺陷產生在氧化物層中的功能。也就是說，氧化物層606a及氧化物層606c是與氧化物半導體層606b相比不容易產生氧缺陷的氧化物層。
另外，氧化物層606a、氧化物半導體層606b及氧化物層606c為非晶或結晶。較佳的是，氧化物層606a為非晶或結晶，氧化物半導體層606b為結晶，氧化物層606c為非晶。藉由使形成有通道的氧化物半導體層606b為結晶，可以賦予OS電晶體651穩定的電特性。
下面對OS電晶體651的其他結構進行說明。
基板600可以使用玻璃基板、石英基板等絕緣基板。另外，還可以使用實施方式2所示的半導體基板。
作為源極電極616a及汲極電極616b，將包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭以及鎢中的一種以上的導電膜以單層或疊層形成，即可。注意，源極電極616a及汲極電極616b可以是相同的組成，也可以是不同的組成。例如使用鎢膜和氮化鉭膜的疊層。
注意，雖然在圖11A中多層膜606的端部形成到閘極電極604的端部的外側，但是也可以在閘極電極604內側形成多層膜606的端部以抑制因光而在多層膜 606中生成載子。
作為基底絕緣膜602，使用選自包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭等物質中的一種或多種的絕緣膜，並以單層或疊層形成，即可。
作為基底絕緣膜602，例如，可以形成如下多層膜：作為第一層設置氮化矽層，作為第二層設置氧化矽層。在上述的情況下，氧化矽層也可以為氧氮化矽層。此外，氮化矽層也可以為氮氧化矽層。氧化矽層使用缺陷密度小的氧化矽層是較佳的。明確而言，使用如下氧化矽層：g值為2.001的電子自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。另外，g值及自旋密度可以由利用電子自旋共振(ESR)測定的ESR譜算出。氮化矽層使用氫及氨的釋放量少的氮化矽層。氫及氨的釋放量可以利用熱脫附譜分析(TDS：Thermal Desorption Spectroscopy)來測量。另外，氮化矽層使用氧不透過或氧幾乎不透過的氮化矽層。
或者，作為基底絕緣膜602，例如，可以形成如下多層膜：作為第一層設置第一氮化矽層，作為第二層設置第一氧化矽層，作為第三層設置第二氧化矽層。在上述的情況下，第一氧化矽層或/及第二氧化矽層也可以為氧氮化矽層。此外，氮化矽層也可以為氮氧化矽層。第一氧化矽層使用缺陷密度小的氧化矽層是較佳的。明確而 言，使用如下氧化矽層：g值為2.001的電子自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。第二氧化矽層使用包含過剩氧的氧化矽層。氮化矽層使用氫及氨的釋放量少的氮化矽層。另外，氮化矽層使用使氧不透過或幾乎不透過的氮化矽層。
包含過剩氧的氧化矽層是指藉由加熱處理等可以釋放氧的氧化矽層。在將氧化矽層應用於絕緣膜時，具有過剩氧的絕緣膜是具有藉由加熱處理釋放氧的功能的絕緣膜。
在此，藉由加熱處理釋放氧的膜是指：利用在表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內進行的TDS分析時，釋放出的氧換算為氧原子為1×1018atoms/cm2以上、1×1019atoms/cm2以上或1×1020atoms/cm2以上的膜。
或者，藉由加熱處理釋放氧的膜有時包含過氧化自由基。明確而言，上述情況是指起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的膜是指在ESR譜中當g值為2.01近旁時具有非對稱性的波形的膜。
或者，包含過剩氧的絕緣膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由RBS(Rutherford Backscattering Spectrometry：拉塞福背散射 光譜學法)測定的值。
當閘極絕緣膜612及基底絕緣膜602中的至少一個為包括包含過剩氧的絕緣膜時，可以減少氧化物半導體層606b的氧缺損。
此外，作為保護絕緣膜618，使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜的單層或疊層形成即可。
〈OS電晶體的製造方法例1〉
下面，參照圖12A至圖12E對OS電晶體651的製造方法的一個例子進行說明。
首先，準備形成有基底絕緣膜602的基板600。作為基底絕緣膜602，使用濺射裝置形成包含過剩氧的氧化矽層。
接著，形成用作氧化物層606a的氧化物層。作為氧化物層606a使用厚度為20nm的IGZO(In：Ga：Zn=1：3：2)膜。另外，IGZO(In：Ga：Zn=1：3：2)膜的成膜條件是如下：利用濺射裝置；基板溫度為200℃；Ar/O2=30/15sccm；成膜壓力為0.4Pa；成膜功率(DC)為0.5kW；以及基板-靶材間距離(T-S間距離)為60mm。
接著，形成用作氧化物半導體層606b的氧化 物半導體層。作為氧化物半導體層606b使用厚度為15nm的IGZO(In：Ga：Zn=1：1：1)膜。此外，IGZO(In：Ga：Zn=1：1：1)膜的成膜條件是如下：使用濺射裝置；基板溫度為300℃；Ar/O2=30/15sccm；成膜壓力為0.4Pa；成膜功率(DC)為0.5kW；以及基板-靶材間距離(T-S間距離)為60mm。
接著，形成用作氧化物層606c的氧化物層。 作為氧化物層606c使用厚度為5nm的IGZO(In：Ga：Zn=1：3：2)膜。此外，當利用濺射裝置形成IGZO(In：Ga：Zn=1：3：2)膜時，可以採用如下成膜條件：基板溫度為200℃；Ar/O2=30/15sccm；成膜壓力為0.4Pa；成膜功率(DC)為0.5kW；基板-靶材間距離(T-S間距離)為60mm。
接著，較佳的是，進行第一加熱處理。第一加熱處理也可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍下、包含10ppm以上，較佳的是包含1%以上，更佳的是包含10%以上的氧化氣體氛圍下、或者減壓狀態下進行。或者，在惰性氣體氛圍下進行加熱處理，然後為了在填補脫離了的氧包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下，來進行第一加熱處理，即可。藉由進行第一加熱處理，可以提高用作氧化物半導體層606b的氧化物半導體層的結晶性，還可以從基底絕緣膜602、用作氧化物層606a的氧化物層、用作氧 化物半導體層606b的氧化物半導體層或/及用作氧化物層606c的氧化物層去除氫及水等雜質。
接著，對用作氧化物層606a的氧化物層、用作氧化物半導體層606b的氧化物半導體層以及用作氧化物層606c的氧化物層的一部分進行蝕刻，來形成包含氧化物層606a、氧化物半導體層606b以及氧化物層606c的多層膜606(參照圖12A)。
接著，形成成為源極電極616a及汲極電極616b的導電膜。例如，當作為導電膜使用鎢膜時，鎢膜從多層膜606中抽出氧而使多層膜606與鎢膜接觸的區域中形成n型區域。另外，當形成鈦膜時，鈦擴散到該區域中而使該區域n型化。接著，對該導電膜的一部分進行蝕刻，由此形成源極電極616a及汲極電極616b(參照圖12B)。
接著，較佳的是，進行第二加熱處理。第二加熱處理可以與第一加熱處理同樣地進行。藉由進行第二加熱處理，可以從多層膜606去除氫或水等雜質。另外，藉由第二加熱處理，多層膜606露出的區域被供應氧，源極電極616a及汲極電極616b的形成時被n型化的區域被i型化。
接著，形成閘極絕緣膜612(參照圖12C)。作為閘極絕緣膜612，例如，可以形成如下多層膜：作為第一層設置第一氧化矽層，作為第二層設置第二氧化矽層，作為第三層設置氮化矽層。此時，第一氧化矽層及/ 或第二氧化矽層也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。第一氧化矽層使用缺陷密度小的氧化矽層是較佳的。明確而言，使用如下氧化矽層：在ESR測定時，來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。第二氧化矽層使用包含過剩氧的氧化矽層。氮化矽層使用氫及氨的釋放量少的氮化矽層。另外，氮化矽層使用不使氧透過或幾乎不使氧透過的氮化矽層。
接著，形成用作閘極電極604的導電膜。接著，對該導電膜的一部分進行蝕刻來形成閘極電極604(參照圖12D)。接著，形成保護絕緣膜618(參照圖12E)。
藉由上述方法可以製造OS電晶體651。
由於多層膜606的氧化物半導體層606b的氧缺損減少，因此OS電晶體651具有穩定的電特性。
〈OS電晶體的結構實例2〉
接著，參照圖13A至圖13C對與OS電晶體651具有不同結構的OS電晶體的一個例子進行說明。
圖13A至圖13C示出頂閘極型OS電晶體的結構的一個例子。圖13A是OS電晶體的俯視圖。圖13B是圖13A的沿著點劃線B1-B2的剖面圖，圖13C是圖13A的沿著點劃線B3-B4的剖面圖。
如圖13A至圖13C所示，OS電晶體652包 括：設置於基板600上的基底絕緣膜602；設置於基底絕緣膜602上的多層膜606；源極電極616a；汲極電極616b；閘極絕緣膜612；閘極電極604；以及保護絕緣膜618。
基底絕緣膜602上層疊地設置有氧化物層606a、氧化物半導體層606b。源極電極616a及汲極電極616b在氧化物層606a與氧化物半導體層606b的疊層膜上以接觸於該疊層膜的方式設置。另外，該疊層膜及源極電極616a及汲極電極616b上設置有氧化物層606c。在氧化物層606c上隔著閘極絕緣膜612設置有閘極電極604。
雖然圖13B和圖13C中示出閘極電極604、閘極絕緣膜612及氧化物層606c以具有相同平面形狀的方式形成的例子，但是不侷限於此。例如，氧化物層606c及/或閘極絕緣膜612也可以具有位於閘極電極604的端部的外側的部分。
另外，根據用作源極電極616a及汲極電極616b的導電膜的種類，有時氧化物半導體層606b的一部分中的氧被奪取或者形成有混合層而使氧化物半導體層606b中形成n型區域。在圖13B中，使用虛線表示n型區域的邊界。
在圖13A所示的平面佈局中，閘極電極604以與整個通道形成區重疊的方式設置。藉由採用該平面佈局，可以防止光從閘極電極604一側入射時因該光而使通 道形成區中生成載子。即，在圖13A的例子中閘極電極604具有遮光膜的功能。當然，通道形成區也可以具有不與閘極電極604重疊的區域。
〈OS電晶體的製造方法實例2〉
下面參照圖14A至圖14H對OS電晶體652的製造方法的一個例子進行說明。與OS電晶體651的製造製程相同的工程將參照OS電晶體651的製程進行。
首先，準備基板600。接著，形成基底絕緣膜602。然後，依次形成氧化物層636a及氧化物半導體層636b(參照圖14A)。
接著，對氧化物層636a及氧化物半導體層636b的一部分進行蝕刻形成島狀氧化物層606a及氧化物半導體層606b(參照圖14B)。較佳的是，在進行該蝕刻前進行第一加熱處理。
接著，形成導電膜616(參照圖14C)。當形成導電膜616時，有時氧化物層606a與氧化物半導體層606b的疊層膜的上層上形成有n型區域607。
接著，對導電膜616的一部分進行蝕刻形成源極電極616a及汲極電極616b(參照圖14D)。然後，進行第二加熱處理是較佳的。有時藉由進行第二加熱處理氧化物半導體層606b的露出的n型區域607被供應氧而形成i型區域(參照圖14D)。
接著，形成氧化物層636c(參照圖14E)。
接著，形成絕緣膜642。絕緣膜642例如可以利用使用電漿的CVD法形成。當利用CVD法形成時，基板溫度越高越可以得到緻密的缺陷密度低的絕緣膜。由於絕緣膜642在加工後用作閘極絕緣膜612，因此絕緣膜642越緻密缺陷密度越低電晶體的電特性越穩定。另一方面，當基底絕緣膜602含有過剩的氧時電晶體的電特性穩定。但是，有時在露出基底絕緣膜602的狀態下將基板溫度設定得較高時從基底絕緣膜602釋放出氧而使過剩的氧減少。
這裡，由於當形成絕緣膜642時基底絕緣膜602由氧化物層636c覆蓋，由此可以防止從基底絕緣膜602的氧釋放。因此，可以在不減少基底絕緣膜602中含有的過剩的氧的情況下形成緻密的缺陷密度低的絕緣膜642。由此，可以提高電晶體的可靠性。
接著，形成導電膜634(參照圖14F)。接著，對氧化物層636c、絕緣膜642及導電膜634的一部分進行蝕刻，分別形成氧化物層606c、閘極絕緣膜612及閘極電極604(參照圖14G)。
接著，形成保護絕緣膜618。藉由上述步驟可以製造圖13A至圖13C所示的OS電晶體652(參照圖14H)。較佳的是，在形成保護絕緣膜618之後進行第三加熱處理。第三加熱處理可以與第一加熱處理同樣地進行。
由於電晶體651、652在多層膜606的氧化物 半導體層606b中形成有通道，所以具有穩定的電特性和高場效移動率。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，對作為電子構件安裝有實施方式3所說明的IC晶片的電子裝置進行說明。
作為上述電子裝置的例子，可以舉出顯示裝置、個人電腦、具備儲存介質的影像再現裝置(能夠讀出如DVD(Digital Versatile Disc：數位通用磁片)等儲存介質的影像資料並具有能夠顯示其影像的顯示器的裝置)。此外，還可以舉出行動電話、包括可攜式在內的遊戲機、可攜式資訊終端、電子書閱讀器、例如攝影機和數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再生裝置(例如，汽車音訊系統和數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機等。圖15A至15F示出這些電子裝置的具體實例。
圖15A及圖15B示出可攜式資訊終端900。資訊終端900具有外殼901、外殼902、顯示部903a及顯示部903b等。
顯示部903a是具有觸摸輸入功能的面板。例如，如圖15A所示，可以利用顯示部903a顯示的選擇按 鈕904選擇進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如當選擇“觸摸輸入”時，如圖15B所示在顯示部903a中顯示鍵盤905。
另外，資訊終端900如圖15B所示可以卸下顯示部903a與顯示部903b中的任一方。例如，藉由將顯示部903a設置為具有觸摸輸入功能的面板而卸下顯示部903b，可以提高資訊終端900的便利性。
資訊終端900可以具有如下功能：顯示各種資訊(靜止影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯；利用各種軟體(程式)控制處理；等。另外，也可以採用在外殼901、902的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。
另外，資訊終端900也可以採用以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書閱讀器伺服器購買所希望的書籍資料等並進行下載的結構。再者，還可以對外殼902設置天線及麥克風等裝置而使其具有通話功能。由此，可以將資訊終端900作為行動電話使用。
圖15C示出電子書閱讀器910。電子書閱讀器910作為顯示單元內裝有電子紙。電子書閱讀器910由外殼911和外殼912這兩個外殼構成。外殼911及外殼 912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915連接，並可以以該軸部915為軸進行開閉動作。此外，外殼911設置有電源916、操作鍵917以及揚聲器918等。
圖15D示出電視機920。電視機920由外殼921、顯示部922、及支架923等構成。可以藉由外殼921所具有的開關和遙控器924來進行電視機920的操作。
圖15E示出智能手機930。外殼935設置有顯示部931、揚聲器932、麥克風933、操作按鈕934等。
圖15F示出數位相機940。數位相機940由外殼941、顯示部942、操作開關943等構成。
實施例1
在本實施例中，作為具有快閃式ADC的半導體裝置製造記憶體並對其工作的驗證結果進行說明。具體地，製造能夠儲存多值資料的記憶體管芯，並對利用ADC將來自記憶體單元的輸出信號轉換為3位元的數位信號的工作進行了驗證。
另外，有時也將本實施例的記憶體稱為“NOSRAM”。NOSRAM的名稱由來於Non-volatile Oxide Semiconductor Random Access Memory(氧化物半導體非揮發性隨機存取記憶體)，其是將OS電晶體用於記憶體單元的能夠進行重寫的記憶體之一。
〈NOSRAM的結構〉
圖16A示出驗證用管芯的塊圖，圖16B示出NOSRAM單元的電路圖。圖17A示出實際製造的驗證用管芯的顯微鏡照片，圖17B示出NOSRAM(驗證用管芯)的規格單。
與ADC的比較器同樣地，NOSRAM單元也使用yA/um級(y為10-24)的具有關態洩漏電流極小的特殊特性的OS電晶體。在本實施例中，作為構成上述OS電晶體的氧化物半導體膜採用具有CAAC結構的IGZO膜。因此，有時也將本實施例的OS電晶體稱為“CAAC-IGZO電晶體”。
如圖16B所示，NOSRAM單元包括：用來進行資料的寫入的電晶體Mm1；用來讀出資料的電晶體Mm2；儲存電荷並控制電晶體Mm2的閘極電壓的電容器Cm1。WLIGZO是寫入字線，WLc是讀出字線。BL是位元線，SL是源極線。另外，SL是NOSRAM單元陣列並用作公共佈線。
電晶體Mm1是CAAC-IGZO電晶體，電晶體Mm2是Si電晶體。電晶體Mm1、電晶體Mm2的設計規格(technology)為0.45μm，電容器Cm1的電容值為2fF(參照圖17B)。
12個BL的輸出分別與ADC連接。ADC是具有對偏移電壓進行校正的功能的3位的ADC。在驗證用管芯中，作為ADC111(圖8)製造了對編碼器130的輸 出設置了鎖存電路的ADC。另外，作為該ADC的比較器採用圖7的比較器104。從BL的輸出信號作為輸入信號VIN輸入驗證用管芯的比較器。
〈NOSRAM的工作〉
對試製的NOSRAM的工作進行說明。
[寫入工作]
圖18A示出NOSRAM單元寫入時輸入到BL的信號的波形。另外，在試製的NOSRAM中，每當數字碼變化1時，寫入電壓變化0.3V。對應於數字碼“111”-“000”的寫入電壓為2.7V、2.4V、2.1V、1.8V、1.5V、1.2V、0.9V、0.6V。
作為寫入工作，首先，對選擇行的WLc施加VSS，並對選擇行的WLIGZO施加VH，而使電晶體Mm1導通。接著，對應於3bit的資料的8值電壓藉由寫入開關被輸出至12個BL中。由此，供應到各BL的電壓直接施加到選擇行的NOSRAM單元的電容器Cm1。也就是說，可以將3bit的資料按行單位進行寫入。最後，將選擇行的WLIGZO的電壓設定為VL，並將WLc的電壓設定為VH，以使電晶體Mm1及Mm2變為截止，由此完成寫入工作。
[讀出、A/D轉換]
圖18B示出讀出工作時的來自BL的輸出信號的波 形。藉由讀出工作，在選擇行的單元中，對應於被寫入的電壓的電壓從BL輸出並作為信號VIN輸入到ADC的七個比較器中。在七個比較器中，分別對輸入信號VIN與參考電壓(VREF1-VREF7)進行了比較。比較器的比較結果被編碼器轉換為3bit的數位資料。從編碼器輸出的3bit的數位信號在鎖存電路中被LAT信號取樣。
由於比較器的電晶體M4為CAAC-IGZO電晶體，因此可以利用比較器儲存用來校正偏移電壓的資料(校正電壓)。因此，在驗證用管芯中，在讀出整個18kbit的NOSRAM單元陣列的資料時，只需在執行讀出工作前利用比較器進行一次偏移校正電壓的取得工作。
〈NOSRAM單元的驗證結果〉
圖19A至圖19C示出NOSRAM單元的工作的驗證結果。
圖19A是示出讀出工作時的相對於WLc的電壓VWLC的電晶體Mm2的汲極電流Id的變化的圖表。也就是說，圖19A示出電晶體Mm2的電流電壓特性曲線。另外，圖19A示出被寫入了對應於3位元的資料(數位碼)的電壓(0.6V、0.9V、1.2V、1.5V、1.8V、2.1V、2.4V、2.7V)的NOSRAM單元的Id的測量結果。
在圖19A中，最左側的曲線示出寫入電壓2.7V的Id，最右側的曲線示出寫入電壓0.6V的Id。圖19A示出電晶體Mm2的臨界電壓(Vth)對應於寫入 NOSRAM單元的電壓而變化。
圖19B是示出對應於寫入時間的臨界電壓(Vth)的變化的圖表。圖19B的Vth是根據圖19A的電流電壓特性曲線及寫入時間算出的值。由圖19B可以確認：可以在5nsec間將8值的寫入電壓中的任一個儲存於電容器Cm1中。
圖19C示出NOSRAM單元的耐重寫性。由圖19C可以確認：NOSRAM單元即使在進行了1×1012次重寫之後仍可以維持對應於8值的寫入電壓的Vth。
由上述結果可以確認NOSRAM單元可以準確地儲存3bit的資料。
〈ADC的驗證結果〉
圖20A是示出ADC的轉換特性的圖表。圖20A是示出利用ADC得到的對應於輸入到比較器中的VIN的數位碼的圖表。另外，提供至ADC的各比較器的參考電壓VREF1-VREF7被設定為單元臨界值(單元Vth)的中央值。另外，單元Vth是指在進行讀出時的BL的電壓，該電壓由寫入單元中的電壓及電晶體Mm2的臨界電壓(Vth)決定(參照圖18B)。
圖20B示出驗證用管芯的ADC的性能。圖20B是示出比較器的參考電壓(VREF)與轉變點電壓VTP的差(VTP-VREF)的圖表。圖20B示出驗證用管芯中的比較器的誤差可以被抑制為10mV左右。不具有對偏移電 壓進行校正的功能的比較器的誤差為30mV左右，由此可以確認根據本實施例可以提供高精度的ADC。

Claims (20)

  1. 一種半導體裝置，包括：包括第一輸入端子、第二輸入端子及輸出端子的第一電路，該第一電路被配置為對應於該第一輸入端子與該第二輸入端子之間的電位差輸出電位；包括第一電晶體及電容器的第二電路，該第二電路的第一節點與該輸出端子電連接，該第二電路被配置為儲存該第一節點的電位；在第二節點與該輸出端子電連接的第二電晶體，該第二電晶體被配置為根據該第二電路中儲存的該電位控制該第二節點的電位；以及與該輸出端子電連接之第三電路，該第三電路被配置為放大該第二節點的該電位，其中，該第一電晶體包括具有通道形成區的氧化物半導體層，其中，該第一電路還包括第三電晶體及第四電晶體，其中，該第三電晶體的閘極與該第一輸入端子電連接，其中，該第四電晶體的閘極與該第二輸入端子電連接，以及其中，該第三電晶體的通道寬W與通道長L的比與該第四電晶體的通道寬W與通道長L的比相差兩倍以上。
  2. 一種半導體裝置，包括：包括第一輸入端子、第二輸入端子、輸出端子、第一電晶體及第二電晶體的第一電路，該第一電路被配置為對應於該第一輸入端子與該第二輸入端子的電位差輸出電位；包括第三電晶體及電容器的第二電路，該第二電路的第一節點與該輸出端子電連接，該第二電路被配置為儲存該第一節點的電位；以及在第二節點與該輸出端子電連接的第四電晶體，該第四電晶體被配置為根據該第二電路中儲存的該電位控制該第二節點的電位，其中，該第一電晶體的閘極與該第一輸入端子電連接，該第二電晶體的閘極與該第二輸入端子電連接，並且，該第一電晶體的通道寬W與通道長L的比與該第二電晶體的通道寬W與通道長L的比相差兩倍以上。
  3. 根據申請專利範圍第2項之半導體裝置，其中該第三電晶體包括具有通道形成區的氧化物半導體層。
  4. 根據申請專利範圍第3項之半導體裝置，其中該氧化物半導體層包括具有c軸配向結晶的區域。
  5. 根據申請專利範圍第2項之半導體裝置，其中該第三電晶體與該電容器藉由虛擬開關彼此電連接。
  6. 根據申請專利範圍第5項之半導體裝置，其中該虛擬開關是源極和汲極被短路的電晶體。
  7. 根據申請專利範圍第2項之半導體裝置，還包括與該輸出端子電連接的第三電路，該第三電路被配置為放大該第二節點的該電位。
  8. 根據申請專利範圍第1或7項之半導體裝置，其中該第三電路是共源極放大電路或源極隨耦電路。
  9. 一種半導體裝置，包括：包括第一輸入端子、第二輸入端子及輸出端子的第一電路；包括第一電晶體及電容器的第二電路，該第一電晶體與該輸出端子電連接；以及第二電晶體，其中，該第二電晶體的源極和汲極中的一方與該輸出端子電連接，其中，該第二電晶體的閘極與該電容器電連接，其中，該第一電晶體與該電容器藉由虛擬開關彼此電連接，其中，該第一電晶體包括具有通道形成區的氧化物半導體層，其中，該第一電路還包括第三電晶體及第四電晶體，其中，該第三電晶體的閘極與該第一輸入端子電連接，其中，該第四電晶體的閘極與該第二輸入端子電連接，以及其中，該第三電晶體的通道寬W與通道長L的比與該第四電晶體的通道寬W與通道長L的比相差兩倍以上。
  10. 根據申請專利範圍第1或9項之半導體裝置，其中該氧化物半導體層包括具有c軸配向結晶的區域。
  11. 根據申請專利範圍第9項之半導體裝置，其中該虛擬開關是源極和汲極被短路的電晶體。
  12. 一種半導體裝置，包括：包括第一端子、第二端子及第一輸出端子的第一電路，該第一電路被配置為對應於該第一端子與該第二端子之間的電位差輸出電位；以及包括第三端子及第二輸出端子的第二電路，該第二電路被配置為放大自該第三端子輸入的電位，其中，該第一端子與該第二端子藉由第一電晶體彼此電連接，其中，該第一輸出端子與該第三端子、第二電晶體的源極和汲極中的一方、以及第三電晶體的源極和汲極中的一方電連接，其中，該第三電晶體的該源極和該汲極中的另一方與該第二電晶體的閘極及電容器的一電極電連接，其中，該第一電晶體與該第二電晶體之各者的半導體層包含矽，其中，該第三電晶體的半導體層包含銦、鎵、及鋅，以及其中，該第一電晶體的閘極與該第三電晶體的閘極彼此電連接。
  13. 一種半導體裝置，包括：包括第一端子、第二端子及第一輸出端子的第一電路，該第一電路被配置為對應於該第一端子與該第二端子之間的電位差輸出電位；以及包括第三端子及第二輸出端子的第二電路，該第二電路被配置為放大自該第三端子輸入的電位，其中，該第一端子與該第二端子藉由第一電晶體彼此電連接，其中，該第一輸出端子與該第三端子、第二電晶體的源極和汲極中的一方、以及第三電晶體的源極和汲極中的一方電連接，其中，該第三電晶體的該源極和該汲極中的另一方與該第二電晶體的閘極及電容器的一電極電連接，其中，該第一電晶體與該第二電晶體之各者的半導體層包含矽，其中，該第三電晶體的半導體層包含銦、錫、及鋅，其中，該第一電晶體的閘極與該第三電晶體的閘極彼此電連接。
  14. 根據申請專利範圍第12或13項之半導體裝置，其中，該第二電晶體的該源極和該汲極之另一者與該電容器的另一電極彼此電連接。
  15. 根據申請專利範圍第12或13項之半導體裝置，其中參考電位被輸入至該第一端子。
  16. 根據申請專利範圍第12或13項之半導體裝置，其中，該第一端子與第四電晶體的源極和汲極之一者電連接，其中，該第二輸出端子與第五電晶體的源極和汲極之一者電連接，以及其中，該第四電晶體的閘極與該第五電晶體的閘極彼此電連接。
  17. 根據申請專利範圍第16項之半導體裝置，其中，該第四電晶體與該第五電晶體之各者的半導體層包含矽。
  18. 根據申請專利範圍第12或13項之半導體裝置，其中該第三電晶體的該半導體層包括具有c軸配向結晶的區域。
  19. 根據申請專利範圍第12或13項之半導體裝置，其中，該第一電路為差動電路。
  20. 根據申請專利範圍第12或13項之半導體裝置，其中，該第二電路為共源極放大電路或源極隨耦電路。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
SG11201606647PA (en) 2014-03-14 2016-09-29 Semiconductor Energy Lab Co Ltd Circuit system
US9520872B2 (en) * 2014-12-23 2016-12-13 Qualcomm Incorporated Linear equalizer with variable gain
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
US10453404B2 (en) * 2016-08-17 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Display method, display device, display module, and electronic device
JP6754678B2 (ja) * 2016-11-18 2020-09-16 株式会社バンダイナムコエンターテインメント シミュレーションシステム及びプログラム
JP2018084462A (ja) * 2016-11-22 2018-05-31 株式会社ミツトヨ エンコーダ及び信号処理回路
JP2018093483A (ja) * 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
WO2018185593A1 (ja) * 2017-04-04 2018-10-11 株式会社半導体エネルギー研究所 Ａｄコンバータおよび半導体装置
CN110637415B (zh) 2017-05-31 2024-10-01 株式会社半导体能源研究所 比较电路、半导体装置、电子构件以及电子设备
US10938362B2 (en) * 2017-07-31 2021-03-02 Renesas Electronics Corporation Offset cancellation
JP7153479B2 (ja) * 2018-06-19 2022-10-14 ラピスセミコンダクタ株式会社 コンパレータ回路
CN112425071A (zh) * 2018-07-20 2021-02-26 株式会社半导体能源研究所 接收电路
WO2020104885A1 (ja) * 2018-11-22 2020-05-28 株式会社半導体エネルギー研究所 二次電池の異常検知装置、および、半導体装置
JP7554673B2 (ja) 2018-12-20 2024-09-20 株式会社半導体エネルギー研究所 半導体装置
FR3123121A1 (fr) * 2021-05-19 2022-11-25 Stmicroelectronics (Grenoble 2) Sas Capteur de lumiere ambiante
US11689201B2 (en) 2021-07-26 2023-06-27 Qualcomm Incorporated Universal serial bus (USB) host data switch with integrated equalizer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049246A (en) * 1998-12-11 2000-04-11 Vivid Semiconductor, Inc. Amplifier offset cancellation using current copier
US8358708B2 (en) * 2008-05-30 2013-01-22 Hitachi, Ltd. Low offset input circuit and transmission system with the input circuit
TW201310913A (zh) * 2011-05-16 2013-03-01 Semiconductor Energy Lab 可編程邏輯裝置

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142610A (ja) 1983-12-28 1985-07-27 Fujitsu Ltd コンパレ−タ回路
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
FR2640443B1 (fr) * 1988-12-09 1991-01-25 Thomson Hybrides Microondes Circuit d'asservissement de la tension de repos d'une charge, et comparateur differentiel comportant ce circuit d'asservissement
US5124663A (en) * 1991-03-04 1992-06-23 Motorola, Inc. Offset compensation CMOS operational amplifier
US5254928A (en) 1991-10-01 1993-10-19 Apple Computer, Inc. Power management system for battery powered computers
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3799147B2 (ja) 1997-11-19 2006-07-19 日本電気株式会社 全差動構成サンプル／ホールド比較回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4888800B2 (ja) * 2000-12-28 2012-02-29 株式会社東芝 差動増幅回路
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002319863A (ja) 2001-04-20 2002-10-31 Canon Inc Ａｄ変換器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP3709846B2 (ja) * 2002-01-18 2005-10-26 ソニー株式会社 並列型ａｄ変換器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003318670A (ja) * 2002-04-26 2003-11-07 Sony Corp 比較回路および光通信受信装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JPWO2004093311A1 (ja) 2003-04-17 2006-07-06 富士通株式会社 差電圧増幅回路
US7084700B2 (en) 2003-04-17 2006-08-01 Fujitsu Limited Differential voltage amplifier circuit
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP4188931B2 (ja) 2005-03-09 2008-12-03 富士通マイクロエレクトロニクス株式会社 演算増幅器及び演算増幅器のオフセット電圧キャンセル方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5169419B2 (ja) * 2008-04-14 2013-03-27 オムロン株式会社 差動増幅回路及びそれを用いた電源回路
JP2010016737A (ja) * 2008-07-07 2010-01-21 Sony Corp オフセット圧縮回路およびそれを用いたａｄ変換器
JP5200761B2 (ja) * 2008-08-22 2013-06-05 ソニー株式会社 昇圧回路、固体撮像素子およびカメラシステム
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5251541B2 (ja) 2009-01-26 2013-07-31 富士通セミコンダクター株式会社 定電圧発生回路およびレギュレータ回路
KR102275522B1 (ko) * 2009-12-18 2021-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8760903B2 (en) * 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
KR101919056B1 (ko) * 2011-04-28 2018-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 회로
US9614094B2 (en) 2011-04-29 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer and method for driving the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049246A (en) * 1998-12-11 2000-04-11 Vivid Semiconductor, Inc. Amplifier offset cancellation using current copier
US8358708B2 (en) * 2008-05-30 2013-01-22 Hitachi, Ltd. Low offset input circuit and transmission system with the input circuit
TW201310913A (zh) * 2011-05-16 2013-03-01 Semiconductor Energy Lab 可編程邏輯裝置

Also Published As

Publication number Publication date
US20140266379A1 (en) 2014-09-18
KR102204163B1 (ko) 2021-01-15
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JP2014200080A (ja) 2014-10-23
TW201442434A (zh) 2014-11-01
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US9391598B2 (en) 2016-07-12
TW202019098A (zh) 2020-05-16
JP5779275B2 (ja) 2015-09-16
US20160142047A1 (en) 2016-05-19
JP2015122750A (ja) 2015-07-02

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