JP2002319863A

JP2002319863A - Ａｄ変換器

Info

Publication number: JP2002319863A
Application number: JP2001123114A
Authority: JP
Inventors: Daisuke Yoshida; 大介吉田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-04-20
Filing date: 2001-04-20
Publication date: 2002-10-31

Abstract

(57)【要約】【課題】リニアリティ特性の補正を可能とする。【解決手段】複数のコンパレータ回路Ｃ1〜Ｃ4を有す
るフラッシュ型のＡＤ変換器であって、各コンパレータ
回路のオフセット量を測定する測定手段と、各コンパレ
ータ回路に対してそれぞれ、ＡＤ変換器の分割能より細
分化させた電圧レベルの異なる複数の基準電圧を発生さ
せる基準電圧発生手段（ｒ，Ｒ）と、複数の基準電圧か
ら任意の一の基準電圧を前記コンパレータ回路に入力す
るための複数のスイッチ手段Ｓ11〜Ｓ43と、測定手段に
より測定されたオフセット量に基づいて複数の基準電圧
から基準電圧を選択し、選択された基準電圧を一の基準
電圧として各コンパレータ回路に入力すべく、複数のス
イッチ手段を制御する制御手段と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＤ変換器に関し、
特にリニアリティを補正可能なフラッシュ型（並列型）
ＡＤ変換器およびそれを用いたパイプライン型（直並列
型）ＡＤ変換器に関する。

【０００２】

【従来の技術】図９は従来のフラッシュ型（並列型）Ａ
Ｄ変換器を示した回路ブロック図である。図９において
は、分解能が２ビットである場合を示している。４個の
コンパレータ回路Ｃ1〜Ｃ4と、コンパレータ回路Ｃ1〜
Ｃ4のタップに相当する基準抵抗Ｒ1〜Ｒ4と、コンパレ
ータ回路Ｃ1〜Ｃ4に接続されるアンド回路と、バイナリ
コードに変換するためのエンコーダとによって構成され
ている。また入力信号Vinは全コンパレータ回路Ｃ1〜Ｃ
4のアナログ入力端子にパラレルに接続され、基準抵抗
Ｒ1〜Ｒ4の両端にはフルスケール電圧に相当する基準電
圧Vref1,Vref2が印加されている(ただしVref2＞Vref
1)。ここでは、Vin＞Vnref(n=1,2,3,4)の関係にあるコ
ンパレータ回路の出力はすべてハイレベル、Vin＜Vnref
(n=1,2,3,4)の関係にあるコンパレータ回路の出力はす
べてロウレベルになり、これらのコンパレータ出力をエ
ンコーダ回路でバイナリコードに変換する。

【０００３】前記フラッシュ型(並列型)ＡＤ変換器は分
解能をｎビットとすると２ⁿ個ものコンパレータ回路が
要求されるため、分解能が大きくなると素子数が極端に
多くなり、同時に入力信号は全コンパレータ回路にパラ
レルに接続されるため入力容量がかなり大きくなる。そ
こで高分解能かつ高速のＡＤ変換器には、パイプライン
型(直並列型)ＡＤ変換器がしばしば用いられる。

【０００４】図１０は従来のパイプライン型（直並列
型）ＡＤ変換器を示した回路ブロック図である。図１０
中のＡ／Ｄ変換器には通常フラッシュ型（並列型）ＡＤ
変換器が用いられ、本例では４つのフラッシュ型（並列
型）ＡＤ変換器Ｆ1〜Ｆ4が用いられている。パイプライ
ン型（直並列型）ＡＤ変換器では変換動作を複数ステッ
プにわけて行う。図１０において、アナログ入力信号は
ＳＨ回路でサンプリングされる。続いて上位ビットのＡ
Ｄ変換が最初のステップ（フラッシュ型ＡＤ変換器Ｆ
1）で行われ、変換されたディジタルデータとＳＨ回路
にホールドされたアナログデータからつづく下位ビット
のＡＤ変換が可能なレベルがＭＤＡＣ（乗算型ＤＡコン
バータ）Ｍ１より出力される。以下順次最下位ビット
まで、フラッシュ型ＡＤ変換器Ｆ2〜Ｆ4，ＭＤＡＣＭ
２，ＭＤＡＣＭ３を用いて、同様の処理を段階的に行
いＡＤ変換が終了する。

【０００５】

【発明が解決しようとする課題】上記した従来技術には
以下に述べる問題点があった。すなわちコンパレータ回
路には素子の特性ばらつきなどに起因するオフセット
（offset）が存在する。結果、ＡＤ変換器のリニアリテ
ィ誤差が生じる。

【０００６】本発明はコンパレータ回路にオフセット
（offset）が存在し、かつオフセット量にばらつきがあ
ってもリニアリティの良好なＡＤ変換器を実現すること
を目的とする。

【０００７】

【課題を解決するための手段】本発明のＡＤ変換器は、
複数のコンパレータ回路を有するフラッシュ型(並列型)
のＡＤ変換器であって、各コンパレータ回路のオフセッ
ト量を測定する測定手段と、各コンパレータ回路に対し
てそれぞれ、ＡＤ変換器の分割能より細分化させた電圧
レベルの異なる複数の基準電圧を発生させる基準電圧発
生手段と、前記複数の基準電圧から任意の一の基準電圧
を前記コンパレータ回路に入力するための複数のスイッ
チ手段と、前記測定手段により測定された前記オフセッ
ト量に基づいて前記複数の基準電圧から基準電圧を選択
し、該選択された基準電圧を前記一の基準電圧として各
コンパレータ回路に入力すべく、前記複数のスイッチ手
段を制御する制御手段と、を備えたものである。

【０００８】また本発明のＡＤ変換器は、複数のコンパ
レータ回路を有するフラッシュ型のＡＤ変換器であっ
て、各コンパレータ回路に対してそれぞれ、ＡＤ変換器
の分割能より細分化させた電圧レベルの異なる複数の基
準電圧を発生させる基準電圧発生手段と、前記複数の基
準電圧から一の基準電圧を前記コンパレータ回路の一方
の入力端子に入力する第１スイッチ手段と、前記一の基
準電圧を含む前記複数の基準電圧を順次前記コンパレー
タ回路の他方の入力端子に入力する複数の第２スイッチ
手段と、前記第１スイッチ手段をオンし、前記複数の第
２スイッチ手段を順次オンさせたときの、前記コンパレ
ータの出力に基づいて、各コンパレータ回路のオフセッ
ト量を測定する測定手段と、前記測定手段により測定さ
れた前記オフセット量に基づいて複数の基準電圧から基
準電圧を選択し、選択された基準電圧を各コンパレータ
回路に入力すべく、前記第２スイッチ手段を制御する制
御手段と、を備えたものである。

【０００９】また本発明のＡＤ変換器は上記ＡＤ変換器
をパイプライン型（直並列型）のＡＤ変換器に用いたも
のである。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００１１】図１は本発明に係るＡＤ変換器の実施形態
を示した回路ブロック図である。なお図１では図９に示
したような、アンド回路、エンコーダは簡易化のために
記載を省略している。

【００１２】図１において、基準抵抗のアレイは補助抵
抗ｒによってＡＤ変換器の分割能よりさらに細分化さ
れ、抵抗Ｒと補助抵抗ｒにより構成される。基準電圧Vr
ef1の入力端子と補助抵抗ｒとの接続点、補助抵抗ｒと
補助抵抗ｒとの接続点、及び補助抵抗ｒと抵抗Ｒとの接
続点はスイッチＳ11〜Ｓ13を介してコンパレータ回路Ｃ
1の一方の入力端子（負入力端子）に接続され、補助抵
抗ｒと補助抵抗ｒとの接続点はスイッチＳcal1を介して
コンパレータ回路Ｃ1の他方の入力端子（正入力端子）
に接続されている。同様に、抵抗Ｒと補助抵抗ｒとの接
続点、補助抵抗ｒと補助抵抗ｒとの接続点、及び補助抵
抗ｒと抵抗Ｒとの接続点はスイッチＳn1〜Ｓn3（n=2,3,
4）を介してコンパレータ回路Ｃ2〜Ｃ4の一方の入力端
子に接続され、補助抵抗ｒと補助抵抗ｒとの接続点はス
イッチＳcaln（n=2,3,4）を介してコンパレータ回路Ｃ2
〜Ｃ4の他方の入力端子に接続されている。スイッチＳn
1〜Ｓn3（n=1,2,3,4）を順次オンすることで、各接続点
の電圧がコンパレータ回路Ｃ1〜Ｃ4の一方の入力端子に
入力される。

【００１３】また、入力信号ＶinはスイッチＳcalbn（n
=1,2,3,4）を介してコンパレータ回路Ｃ1〜Ｃ4の他方の
入力端子に接続されている。スイッチＳcaln（n=1,2,3,
4）は信号cal（信号cal_in）がハイレベルになったとき
に導通状態となり、信号calがロウレベルになったとき
に遮断状態となる。一方、スイッチＳcalbn（n=1,2,3,
4）は信号calb（信号cal_inの反転信号）がハイレベル
になったときに導通状態となり、信号calbがロウレベル
になったときに遮断状態となる。つまり、各コンパレー
タ回路Ｃ1〜Ｃ4の他方の入力端子には信号cal_inのレベ
ルによって選択的に入力信号Ｖinか補助抵抗ｒと補助抵
抗ｒとの接続点の電圧が入力される。

【００１４】図２は図１の回路の制御ブロックを示して
いる。図２に示す論理回路は図１に示した論理回路に対
応し、コンパレータ回路の出力に基づいてオフセット量
を測定し、オフセット量に基づいて制御信号n1〜ｎ3（n
=1,2,3,4）のレベル（ハイレベル又はロウレベル）を決
定する。図２のブロックは図３〜図５に示したシーケン
スで動作し、図１の回路の各スイッチを制御する。図１
に示した入力端子の信号cal_inをハイレベルとすること
によって信号calがハイレベル（アクティブ）となり、
補正動作を開始する。この信号によってコンパレータの
正入力はVinから補助抵抗ｒの中心レベル（補助抵抗ｒ
と補助抵抗ｒとの接続点の基準電圧）に切り替わる。

【００１５】この後、スイッチＳn1,Ｓn2,Ｓn3（n=1,2,
3,4）を順次導通状態とするよう信号を出力し、そのと
きのコンパレータ出力comp_outの状態によって、動作状
態を変化させる。コンパレータ回路の特性が理想的でオ
フセットが無視できる場合、コンパレータ出力comp_out
は図３のようになる。すなわちスイッチＳn1の制御信号
n1（n=1,2,3,4）がハイレベルの期間はコンパレータ出
力comp_outがロウレベル、スイッチＳn2の制御信号n2
（n=1,2,3,4）がハイレベルの次の期間はコンパレータ
出力comp_outがハイレベルまたはロウレベルになるが、
スイッチＳn3の制御信号n3がハイレベルの次の期間はコ
ンパレータ出力comp_outがハイレベルとなる。この場
合、以後再びcal_in信号が入力されるまで制御信号n2は
ハイレベル、制御信号n1およびn3はロウレベルに固定さ
れる。

【００１６】次にコンパレータ回路のオフセット量が正
でかつ補正が必要な大きさの場合、コンパレータ出力co
mp_outは図４のようになる。すなわちスイッチＳn1の制
御信号n1（n=1,2,3,4）がハイレベル、スイッチＳn2の
制御信号n2（n=1,2,3,4）がハイレベル、スイッチＳn3
の制御信号n3（n=1,2,3,4）がハイレベルのいずれの期
間もコンパレータ出力comp_outはハイレベルになる。こ
の場合、以後再びcal_in信号が入力されるまで制御信号
n1はハイレベル、制御信号n2およびn3はロウレベルに固
定される。

【００１７】最後にコンパレータ回路のオフセット量が
負でかつ補正が必要な大きさの場合、コンパレータ出力
comp_outは図５のようになる。すなわちスイッチＳn1の
制御信号n1（n=1,2,3,4）がハイレベル、スイッチＳn2
の制御信号n2（n=1,2,3,4）がハイレベル、スイッチＳn
3の制御信号n3（n=1,2,3,4）がハイレベルのいずれの期
間もコンパレータ出力comp_outはロウレベルとなる。こ
の場合、以後再びcal_in信号が入力されるまで、制御信
号n3はハイレベル、制御信号n1およびn2はロウレベルに
固定される。以上のようにコンパレータ回路Ｃ1〜Ｃ4ご
とのオフセット量によって基準電圧値を調整することに
よって、各コンパレータ回路のオフセットを見かけ上小
さくすることが可能となる。

【００１８】図６は本発明に係るＡＤ変換器のコンパレ
ータ回路のオフセット量を測定するための基準電圧発生
に好適な回路ブロック図である。上記した実施形態にお
いては基準電圧を発生する抵抗分割回路を補正とオフセ
ット量測定用の基準電圧発生に共用したが、本例ではア
ナログ入力端子Vinに図６の回路を接続することによっ
て、各コンパレータ回路のオフセット量を測定する。基
準電圧発生回路の分解能は補正しようとする分解能にも
依存するが、少なくともＡＤ変換器の分解能よりも高い
分解能で設計される。

【００１９】図７は本発明に係わるＡＤ変換器のコンパ
レータ回路のオフセット量を測定し、オフセットを補正
する回路の制御部の一例を示した回路ブロック図であ
る。図７においては、信号calによってスイッチがオン
し、制御信号n1，n2，n3（n=1,2,3,4）を出力する制御
線はＳＲ（シフトレジスタ）回路に接続される。そし
て、制御信号n1から制御信号n3へと順にＳＲ回路によっ
て制御信号n1，n2，n3が出力される。論理回路は制御信
号n1，n2，n3が出力されたときの３回のコンパレータ回
路の出力によってオフセット量を測定し、このオフセッ
トを補正できるように制御信号n1，n2，n3を制御する内
容をメモリー回路に書き込む。例えばコンパレータ回路
の出力が図３のような出力である場合には、制御信号n2
がハイレベル、制御信号n1およびn3がロウレベルとなる
ようにメモリー回路に書き込む。なお、このメモリー回
路はフラッシュメモリーや１回書き込みＲＯＭといった
不揮発性のメモリー回路であることが望ましい。通常半
導体ＩＣは回路動作チェックを行い選別される。本発明
に係わるＡＤ変換器では選別する際、前述した手法によ
りオフセット量の検出を行い、メモリ回路にオフセット
を補正できる内容を書き込むことが可能である。コンパ
レータ回路のオフセットは半導体プロセスの素子のバラ
ツキにより発生する場合が多く、経時的変化は少ない場
合が多い。よって不揮発性のメモリーを用いて選別時に
上記補正動作を完了することにより、使用時には特別な
回路動作を行うことなく特性の良好なＡＤ変換器が実現
できる。

【００２０】図８は本発明に係るＡＤ変換器の他の実施
形態を示した回路ブロック図である。本実施形態ではパ
イプライン型（直並列型）ＡＤ変換器のもっとも下位ビ
ットを出力するフラッシュ型（並列型）ＡＤ変換器にコ
ンパレータ回路のオフセット補正が可能なフラッシュ型
（並列型）ＡＤ変換器を用いている。このことにより、
リニアリティ補正の可能なパイプライン型（直並列型）
ＡＤ変換器が実現できる。

【００２１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、コンパレータ回路のオフセット補正が可能な
ためリニアリティ特性の補正が可能なフラッシュ型（並
列型）ＡＤ変換器さらにはパイプライン型（直並列型）
ＡＤ変換器を実現できる。

【図面の簡単な説明】

【図１】本発明に係るフラッシュ型（並列型）ＡＤ変換
器の実施形態を示す回路ブロック図である。

【図２】図１の回路の制御部を説明する回路ブロック図
である。

【図３】本発明に係る補正動作を説明するタイミング図
である。

【図４】本発明に係る補正動作を説明するタイミング図
である。

【図５】本発明に係る補正動作を説明するタイミング図
である。

【図６】本発明に係るオフセット量測定のための基準電
圧発生に好適な回路例を示した回路図である。

【図７】本発明に係わるＡＤ変換器のコンパレータ回路
のオフセット量を測定し、オフセットを補正する回路の
制御部の一例を示した回路ブロック図である。

【図８】本発明に係るパイプライン型（直並列型）ＡＤ
変換器の実施形態を示した回路ブロック図である。

【図９】従来のフラッシュ型（並列型）ＡＤ変換器を示
した回路ブロック図である。

【図１０】従来のパイプライン型（直並列型）ＡＤ変換
器を示した回路ブロック図である。

【符号の説明】Ｃ1〜Ｃ4 コンパレータ回路Ｓn1〜Ｓn3（n=1,2,3,4）スイッチｒ補助抵抗Ｒ抵抗

Claims

【特許請求の範囲】

【請求項１】複数のコンパレータ回路を有するフラッ
シュ型のＡＤ変換器であって、各コンパレータ回路のオフセット量を測定する測定手段
と、各コンパレータ回路に対してそれぞれ、ＡＤ変換器の分
割能より細分化させた電圧レベルの異なる複数の基準電
圧を発生させる基準電圧発生手段と、前記複数の基準電圧から任意の一の基準電圧を前記コン
パレータ回路に入力するための複数のスイッチ手段と、前記測定手段により測定された前記オフセット量に基づ
いて前記複数の基準電圧から基準電圧を選択し、該選択
された基準電圧を前記一の基準電圧として各コンパレー
タ回路に入力すべく、前記複数のスイッチ手段を制御す
る制御手段と、を備えたＡＤ変換器。
【請求項２】複数のコンパレータ回路を有するフラッ
シュ型のＡＤ変換器であって、各コンパレータ回路に対してそれぞれ、ＡＤ変換器の分
割能より細分化させた電圧レベルの異なる複数の基準電
圧を発生させる基準電圧発生手段と、前記複数の基準電圧から一の基準電圧を前記コンパレー
タ回路の一方の入力端子に入力する第１スイッチ手段
と、前記一の基準電圧を含む前記複数の基準電圧を順次前記
コンパレータ回路の他方の入力端子に入力する複数の第
２スイッチ手段と、前記第１スイッチ手段をオンし、前記複数の第２スイッ
チ手段を順次オンさせたときの、前記コンパレータの出
力に基づいて、各コンパレータ回路のオフセット量を測
定する測定手段と、前記測定手段により測定された前記オフセット量に基づ
いて複数の基準電圧から基準電圧を選択し、選択された
基準電圧を各コンパレータ回路に入力すべく、前記第２
スイッチ手段を制御する制御手段と、を備えたＡＤ変換
器。
【請求項３】前記基準電圧発生手段は、ＡＤ変換器の
分割能より細分化させた抵抗分割回路である請求項１又
は請求項２に記載のＡＤ変換器。
【請求項４】前記一方の入力端子はアナログ入力端子
であって、アナログ入力は第３スイッチ手段を介して前
記一方の入力端子に入力される請求項２に記載のＡＤ変
換器。
【請求項５】前記制御手段は、前記複数のスイッチ手
段を制御する信号を記憶する記憶手段を含んでいる請求
項１又は請求項２に記載のＡＤ変換器。
【請求項６】前記記憶手段は不揮発性の記憶手段であ
る請求項５に記載のＡＤ変換器。
【請求項７】フラッシュ型のＡＤ変換器を複数段接続
したパイプライン型のＡＤ変換器であって、少なくとも最終段のフラッシュ型のＡＤ変換器に請求項
１乃至６のいずれかに記載のフラッシュ型のＡＤ変換器
を用いたパイプライン型のＡＤ変換器。