KR20140113388A

KR20140113388A - 반도체 장치

Info

Publication number: KR20140113388A
Application number: KR1020140027941A
Authority: KR
Inventors: 히로키 이노우에; 케이 타카하시; 타츠야 오누키
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2013-03-15
Filing date: 2014-03-10
Publication date: 2014-09-24
Also published as: US20140266379A1; TWI722545B; JP5779275B2; JP2014200080A; TW201442434A; JP2015122750A; US9391598B2; TWI677193B; US9245650B2; TW202019098A; US20160142047A1; KR102204163B1

Abstract

본 발명은, 오프셋 전압의 보정 기능을 구비한 차동 회로를 제공하는 것을 과제로 한다.
차동 회로에는 트랜지스터와 커패시터를 가지는 샘플 홀드 회로가 접속되어 있다. 샘플 홀드 회로는, 샘플링 동작에 의해 커패시터를 충전 또는 방전하여 차동 회로의 오프셋 전압을 보정하기 위한 전압을 취득한다. 그리고, 홀드 동작에 의해 커패시터의 전위를 유지한다. 차동 회로의 통상 동작 시에는, 커패시터로 유지되는 전위에 의해 차동 회로의 출력 전위가 보정된다. 샘플 홀드 회로의 트랜지스터에, 산화물 반도체에서 채널이 형성되어 있는 트랜지스터를 이용하는 것이 바람직하다. 산화물 반도체 트랜지스터는 리크 전류가 매우 작기 때문에, 샘플링회로의 커패시터로 유지되어 있는 전위의 변동을 억제할 수 있다. 따라서, 샘플링 동작은 1번 실행하면 차동 회로의 통상 동작의 실행 전마다 행할 필요가 없다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 및 그 구동 방법에 관한 것이다.

또한, 본 명세서에서 반도체 장치란 반도체 소자(트랜지스터, 다이오드, 저항 소자, 용량 소자 등)를 포함하는 회로를 가지는 장치를 말한다. 또는, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩, 표시 장치, 발광 장치, 및 전자 기기 등은 반도체 장치에 포함되어 있는 경우나, 반도체 장치를 갖는 경우가 있다.

차동 회로는 연산 증폭기(Operational Amplifier), 컴퍼레이터(Comparator) 등에 이용된다.

컴퍼레이터는 아날로그―디지털 변환 장치(이하, ADC라고 부르는 경우가 있음)의 주요한 회로 중 하나이다. 컴퍼레이터를 구성하는 트랜지스터의 전기 특성에 편차가 있으면, 컴퍼레이터를 구성하는 차동 회로에 오프셋 전압이 발생한다. 오프셋 전압이 발생하면 컴퍼레이터의 2개의 입력 단자에 같은 전압을 인가해도, 컴퍼레이터에서는 오프셋 전압을 2개의 입력 단자의 전위차로서 검출하기 때문에, 예기치 못한 출력 레벨의 신호가 컴퍼레이터로부터 출력되게 된다. 그러므로, 고정도의 A/D 변환을 행하기 위해서는 차동 회로의 오프셋 전압을 보정하는 것이 필요하게 된다.

예를 들어, 특허문헌 1에서는 ADC에 컴퍼레이터의 오프셋 전압을 측정하는 수단을 제공하고 있으며, 측정 수단으로 측정된 오프셋 전압을 기초로, 컴퍼레이터마다 참조 전압을 설정하고 있다. 또한, 특허문헌 1에서는 이들 참조 전압을 설정하기 위한 정보를 메모리 회로에 기입해 두고, ADC의 사용 시에는 오프셋 전압의 보정 동작을 행하지 않도록 되어 있다.

일본국 특개 2002―319863호 공보

본 발명의 일형태의 과제는 차동 회로의 오프셋 전압을 보정하는 것이 가능한 신규 반도체 장치를 제공하는 것이다. 또한, 본 발명의 일형태의 과제는 오프셋 전압을 보정하는 기능을 구비하고, 또한 오프셋 전압을 보정하기 위한 데이터를 기억하는 메모리 기능을 구비한 반도체 장치를 제공하는 것이다.

또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일형태는 이들 과제의 모두를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 자연히 명백해지는 것으로서, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출하는 것이 가능하다.

본 발명의 일형태는 제 1 및 제 2 입력 단자, 제 1 출력 단자, 및 제 1 출력 단자에 접속되는 제 1 노드를 가지고, 제 1 노드의 전위를, 제 1 입력 단자와 제 2 입력 단자 사이의 전위차에 대응한 전위로 하는 기능을 갖는 제 1 회로와, 제 1 단자와 제 2 입력 단자에 같은 전위를 입력하는 기능을 갖는 제 2 회로와, 제 2 노드, 제 2 노드에 접속된 커패시터, 및 제 1 노드와 제 2 노드 사이를 접속하는 제 1 스위치를 가지고, 제 1 스위치의 온/오프에 의해 커패시터의 충전 및 방전을 제어하는 기능을 갖는 제 3 회로와, 제 2 노드의 전위에 따라, 제 1 노드의 방전 또는 충전을 행하는 기능을 갖는 제 4 회로와, 제 1 노드와 제 1 출력 단자 간을 접속하는 제 2 스위치를 갖는다. 제 1 스위치는 산화물 반도체로 채널이 형성되어 있는 트랜지스터인 반도체 장치이다.

또한, 아래의 설명에서, 채널이 산화물 반도체로 형성되어 있는 트랜지스터를 산화물 반도체 트랜지스터, 또는 OS 트랜지스터라고 부르는 경우가 있다.

본 발명의 일형태는 제 1 및 제 2 입력 단자, 제 1 출력 단자, 및 제 1 출력 단자에 접속되는 제 1 노드를 가지고, 제 1 노드의 전위를, 제 1 입력 단자와 제 2 입력 단자 사이의 전위차에 따른 전위로 하는 기능을 갖는 제 1 회로와, 제 1 입력 단자와 제 2 입력 단자에 같은 전위를 입력하는 기능을 갖는 제 2 회로와, 제 2 노드, 제 2 노드에 접속된 커패시터, 및 제 1 노드와 제 2 노드 사이를 접속하는 제 1 스위치를 가지고, 제 1 스위치를 온/오프함으로써, 커패시터의 충전 및 방전을 행하는 기능을 갖는 제 3 회로와, 제 2 노드의 전위에 따라, 제 1 노드의 방전 또는 충전을 행하는 기능을 갖는 제 4 회로와, 제 1 노드와 제 1 출력 단자 간을 접속하는 제 2 스위치를 갖고, 제 1 회로는 게이트에 제 1 입력 단자로부터 신호가 입력되는 제 1 트랜지스터, 및 게이트에 제 2 입력 단자로부터 신호가 입력되는 제 2 트랜지스터를 포함하는 차동 쌍을 가지고, 제 1 트랜지스터와 제 2 트랜지스터에서는, 채널 길이 L과 채널 폭 W의 비(W/L)가 2배 이상 다른 반도체 장치이다.

본 발명의 일형태에 의해 차동 회로의 오프셋 전압을 높은 정도(精度)로 보정하는 것이 가능해진다. 또한, 본 발명의 일형태에 의해 오프셋 전압을 보정하는 기능, 및 오프셋 전압을 보정하기 위한 데이터를 기억하는 메모리 기능을 구비한 차동 회로를 제공하는 것이 가능해진다.

도 1(A)은 차동 회로의 구성의 일례를 도시하는 회로도이고, 도 1(B)은 입력부의 다른 구성예를 도시하는 회로도이고, 도 1(C)은 오프셋 전압의 보정 기능을 갖는 회로의 구성의 일례를 도시하는 회로도이고, 도 1(D) 및 도 1(E)은 도 1(A)의 회로의 동작의 일례를 설명하는 타이밍 차트 및 회로도이다.
도 2는 더미 스위치를 갖는 차동 회로의 구성의 일례를 도시하는 회로도이다.
도 3(A) 및 도 3(B)은 차동 쌍을 갖는 차동 회로의 구성의 일례를 도시하는 회로도이다.
도 4는 컴퍼레이터의 구성의 일례를 도시하는 회로도이다.
도 5는 출력단에 증폭 회로를 구비한 컴퍼레이터의 구성의 일례를 도시하는 회로도이다.
도 6은 출력단에 증폭 회로를 구비한 컴퍼레이터의 구성의 일례를 도시하는 회로도이다.
도 7은 더미 스위치를 갖는 컴퍼레이터의 구성의 일례를 도시하는 회로도이다.
도 8은 컴퍼레이터를 갖는 아날로그―디지털 변환 장치(ADC)의 구성의 일례를 도시하는 회로도이다.
도 9(A)는 컴퍼레이터를 갖는 ADC의 구성의 일례를 도시하는 회로도이다.
도 10은 컴퍼레이터를 갖는 IC칩의 다이(die) 구조의 일례를 도시하는 단면도이다.
도 11(A)은 산화물 반도체 트랜지스터의 구성의 일례를 도시하는 상면도이고, 도 11(B)은 선(B1) 내지 선(B2)에 의한 도 11(A)의 단면도이고, 도 11(C)은 선(B3) 내지 선(B4)에 의한 도 11(A)의 단면도이다.
도 12(A) 내지 12(E)는 도 11(A)의 트랜지스터의 제작 방법의 일례를 설명하기 위한 단면도이다.
도 13(A)은 산화물 반도체 트랜지스터의 구성의 일례를 도시하는 상면도이고, 도 13(B)은 선(B1) 내지 선(B2)에 의한 도 13(A)의 단면도이고, 도 13(C)은 선(B3) 내지 선(B4)에 의한 도 13(A)의 단면도이다.
도 14(A) 내지 도 14(H)는 도 13(A)의 트랜지스터의 제작 방법의 일례를 설명하기 위한 단면도이다.
도 15(A) 내지 도 15(F)는 전자 기기의 일례를 설명하기 위한 외관도이다.
도 16(A)은 검증용 다이(NOSRAM)의 블록도이고, 도 16(B)은 메모리 셀의 회로도이다.
도 17(A)은 검증용 다이의 현미경 사진이고, 도 17(B)은 동(同) 스펙 시트이다.
도 18은 비트선에 입력되는 신호 파형이고, 도 18(A)은 기입 동작 시이고, 도 18(B)은 판독 동작 시이다.
도 19(A)는 메모리 셀의 트랜지스터의 전압 전류 특성 곡선이고, 도 19(B)는 기입 시간에 대한 동 트랜지스터의 문턱 전압의 변화를 나타내는 그래프이고, 도 19(C)는 메모리 셀의 재기입 내성을 나타내는 그래프이다.
도 20(A)은 ADC의 변환 특성을 나타내는 그래프이고, 도 20(B)은 컴퍼레이터의 참조 전압(VREF)과 천이점 전압(V_TP)과의 차이를 나타내는 그래프이다.

이하에, 도면을 이용하여 본 발명의 실시형태를 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.

또한, 발명의 실시형태의 설명에 이용되는 도면에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

또한, 도면에서, 트랜지스터는 게이트, 소스, 및 드레인으로 불리는 3개의 단자(전극)를 갖는 소자이다. 게이트를 제외한 2개의 단자는 트랜지스터의 도전형(n, p), 단자에 입력되는 전위에 의해, 소스, 드레인으로서의 기능이 교체되는 경우가 있다. 그러므로 본 명세서에서는, 소스 및 드레인이라고 칭하지 않고, 트랜지스터의 게이트 이외의 단자(전극)를 제 1 전극, 제 2 전극으로 칭하는 경우가 있다.

또한, 회로의 동작의 이해를 용이하게 하기 위하여 도면에서는 트랜지스터의 회로 기호로서 그 도전형 및 소스와 드레인을 구별할 수 있는 회로 기호를 이용하고 있다. 그러나, 상기와 같이 트랜지스터의 소스, 드레인에 입력되는 전위에 의해, 그 기능이 교체되는 경우가 있다. 따라서, 본 발명에 관한 반도체 장치에서, 트랜지스터의 소스와 드레인의 구별은 도면에 한정되는 것이 아니다.

(실시형태 1)

도 1 내지 도 7을 이용하여 본 실시형태의 반도체 장치를 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 오프셋 전압의 보정 기능을 구비한 차동 회로에 대하여 설명한다.

＜차동 회로의 구성예 1＞

도 1(A)은 차동 회로의 구성의 일례를 도시하는 회로도이다. 회로(10)는 오프셋 전압의 보정 기능을 조합한 차동 회로이다.

회로(10)는 차동 회로(20), 한 쌍의 입력 단자(21) 및 입력 단자(22), 및 출력 단자(23)를 갖는다. 입력 단자(21) 및 입력 단자(22)에는 차동 신호의 입력 단자 쌍으로서 기능한다. 출력 단자(23)로부터는 입력 단자(21) 및 입력 단자(22)로부터 입력되는 신호의 전위의 차(VIN1―VIN2)에 대응한 전위가 신호(VOUT)로서 출력된다. 차동 회로(20)는 입력 단자(+)와 입력 단자(―)로 입력되는 신호의 전위의 차분에 대응한 신호를 생성하는 회로다. 또한, 차동 회로(20)의 기능을 이해하기 쉽도록, 도면에서는 차동 회로(20)를 앰프의 회로 기호로 나타내고 있다.

차동 회로(20)는 노드(Ngout)의 전위를, 전위차(VIN1―VIN2)에 대응한 전위로 하는 기능을 구비하고, 노드(Ngout)의 전위의 변화를 신호로서 출력한다. 노드(Ngout)의 전위는 차동 회로(20)의 오프셋 전압에 의한 오차가 보정되고, 신호(VOUT)(또는, 전위(VOUT))로서, 출력 단자(23)로부터 출력된다. 차동 회로(20)의 오프셋 전압을 보정하는 수단으로서, 회로(10)는 또한 트랜지스터(M1) 내지 트랜지스터(M4), 및 커패시터(Cna)를 갖는다. 이들 소자에 의해 오프셋 전압에 대응하는 전위가 노드(NA)로 유지된다. 노드(NA)로 유지되는 전위에 의해 Ngout의 전위가 조정된다.

아래의 설명에서, 노드(Ngout)를 Ngout라고 생략하여 칭하는 경우가 있다. 또한, 다른 노드, 전위, 신호 및 회로 등에 대해서도, 마찬가지로 생략하는 경우가 있다.

트랜지스터(M1) 내지 트랜지스터(M4)는 스위치로서 기능한다. 트랜지스터(M1)는 입력 단자(21)와 입력 단자(22) 간을 접속하는 스위치이다. 트랜지스터(M2)는 입력 단자(21)와 차동 회로(20)의 입력 단자(+) 간을 접속하는 스위치이다. 또한, 도 1(B)에 나타낸 바와 같이, 트랜지스터(M2)를 입력 단자(22)와 차동 회로(20)의 입력 단자(―) 사이에 제공해도 좋다. 트랜지스터(M1) 및 트랜지스터(M2)를 포함하는 회로에 의해 차동 회로(20)의 2개의 입력 단자(21, 22)를 단축하고, 또한 차동 회로(20)부터 입력 단자 쌍(21, 22) 중, 한쪽 입력 단자를 분리하고, 다른 한쪽의 입력 단자만을 차동 회로(20)에 접속하는 것이 가능하다.

트랜지스터(M3)는 차동 회로(20)의 출력 단자(Ngout에 접속하는 단자에 상당함)와 출력 단자(23) 간을 접속하는 스위치로서 기능한다.

트랜지스터(M4) 및 커패시터(Cna)에 의해 샘플 홀드 회로가 구성되어 있다. 이 샘플 홀드 회로는 Ngout의 전위를 검출하여, 그 전위를 노드(NA)로 유지하는 기능을 갖는다. 노드(NA)는 커패시터(Cna)의 한쪽 단자에 대응한다. 커패시터(Cna)의 다른 한쪽의 단자는 전위(VA)가 공급되는 배선에 접속된다. 트랜지스터(M4)는 Ngout와 NA 사이를 접속하는 스위치로서 기능한다.

노드(NA)의 전위에 의해 노드(Ngout)의 전위를 접속하는 회로의 구성의 일례를 도 1(C)에 도시한다. 도 1(C)에 나타낸 바와 같이, 차동 회로(20)에는 노드(Ngout)에 접속된 트랜지스터(M5)가 제공되어 있다. 트랜지스터(M5)는 노드(Ngout)의 방전 또는 충전을 행하는 회로로서 기능한다. 트랜지스터(M5)의 소스―드레인 간 전류(이하, 드레인 전류라고 칭함)에 의해 노드(Ngout)의 방전 또는 충전을 행함으로써 그 전위가 조절된다. 트랜지스터(M5)의 게이트는 노드(NA)에 접속되어 있기 때문에, 트랜지스터(M5)의 드레인 전류는 노드(NA)의 전위에 따른 값이 된다. 즉, 노드(NA)의 전위에 따라, 노드(Ngout)의 전위가 조절되게 된다.

트랜지스터(M5)의 도전형, 전위(Vb) 등을 설정함에 따라 트랜지스터(M5)에 의해 노드(Ngout)를 방전시킬지, 충전시킬지를 설정할 수 있다. 예를 들어, 트랜지스터(M5)를 n채널형으로 하고, 전위(Vb)를 접지 전위 등 Ngout보다 낮은 전위로 유지하는 경우는 트랜지스터(M5)가 온이 됨으로써 노드(Ngout)를 방전할 수 있다.

또한, 도 1(C)에서는 차동 회로(20)를 구성하는 회로로서 트랜지스터(M5)를 도시하고 있지만, 트랜지스터(M5)를 차동 회로(20)와는 별개의 회로로 보는 것도 가능하다.

＜차동 회로의 구동 방법＞

회로(10)에서는 차동 회로(20)의 오프셋 전압을 보정하기 위한 전압을 출력하는 모드와, 2개의 입력 신호의 전위차에 따른 신호(VOUT)를 출력하는 통상 동작 모드의 2개의 모드에서 동작할 수 있다. 이하, 오프셋 전압을 보정하기 위한 전압을 『오프셋 보정 전압』 또는 『보정 전압』으로 칭하는 경우가 있다.

오프셋 보정 전압 출력 모드에서는 트랜지스터(M1) 및 트랜지스터(M4)를 온으로 하고, 트랜지스터(M2) 및 트랜지스터(M3)를 오프로 한다. 통상 동작 모드에서는 트랜지스터(M1) 및 트랜지스터(M4)를 오프로 하고, 트랜지스터(M2) 및 트랜지스터(M3)를 온으로 한다. 때문에, 도 1(A)의 예에서는 트랜지스터(M1) 내지 트랜지스터(M4)를 같은 도전형(여기서는 n채널형)으로 하고, 트랜지스터(M1)와 트랜지스터(M4)의 온/오프를 공통의 신호(φ1)로 제어하고, 트랜지스터(M2) 및 트랜지스터(M3)의 온/오프를 공통의 신호(φ2)로 제어하도록 하고 있다. 이하, 도 1(D) 및 도 1(E)을 이용하여 회로(10)의 동작을 설명한다.

[오프셋 보정 전압의 검출]

도 1(D)은 오프셋 보정 전압 출력 모드를 설명하는 도면이다. 도 1(D)에는, 신호(φ1), 신호(φ2)의 신호 파형, 및 회로(10)의 동작을 도시하는 회로도를 나타낸다. 이 모드에서는 신호(φ1)만을 하이 레벨(H레벨)로 하고, 트랜지스터(M1) 및 트랜지스터(M4)를 온으로 하고, 트랜지스터(M2) 및 트랜지스터(M3)를 오프로 한다.

회로(10)의 입력 측에서는 트랜지스터(M1)와 트랜지스터(M2)의 동작에 의해 차동 회로(20)의 2개의 입력 단자가 단락되고, 또한 쌍방의 전위가 같은 전위(VIN2)가 된다. 그 결과, 차동 회로(20)의 2개의 입력 단자 사이의 전위차가 0이 된다. 또한, 트랜지스터(M3)가 오프이기 때문에 Ngout와 출력 단자(23) 간은 비도통 상태이다. 도 1(D)의 상태에서는 Ngout에 네거티브 피드백이 걸리기 때문에 Ngout의 전위는 곧 일정 값으로 수속(收束)한다. 샘플 홀드 회로(M4, Cna)는 이 전위를 취득하고, 기억한다.

샘플 홀드 회로(M4, Cna)에서는 트랜지스터(M4)가 온이 되고, 샘플링 모드가 된다. 트랜지스터(M4)의 드레인 전류에 의해 커패시터(Cna)가 충전된다. 다음으로, 샘플 홀드 회로(M4, Cna)를 홀드 모드로 하기 위해 신호(φ1)를 로우 레벨(L레벨)로 하고 트랜지스터(M4)를 오프로 한다. 노드(NA)가 전기적으로 부유 상태가 되고, 노드(NA)로 오프셋 보정 전압이 유지된다. 회로(10)에서는 통상 동작 모드에서는 노드(NA)에 유지되어 있는 전위를 이용하여 신호(VOUT)의 오차가 보정된다.

[통상 동작]

통상 동작 모드는 차동 회로(20)에서, VIN1과 VIN2의 전위차에 대응하는 전압을 검출하고, 출력 단자(23)로부터 검출 결과를 나타내는 신호(VOUT)(또는 전위(VOUT))를 출력하는 모드이다. 도 1(E)은 통상 동작 모드를 설명하는 도면이다. 도 1(E)에는 신호(φ1), 신호(φ2)의 신호 파형, 및 회로(10)의 동작을 설명하는 회로도를 도시한다. 이 모드에서는 신호(φ2)만을 H레벨로 한다. 때문에, 트랜지스터(M2) 및 트랜지스터(M3)는 온이 되고, 트랜지스터(M1) 및 트랜지스터(M4)는 오프가 된다.

Ngout에는 차동 회로(20)에 의해 VIN1과 VIN2의 전위차에 대응하는 전위가 출력되고, 또한 Ngout의 전위는 노드(NA)로 유지되는 전위로 보정되기 때문에, 오프셋 전압이 보정된 전위가 신호(VOUT)로서 출력 단자(23)로부터 출력된다.

도 1(E)에 나타낸 바와 같이, 통상 동작 모드에서는 노드(NA)는 전기적으로 부유 상태가 된다. 노드(NA)의 전위의 변동을 최대한 적게 하기 위하여, 오프셋 보정 전압을 노드(NA)에 장기간 기억시켜 놓을 수 있다. 노드(NA)에 오프셋 보정 전압을 기억시켜 놓는 것이 가능하다면, 통상 동작의 실행 전에 오프셋 보정 전압의 검출 동작을 반복해서 행할 필요가 없어진다. 이로 인해 통상 동작 이외의 동작을 적게 할 수 있으므로 회로(10)의 응답 속도가 향상되고, 소비 전력이 삭감된다.

노드(NA)에 오프셋 보정 전압을 장기간 기억시키기 위해서는 노드(NA)로부터의 전하의 리크 패스(Leakage Path)를 흐르는 전류를 최대한 적게 하면 좋다. 때문에, 트랜지스터(M4)에는 오프 상태에서의 리크 전류(오프 전류)가 적은 트랜지스터가 이용되는 것이 바람직하다. 본 명세서에서 오프 전류가 낮다는 것은, 실온에서 채널 폭 약 1μm 당의 오프 전류가 10zA 이하인 것을 말한다. 오프 전류는 적을수록 바람직하기 때문에, 채널 폭으로 규격화된 오프 전류값이 1zA/μm 이하, 바람직하게는 10yA/μm 이하로 하고, 더욱 바람직하게는 1yA/μm 이하인 것이 좋다. 또한, 그 경우의 소스―드레인 간 전압은 예를 들어, 0.1V―3V의 범위, 또는 5V 정도이다. 이와 같이 오프 전류가 적은 트랜지스터로서는 채널이 산화물 반도체로 형성되어 있는 트랜지스터를 들 수 있다.

트랜지스터(M4)를 오프 전류가 적은 트랜지스터로 함으로써, 샘플 홀드 회로(M4, Cna)에 비휘발성 메모리의 기능을 부가할 수 있다. 때문에, 차동 회로(20)의 오프셋 전압을 보정하기 위한 데이터를 기억하는 메모리를 회로(10)의 외부에 제공할 필요가 없다. 본 실시형태에 의해 회로(10)의 소자 수를 늘리는 일 없이, 또는 회로(10)의 사이즈를 크게 하는 일 없이, 또한 여분의 전력을 소비하는 일 없이, 회로(10)의 내부에 오프셋 전압을 보정하기 위한 데이터(보정 전압)를 기억시키는 것이 가능하다.

회로(10)에 OS 트랜지스터를 제공하는 경우, OS 트랜지스터는 백 게이트를 가지는 트랜지스터로 해도 좋다. 백 게이트의 전위를 제어함으로써, OS 트랜지스터의 문턱 전압값을 제어할 수 있다. 트랜지스터(M4)를, 백 게이트를 가지는 OS 트랜지스터로 하는 경우, 신호(φ1)가 L레벨일 때에 트랜지스터(M4)를 확실히 오프가 되도록 게이트의 전위를 제어하면 좋다. 예를 들어, 백 게이트의 전위는 접지 전위로 할 수 있다.

＜차동 회로의 구성예 2＞

이하, 도 2를 이용하여 차동 회로의 다른 구성예를 설명한다. 도 2에 나타내는 회로(11)는 회로(10)에 더미 트랜지스터를 제공한 차동 회로이다.

더미 트랜지스터란, 소스와 드레인이 단락된 트랜지스터이다. 회로(11)에서 더미 트랜지스터(DM1)는 트랜지스터(M4)와 노드(NA) 간을 접속하는 더미 스위치로서 기능한다. 또한, 더미 트랜지스터(DM1)는 통상 동작 모드에서 채널이 형성되는 것과 같이, 게이트에 신호(φ2)가 입력된다.

오프셋 보정 전압의 검출 모드는 신호(φ1)를 H레벨에서 L레벨로 함으로써 종료한다. 때문에, 트랜지스터(M4)가 온에서 오프로 천이할 때, 트랜지스터(M4)의 전하 주입(charge injection)이나, 피드 스루(feed-through)의 영향에 의해 노드(NA)의 전위가 변동해버릴 우려가 있다. 그러므로, 이들 영향에 의한 노드(NA)의 전위의 변화를 보상하기 위하여 더미 트랜지스터(DM1)를 제공하면 좋다. 통상 동작 모드의 개시 시는 신호(φ2)가 L레벨에서 H레벨로 변화한다. 이 신호(φ2)의 레벨이 변화할 때에, 더미 트랜지스터(DM1)는 오프에서 온으로 천이하기 때문에 노드(NA)의 전위를 상승시킬 수 있다.

또한, 트랜지스터(M4)를 OS 트랜지스터로 한 경우, 더미 트랜지스터(DM1)도 OS 트랜지스터로 제작하는 것이 바람직하다.

＜차동 회로의 구성예 3＞

이하, 도 3(A) 및 도 3(B)을 이용하여 오프셋 전압 보정 기능이 있는 차동 회로의 보다 구체적인 회로 구성을 설명한다.

회로(10)에서, 차동 회로(20)로서는 트랜지스터 쌍으로 이루어진 차동 쌍을 포함한 차동 회로를 적용할 수 있다. 도 3(A)에, 차동 쌍을 갖는 차동 회로의 일례를 도시한다. 도 3(A)의 회로(30)의 회로도는 도 1(A)의 회로(10)의 차동 회로(20)를 보다 구체적으로 한 회로도에 상당하고, 차동 회로(40)는 차동 회로(20)에 대응하는 회로이다.

차동 회로(40)는 2개의 트랜지스터(MP1) 및 트랜지스터(MP2)로 이루어진 차동 쌍, 전류원(41) 및 부하 회로(42)를 갖는다. 차동 회로(40)에는 고전원 전위(VH1) 및 저전원 전위(VL1)가 공급된다.

여기서는 차동 쌍의 트랜지스터(MP1) 및 트랜지스터(MP2)를 p채널형 트랜지스터로 하고 있다. 트랜지스터(MP1) 및 트랜지스터(MP2)의 소스에는 전류원(41)이 접속되고, 같은 드레인에는 부하 회로(42)가 접속되어 있다. 부하 회로(42)로서, 예를 들어, 저항 소자, 커런트 미러 회로 등을 제공할 수 있다.

도 3(A)에서는 트랜지스터(M5)의 소스를 저전원 전위(VL2)가 공급되는 배선에 접속하고, 커패시터(Cna)의 단자를 저전원 전위(VL3)가 공급되는 배선에 접속하고 있다. 저전원 전위(VL1) 내지 저전압 전위(VL3)를 같은 전위로 하는 것이 가능한 경우는 저전원 전위 공급용 배선을 공통으로 할 수 있다.

또한, 차동 쌍 트랜지스터라고 불리는 차동 쌍을 구성하는 2개의 트랜지스터는 오프셋 전압을 발생시키지 않도록, 일반적으로 전기 특성이 같아지도록 같은 사이즈, 같은 구조로 제작된다. 본 실시형태에서는, 오프셋 전압의 보정 기능을 효과적으로 기능시키기 위하여 오프셋 전압이 발생하도록 차동 쌍 트랜지스터의 전류 전압 특성을 의도적으로 다르게 한다. 이와 같이 함으로써, 오프셋 보정 전압 검출 모드를 실행했을 때에 노드(NA)의 전위를 트랜지스터(M5)가 확실히 온이 되는 전위로 할 수 있다.

구체적으로는 트랜지스터(MP1), 트랜지스터(MP2)는 채널 길이 L과 채널 폭 W의 비(W/L)를 2배 이상 다르게 한다. 2개의 트랜지스터(MP1)와 트랜지스터(MP2)의 W/L의 차이는 예를 들어, 2배 이상 10배 이하로 하면 좋다. 또한 W/L의 차이는 2의 누승(2^k, k는 1 이상의 정수)으로 하면, 회로의 설계가 용이하게 되어 바람직하다. 예를 들어, 트랜지스터(MP2)의 W/L를, 트랜지스터(MP1)의 W/L의 2^k배(k=1, 2, 3)로 하면 좋다.

또한, 회로(30)에도, 도 2와 같은 더미 트랜지스터(DM1)를 제공할 수 있다. 도 3(B)에 차동 쌍 및 더미 트랜지스터를 갖는 차동 회로의 구성의 일례를 도시한다. 도 3(B)의 회로(31)는 회로(30)에 더미 트랜지스터(DM1)를 제공한 회로에 대응한다.

또한, 도 3(A), 도 3(B)에서는 차동 쌍 트랜지스터(MP1, MP2)를 p채널형으로 했지만, n채널형으로 할 수도 있다. 이 경우, 전류원(41)을 저전원 전위(VL1)측에 제공하고, 부하 회로(42)를 고전원 전위(VH1)측에 제공하면 좋다.

본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.

(실시형태 2)

본 실시형태에서는, 실시형태 1의 차동 회로를 적용한 컴퍼레이터에 대하여 설명한다. 또한, 실시형태 1의 차동 회로는 컴퍼레이터에 한정되지 않고, 연산 증폭기(operation amplifier), 샘플 홀드 회로, 필터 회로 등 다양한 회로에 적용하는 것이 가능하다.

도 4 내지 도 7은 컴퍼레이터의 구성의 일례를 도시하는 회로도이다. 도 4 내지 도 7에 도시하는 컴퍼레이터(101) 내지 컴퍼레이터(104)는 전위(VIN)가 참조 전위(VREF)보다 높은 것, 및 낮은 것을 검출하는 기능을 갖는다. VIN이 VREF를 초과하는 경우는 출력 단자(23)로부터 H레벨의 신호(VOUT)이 출력된다. VIN이 VREF 미만인 경우는 출력 단자(23)로부터 L레벨의 신호(VOUT)이 출력된다.

＜컴퍼레이터의 구성예 1＞

도 4에 나타낸 바와 같이, 컴퍼레이터(101)는 차동 회로(40), 트랜지스터(M1) 내지 트랜지스터(M5), 및 커패시터(Cna)를 갖는다.

컴퍼레이터(101)에는 배선(25)에 의해 고전원 전위(VVD)가 공급되고, 배선(26)에 의해 저전원 전위(VSS)가 공급된다. VSS는 접지 전위로 할 수 있다. 또한, 입력 단자(22)에 참조 전위(VREF)가 입력되고, 입력 단자(21)에 비교 대상이 되는 전위(VIN)(또는 신호(VIN))가 입력된다. 따라서, 오프셋 보정 전압 출력모드에서는 차동 회로(40)의 2개의 입력 단자(MP1의 게이트, MP2의 게이트)에는 VREF가 입력되는 것이 된다. 배선(28)으로부터 트랜지스터(M1)의 게이트에 신호(φ1)가 입력된다. 배선(29)으로부터 트랜지스터(M2)의 게이트에 신호(φ2)가 입력된다. 배선(39)으로부터 트랜지스터(M3)의 게이트에 신호(φ2)가 입력된다. 배선(38)으로부터, 트랜지스터(M4)의 게이트에 신호(φ1)가 입력된다.

차동 회로(40)에서, 트랜지스터(M41)는 전류원(41)으로서 기능한다. 트랜지스터(M41)는 p채널형 트랜지스터이고, 게이트가, 전위(VBIAS)가 입력되는 배선(27)에 접속되고, 소스가 배선(25)에 접속되고, 드레인이 차동 쌍(MP1, MP2)에 접속되어 있다.

트랜지스터(M42) 및 트랜지스터(M43)는 커런트 미러 회로를 구성하고, 부하 회로(42)로서 기능한다. 여기서는 트랜지스터(M42), 트랜지스터(M43)를 n채널형 트랜지스터로 하고 있다.

트랜지스터(MP1) 및 트랜지스터(MP2)는 차동 쌍을 구성한다. 여기서는 트랜지스터(MP2)의 W/L은 트랜지스터(MP1)의 2배 이상으로 한다. 이는, 트랜지스터(M5)는 노드(Ngout)를 방전하는 회로(그 전위를 저하하는 회로)로서 기능하고, 노드(Ngout)의 전위를 상승시키는 기능을 갖지 않기 때문이다. 때문에, 오프셋 보정 전압 검출 모드에서 노드(Ngout)의 전위를 통상 동작 모드에서 방전에 의해 저하하는 전압만큼 미리 상승시키기 위해, 트랜지스터(MP2)의 W/L을 트랜지스터(MP1)보다 크게 한다.

＜컴퍼레이터의 구성예 2, 3＞

컴퍼레이터의 출력단에 증폭 회로를 제공할 수 있다. 증폭 회로는 차동 회로(40)의 출력(Ngout의 전위)을 증폭하는 기능을 갖는 회로이면 좋다. 예를 들어, 증폭 회로로서는 소스 팔로워 회로, 소스 접지 증폭 회로 등을 들 수 있다. 증폭 회로는, Ngout와 트랜지스터(M3)의 사이에 제공된다. 증폭 회로의 입력 단자는 Ngout에 접속되고, 그 출력 단자는 트랜지스터(M3)를 통하여 출력 단자(23)에 접속된다.

도 5에 소스 팔로워 회로를 갖는 컴퍼레이터의 구성예를 도시한다. 컴퍼레이터(102)의 출력단에 소스 팔로워 회로(50)가 제공되어 있다. 소스 팔로워 회로(50)는 직렬로 접속된 트랜지스터(M51)와 트랜지스터(M52)를 갖는다. 트랜지스터(M51)는 게이트가 배선(27)에 접속되고, 소스가 배선(25)에 접속되고, 드레인이 트랜지스터(M52)의 소스에 접속되어 있다. 또한, 트랜지스터(M52)는 게이트가 노드(Ngout)에 접속되고, 소스가 트랜지스터(M51)의 드레인에 접속되고, 드레인은 배선(26)에 접속되어 있다.

소스 팔로워 회로(50)는 트랜지스터(M52)의 게이트―소스 간 전압(│Vgs│)만큼, 입력 전위보다 출력 전위(노드(Ngout)의 전위)를 상승시킬 수 있다. 따라서, 노드(Ngout)의 전위를 Vgout로 하면, 노드(Nvout)의 전위는 Vgout+│Vgs│가 된다.

도 6에 소스 접지 증폭 회로를 갖는 컴퍼레이터의 구성예를 도시한다. 컴퍼레이터(103)의 출력단에 소스 접지 증폭 회로(60)가 제공되어 있다. 소스 접지 증폭 회로(60)는 직렬로 접속된 트랜지스터(M61)와 트랜지스터(M62)를 갖는다. 트랜지스터(M61)는 게이트가 배선(27)에 접속되고, 소스가 배선(25)에 접속되고, 드레인이 트랜지스터(M62)의 드레인에 접속되어 있다. 또한, 트랜지스터(M62)는 게이트가 노드(Ngout)에 접속되고, 소스가 배선(26)에 접속되고, 드레인은 트랜지스터(M61)의 드레인에 접속되어 있다.

또한, 소스 접지 증폭 회로(60)는 입력되는 논리값을 반전하여 출력하기 때문에, 컴퍼레이터(103)에서는 입력 단자(21)에 참조 전위(VREF)가 입력되고, 입력 단자(22)에 VIN이 입력된다. 또한, 트랜지스터(M2)가 입력 단자(22)측에 제공되어 있다.

＜컴퍼레이터의 구성예 4＞

도 2의 회로(11)와 같이, 더미 트랜지스터를 컴퍼레이터에 제공할 수 있다. 도 7에 더미 트랜지스터를 갖는 컴퍼레이터의 구성의 일례를 도시한다. 도 7의 컴퍼레이터(104)는 도 6의 컴퍼레이터(103)에 더미 트랜지스터(DM1)를 제공한 회로에 대응한다. 배선(39)으로부터 더미 트랜지스터(DM1)의 게이트에 신호(φ2)가 입력된다. 또한, 컴퍼레이터(101), 컴퍼레이터(102)에도 더미 트랜지스터(DM1)를 제공해도 좋다.

본 실시형태의 컴퍼레이터를 이용함으로써 아날로그―디지털 변환 장치(ADC)를 구성할 수 있다. 이하, 도 8 및 도 9를 이용하여 ADC의 구성의 일례를 설명한다. 여기서는 플래시형 ADC의 구성예에 대하여 설명한다.

＜ADC의 구성예 1＞

도 8에 나타낸 바와 같이, ADC(111)는 컴퍼레이터 어레이(120) 및 인코더(130)를 갖는다. 컴퍼레이터 어레이(120)에는 복수단의 컴퍼레이터(121)가 병렬로 배치되어 있다. 컴퍼레이터(121)로서 컴퍼레이터(101) 내지 컴퍼레이터(104)를 적용할 수 있다. 각 컴퍼레이터(121)의 반전 입력 단자(―)에는 다른 참조 전위가 입력되고, 비반전 입력 단자(+)에는 전위(VIN)가 입력된다. 각 컴퍼레이터(121)에는 신호(φ1) 및 신호(φ2)가 입력된다.

도 8의 예에서는 ADC(111)는 3비트의 ADC이고, 컴퍼레이터 어레이(120)에는 7(=2³―1)단의 컴퍼레이터(121)가 제공되어 있다. 이하의 설명에서는, 컴퍼레이터 어레이(120)의 7개의 컴퍼레이터를 구별하는 경우, CP1―CP7이라고 부르기도 한다.

CP1―CP7의 반전 입력 단자(―)에는 참조 전위(VREF1―VREF7)가 입력된다. 각 CP1―CP7의 출력은 인코더(130)에 입력된다. 인코더(130)는 CP1―CP7의 출력의 전위 레벨로부터, 3비트의 디지털 코드에 대응하는 신호(DOUT)[2：0]을 생성하고, 출력한다. DOUT[0]은 1(2⁰) 비트번째의 디지털 코드를 나타낸다.

＜ADC의 구성예 2＞

도 9에 나타낸 바와 같이, ADC(112)는 ADC(111)에 샘플 홀드 회로(140)(S/H)를 제공한 회로다. 샘플 홀드 회로(140)는 트랜지스터(MSH1) 및 커패시터(CSH1)를 갖는다. 샘플 홀드 회로(140)는 전위(VIN)에 따른 전위를 커패시터(CSH1)를 유지하는 기능을 갖는다.

트랜지스터(MSH1)는 신호(φ1)에 의해 온/오프가 제어된다. 트랜지스터(MSH1)를 트랜지스터(M4)와 같은 도전형(여기서는 n채널형)로 함으로써, 컴퍼레이터(121)에 제공되는 샘플 홀드 회로(M4, Cna)와 같은 타이밍으로 샘플 홀드 회로(140)의 샘플링 동작 및 홀드 동작을 실행할 수 있다. 따라서, 컴퍼레이터(121)에서의 오프셋 보정 전압을 검출하고 있는 사이에, 샘플 홀드 회로(140)에서 전위(VIN)의 샘플링을 행할 수 있다.

또한, 트랜지스터(MSH1)의 온/오프를 신호(φ1) 및 신호(φ2)와는 다른 신호로 제어해도 좋다.

또한, 트랜지스터(MSH1)도 트랜지스터(M4)와 마찬가지로, 오프 전류의 매우 작은 OS 트랜지스터로 함으로써, 샘플 홀드 회로(140)에 비휘발성 메모리의 기능을 가지게 할 수 있다. 이에 의해 샘플 홀드 회로(140)에서 샘플링한 전위를 장기간 유지하는 것이 가능해진다.

본 실시형태에서 설명한 ADC는 아날로그 신호를 디지털 코드로 변환하는 장치로서 다양한 반도체 장치에 조립할 수 있다. 예를 들어, 통신용 IC, 다치(多値) 데이터를 기억 가능한 기억 장치, CMOS형 이미지 센서 등의 반도체 장치의 ADC에, 본 실시형태의 ADC를 적용할 수 있다.

(실시형태 3)

실시형태 1의 차동 회로 및 실시형태 2의 컴퍼레이터는 다른 회로와 더불어, 1개의 IC칩에 조합할 수 있다. 본 실시형태에서는, 컴퍼레이터를 가지는 반도체 장치로서 이 반도체 장치를 구성하는 IC칩의 다이의 구조에 대하여 설명한다.

도 10에 다이(500)의 부분적인 단면 구조의 일례를 도시한다. 도 10에는 반도체 장치를 구성하는 소자로서, 트랜지스터(501) 내지 트랜지스터(503), 및 커패시터(504)를 도시한다. 또한, 도 10은 다이(500)를 특정 절단선으로 자른 단면도가 아니고, 다이(500)의 적층 구조를 설명하기 위한 도면이다.

다이(500)로부터 제작된 IC칩을 전자 부품으로서, 다양한 전자 기기를 얻을 수 있다.

다이(500)에서 트랜지스터(501) 및 트랜지스터(502)는 단결정 실리콘 웨이퍼(510)에 채널이 형성되는 트랜지스터이기 때문에, 트랜지스터(501) 및 트랜지스터(502)를 Si 트랜지스터(501) 및 트랜지스터(502)라고 칭하기로 한다. Si 트랜지스터(501)는 p채널형 트랜지스터이고, Si 트랜지스터(502)는 n채널형 트랜지스터이다. 또한, 트랜지스터(503)는 채널이 산화물 반도체에서 형성되는 OS 트랜지스터이기 때문에 OS 트랜지스터(503)라고 칭하기로 한다.

컴퍼레이터(101) 내지 컴퍼레이터(104)에서 OS 트랜지스터(503)는 트랜지스터(M4)에 대응하고, 커패시터(504)는 커패시터(Cna)에 대응한다. 또한, Si 트랜지스터(501)는 예를 들어, 차동 쌍을 구성하는 트랜지스터(MP2)에 대응한다. Si 트랜지스터(502)는 예를 들어, 커런트 미러 회로를 구성하는 트랜지스터(M42) 및 트랜지스터 (M43)나, 스위치를 구성하는 트랜지스터(M1) 내지 트랜지스터(M3), 및 트랜지스터 (M5)에 대응한다.

도 10에 나타낸 바와 같이, Si 트랜지스터(501) 및 트랜지스터(502) 등 단결정 실리콘 웨이퍼(510)로 제작된 반도체 소자 위에, OS 트랜지스터(503) 및 커패시터(504)를 적층함으로써, 다이(500)의 사이즈를 작게 할 수 있다. 또한, 다이(500)에서 OS 트랜지스터의 수는 Si 트랜지스터에 비하여 적기 때문에, Si 트랜지스터(501) 및 트랜지스터(502)보다 큰 디자인 룰로 OS 트랜지스터(503)를 제작할 수 있다.

도 10의 예에서는 단결정 실리콘 웨이퍼(510)는 n형의 단결정 실리콘 웨이퍼이다. 이 이외의 반도체 기판으로서, n형 또는 p형의 SOI 기판, 및 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, ZnSe 기판 등) 등을 이용할 수 있다.

Si 트랜지스터(501) 및 트랜지스터(502)는 소자 분리용 절연막(511)에 의해 전기적으로 분리되어 있다. 소자 분리용 절연막(511)의 형성에는 선택 산화법(LOCOS(Local OXidation of Silicon)법) 또는 트렌치 분리법 등을 이용할 수 있다. 또한, 단결정 실리콘 웨이퍼(510) 대신 SOI형의 반도체 기판을 이용해도 좋다. 이 경우, 소자 분리는 에칭에 의해 반도체층을 소자마다 분할함으로써 행해진다.

단결정 실리콘 웨이퍼(510)에서 Si 트랜지스터(501) 및 트랜지스터(502)가 형성되는 영역에는 산화 처리 및/또는 질화 처리에 의해 절연막(512)이 형성되어 있다. 절연막(512)은 Si 트랜지스터(501) 및 트랜지스터(502)의 게이트 절연막을 구성한다. 또한, Si 트랜지스터(502)가 형성되는 영역에는 p형의 도전성을 부여하는 불순물 원소를 선택적으로 도입함에 따라 p웰(513)이 형성되어 있다.

Si 트랜지스터(501)는 p형 불순물 영역(514), p형 저농도 불순물 영역(515), 게이트 전극(516)을 가지고, Si 트랜지스터(502)는 n형 불순물 영역(518), n형 저농도 불순물 영역(519), 및 게이트 전극(520)을 갖는다. 게이트 전극(516) 및 게이트 전극(520)에는 사이드 월(517) 및 사이드 월(521)이 형성되어 있다.

Si 트랜지스터(501) 및 트랜지스터(502) 위에는 절연막(531)이 형성되어 있다. 절연막(531) 및 절연막(512)에는 p형 불순물 영역(514), n형 불순물 영역(518)에 달하는 콘택트 홀(Coantact Hole)이 형성되어 있다. 이들 콘택트 홀에는 p형 불순물 영역(514)에 접촉하여 전극(541), 전극(542)이 형성되고, n형 불순물 영역(518)에 접촉하여 전극(543), 전극(544)이 형성되어 있다. 절연막(531) 위에는 이들 전극(541) 내지 전극(544)에 접촉하여 배선(545) 내지 배선(548)이 형성되어 있다.

게이트 전극(516), 게이트 전극(520), 전극(541) 내지 전극(544) 및 배선(545) 내지 배선(548)을 형성하기 위한 도전성 재료로서는 알루미늄, 크롬, 구리, 은, 금, 백금, 탄탈, 니켈, 티탄, 몰리브덴, 텅스텐, 하프늄(Hf), 바나듐(V), 니오브(Nb), 망간, 마그네슘, 지르코늄, 베릴륨 등의 금속을 이용할 수 있다. 또한, 이들 금속을 성분으로 하는 합금, 및 화합물 등을 이용할 수 있다. 또한, 게이트 전극(516) 및 게이트 전극(520)을 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용하여 형성할 수 있다.

절연막(531) 위에, 절연막(532) 및 절연막(533)이 형성되고, 절연막(533) 위에, OS 트랜지스터(503) 및 커패시터(504)가 형성되어 있다.

OS 트랜지스터(503)는 산화물 반도체층(570), 절연막(534), 도전막(571) 내지 도전막(574)을 갖는다. 절연막(534)는 OS 트랜지스터(503)의 게이트 절연막을 구성한다. 도전막(571), 도전막(572)은 같은 소스 전극 또는 드레인 전극으로서 기능한다. 도전막(573)은 게이트 전극을 구성한다. 도전막(574)은 백 게이트 전극을 구성한다. 또한, 도전막(574)은 필요에 따라 OS 트랜지스터(503)에 제공하면 좋다.

OS 트랜지스터(503)는 절연막(532) 위에 형성된 도전막(551)에 의해 Si 트랜지스터(502)에 접속되어 있다.

커패시터(504)는 유도체가 절연막(534)으로 구성되고, 한 쌍의 단자(전극)는 도전막(572) 및 도전막(575)으로 구성되어 있다.

OS 트랜지스터(503) 및 커패시터(504)는 절연막(535) 및 절연막(536)으로 덮여있다. 절연막(535)으로서는 절연막(536)으로부터 방출된 수소가 산화물 반도체층(570)에 침입하는 것을 방지하는 기능을 가지는 절연막이 바람직하다. 이러한 절연막으로서 질화 실리콘막 등이 있다.

또한, 절연막(531) 내지 절연막(536)은 단층의 절연막으로, 또는 2층 이상의 다층의 절연막으로 형성할 수 있다. 이들 절연막(531) 내지 절연막(536)을 구성하는 절연막으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈 등으로 된 막을 들 수 있다. 또한, 이들 절연막은 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 형성할 수 있다.

또한, 본 명세서에서 산화 질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다.

절연막(536) 위에, 도전막(552)에 접촉하여 도전막(553)이 형성되어 있다. 절연막(536)을 덮고, 평탄화막으로서 기능하는 절연막(561)이 형성된다. 절연막(561) 위에, 도전막(554)이 형성되어 있다. 도전막(554)은 추출 전극, 또는 리드 배선을 구성하고, 도전막(553)에 접촉하여 제공되어 있다. 절연막(561) 위에 절연막(562)이 형성되어 있다. 절연막(562)에는 도전막(554)에 달하는 콘택트 홀(563)이 형성되어 있다.

절연막(561) 및 절연막(562)도 절연막(531) 내지 절연막(536)과 마찬가지로 형성할 수 있지만, 평탄화막으로서 기능시키기 위해 폴리이미드나 아크릴 등의 수지막으로 형성하는 것이 바람직하다. 또한, 도전막(551) 내지 도전막(554) 및 도전막(571) 내지 도전막(575)은 배선(545)과 마찬가지로 형성할 수 있다.

산화물 반도체층(570)의 두께는 2nm 이상 40nm 이하로 하면 좋다. 또한, 산화물 반도체층(570)은 OS 트랜지스터(503)의 채널 형성 영역을 구성하기 때문에 i형(진성 반도체) 또는 i형에 매우 가까운 것이 바람직하다. 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감된 산화물 반도체는 i형(진성 반도체) 또는 i형에 매우 가깝다. 여기서는 이러한 산화물 반도체층을 고순도화된 산화물 반도체층이라고 칭하기로 한다. 고순도화된 산화물 반도체층으로 제작된 트랜지스터는 오프 전류가 매우 작고, 신뢰성이 높다.

오프 전류가 작은 트랜지스터를 제작하기 위하여, 산화물 반도체층(570)의 캐리어 밀도는 1×10¹⁷/cm³ 이하가 바람직하다. 보다 바람직하게는 1×10¹⁶/cm³ 이하, 1×10¹⁵/cm³ 이하, 1×10¹⁴/cm³ 이하, 또는 1×10¹³/cm³ 이하이다.

산화물 반도체층(570)을 이용함으로써 오프 상태의 OS 트랜지스터(503)의 소스―드레인 전류를 실온(25℃ 정도)에서 1×10^―18A 이하로 할 수 있다. 실온(25℃ 정도)에서 오프 상태의 소스―드레인 전류는 바람직하게는 1×10^―21A 이하, 또한 바람직하게는 1×10^―24A 이하이다. 또는 85℃에서 오프 전류값을 1×10^―15A 이하로 할 수 있고, 바람직하게는 1×10^―18A 이하로 하고, 더욱 바람직하게는 1×10^―21A 이하로 한다. 또한, 트랜지스터가 오프 상태란, n채널형 트랜지스터의 경우, 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상 또는 3V 이상 작다면 트랜지스터는 오프 상태이다.

채널이 산화물 반도체로 형성된 트랜지스터의 오프 전류가 매우 작아지는 것은, 다양한 실험에 의해 증명이 가능하다. 예를 들어, 채널 폭이 1×10⁶μm이고 채널 길이가 10μm인 트랜지스터에서 소스―드레인간 전압(드레인 전압)이 1V부터 10V의 범위에서의 오프 전류가 반도체 파라미터 애널라이저(Parameter analyzer)의 측정 한계 이하, 즉 1×10^―13A 이하라는 측정 데이터가 얻어졌다. 이 경우, 트랜지스터의 채널 폭으로 규격화한 오프 전류는 100zA/μm 이하가 된다.

다른 실험으로서, 커패시터에 트랜지스터를 접속하고, 커패시터에 주입하거나 또는 방전하는 전하를 OS 트랜지스터로 제어하는 회로를 이용하여 오프 전류의 측정을 행하는 방법이 있다. 이 경우, 커패시터의 단위 시간당 전하량의 이동으로부터 OS 트랜지스터의 오프 전류를 측정한다. 그 결과, 드레인 전압이 3V의 조건 하에서 OS 트랜지스터의 오프 전류가 수십yA/μm인 것이 확인되었다. 따라서, 고순도화된 산화물 반도체층에서 채널 형성 영역을 형성한 트랜지스터는 오프 전류가 결정성을 가지는 Si 트랜지스터에 비해 현저히 작아진다.

산화물 반도체층(570)은 적어도 In, Ga, Sn 및 Zn 중의 1종 이상의 원소를 포함하는 산화물로 형성되는 것이 바람직하다. 이러한 산화물로서는, In―Sn―Ga―Zn 산화물이나, In―Ga―Zn 산화물, In―Sn―Zn 산화물, In―Al―Zn 산화물, Sn―Ga―Zn 산화물, Al―Ga―Zn 산화물, Sn―Al―Zn 산화물, In―Zn 산화물, Sn―Zn 산화물, Al―Zn 산화물 반도체, Zn―Mg 산화물 반도체, Sn―Mg 산화물, In―Mg 산화물이나, In―Ga 산화물, In 산화물, Sn 산화물, Zn 산화물 등을 이용할 수 있다. 또한, 이들 산화물에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들어 SiO₂를 포함하는 산화물 반도체를 이용할 수 있다.

또한, 예를 들어, In―Ga―Zn 산화물이란, In, Ga, 및 Zn을 포함하는 산화물이라는 의미이고, In, Ｇa, Zn 및 O의 원자수의 비는 고려하지 않는다.

또한, 산화물 반도체층(570)의 결정 구조로서, 단결정, 미결정, 다결정, 및 비정질이 대표적이다. 산화물 반도체층(570)으로서는 CAAC―OS(C-Axis Aligned Crystalline Oxide Semiconductor)막이 바람직하다. 또한, 산화물 반도체층(570)은 단층의 산화물막으로 형성해도 좋고, 2 이상의 다층의 산화물 반도체막으로 형성해도 좋다.

아래에서는 산화물 반도체층(570)을 구성하는 산화물 반도체막의 구조에 대하여 설명한다.

산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC―OS(C-Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.

비정질 산화물 반도체막은 막 중의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형이다.

미결정 산화물 반도체막은 예를 들어, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 때문에, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.

CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막의 하나로서, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.

CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정 입계(grain boundary라고도 함)를 확인할 수 없다. 때문에, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.

CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층 형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.

한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.

단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.

CAAC-OS막에 대하여, X선 회절(XRD： X-ray Diffraction) 장치를 이용하여 구조 분석을 행하면, 예를 들어 InGaZnO₄의 결정을 가지는 CAAC-OS막의 Out-Of-Plane법에 의한 분석으로는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO₄의 결정의(009) 면에 귀속되는 점으로부터 CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.

한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 In-Plane법에 의한 분석으로는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO₄의 결정의(110) 면에 귀속된다. InGaZnO₄의 단결정 산화물 반도체막이라면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키며 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 이에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우라도 명료한 피크가 나타나지 않는다.

이상으로부터, CAAC-OS막에서는 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층 형상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.

또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.

또한, 본 명세서에서 「평행」이란 두 개의 직선이 ―10° 이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, ―5° 이상 5°이하의 경우도 포함된다. 또한, 「수직」이란, 두 개의 직선이 80° 이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95°이하의 경우도 포함된다.

또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.

또한, InGaZnO₄의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.

CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다. 또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.

이하, CAAC-OS막의 성막 방법의 일례를 설명한다. 예를 들어, 성막 방법의 일례로서, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용한 스퍼터링법이 있다.

CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 상기 스퍼터링용 타겟에 이온이 충돌하면 스퍼터링용 타겟에 포함되는 결정 영역이 a―b면으로부터 벽개하여, a―b면에 평행한 면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리할 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.

또한, CAAC-OS막을 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.

성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 ―80℃ 이하, 바람직하게는 ―100℃ 이하인 성막 가스를 이용한다.

또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.

또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.

스퍼터링용 타겟의 일례로서, In―Ga―Zn―Ｏ 화합물 타겟에 대하여 이하에 나타낸다.

InO_X 분말, GAO_Y 분말 및 ZnO_Z 분말을 소정의 mol수로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In―Ga―Zn―Ｏ 화합물 타겟으로 한다. 또한, X, Y 및 Ｚ는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InO_X 분말, GAO_Y 분말 및 ZnO_Z 분말이 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타겟에 의해 적절히 변경하면 좋다.

또는, 복수회 막을 퇴적시키는 방법으로 CAAC-OS막을 형성할 수 있다. 이러한 방법의 일례를 이하에 나타낸다.

우선, 제 1 산화물 반도체층을 1nm 이상 10nm 미만의 두께로 성막한다. 제 1 산화물 반도체층은 스퍼터링법을 이용하여 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적％ 이상, 바람직하게는 100체적％로서 성막한다.

다음으로, 가열 처리를 행하고, 제 1 산화물 반도체층을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 행하면 좋다. 바람직하게는 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의해 제 1 산화물 반도체층의 불순물 농도를 단시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해 제 1 산화물 반도체층에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해 이 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 저감 하에서 행해도 좋다. 저감 하에서는 제 1 산화물 반도체층의 불순물 농도를 또한 단시간에 저감할 수 있다.

제 1 산화물 반도체층은 두께가 1nm 이상 10nm 미만인 것에 의해 두께가 10nm 이상인 경우와 비교하여, 가열 처리에 의해 용이하게 결정화시킬 수 있다.

다음으로, 제 1 산화물 반도체층과 같은 조성의 제 2 산화물 반도체층을 10nm 이상 50nm 이하의 두께로 성막한다. 제 2 산화물 반도체층은 스퍼터링법을 이용하여 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30체적% 이상, 바람직하게는 100체적％로서 성막한다.

다음으로, 가열 처리를 행하고, 제 2 산화물 반도체층을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제 2 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 행하면 좋다. 바람직하게는 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의해 제 2 산화물 반도체층의 불순물 농도를 단시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해 제 2 산화물 반도체층에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해 이 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 저감 하에서 행해도 좋다. 저감 하에서는 제 2 산화물 반도체층의 불순물 농도를 더욱 단시간에 저감할 수 있다.

(실시형태 4)

도 11(A) 내지 도 14(H)를 참조하여, 본 실시형태에서는 OS 트랜지스터의 구성, 및 그 제작 방법을 설명한다. 본 실시형태의 OS 트랜지스터는 예를 들어, 도 10의 OS 트랜지스터(503)로서 제작할 수 있다.

＜OS 트랜지스터의 구성예 1＞

도 11(A) 내지 도 11(C)에 탑 게이트형의 OS 트랜지스터의 구성의 일례를 나타낸다. 도 11(A)은 OS 트랜지스터(651)의 상면도이다. 도 11(B)은 선B1-B2에 의한 도 11(A)의 단면도이고, 도 11(C)은 선B3-B4에 의한 동 단면도이다.

도 11(B)에 나타낸 바와 같이, OS 트랜지스터(651)는 기판(600) 위에 제공된 하지 절연막(602), 하지 절연막(602) 위에 제공된 다층막(606), 소스 전극(616a), 드레인 전극(616b), 게이트 절연막(612), 게이트 전극(604), 및 보호 절연막(618)을 갖는다.

게이트 절연막(612)은 소스 전극(616a) 및 드레인 전극(616b) 위에 제공되어 있다. 소스 전극(616a) 및 드레인 전극(616b)은 하지 절연막(602) 및 다층막(606) 위에 제공되어 있다. 또한, 소스 전극(616a) 및 드레인 전극(616b)은 다층막(606)의 측단부와 접촉하여 제공되어 있다. 보호 절연막(618)은 게이트 절연막(612) 및 게이트 전극(604) 위에 제공되어 있다.

다층막(606)은 하지 절연막(602) 위에 제공된 산화물층(606a), 산화물층(606a) 위에 제공된 산화물 반도체층(606b), 및 산화물 반도체층(606b) 위에 제공된 산화물층(606c)을 포함한다.

여기서는 3층 구조의 다층막(606)을 가지는 OS 트랜지스터(651)에 대하여 설명했지만, 다층막(606)은 복수의 산화물층이 적층되어 있으면 좋고, 2층 또는 4층 구조여도 좋다. 예를 들어, 다층막(606)을 2층 구조로 하는 경우는 산화물층(606a)과 산화물 반도체층(606b)으로 구성할 수 있다.

또한, 여기서는 하지 절연막(602) 및 보호 절연막(618)을, OS 트랜지스터(651)를 구성하는 막으로 하고 있지만, 이들 막의 한쪽 및 양쪽을 OS 트랜지스터(651)를 구성하는 막과는 다른 막으로 할 수도 있다.

도 11(B)에 나타낸 바와 같이, 소스 전극(616a) 및 드레인 전극(616b)에 이용되고 있는 도전막의 종류에 따라서는 소스 전극(616a) 및 드레인 전극(616b)에 의해 다층막(606)의 일부로부터 산소가 빼앗겨, 다층막(606)에 부분적으로 n형화된 영역(소스 영역 및 드레인 영역)이 형성되는 경우가 있다. 도 11(B)은 이와 같이 n형 영역이 다층막(606)에 형성되어 있는 예를 도시하고 있으며, n형 영역의 경계를 점선으로 나타낸다.

n형 영역 은 다층막(606)에서 산소 결손이 많은 영역이고, 후술하는 바와 같이 소스 전극(616a) 및 드레인 전극(616b)을 구성하는 도전막을 형성함으로써 형성 생성된다. 또한, 도시되어 있지 않지만 소스 전극(616a) 및 드레인 전극(616b)에는 다층막(606)과 접촉하는 영역에 다층막(606) 중의 산소가 혼입되어 혼합층이 형성되는 경우가 있다.

도 11(A)에서 게이트 전극(604)과 중첩하는 영역에서 소스 전극(616a)과 드레인 전극(616b)과의 간격을 채널 길이라고 한다. 단, OS 트랜지스터(651)가 소스 영역 및 드레인 영역을 포함하는 경우, 게이트 전극(604)과 중첩하는 영역에서 소스 영역과 드레인 영역과의 간격을 채널 길이라고 해도 좋다.

또한, 채널 형성 영역이란 다층막(606)에서 게이트 전극(604)과 중첩되고, 또한 소스 전극(616a)과 드레인 전극(616b)에 끼워지는 영역을 말한다. 또한, 채널이란 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다. 여기서는 채널은 채널 형성 영역에서 산화물 반도체층(606b)에서 형성되어 있는 부분이다.

산화물층(606c)은 산화물 반도체층(606b)을 구성하는 원소 1종 또는 2종 이상으로 구성되고, 전도대 하단의 에너지가 산화물 반도체층(606b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 산화물층이다. 또한, 산화물 반도체층(606b)은 적어도 인듐을 포함하면 캐리어 이동도가 높아지기 때문에 바람직하다. 이 때, 게이트 전극(604)에 전계를 인가하면 다층막(606) 중, 전도대 하단의 에너지가 작은 산화물 반도체층(606b)에 채널이 형성된다. 즉, 산화물 반도체층(606b)과 게이트 절연막(612)과의 사이에 산화물층(606c)을 가지는 것에 의해, OS 트랜지스터(651)의 채널을 게이트 절연막(612)과 접촉하지 않는 산화물 반도체층(606b)에 형성할 수 있다. 또한, 산화물 반도체층(606b)을 구성하는 원소 1종 또는 2종 이상으로 산화물층(606c)이 구성되기 때문에, 산화물 반도체층(606b)과 산화물층(606c)과의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서 캐리어의 움직임이 저해되지 않기 때문에, OS 트랜지스터(651)의 전계 효과 이동도가 높아진다.

산화물층(606c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(606b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 또한 바람직하게는 3nm 이상 15nm 이하로 한다. 산화물층(606a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.

또한, 산화물층(606a)은 산화물 반도체층(606b)을 구성하는 원소 1종 또는 2종 이상으로 구성되고, 전도대 하단의 에너지가 산화물 반도체층(606b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 산화물층이다. 산화물 반도체층(606b)을 구성하는 원소 1종 또는 2종 이상으로 산화물층(606a)이 구성되어 있기 때문에, 산화물 반도체층(606b)과 산화물층(606a)과의 계면에 계면 준위를 형성하기 어렵다. 이 계면이 계면 준위를 가지면, 이 계면을 채널로 한 문턱 전압이 다른 제 2 트랜지스터가 형성되고, OS 트랜지스터(651)의 외관 상의 문턱 전압이 변동하는 경우가 있다. 따라서, 산화물층(606a)을 제공하는 것에 의해 OS 트랜지스터(651)의 문턱 전압 등의 전기 특성의 편차를 저감할 수 있다.

예를 들어, 산화물층(606a) 및 산화물층(606c)은 산화물 반도체층(606b)과 같은 원소(인듐, 갈륨, 아연)를 주성분으로 하고, 갈륨을 산화물 반도체층(606b)보다 높은 원자수비로 포함하는 산화물층으로 하면 좋다. 구체적으로는 산화물층(606a) 및 산화물층(606c)으로서, 산화물 반도체층(606b)보다 갈륨을 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 포함하는 산화물층을 이용한다. 갈륨은 산소와 강하게 결합하기 때문에 산소 결손이 산화물층에 발생하는 것을 억제하는 기능을 갖는다. 즉, 산화물층(606a) 및 산화물층(606c)은 산화물 반도체층(606b)보다 산소 결손이 생기기 어려운 산화물층이다.

또한, 산화물층(606a), 산화물 반도체층(606b) 및 산화물층(606c)은 비정질 또는 결정질로 한다. 바람직하게는 산화물층(606a)은 비정질 또는 결정질로 하고, 산화물 반도체층(606b)은 결정질로 하고, 산화물층(606c)은 비정질로 한다. 채널이 형성되는 산화물 반도체층(606b)이 결정질인 것에 의해 OS 트랜지스터(651)에 안정된 전기 특성을 부여할 수 있다.

이하에서는 OS 트랜지스터(651) 외의 구성 요소에 대하여 설명한다.

기판(600)으로서는 유리 기판, 석영 기판 등의 절연성 기판을 이용할 수 있다. 또한, 실시형태 2에 나타낸 반도체 기판을 이용할 수 있다.

소스 전극(616a) 및 드레인 전극(616b)은 알루미늄, 티탄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐을 1종 이상 포함하는 도전막을 단층으로, 또는 적층하여 이용하면 좋다. 또한, 소스 전극(616a)과 드레인 전극(616b)은 동일 조성이어도 좋고, 다른 조성이어도 좋다. 예를 들어, 텅스텐막과 질화 탄탈막의 적층을 이용한다.

또한, 도 11(A)에서는 다층막(606)의 엣지부가 게이트 전극(604)의 엣지부보다 외측에 형성되어 있지만, 다층막(606) 중에서 빛에 의해 캐리어가 생성되는 것을 제어하기 때문에 게이트 전극(604)의 내측에 다층막(606)의 엣지부가 존재하도록 형성해도 좋다.

하지 절연막(602)로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈 등의 물질을 1종 또는 복수포함하는 절연막을 단층으로, 또는 적층하여 형성하면 좋다.

하지 절연막(602)은 예를 들어, 1번째 층을 질화 실리콘층으로 하고, 2번째 층을 산화 실리콘층으로 한 다층막으로 하면 좋다. 이 경우, 산화 실리콘층은 산화 질화 실리콘층이어도 상관없다. 또한, 질화 실리콘층은 질화 산화 실리콘층이어도 상관없다. 산화 실리콘층은 결함 밀도가 작은 산화 실리콘층을 이용하면 바람직하다. 구체적으로는 g값이 2.001인 전자 스핀의 밀도가 3×10¹⁷spins/cm³ 이하, 바람직하게는 5×10¹⁶spins/cm³ 이하인 산화 실리콘층을 이용한다. 또한, g값 및 스핀 밀도는 전자 스핀 공명(ESR) 장치로 측정되는 ESR 스펙트럼으로부터 산출할 수 있다. 질화 실리콘층은 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 이용한다. 수소, 암모니아의 방출량은 승온 탈리 가스 분석(TDS；Thermal Desorption Spectroscopy)으로 측정하면 좋다. 또한, 질화 실리콘층은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘층을 이용한다.

또는, 하지 절연막(602)은 예를 들어, 1번째 층을 제 1 질화 실리콘층으로 하고, 2번째 층을 제 1 산화 실리콘층으로 하고, 3번째 층을 제 2 산화 실리콘층으로 한 다층막으로 하면 좋다. 이 경우, 제 1 산화 실리콘층 및/또는 제 2 산화 실리콘층은 산화 질화 실리콘층이어도 상관없다. 또한, 질화 실리콘층은 질화 산화 실리콘층이어도 상관없다. 제 1 산화 실리콘층은 결함 밀도가 작은 산화 실리콘층을 이용하면 바람직하다. 구체적으로는 g값이 2.001인 전자 스핀의 밀도가 3×10¹⁷spins/cm³ 이하, 바람직하게는 5×10¹⁶spins/cm³ 이하인 산화 실리콘층을 이용한다. 제 2 산화 실리콘층은 과잉 산소를 가지는 산화 실리콘층을 이용한다. 질화 실리콘층은 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 이용한다. 또한, 질화 실리콘층은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘층을 이용한다.

과잉 산소를 포함하는 산화 실리콘층이란 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘층을 말한다. 산화 실리콘층을 절연막에 확장하면 과잉 산소를 가지는 절연막은 가열 처리에 의해 산소를 방출하는 기능을 가지는 절연막이다.

여기서, 가열 처리에 의해 산소를 방출하는 막이란 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서 행해지는 TDS 분석에서 방출된 산소가 산소 원자로 환산하여 1×10¹⁸atoms/cm² 이상, 1×10¹⁹atoms/cm² 이상 또는 1×10²⁰atoms/cm² 이상인 막을 말한다.

또한, 가열 처리에 의해 산소를 방출하는 막은 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는 과산화 라디칼에 기인하는 스핀 밀도가 5×10¹⁷spins/cm³ 이상인 것을 말한다. 또한, 과산화 라디칼을 포함하는 막은 ESR 스펙트럼에서 g값이 2.01 근방에 비대칭의 파형을 가지는 막을 말한다.

또는, 과잉 산소를 포함하는 절연막은 산소가 과잉인 산화 실리콘(SiO_X(X＞2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiO_X(X＞2))은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적 당에 포함하는 것이다. 단위 체적 당 실리콘 원자수 및 산소 원자수는 RBS(러더포드 후방 산란 분광법)에 의해 측정한 값이다.

게이트 절연막(612) 및 하지 절연막(602)의 적어도 한쪽이 과잉 산소를 포함하는 절연막을 포함하는 경우, 산화물 반도체층(606b)의 산소 결손을 저감할 수 있다.

또한, 보호 절연막(618)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 1종 이상 포함하는 절연막을 단층으로, 또는 적층하여 형성하면 좋다.

＜OS 트랜지스터의 제작 방법예 1＞

이하, 도 12(A) 내지 도 12(E)를 이용하여 OS 트랜지스터(651)의 제작 방법의 일례에 대하여 설명한다.

우선, 하지 절연막(602)이 형성된 기판(600)을 준비한다. 하지 절연막(602)으로는 스퍼터링 장치를 이용하여 과잉 산소를 포함하는 산화 실리콘층을 형성한다.

다음으로, 산화물층(606a)이 되는 산화물층을 성막한다. 산화물층(606a)으로서는, 막 두께 20nm의 IGZO(In：Ga：Zn=1：3：2)막을 이용한다. 또한, IGZO(In：Ga：Zn=1：3：2)막의 성막 조건으로는, 스퍼터링 장치를 이용하여 기판 온도 200℃, Ar/O₂=30/15sccm, 성막 압력=0.4Pa, 성막 전력(DC)=0.5kW, 기판―타겟 간 거리(T―S간 거리)=60mm로 한다.

다음으로, 산화물 반도체층(606b)이 되는 산화물 반도체층을 성막한다. 산화물 반도체층(606b)으로서는, 막 두께 15nm의 IGZO(In：Ga：Zn=1：1：1)막을 이용한다. 또한, IGZO(In：Ga：Zn=1：1：1)막의 성막 조건으로는, 스퍼터링 장치를 이용하여 기판 온도300℃, Ar/O₂=30/15sccm, 성막 압력=0.4Pa, 성막 전력(DC)=0.5kW, 기판―타겟 간 거리(T―S간 거리)=60mm로 한다.

다음으로, 산화물층(606c)이 되는 산화물층을 성막한다. 산화물층(606c)으로서는, 막 두께 5nm의 IGZO(In：Ga：Zn=1：3：2)막을 이용한다. 또한, IGZO(In：Ga：Zn=1：3：2)막을 스퍼터링 장치로 형성하는 경우, 그 성막 조건은, 기판 온도200℃, Ar/O₂=30/15sccm, 성막 압력=0.4Pa, 성막 전력(ＤC)=0.5kW, 기판―타겟 간 거리(T―S간 거리)=60mm로 할 수 있다.

다음으로, 제 1 가열 처리를 행하면 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 행하면 좋다. 제 1 가열 처리의 분위기는 불활성 가스 분위기, 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기, 또는 감압 상태에서 행한다. 또는, 제 1 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위한 산화성 가스를 10ppm 이상 1% 이상 또는 10% 이상 포함하는 분위기에서 가열 처리를 행해도 좋다. 제 1 가열 처리에 의해 산화물 반도체층(606b)이 되는 산화물 반도체층의 결정성을 높이고, 또한 하지 절연막(602), 산화물층(606a)이 되는 산화물층, 산화물 반도체층(606b)이 되는 산화물 반도체층 및/또는 산화물층(606c)이 되는 산화물층으로부터 수소나 물 등의 불순물을 제거할 수 있다.

다음으로, 산화물층(606a)이 되는 산화물층, 산화물 반도체층(606b)이 되는 산화물 반도체층 및 산화물층(606c)이 되는 산화물층의 일부를 에칭하고, 산화물층(606a), 산화물 반도체층(606b) 및 산화물층(606c)을 포함하는 다층막(606)을 형성한다(도 12(A) 참조).

다음으로, 소스 전극(616a) 및 드레인 전극(616b)이 되는 도전막을 성막한다. 예를 들어, 도전막으로서, 텅스텐막을 이용한 경우 텅스텐막이 다층막(606)으로부터 산소를 빼냄으로써 다층막(606)과 텅스텐막이 접촉되어 있는 영역에 n형 영역이 형성된다. 또한, 티탄막을 형성한 경우는 이 영역에 티탄이 확산함으로써 n형화된다. 다음으로, 이 도전막의 일부를 에칭하고, 소스 전극(616a) 및 드레인 전극(616b)을 형성한다(도 12(B) 참조).

다음으로, 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리는 제 1 가열 처리와 마찬가지로 행하는 것이 가능하다. 제 2 가열 처리에 의해 다층막(606)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 2 가열 처리에 의해 다층막(606)이 노출되어 있는 영역에 산소가 공급되어 있기 때문에, 소스 전극(616a) 및 드레인 전극(616b)의 형성 시에 n형화된 영역이 i형화된다.

다음으로, 게이트 절연막(612)을 성막한다(도 12(C) 참조). 게이트 절연막(612)은 예를 들어, 1번째 층을 제 1 산화 실리콘층으로 하고, 2번째 층을 제 2 산화 실리콘층으로 하고, 3번째 층을 질화 실리콘층으로 하는 다층막으로 하면 좋다. 이 경우, 제 1 산화 실리콘층 및/또는 제 2 산화 실리콘층은 산화 질화 실리콘층으로 해도 좋다. 또한, 질화 실리콘층은 질화 산화 실리콘층으로 해도 좋다. 제 1 산화 실리콘층은 결함 밀도가 작은 산화 실리콘층을 이용하면 바람직하다. 구체적으로는 ESR에서 g값이 2.001인 신호에 유래하는 스핀의 스핀 밀도가 3×10¹⁷spins/cm³ 이하, 바람직하게는 5×10¹⁶spins/cm³ 이하인 산화 실리콘층을 이용한다. 제 2 산화 실리콘층은 과잉 산소를 가지는 산화 실리콘층을 이용한다. 질화 실리콘층은 수소 및 암모니아의 방출량이 적은 질화 실리콘층을 이용한다. 또한, 질화 실리콘층은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘층을 이용한다.

다음으로, 게이트 전극(604)이 되는 도전막을 성막한다. 다음으로, 이 도전막의 일부를 에칭하고, 게이트 전극(604)을 형성한다(도 12(D) 참조). 다음으로, 보호 절연막(618)을 성막한다(도 12(E) 참조).

이상과 같이 하여, OS 트랜지스터(651)를 제작할 수 있다.

OS 트랜지스터(651)는 다층막(606)의 산화물 반도체층(606b)의 산소 결손이 저감되기 때문에 안정된 전기 특성을 갖는다.

＜OS 트랜지스터의 구성예 2＞

다음으로, 도 13(A) 내지 도 13(C)을 참조하여, OS 트랜지스터(651)와는 다른 구조의 OS 트랜지스터의 일례에 대하여 설명한다.

도 13(A) 내지 도 13(C)에 탑 게이트형의 OS 트랜지스터의 구성의 일례를 나타낸다. 도 13(A)은 OS 트랜지스터의 상면도이다. 도 13(B)은 도 13(A)의 일점 쇄선B1-B2에 의한 단면도이고, 도 13(C)은 도 13(A)의 일점 쇄선B3-B4에 의한 단면도이다.

도 13(A) 내지 도 13(C)에 나타낸 바와 같이, OS 트랜지스터(652)는 기판(600) 위에 제공된 하지 절연막(602), 하지 절연막(602) 위에 제공된 다층막(606), 소스 전극(616a), 드레인 전극(616b), 게이트 절연막(612), 게이트 전극(604), 및 보호 절연막(618)을 갖는다.

하지 절연막(602) 위에는 산화물층(606a), 산화물 반도체층(606b)이 적층되어 제공되어 있다. 소스 전극(616a) 및 드레인 전극(616b)은 산화물층(606a)과 산화물 반도체층(606b)과의 적층막 위에 접촉하여 제공되어 있다. 또한, 이 적층막 및 소스 전극(616a) 및 드레인 전극(616b) 위에 산화물층(606c)이 제공되어 있다. 산화물층(606c) 위에 게이트 절연막(612)을 개재하여 게이트 전극(604)이 제공되어 있다.

도 13(B) 및 도 13(C)에는 게이트 전극(604), 게이트 절연막(612) 및 산화물층(606c)이 동일한 평면 형상을 가지도록 형성되어 있는 예에 대하여 도시하지만, 이에 한정되는 것은 아니다. 예를 들어, 산화물층(606c) 및/또는 게이트 절연막(612)이 게이트 전극(604)의 엣지부보다 외측에 존재하고 있는 부분을 가져도 상관없다.

또한, 소스 전극(616a) 및 드레인 전극(616b)에 이용하는 도전막의 종류에 따라서는, 산화물 반도체층(606b)의 일부로부터 산소를 빼앗거나, 또는 혼합층을 형성하여, 산화물 반도체층(606b) 중에 n형 영역을 형성하는 경우가 있다. 도 13(B)에서 n형 영역의 경계를 점선으로 나타낸다.

도 13(A)에 도시하는 평면 레이아웃에서 게이트 전극(604)은 채널 형성 영역 전체에 중첩하도록 제공되어 있다. 이러한 레이아웃으로 함으로써, 게이트 전극(604)측으로부터 빛이 입사했을 때에 빛에 의해 채널 형성 영역 중에 캐리어가 생성되는 것을 억제할 수 있다. 즉, 도 13(A)의 예에서는 게이트 전극(604)은 차광막으로서의 기능을 갖는다. 물론, 채널 형성 영역은 게이트 전극(604)과 중첩되지 않는 영역을 가지고 있어도 좋다.

＜OS 트랜지스터의 제작 방법예 2＞

이하에서는 도 14(A) 내지 도 14(H)를 참조하여, OS 트랜지스터(652)의 제작 방법의 일례에 대하여 설명한다. OS 트랜지스터(651)의 제작 공정과 같은 공정은 그에 준하여 행해진다.

우선, 기판(600)을 준비한다. 다음으로, 하지 절연막(602)을 형성한다. 다음으로, 산화물층(636a) 및 산화물 반도체층(636b)을 이 순서로 형성한다(도 14(A) 참조).

다음으로, 산화물층(636a) 및 산화물 반도체층(636b)의 일부를 에칭하고, 섬 형상의 산화물층(606a) 및 산화물 반도체층(606b)을 형성한다(도 14(B) 참조). 이 에칭을 행하기 전에, 제 1 가열 처리를 행하는 것이 바람직하다.

다음으로, 도전막(616)을 형성한다(도 14(C) 참조). 도전막(616)의 형성에 의해 산화물층(606a) 및 산화물 반도체층(606b)의 적층막의 상층에 n형 영역(607)이 형성되는 경우가 있다.

다음으로, 도전막(616)의 일부를 에칭하고, 소스 전극(616a) 및 드레인 전극(616b)을 형성한다(도 14(D) 참조). 다음으로, 제 2 가열 처리를 행하는 것이 바람직하다. 제 2 가열 처리를 행함으로써, 산화물 반도체층(606b)의 노출된 n형 영역(607)에 산소가 공급되어, i형 영역에 생기는 경우가 있다(도 14(D) 참조).

다음으로, 산화물층(636c)을 형성한다(도 14(E) 참조).

다음으로, 절연막(642)을 형성한다. 절연막(642)은 예를 들어, 플라즈마를 이용한 CVD법에 의해 형성하면 좋다. CVD법에서는, 기판 온도를 높게 할수록 치밀하고 결함 밀도가 낮은 절연막이 얻어진다. 절연막(642)은 가공 후에 게이트 절연막(612)으로서 기능하기 때문에, 치밀하고 결함 밀도가 낮을수록 트랜지스터의 전기 특성은 안정된다. 한편, 하지 절연막(602)이 과잉 산소를 포함할 때, 트랜지스터의 전기 특성은 안정된다. 하지만, 하지 절연막(602)이 노출된 상태에서 기판 온도를 높게 하면 하지 절연막(602)으로부터 산소가 방출되고, 과잉 산소가 저감되어 버리는 경우가 있다.

여기서는 절연막(642)의 형성 시에 하지 절연막(602)이 산화물층(636c)으로 덮여있기 때문에, 하지 절연막(602)으로부터의 산소 방출을 억제할 수 있다. 때문에, 하지 절연막(602)에 포함되는 과잉 산소를 저감시키는 일 없이, 절연막(642)을 치밀하고 결함 밀도가 낮은 절연막으로 할 수 있다. 때문에, 트랜지스터의 신뢰성을 높일 수 있다.

다음으로, 도전막(634)을 형성한다(도 14(F) 참조). 다음으로, 산화물층(636c), 절연막(642) 및 도전막(634)의 일부를 에칭하고, 각각 산화물층(606c), 게이트 절연막(612) 및 게이트 전극(604)으로 한다(도 14(G) 참조).

다음으로, 보호 절연막(618)을 형성한다. 이상으로, 도 (13)에 도시한 OS 트랜지스터(652)를 제작할 수 있다(도 14(H) 참조). 보호 절연막(618)의 형성 후에 제 3 가열 처리를 행하면 바람직하다. 제 3 가열 처리는 제 1 가열 처리와 마찬가지로 행할 수 있다.

트랜지스터(651), 트랜지스터(652)는 다층막(606)의 산화물 반도체층(606b)에 채널이 형성되어 있기 때문에 안정된 전기 특성을 가지고, 높은 전계 효과 이동도를 갖는다.

(실시형태 5)

본 실시형태에서는, 실시형태 3에서 설명한 IC칩을 전자 부품으로서 조합한 전자 기기에 대하여 설명한다.

이러한 전자 기기의 예로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체의 화상 데이터를 판독하고, 그 화상을 표시하는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 휴대전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 15(A) 내지 도 15(F)에 나타낸다.

도 15(A) 및 도 15(B)에 휴대형의 정보 단말(900)을 도시한다. 정보 단말(900)은 하우징(901), 하우징(902), 표시부(903a), 및 표시부(903b) 등을 갖는다.

표시부(903a)는 터치 입력 기능을 가지는 패널로 되어 있다. 예를 들어, 도 15(A)와 같이, 표시부(903a)에 표시되는 선택 버튼(904)에 의해 「터치 입력」을 행하거나, 「키보드 입력」을 행하는 것을 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대의 사람들이 편한 사용감을 실감할 수 있다. 여기서, 예를 들어 「터치 입력」을 선택한 경우 도 15(B)와 같이 표시부(903a)에는 키보드(905)가 표시된다.

또한, 정보 단말(900)은 도 15(B)와 같이, 표시부(903a)와 표시부(903b) 중 어느 한쪽을 떼어낼 수 있다. 예를 들어, 표시부(903a)도 터치 입력 기능을 가지는 패널로 하고, 표시부(903b)를 떼어냄으로써 정보 단말(900)의 편리성을 향상시킬 수 있다.

정보 단말(900)은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징(901), 하우징(902)의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.

또한 정보 단말(900)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해 전자 서적 서버로부터 소정의 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다. 또한 하우징(902)에 안테나나 마이크 등의 장치를 제공하여 통화 기능을 갖게 할 수 있다. 이에 의해 정보 단말(900)을 휴대 전화로서 사용하는 것도 가능해진다.

도 15(C)에 전자 서적(910)을 도시한다. 전자 서적(910)은 표시 수단으로서 전자 페이퍼를 실장하고 있다. 전자 서적(910)은 하우징(911)과 하우징(912)의 2개의 하우징으로 구성되어 있다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공되어 있다. 하우징(911)과 하우징(912)은 축부(915)에 의해 접속되어 있고, 이 축부(915)를 축으로서 개폐 동작을 행할 수 있다. 또한, 하우징(911)에는 전원(916), 조작 키(917), 스피커(918) 등이 제공되어 있다.

도 15(D)에 텔레비전 장치(920)를 도시한다. 텔레비전 장치(920)는 하우징(921), 표시부(922), 및 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치(920)의 조작은 하우징(921)이 구비하는 스위치나, 리모콘 조작기(924)에 의해 행할 수 있다.

도 15(E)에 스마트폰(930)을 도시한다. 하우징(935)에는 표시부(931), 스피커(932), 마이크(933), 조작 버튼(934) 등이 제공되어 있다.

도 15(F)에 디지털 카메라(940)을 도시한다. 디지털 카메라(940)는 하우징(941), 표시부(942), 조작 스위치(943) 등에 의해 구성되어 있다.

(실시예 1)

본 실시예에서는 플래시형 ADC를 구비한 반도체 장치로서 메모리를 제작하고, 그 동작 검증을 행한 결과를 설명한다. 구체적으로는 다치 데이터를 기억 가능한 메모리의 다이를 제작하고, 메모리 셀로부터의 출력 신호를 ADC에 의해 3비트의 디지털 신호로 변환하는 동작을 검증했다.

또한, 본 실시예의 메모리를 『NOSRAM』라고 칭하기로 한다. NOSRAM이란 Non-volatile Oxide Semiconductor Random Access Memory에 유래하는 명칭이며, 메모리 셀에 OS 트랜지스터가 이용되어 있는, 재기입 가능한 메모리의 일종이다.

＜NOSRAM의 구성＞

도 16(A)에 검증용 다이의 블록도를 도시하고, 도 16(B)에 NOSRAM 셀의 회로도를 도시한다. 도 17(A)에 실제로 제작한 검증용 다이의 현미경 사진을 도시하고, 도 17(B)에 NOSRAM(검증용 다이)의 스펙 시트를 도시한다.

NOSRAM 셀에는 ADC의 컴퍼레이터와 마찬가지로 yA/um 레벨(y는 10^―24)의 극소 오프 리크 전류라는 특이한 특징을 갖는 OS 트랜지스터가 이용된다. 본 실시예에서는 이들 OS 트랜지스터를 구성하는 산화물 반도체막으로서, CAAC 구조를 가지는 IGZO막이 이용된다. 때문에, 본 실시예의 OS 트랜지스터를 『CAAC―IGZO 트랜지스터』라고 칭하기로 한다.

도 16(B)에 도시한 바와 같이, NOSRAM 셀은 데이터 기입에 사용되는 트랜지스터(Mm1), 데이터 판독에 사용되는 트랜지스터(Mm2), 전하 축적 및 트랜지스터(Mm2)의 게이트 전압을 제어하는 및 커패시터(Cm1)를 갖는다. WL_IGZO는 기입 워드선이고, WL_C는 판독 워드선이다. BL은 비트선이고, SL은 소스선이다. 또한, SL은 NOSRAM 셀 어레이이고, 공통의 배선으로서 제공되어 있다.

트랜지스터(Mm1)는 CAAC―IGZO 트랜지스터이고, 트랜지스터(Mm2)는 Si 트랜지스터이다. 트랜지스터(Mm1), 트랜지스터(Mm2)의 테크놀로지는 0.45μm이고, 커패시터(Cm1)의 용량값은 2fF로 했다(도 17(B) 참조).

12개의 BL의 출력에 각각 ADC가 접속되어 있다. ADC는 오프셋 전압 보정 기능을 구비한 3비트의 ADC이다. 검증용 다이에는 ADC(111)(도 8)에 인코더(130)의 출력에 래치 회로를 제공한 ADC를 제작했다. 또한, 이 ADC의 컴퍼레이터로서는 도 7의 컴퍼레이터(104)가 적용됐다. 검증용 다이의 컴퍼레이터에는 입력 신호(VIN)로서 BL로부터의 출력 신호가 입력된다.

＜NOSRAM의 동작＞

시험 제작한 NOSRAM의 동작을 설명한다.

[기입 동작]

도 18(A)에 NOSRAM 셀의 기입 시의 BL에 입력되는 신호의 파형을 도시한다. 또한, 시험 제작한 NOSRAM에서는 디지털 코드가 1 변화할 때마다 기입 전압을 0.3V 변화시켰다. 디지털 코드 "111"-"000"에 대한 기입 전압을 2.7V, 2.4V, 2.1V, 1.8V, 1.5V, 1.2V, 0.9V, 0.6V로 했다.

기입 동작은 우선 선택 행의 WLC에 VVS를 인가하고, 선택 행의 WL_IGZO에 VＨ를 인가하고, 트랜지스터(Mm1)를 온으로 한다. 다음으로, 3bit의 데이터에 대응한 8치의 전압이 기입 스위치를 개재하여 12개의 BL에 출력된다. 이에 의해 각 BL에 부여된 전압이 선택 행의 NOSRAM 셀의 커패시터(Cm1)에 직접적으로 인가된다. 즉, 3bit의 데이터를 행 단위로 기입할 수 있다. 마지막으로 선택행의 WL_IGZO의 전압을 VL로 하고, WL_C의 전압을 VH로 하고, 트랜지스터(Mm1) 및 트랜지스터(Mm2)를 오프로 하여 기입 동작이 완료한다.

[판독, A/D 변환]

도 18(B)에 판독 동작 시의 BL로부터의 출력 신호의 파형을 도시한다. 판독 동작에 의해 선택행의 셀에서 기입된 전압에 대응하는 전압이 BL로부터 출력되고, 신호(VIN)로서 ADC의 7개의 컴퍼레이터에 입력된다. 7개의 컴퍼레이터에서는 각각 입력 신호(VIN)를 참조 전압(VREF1―VREF7)과 비교한다. 컴퍼레이터의 비교 결과는 인코더로 3bit의 디지털 데이터로 변환된다. 인코더로부터 출력된 3bit의 디지털신호는 래치 회로에서 LAT 신호에 의해 샘플링된다.

컴퍼레이터의 트랜지스터(M4)는 CAAC―IGZO트랜지스터이기 때문에 컴퍼레이터 자체에 오프셋 전압을 보정하기 위한 데이터(보정 전압)를 기억시킬 수 있다. 따라서, 검증용 다이에서 18kbit의 NOSRAM 셀 어레이 전체의 데이터를 판독할 때에는 컴퍼레이터에서의 오프셋 보정 전압의 취득 동작은 판독 동작의 실행 전에 한번만 실행하면 좋다.

＜NOSRAM 셀의 검증 결과＞

도 19(A) 내지 도 19(C)에 NOSRAM 셀의 동작의 검증 결과를 도시한다.

도 19(A)는 판독 동작에서의 WLC의 전압 V_WLC에 대한 트랜지스터(Mm2)의 드레인 전류(Id)의 변화를 도시하는 그래프이다. 즉, 도 19(A)는 트랜지스터(Mm2)의 전류 전압 특성 곡선을 도시한다. 또한, 도 19(A)에는 3비트의 데이터(디지털 코드)에 대응하는 전압(0.6V, 0.9V, 1.2V, 1.5V, 1.8V, 2.1V, 2.4V, 2.7V)이 기입된 NOSRAM 셀의 Id를 측정한 결과를 도시한다.

도 19(A)에서 가장 좌측의 곡선이 기입 전압 2.7V의 Id를 도시하고, 가장 우측의 곡선이 기입 전압 0.6V의 Id를 도시하고 있다. 도 19(A)은 NOSRAM 셀에 기입된 전압에 따라 트랜지스터(Mm2)의 문턱 전압(Vth)이 변화하는 것을 도시하고 있다.

도 19(B)는 기입 시간에 대한 문턱 전압(Vth)의 변화를 도시하는 그래프이다. 도 19(B)의 Vth는 도 19(A)의 전류 전압 특성 곡선 및 기입 시간으로부터 산출한 값이다. 5nsec 사이에 8치 중 어느 기입 전압을 커패시터(Cm1)에 축적되는 것이 확인되었다.

도 19(C)에 NOSRAM 셀의 재기입 내성을 나타낸다. NOSRAM 셀은 1×10¹²회의 재기입을 행한 후에도 8치의 기입 전압에 따른 Vth를 유지하고 있는 것이 확인되었다.

이들 결과로부터, NOSRAM 셀이 3bit의 데이터를 정확히 기억하고 있는 것이 확인되었다.

＜ADC의 검증 결과＞

도 20(A)에 ADC의 변환 특성의 그래프를 나타낸다. 도 20(A)은 컴퍼레이터에 입력되는 VIN에 대하여, ADC로 얻을 수 있는 디지털 코드를 도시하는 그래프이다. 또한, ADC의 각 컴퍼레이터에 부여되는 참조 전압(VREF1) 내지 참조 전압(VREF7)은 셀문턱값(셀Vth)의 중앙값으로 설정했다. 또한, 셀Vth이란 판독 시점에서의 BL의 전압을 말하며, 셀에 기입된 전압과 트랜지스터(Mm2)의 문턱 전압(Vth)으로 결정되는 전압이다(도 18(B) 참조).

도 20(B)에 검증용 다이의 ADC의 성능을 나타낸다. 도 20(B)는 컴퍼레이터의 참조 전압 VREF와 천이점 전압 V_TP와의 차분(V_TP―VREF)을 도시하는 그래프이다. 도 20(B)은 검증용 다이에서 컴퍼레이터의 오차를 10mV 정도로 억제할 수 있는 것을 도시하고 있다. 오프셋 전압 보정 기능이 없는 컴퍼레이터에서는 그 오차는 30mV 정도이고, 본 실시예에 의해 고정도의 ADC가 제공되는 것이 확인되었다.

20：차동 회로
21：입력 단자
22：입력 단자
23：출력 단자
40：차동 회로
41：전류원
42：부하 회로
50：소스 팔로워 회로
60：소스 접지 증폭 회로
101―104：컴퍼레이터
111, 112：아날로그―디지털 변환 장치(ADC)
120：컴퍼레이터 어레이
121：컴퍼레이터
130：인코더
140：샘플 홀드 회로

Claims

반도체 장치에 있어서,
제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고, 상기 제 1 입력 단자와 상기 제 2 입력 단자 사이의 전위차에 따른 전위를 출력하는 제 1 회로;
제 1 트랜지스터와 커패시터를 가지고, 제 1 노드에서 상기 출력 단자와 전기적으로 접속하고, 상기 제 1 노드의 전위를 저장하는 제 2 회로; 및
제 2 노드에서 상기 출력 단자와 전기적으로 접속하고, 상기 제 2 회로에 저장된 상기 전위에 따라 상기 제 2 노드의 전위를 제어하는 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
제 1 항에 있어서,
상기 산화물 반도체층은 c축 배향한 결정을 포함하는 영역을 포함하는, 반도체 장치.
제 1 항에 있어서,
상기 제 1 회로는 제 3 트랜지스터와 제 4 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 제 1 입력 단자와 전기적으로 접속하고,
상기 제 4 트랜지스터의 게이트는 상기 제 2 입력 단자와 전기적으로 접속하고,
상기 제 3 트랜지스터와 상기 제 4 트랜지스터에서 채널 길이 L과 채널 폭 W의 비가 2배 이상 서로 다른, 반도체 장치.
제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 커패시터는 더미 스위치를 통하여 서로 전기적으로 접속되어 있는, 반도체 장치.
제 4 항에 있어서,
상기 더미 스위치는, 소스와 드레인이 단락되어 있는 트랜지스터인, 반도체 장치.
제 1 항에 있어서,
상기 출력 단자와 전기적으로 접속하고, 상기 제 2 노드의 상기 전위를 증폭하는 제 3 회로를 더 포함하는, 반도체 장치.
제 6 항에 있어서,
상기 제 3 회로는, 소스 접지 증폭 회로 또는 소스 팔로워 회로인, 반도체 장치.
반도체 장치에 있어서,
제 1 입력 단자, 제 2 입력 단자, 출력 단자, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하고, 상기 제 1 입력 단자와 상기 제 2 입력 단자 사이의 전위차에 대응하는 전위를 출력하는 제 1 회로;
제 3 트랜지스터와 커패시터를 포함하고, 제 1 노드에서 상기 출력 단자와 전기적으로 접속하고, 상기 제 1 노드의 전위를 저장하는 제 2 회로; 및
제 2 노드에서 상기 출력 단자와 전기적으로 접속하는 제 4 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 상기 제 2 회로에 저장된 상기 전위에 따라 상기 제 2 노드의 전위를 제어하고,
상기 제 1 트랜지스터의 게이트는 상기 제 1 입력 단자와 전기적으로 접속하고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 입력 단자와 전기적으로 접속하고,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터에서 채널 길이 L과 채널 폭 W의 비가 2배 이상 서로 다른, 반도체 장치.
제 8 항에 있어서,
상기 제 3 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
제 9 항에 있어서,
상기 산화물 반도체층은 c축 배향한 결정을 포함하는 영역을 포함하는, 반도체 장치.
제 8 항에 있어서,
상기 제 3 트랜지스터와 상기 커패시터는 더미 스위치를 통하여 서로 전기적으로 접속되어 있는, 반도체 장치.
제 11 항에 있어서,
상기 더미 스위치는 소스와 드레인이 단락되어 있는 트랜지스터인, 반도체 장치.
제 8 항에 있어서,
상기 출력 단자와 전기적으로 접속하고, 상기 제 2 노드의 상기 전위를 증폭하는 제 3 회로를 더 포함하는, 반도체 장치.
제 13 항에 있어서,
상기 제 3 회로는 소스 접지 증폭 회로 또는 소스 팔로워 회로인, 반도체 장치.
반도체 장치에 있어서,
제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하는 제 1 회로; 및
제 1 트랜지스터와 커패시터를 포함하는 제 2 회로를 포함하고,
상기 제 1 트랜지스터는 상기 출력 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 장치.
제 15 항에 있어서,
제 2 트랜지스터를 더 포함하고,
상기 제 2 트랜지스터의 소스 및 드레인의 한쪽은 상기 출력 단자와 전기적으로 접속하고,
상기 제 2 트랜지스터의 게이트는 상기 커패시터와 전기적으로 접속되어 있는, 반도체 장치.
제 15 항에 있어서,
상기 제 1 회로는 제 3 트랜지스터와 제 4 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 제 1 입력 단자와 전기적으로 접속하고,
상기 제 4 트랜지스터의 게이트는 상기 제 2 입력 단자와 전기적으로 접속하고,
상기 제 3 트랜지스터와 상기 제 4 트랜지스터에서 채널 길이 L과 채널 폭 W의 비가 2배 이상 서로 다른, 반도체 장치.
제 15 항에 있어서,
상기 산화물 반도체층은 c축 배향한 결정을 포함하는 영역을 포함하는, 반도체 장치.
제 15 항에 있어서,
상기 제 1 트랜지스터와 상기 커패시터는 더미 스위치를 통하여 서로 전기적으로 접속되어 있는, 반도체 장치.
제 19 항에 있어서,
상기 더미 스위치는 소스와 드레인이 단락되어 있는 트랜지스터인, 반도체 장치.