JP2012239167A - 半導体回路 - Google Patents
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Abstract
【解決手段】スイッチトキャパシタ回路に用いられるスイッチング素子に、酸化物半導体などのワイドギャップ半導体をチャネルが形成される半導体層に用いた電界効果型のトランジスタを適用する。このようなトランジスタは、オフ状態におけるリーク電流が小さい特徴を有し、当該トランジスタをスイッチング素子に適用することによりリーク電流に起因する不具合が抑制され、安定した入出力特性が得られる半導体回路を構成することが出来る。
【選択図】図1
Description
本実施の形態では、本発明の一態様の半導体回路の一構成例と、その回路動作について、図1乃至図4を用いて説明する。
図1に、本実施の形態で例示するスイッチトキャパシタアンプ回路100の回路図を示す。本構成のスイッチトキャパシタアンプ回路100は、入力信号INとして入力される連続時間信号の電圧振幅を増幅し、出力信号OUTとして離散時間信号を出力する増幅回路である。
以下では、スイッチトキャパシタアンプ回路100の回路動作例について図1及び図2を参照して説明する。なお、背景技術として説明した内容と重複する部分については説明を省略する場合がある。
以下では、上記で例示した構成とは異なる回路構成例について説明する。
上記で例示したオフ電流が極めて低減されたトランジスタと、容量素子と、演算増幅回路を組み合わせた構成は、スイッチトキャパシタアンプ回路のような増幅回路以外にも、フィルタ回路や積分回路などの半導体回路にも適用することが出来る。以下では、上記で例示したオフ電流が極めて低減されたトランジスタを、スイッチトキャパシタ積分回路に適用した例について説明する。
本実施の形態では、上記実施の形態に示す半導体回路に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
本実施の形態では、上記実施の形態における半導体回路の構造例について説明する。
本実施の形態では、上記実施の形態に適用可能な酸化物材料について、図8乃至図10を用いて説明する。
101 トランジスタ
101a トランジスタ
101b トランジスタ
102 トランジスタ
102a トランジスタ
102b トランジスタ
103 スイッチ
104a トランジスタ
104b トランジスタ
105 トランジスタ
106 トランジスタ
107 スイッチ
111 演算増幅回路
600 被素子形成層
601 導電層
602 絶縁層
603 半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
608 導電層
752a 領域
752b 領域
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757a 絶縁層
757b 絶縁層
758 絶縁層
759 絶縁層
760a 導電層
760b 導電層
780 半導体層
781a 絶縁領域
781b 絶縁領域
781c 絶縁領域
782a 領域
782b 領域
782c 領域
782d 領域
784a 絶縁層
784b 絶縁層
785a 導電層
785b 導電層
786a 絶縁層
786b 絶縁層
786c 絶縁層
786d 絶縁層
788 絶縁層
SW1 スイッチ
SW2 スイッチ
SW3 スイッチ
C1 容量素子
C2 容量素子
C3 容量素子
C4 容量素子
S1 クロック信号
S2 クロック信号
S3 クロック信号
IN 入力信号
OUT 出力信号
Vin 入力電圧
Vout 出力電圧
Vref 接地電圧
Claims (5)
- スイッチング素子と容量素子が並列又は直列に接続された、少なくとも一つのスイッチトキャパシタ回路と、演算増幅回路と、を有し、
入力信号をサンプリングし、離散時間信号を出力する半導体回路であって、
前記スイッチング素子は、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である電界効果トランジスタから構成される、半導体回路。 - 演算増幅回路と、
前記演算増幅回路の一方の入力端子と第1の容量素子を介して接続された第1のスイッチング素子と、
前記演算増幅回路の前記一方の入力端子と出力端子との間に接続された第2の容量素子と、
前記演算増幅回路の前記一方の入力端子と前記出力端子との間に接続された第2のスイッチング素子と、
一方の電極が前記第1のスイッチング素子と前記第1の容量素子との間に接続され、他方の電極に基準電圧が入力される第3のスイッチング素子と、を有し、
前記演算増幅回路の他方の入力端子には前記基準電圧が入力され、
前記第1のスイッチング素子と前記第2のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である電界効果トランジスタから構成される、半導体回路。 - 演算増幅回路と、
前記演算増幅回路の一方の入力端子と第1の容量素子を介して接続された第1のスイッチング素子と、
前記演算増幅回路の前記一方の入力端子と出力端子との間に接続された第2の容量素子と、
前記演算増幅回路の前記一方の入力端子と前記出力端子との間に接続された第2のスイッチング素子と、
前記演算増幅回路の他方の入力端子と第3の容量素子を介して接続された第3のスイッチング素子と、
前記演算増幅回路の前記他方の入力端子と前記出力端子との間に接続された第4の容量素子と、
前記演算増幅回路の前記他方の入力端子と前記出力端子との間に接続された第4のスイッチング素子と、を有し、
前記第1のスイッチング素子、前記第2のスイッチング素子、前記第3のスイッチング素子、及び前記第4のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である電界効果トランジスタから構成される、半導体回路。 - 演算増幅回路と、
前記演算増幅回路の一方の入力端子と接続される第1のスイッチング素子と、
前記第1のスイッチング素子と第1の容量素子を介して接続される第2のスイッチング素子と、
前記演算増幅回路の前記一方の入力端子と出力端子との間に接続される第2の容量素子と、
一方の電極が前記第1の容量素子と前記第2のスイッチング素子との間に接続し、他方の電極に基準電圧が入力される第3のスイッチング素子と、
一方の電極が前記第1の容量素子と前記第1のスイッチング素子との間に接続し、他方の電極に前記基準電圧が入力される第4のスイッチング素子と、を有し、
前記演算増幅回路の他方の入力端子には前記基準電圧が入力され、
前記第1のスイッチング素子と前記第2のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である電界効果トランジスタから構成される、半導体回路。 - 請求項1乃至請求項4に記載の半導体回路において、
前記電界効果トランジスタは、チャネルが形成される半導体層に酸化物半導体を含む、半導体回路。
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