TWI677186B - 半導體電路 - Google Patents

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Abstract

本發明的一個方式提供一種能夠得到穩定的輸入輸出特性的半導體電路。本發明的一個方式特別提供一種由切換元件的洩漏電流造成的故障現象得到抑制的半導體電路。作為用於開關電容電路的切換元件，採用將氧化物半導體等寬能隙半導體用於形成有通道的半導體層的場效應電晶體。這種電晶體具有截止狀態下的洩漏電流較小的特徵，並且藉由將該電晶體用作切換元件，由洩漏電流造成的故障現象得到抑制而能夠製造能得到穩定的輸入輸出特性的半導體電路。

Description

半導體電路
本發明係關於一種使用半導體元件的半導體電路。
作為半導體電路的技術之一，已知開關電容電路的技術，在開關電容電路中組合切換元件(下面也稱為開關)與電容元件，並利用切換元件控制對該電容元件進行的充放電。由於這種開關電容電路的電特性的溫度依賴性極小，所以藉由使用該開關電容電路代替半導體電路中的電阻元件，能夠實現溫度依賴性較小的半導體電路。
此外，還已知組合使用開關電容電路與運算放大電路的技術。像這樣組合開關電容電路與運算放大電路而構成的半導體電路藉由利用時脈信號進行工作，對輸入到該半導體電路中的連續時間信號進行取樣並將該信號轉換為離散時間信號來輸出。此外，能夠根據開關電容電路與運算放大電路的連接方法及工作方法，來構成濾波電路、放大電路、積分電路、微分電路等電路。
例如，組合它們而構成的放大器被稱為開關電容放大 器電路(參照非專利文獻1)。
圖11示出上述“非專利文獻1”中所記載的開關電容放大器電路的結構的一個例子。開關電容放大器電路包括三個開關(開關SW1、開關SW2以及開關SW3)、兩個電容元件(電容元件C1及電容元件C2)以及一個運算放大電路。輸入信號IN輸入到開關電容放大器電路的輸入端子，並且輸出信號OUT從輸出端子輸出。在此，將輸入信號IN的電壓稱作輸入電壓Vin，並將輸出信號OUT的電壓稱作輸出電壓Vout。此外，同一時脈信號S1輸入到開關SW1及SW2，並且其相位與時脈信號S1相反的時脈信號S2輸入到開關SW3。在此，以接地電壓為Vref。此外，將開關SW1與電容元件C1之間的節點稱為node(A)，並將連接到運算放大電路的負端子的節點稱為node(B)。
開關電容放大器電路的工作包括取樣期間及保持期間的兩個期間。在取樣期間，對輸入電壓Vin進行取樣。在保持期間，放大所取樣的輸入電壓Vin並將它作為輸出電壓Vout進行輸出。下面，以圖11所示的開關電容放大器電路為例子，對各期間中的工作進行說明。
首先，在取樣期間，輸入時脈信號S1及時脈信號S2，以使開關SW1及開關SW2成為導通狀態並使開關SW3成為截止狀態。此時，若將電容元件C1的電容值稱作C1，將電容元件C2的電容值稱作C2，將儲存在電容元件C1的node(B)一側的電極上的電荷稱作Q1，並將儲 存在電容元件C2的node(B)一側的電極上的電荷稱作Q2，則Q1及Q2以算式1表示。
[算式1]Q1=C1×(Vref-Vin) Q2=C2×(Vref-Vref)=0
接著，在保持期間，輸入時脈信號S1及時脈信號S2，以使開關SW1及開關SW2成為截止狀態並使開關SW3成為導通狀態。此時，由於node(B)藉由運算放大電路假設地接地，所以其電位不發生變化。因此，若將此時的儲存在電容元件C1的node(B)一側的電極上的電荷稱作Q1’，並將此時的儲存在電容元件C2的node(B)一側的電極上的電荷稱作Q2’，則Q1’及Q2’以算式2表示。
[算式2]Q1'=C1×(Vref-Vref)=0 Q2'=C2×(Vref-Vout)
在此，當假設取樣期間和保持期間中儲存在各電容元件中的電荷的總量相等計算出輸出電壓Vout時，Vout以算式3表示。
Figure TWI677186B_D0001
如上所述，開關電容放大器電路是如下一種電路：能夠在保持期間根據電容元件C1和電容元件C2的電容比放大取樣期間中得到的輸入電壓Vin，並輸出該放大了的電壓。
[非專利文獻1]畢查德．拉紮維，黑田忠廣 翻譯，“類比CMOS積體電路的設計 應用編”，丸善出版，2003年3月，p.495-498
在很多情況下，作為如上所述的構成半導體電路中的開關電容電路的開關，採用習知的利用CMOS技術的類比開關。但是，由於這種類比開關即使在截止狀態下也產生洩漏電流，所以有可能因該洩漏電流而發生使半導體電路的輸入輸出特性惡化的故障現象。例如，在上述的習知的開關電容放大器電路中，因該洩漏電流而發生對於輸出特性的如下故障現象。
首先，注目到開關SW1。由於輸入電壓Vin一直輸入到輸入信號IN被輸入的輸入端子，所以若在處於截止狀態的開關SW1中產生洩漏電流，則保持期間中的node(B)的電位不會穩定。其結果是，由輸入電壓Vin導致的雜波與輸出電壓Vout疊加。
此外，當注目到開關SW2時，保持期間中儲存在電容元件C2中的電荷因為開關SW2成為洩漏路徑而減少。其結果是，該電荷減少被視為輸出電壓Vout的變化，從而不能得到穩定的輸出電壓Vout。
作為減少這種構成開關電容放大器電路的開關的洩漏 電流的影響的措施，可以舉出增加電容元件C1及電容元件C2的電容值的方法。但是，若採用這種措施，則發生如下問題，即電路的佈局尺寸會增大、因為當對電容元件進行充放電時需要較長時間而不能使電路工作高速化等。
這種由切換元件的洩漏電流造成的故障現象不侷限於上述開關電容放大器電路，該故障現象例如在放大電路、積分電路及濾波電路等組合開關電容電路與運算放大電路而形成的半導體電路中共同發生。
換言之，由與作為上述半導體電路的輸入信號接收連續時間信號的端子連接的切換元件的洩漏電流造成雜波疊加於為輸出信號的離散時間信號的故障現象。此外，由連接到電容元件的切換元件的洩漏電流造成作為輸出信號不能得到穩定的輸出電壓的故障現象。
鑒於上述技術背景而做出本發明。因此，本發明的一個方式的目的之一是提供一種能夠得到穩定的輸入輸出特性的半導體電路。特別是，本發明的目的之一是提供一種由切換元件的洩漏電流造成的故障現象得到抑制的半導體電路。
本發明解決上述問題中的至少一個。
本發明的一個方式藉由將截止狀態下的洩漏電流極小的切換元件用於半導體電路來解決上述問題。明確而言，作為上述切換元件，採用將氧化物半導體等寬能隙半導體 用於形成有通道的半導體層的場效應電晶體。這種電晶體具有截止狀態下的洩漏電流很小的特徵，並且藉由將該電晶體用作切換元件，由洩漏電流造成的故障現象得到抑制而能夠製造能得到穩定的輸入輸出特性的半導體電路。
此外，作為構成上述電晶體的半導體，使用本質載子密度極低的氧化物半導體較佳。由於形成有通道的半導體層的本質載子密度極低，所以電晶體的截止狀態下的洩漏電流被抑制得極小。這種特徵是其他半導體(例如，矽)不具有而氧化物半導體特有的特徵。
換言之，本發明的一個方式是一種半導體電路，該半導體電路包括切換元件與電容元件並聯或串聯連接的至少一個開關電容電路以及運算放大電路，其中對輸入信號進行取樣並輸出離散時間信號。再者，本發明的一個方式是一種半導體電路，其中上述切換元件包括每通道寬度1μm的截止狀態下的洩漏電流為1×10-17A以下的場效應電晶體。
在上述結構的半導體電路中，作為構成該半導體電路的開關電容電路的切換元件，使用截止電流大大降低了的含有氧化物半導體的電晶體。因此，儲存在連接到截止狀態下的切換元件的電容元件中的電荷藉由該切換元件減少的現象得到抑制。因此，包括這種開關電容電路的半導體電路能夠得到較穩定的輸入輸出特性。藉由採用這種截止狀態下的洩漏電流極低的電晶體而實現的極為穩定的輸入輸出特性是在習知的使用矽的電晶體中不能實現的。
此外，本發明的一個方式是一種半導體電路，該半導體電路包括：運算放大電路；藉由第一電容元件與運算放大電路中的一個輸入端子連接的第一切換元件；連接到運算放大電路中的一個輸入端子與輸出端子之間的第二電容元件；連接到運算放大電路中的一個輸入端子與輸出電子之間的第二切換元件；以及一個電極連接到第一切換元件與第一電容元件之間且基準電壓輸入到另一個電極的第三切換元件，其中基準電壓輸入到運算放大電路中的另一個輸入端子。或者，上述第一切換元件及第二切換元件包括每通道寬度1μm的截止狀態下的洩漏電流為1×10-17A以下的場效應電晶體。
藉由採用上述結構，能夠大大降低保持期間中被輸出的輸出信號所受到的由輸入信號導致的雜波輸入的影響而製造能得到穩定的輸入輸出特性的開關電容放大器電路。並且，由於保持期間中儲存在第二電容元件中的電荷的減少的現象得到抑制，所以能夠抑制輸出特性在時間上變動。
此外，本發明的一個方式是一種半導體電路，該半導體電路包括：運算放大電路；藉由第一電容元件與運算放大電路中的一個輸入端子連接的第一切換元件；連接到運算放大電路中的一個輸入端子與一個輸出端子之間的第二電容元件；連接到運算放大電路中的一個輸入端子與一個輸出端子之間的第二切換元件；藉由第三電容元件與運算放大電路中的另一個輸入端子連接的第三切換元件；連接 到運算放大電路中的另一個輸入端子與另一個輸出端子之間的第四電容元件；以及連接到運算放大電路中的另一個輸入端子與另一個輸出端子之間的第四切換元件。或者，第一切換元件、第二切換元件、第三切換元件以及第四切換元件包括每通道寬度1μm的截止狀態下的洩漏電流為1×10-17A以下的場效應電晶體。
藉由採用上述結構，能夠製造具有穩定的輸入輸出特性並且不需要基準電壓的差動開關電容放大器電路。由於不需要基準電壓，所以不需要另外設置生成基準電壓的電路，從而能夠使應用開關電容放大器電路的半導體電路的結構簡化。
此外，本發明的一個方式是一種半導體電路，該半導體電路包括：運算放大電路；與運算放大電路中的一個輸入端子連接的第一切換元件；藉由第一電容元件與第一切換元件連接的第二切換元件；連接到運算放大電路中的一個輸入端子與輸出端子之間的第二電容元件；一個電極連接到第一電容元件與第二切換元件之間且基準電壓輸入到另一個電極的第三切換元件；以及一個電極連接到第一電容元件與第一切換元件之間且基準電壓輸入到另一個電極的第四切換元件，其中基準電壓輸入到運算放大電路中的另一個輸入端子。或者，第一切換元件及第二切換元件包括每通道寬度1μm的截止狀態下的洩漏電流為1×10-17A以下的場效應電晶體。
藉由採用上述結構，能夠大大降低保持期間中被輸出 的輸出信號所受到的由輸入信號導致的雜波輸入的影響而可以製造能得到穩定的輸入輸出特性的開關電容積分電路。
此外，較佳的是，上述場效應電晶體在形成有通道的半導體層中含有氧化物半導體。
另外，在本說明書等中，開關電容電路是指一種包括至少一個切換元件及至少一個電容元件且該切換元件與該電容元件串聯或並聯連接的電路，並且是指一種藉由利用切換元件的開關工作而控制對電容元件進行的充放電的電路。
根據本發明的一個方式，能夠提供一種能得到穩定的輸入輸出特性的半導體電路。尤其是，能夠提供一種由切換元件的洩漏電流造成的故障現象得到抑制的半導體電路。
100‧‧‧開關電容放大器電路
101‧‧‧電晶體
101a‧‧‧電晶體
101b‧‧‧電晶體
102‧‧‧電晶體
102a‧‧‧電晶體
102b‧‧‧電晶體
103‧‧‧開關
104a‧‧‧電晶體
104b‧‧‧電晶體
105‧‧‧電晶體
106‧‧‧電晶體
107‧‧‧開關
111‧‧‧運算放大電路
600‧‧‧被元件形成層
601‧‧‧導電層
602‧‧‧絕緣層
603‧‧‧半導體層
604a‧‧‧區域
604b‧‧‧區域
605a‧‧‧導電層
605b‧‧‧導電層
606‧‧‧絕緣層
608‧‧‧導電層
752a‧‧‧區域
752b‧‧‧區域
753‧‧‧半導體層
754a‧‧‧導電層
754b‧‧‧導電層
755‧‧‧絕緣層
756‧‧‧導電層
757a‧‧‧絕緣層
757b‧‧‧絕緣層
758‧‧‧絕緣層
759‧‧‧絕緣層
760a‧‧‧導電層
760b‧‧‧導電層
780‧‧‧半導體層
781a‧‧‧絕緣區
781b‧‧‧絕緣區
781c‧‧‧絕緣區
782a‧‧‧區域
782b‧‧‧區域
782c‧‧‧區域
782d‧‧‧區域
784a‧‧‧絕緣層
784b‧‧‧絕緣層
785a‧‧‧導電層
785b‧‧‧導電層
786a‧‧‧絕緣層
786b‧‧‧絕緣層
786c‧‧‧絕緣層
786d‧‧‧絕緣層
788‧‧‧絕緣層
SW1‧‧‧開關
SW2‧‧‧開關
SW3‧‧‧開關
C1‧‧‧電容元件
C2‧‧‧電容元件
C3‧‧‧電容元件
C4‧‧‧電容元件
S1‧‧‧時脈信號
S2‧‧‧時脈信號
S3‧‧‧時脈信號
IN‧‧‧輸入信號
OUT‧‧‧輸出信號
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
Vref‧‧‧接地電壓
在圖式中：圖1為說明本發明的一個方式的半導體電路的圖；圖2為說明本發明的一個方式的半導體電路的工作的圖；圖3為說明本發明的一個方式的半導體電路的圖；圖4為說明本發明的一個方式的半導體電路的圖；圖5A至5D為說明本發明的一個方式的電晶體的結構的圖； 圖6A至6E為說明本發明的一個方式的電晶體的製造方法的圖；圖7為說明本發明的一個方式的半導體電路的結構的圖；圖8A至8E為說明氧化物材料的結晶結構的圖；圖9A至9C為說明氧化物材料的結晶結構的圖；圖10A至10C為說明氧化物材料的結晶結構的圖；圖11為說明習知的開關電容放大器電路的圖。
使用圖式詳細說明實施方式。但是本發明不侷限於下面的說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅侷限在下面所示的實施方式所記載的內容中。注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略重複說明。
注意，在本說明書所說明的每一個圖式中，有時為了明確起見，誇大表示各結構的大小、層的厚度或區域。因此，本發明並不一定限定於圖式中的比例。
電晶體是一種半導體元件，它能夠實現電流及電壓的放大、控制導通或非導通的開關工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor： 絕緣閘場效應電晶體)及薄膜電晶體(TFT：Thin Film Transistor)。
此外，在使用不同極性的電晶體的情況或電路工作中的電流方向發生變化的情況等下，“源極”和“汲極”的功能互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
此外，在本說明書等中，有時將電晶體的源極及汲極中的任一方稱作“第一電極”，並將源極及汲極中的另一個稱作“第二電極”。另外，此時，將閘極還稱作“閘極”或“閘極電極”。
此外，在本說明書等中，“電連接”包括隔著“具有某種電作用的元件”互相連接的情況。這裏，“具有某種電作用的元件”只要是能夠在連接目標之間進行電信號的授受的元件，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極及佈線，而且還包括電晶體等切換元件、電阻元件、線圈、電容元件、其他具有各種功能的元件等。
另外，本說明書等中的節點是指實現構成電路的元件之間的電連接的元件(例如，佈線等)。因此，“與A連接的節點”是指與A電連接且可以視作具有與A相同電位的佈線。注意，即使在實現電連接的一個或多個元件(例如，開關、電晶體、電容元件、電感器、電阻元件、二極體等)被安裝在該佈線上的情況下，若可視作具有與A相同電位的佈線，則也可以認為是相同的節點。
實施方式1
在本實施方式中，使用圖1、圖2、圖3及圖4對本發明的一個方式的半導體電路的一個結構實例及其電路工作進行說明。
<結構實例>
圖1示出本實施方式中所例示的開關電容放大器電路100的電路圖。本結構的開關電容放大器電路100為一種放大電路，其中放大作為輸入信號IN而輸入的連續時間信號的電壓幅值，並輸出離散時間信號作為輸出信號OUT。
開關電容放大器電路100包括三個切換元件(電晶體101、電晶體102及開關103)、兩個電容元件(電容元件C1及電容元件C2)以及運算放大電路111。
電晶體101的第一電極連接到輸入信號IN被輸入的輸入端子，並且第二電極連接到電容元件C1的第一端子及開關103的第一電極。電容元件C1的第二端子連接到運算放大電路111的負端子、電容元件C2的第一端子及電晶體102的第一電極。電晶體102的第二電極連接到電容元件C2的第二端子、運算放大電路111的輸出端子及開關電容放大器電路100的輸出端子，該開關電容放大器電路100的輸出端子輸出輸出信號OUT。並且，開關103的第二電極及運算放大電路111的正端子接地。
運算放大電路111為一種利用兩個輸入端子之間的電位差而工作的差動放大電路。例如，作為運算放大電路111，可以使用各種運算放大器。並且，運算放大電路111也可以包括n通道型電晶體及p通道型電晶體。
這裏，將電晶體101與電容元件C1之間的節點稱作node(A)，並將連接到運算放大電路111的負端子的節點稱作node(B)。
此外，同一時脈信號S1輸入到電晶體101的閘極及電晶體102的閘極，並且其相位與時脈信號S1相反的時脈信號S2輸入到開關103。在此，輸入到各電晶體的閘極的時脈信號的高電平電位較佳為使該電晶體成為足夠的導通狀態的電位值，換言之，不管輸入電壓如何，能夠使該電晶體在線形區域工作的電位值。藉由利用這種電壓進行工作，能夠抑制藉由電晶體被輸入的電壓受該電晶體的臨界電壓的影響而下降的現象。在下文中，可以忽視由電晶體的臨界電壓導致的電壓下降而進行說明。
此外，電晶體101及電晶體102為n通道型電晶體。
這裏，作為電晶體101及電晶體102，例如可以採用將其能隙高於矽的半導體用於形成有通道的半導體層的電晶體。例如，可以使用能隙為2eV以上，較佳為2.5eV以上，更佳為3.0eV以上的半導體。作為這種半導體，使用氧化物半導體較佳。
再者，上述含有氧化物半導體的電晶體的截止狀態下的洩漏電流(下面也稱為截止電流)很低。每通道寬度1μm 的截止狀態下的洩漏電流為10aA(1×10-17A)以下，較佳為1aA(1×10-18A)以下，更佳為10zA(1×10-20A)以下，進一步佳為1zA(1×10-21A)以下，再佳為100yA(1×10-22A)以下。
作為開關103，可以採用使用矽等已知的半導體材料的電晶體。另外，開關103也可以使用與電晶體101及電晶體102相同的半導體材料形成。藉由使用與電晶體101及電晶體102相同的半導體材料形成開關103，能夠簡化製造製程。此外，如實施方式3所示，藉由採用使用矽等半導體材料形成開關103並將電晶體101及電晶體102形成在開關103上的結構，而能夠縮小電路所占的面積。
<電路工作實例>
下面，參照圖1及圖2對開關電容放大器電路100的電路工作實例進行說明。注意，有時省略對於與[先前技術]中說明的內容重複的部分的說明。
這裏，開關電容放大器電路100的工作包括取樣期間及保持期間的兩個期間。開關電容放大器電路100在取樣期間對輸入信號IN的輸入電壓Vin進行取樣，且在保持期間能夠輸出根據由電容元件C1和電容元件C2的電容比決定的放大比而放大的具有輸出電壓Vout的輸出信號OUT。
圖2為開關電容放大器電路100的電路工作的時序圖的一個例子。圖2示出圖1所示的輸入信號IN、時脈信號S1、時脈信號S2、node(A)、node(B)以及輸出信號 OUT的電壓的時間變化。
這裏，本說明書等中所記載的開關當作為所輸入的時脈信號輸入高電平電位時成為導通狀態，而當輸入低電平電位時成為截止狀態。
首先，在取樣期間，作為時脈信號S1輸入高電平電位，並且作為時脈信號S2輸入低電平電位。也就是說，在取樣期間，電晶體101及電晶體102成為導通狀態，而開關103成為截止狀態。
因此，在取樣期間，輸入電壓Vin藉由電晶體101輸入到node(A)。另一方面，node(B)及輸出信號OUT的電位都成為接地電位。
接著，在保持期間，作為時脈信號S1輸入低電平電位，並且作為時脈信號S2輸入高電平電位。也就是說，在保持期間，電晶體101及電晶體102成為截止狀態，而開關103成為導通狀態。
因此，在保持期間，接地電位藉由開關103輸入到node(A)。此外，由於node(B)假設地接地，所以接地電位被保持。此外，作為輸出信號OUT，輸出根據電容元件C1和電容元件C2的電容比將剛進入保持期間之前的輸入電壓Vin放大的輸出電壓Vout。
這裏，當注目到保持期間的電晶體101時，雖然輸入電壓Vin一直從連接到電晶體101的第一電極的輸入信號IN被輸入的端子輸入到電晶體101中，但是，由於電晶體101的截止電流極低，所以node(A)與該輸入端子幾乎 完全地絕緣。因此，輸入電壓Vin的幅值作為雜波輸入到node(A)的現象大大得到抑制，而能夠在node(A)中保持穩定的電位。因此，在藉由電容元件C1與node(A)電容耦合的node(B)中也保持穩定的電位，其結果是，能夠得到具有穩定的輸出電壓Vout的輸出信號OUT。
此外，當注目到保持期間的電晶體102時，與電容元件C2同樣地保持如下狀態，即在電晶體102的第一電極與第二電極之間施加有輸出電壓Vout。這裏，由於電晶體102的截止電流極低，所以將輸出信號OUT輸出的開關電容放大器電路100的輸出端子與node(B)幾乎完全地絕緣，從而輸出電壓Vout保持極為穩定的電位。
因此，藉由採用上述結構，由切換元件的洩漏電流造成的故障現象得到抑制而能夠製造能得到穩定的輸入輸出特性的開關電容放大器電路100。
再者，在習知的開關電容放大器電路中，需要考慮到並聯連接到電容元件C2的切換元件的截止電流，為了使輸出電壓Vout穩定，預先將電容元件C1及電容元件C2的電容值設計得較大。但是，在本結構的開關電容放大器電路100中，由於並聯連接到電容元件C2的電晶體102的截止電流極小，所以作為電容元件C1及電容元件C2，可以使用電容值極小的電容元件。此外，例如，也可以採用利用佈線之間的電容成分而不另外設置電容元件的結構。因此，與習知的開關電容放大器電路相比，如上那樣採用截止電流極小的電晶體的開關電容放大器電路能夠縮 小電路的佈局尺寸。
<變形實例1>
下面，對與上面所例示的結構不同的電路結構實例進行說明。
圖3所示的開關電容放大器電路是不使用參考電位(接地電壓)的差動開關電容放大器電路。
運算放大電路111的正端子藉由電容元件C1連接有電晶體101a的第二電極。此外，運算放大電路111的正端子及負輸出端子各自並聯連接有電容元件C2及電晶體102a。再者，電晶體104a的第一電極連接到電晶體101a和電容元件C1之間的節點，並且第二電極連接到運算放大電路111的負輸出端子。
此外，運算放大電路111的負端子藉由電容元件C3連接有電晶體101b的第二電極。此外，運算放大電路111的負端子及正輸出端子各自並聯連接有電容元件C4及電晶體102b。再者，電晶體104b的第一電極連接到電晶體101b和電容元件C3之間的節點，並且第二電極連接到運算放大電路111的正輸出端子。
此外，電容元件C1與運算放大電路111之間的節點及電容元件C3與運算放大電路111之間的節點分別連接有電晶體105的第一電極及第二電極。
輸入信號輸入到連接有電晶體101a的第一電極的節點及連接有電晶體101b的第一電極的節點之間，以使該 節點之間的電位差成為輸入電壓Vin。此外，運算放大電路111的負輸出端子與正輸出端子之間的電位差成為輸出電壓Vout。
這裏，時脈信號S1輸入到電晶體101a、電晶體101b、電晶體102a及電晶體102b各個的閘極。此外，時脈信號S2輸入到電晶體104a及電晶體104b各個的閘極。並且，時脈信號S3輸入到電晶體105的閘極。
這裏，電晶體105是為了實現用來使運算放大電路111的正端子與負端子成為相同電位的復位功能而設置的。進行該重設處理的重設期間由時脈信號S3控制。
作為時脈信號S1輸入高電平電位的期間為取樣期間，而作為時脈信號S2輸入高電平電位的期間為保持期間。並且，作為時脈信號S3輸入高電平電位的期間為復位期間。這裏，復位期間只要以不與保持期間重疊的方式設置即可。復位期間既可以在剛進入取樣期間之前設置，又可以以與取樣期間重疊的方式設置。
由於這種結構的差動開關電容放大器電路能夠減少由各電晶體的電特性的不均勻性導致的偏置電壓(offset voltage)，所以能夠得到更高精度的輸入輸出特性。
這裏，在本結構中，作為電晶體101a、電晶體101b、電晶體102a、電晶體102b、電晶體104a、電晶體104b以及電晶體105，使用上面所例示的截止電流大大降低了的電晶體。因此，在本結構的開關電容放大器電路中，由切換元件的洩漏電流造成的故障現象得到改善，而 能夠得到穩定的輸入輸出特性。
<變形實例2>
組合上面所例示的截止電流大大降低了的電晶體、電容元件、運算放大電路的結構除了應用於開關電容放大器電路等放大電路以外，還可以應用於濾波電路或積分電路等半導體電路。下面，對將上面所例示的截止電流大大降低了的電晶體用於開關電容積分電路的實例進行說明。
圖4示出開關電容積分電路的結構。
圖4所示的開關電容積分電路具有從圖1所示的開關電容放大器電路去掉電晶體102並且對其追加電晶體106及開關107的結構。
電晶體106在電容元件C1和運算放大電路111之間串聯連接。此外，開關107的第一電極連接到電容元件C1和電晶體106之間的節點，並且第二電極接地。
電晶體101及開關107由時脈信號S1控制。另一方面，電晶體106及開關103由其相位與時脈信號S1相反的時脈信號S2控制。這裏，電晶體101及開關107因時脈信號S1而成為導通狀態的期間為取樣期間，並且電晶體106及開關103因時脈信號S2成為導通狀態的期間為保持期間。
在取樣期間，對應於輸入電壓Vin的電荷儲存在電容元件C1中。接著，當進入保持期間時，因為儲存在電容元件C1中的電荷藉由電晶體106移動到電容元件C2，而 施加到電容元件C2的兩端的電壓(相當於輸出電壓Vout)根據該電荷發生變化。接著，由於即使當進入取樣期間時，電晶體106也成為截止狀態，所以儲存在電容元件C2中的電荷被保持，從而輸出電壓Vout保持剛進入取樣期間之前的保持期間的值。這樣，輸入到輸入端子的輸入電壓Vin被積分的輸出電壓Vout從輸出端子輸出。
這裏，作為電晶體101及電晶體106，採用上面所例示的截止電流大大降低了的電晶體。
因此，在取樣期間，由於運算放大電路111及電容元件C2與輸入電壓Vin被輸入的電容元件C1隔著電晶體106幾乎完全地絕緣，所以由輸入信號IN導致的雜波輸入到輸出信號OUT的現象大大得到抑制，而能夠得到穩定的輸出信號。此外，在保持期間，由於輸入信號IN與電容元件C1也隔著電晶體101幾乎完全地絕緣，所以由該輸入信號導致的雜波輸入到輸出信號OUT的現象大大得到抑制，而能夠得到穩定的輸出信號。
像這樣，在藉由構成上面所示的截止電流大大降低了的電晶體與電容元件串聯或並聯連接的開關電容電路並組合該開關電容電路與運算放大器而構成的半導體電路中，由切換元件的洩漏電流造成的故障現象得到抑制，而能夠得到穩定的輸入輸出特性。
本實施方式可以與本說明書中所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，對可用於上述實施方式中所示的半導體電路的包括氧化物半導體層的電晶體的例子進行說明。
使用圖5A至5D對上述包括氧化物半導體層的電晶體的結構實例進行說明。圖5A至5D為示出本實施方式中的電晶體的結構實例的剖面示意圖。
圖5A所示的電晶體包括導電層601(a)、絕緣層602(a)、半導體層603(a)、導電層605a(a)、導電層605b(a)、絕緣層606(a)及導電層608(a)。
導電層601(a)設置在被元件形成層600(a)上。
絕緣層602(a)設置在導電層601(a)上。
半導體層603(a)夾著絕緣層602(a)重疊於導電層601(a)。
導電層605a(a)及導電層605b(a)分別設置在半導體層603(a)上而電連接到半導體層603(a)。
絕緣層606(a)設置在半導體層603(a)、導電層605a(a)及導電層605b(a)上。
導電層608(a)夾著絕緣層606(a)重疊於半導體層603(a)。
另外，也可以不設置導電層601(a)及導電層608(a)中的一方。當不設置導電層608(a)時，不必設置絕緣層606(a)。
圖5B所示的電晶體包括導電層601(b)、絕緣層 602(b)、半導體層603(b)、導電層605a(b)、導電層605b(b)、絕緣層606(b)及導電層608(b)。
導電層601(b)設置在被元件形成層600(b)上。
絕緣層602(b)設置在導電層601(b)上。
導電層605a(b)及導電層605b(b)分別設置在絕緣層602(b)的一部分上。
半導體層603(b)設置在導電層605a(b)及導電層605b(b)上而電連接到導電層605a(b)及導電層605b(b)。此外，半導體層603(b)夾著絕緣層602(b)重疊於導電層601(b)。
絕緣層606(b)設置在半導體層603(b)、導電層605a(b)及導電層605b(b)上。
導電層608(b)夾著絕緣層606(b)重疊於半導體層603(b)。
注意，也可以不設置導電層601(b)及導電層608(b)中的一方。當不設置導電層608(b)時，不必設置絕緣層606(b)。
圖5C所示的電晶體包括導電層601(c)、絕緣層602(c)、半導體層603(c)、導電層605a(c)及導電層605b(c)。
半導體層603(c)包括區域604a(c)及區域604b(c)。區域604a(c)與區域604b(c)是彼此分離且分別添加有摻雜劑的區域。另外，區域604a(c)與區域604b(c)之間的區域成為通道形成區。半導體層603(c)設置在被元件形成層 600(c)上。注意，沒必要必須設置區域604a(c)及區域604b(c)。
導電層605a(c)及導電層605b(c)設置在半導體層603(c)上而電連接到半導體層603(c)。此外，導電層605a(c)及導電層605b(c)的側面形狀為錐形。
此外，導電層605a(c)重疊於區域604a(c)的一部分，但是本發明不侷限於此。藉由使導電層605a(c)重疊於區域604a(c)的一部分，能夠減少導電層605a(c)與區域604a(c)之間的電阻值。此外，與導電層605a(c)重疊的半導體層603(c)的所有區域也可以為區域604a(c)。
此外，導電層605b(c)重疊於區域604b(c)的一部分，但是本發明不侷限於此。藉由使導電層605b(c)重疊於區域604b(c)的一部分，能夠減少導電層605b(c)與區域604b(c)之間的電阻值。此外，半導體層603(c)中的與導電層605b(c)重疊的所有區域也可以為區域604b(c)。
絕緣層602(c)設置在半導體層603(c)、導電層605a(c)及導電層605b(c)上。
導電層601(c)夾著絕緣層602(c)重疊於半導體層603(c)。半導體層603(c)中的夾著絕緣層602(c)與導電層601(c)重疊的區域成為通道形成區。
此外，圖5D所示的電晶體包括導電層601(d)、絕緣層602(d)、半導體層603(d)、導電層605a(d)及導電層605b(d)。
導電層605a(d)及導電層605b(d)設置在被元件形成層 600(d)上。此外，導電層605a(d)及導電層605b(d)的側面形狀為錐形。
半導體層603(d)包括區域604a(d)及區域604b(d)。區域604a(d)與區域604b(d)是彼此分離且分別添加有摻雜劑的區域。此外，區域604a(d)與區域604b(d)之間的區域成為通道形成區。半導體層603(d)例如設置在導電層605a(d)、導電層605b(d)及被元件形成層600(d)上且電連接到導電層605a(d)及導電層605b(d)。注意，沒必要必須設置區域604a(d)及區域604b(d)。
區域604a(d)電連接到導電層605a(d)。
區域604b(d)電連接到導電層605b(d)。
絕緣層602(d)設置在半導體層603(d)上。
導電層601(d)夾著絕緣層602(d)重疊於半導體層603(d)。半導體層603(d)中的夾著絕緣層602(d)重疊於導電層601(d)的區域成為通道形成區。
下面，對圖5A至5D所示的各個構成要素進行說明。
作為被元件形成層600(a)至被元件形成層600(d)，例如可以使用絕緣層或具有絕緣表面的基板等。此外，也可以使用預先形成有元件的層作為被元件形成層600(a)至被元件形成層600(d)。
導電層601(a)至導電層601(d)各自具有電晶體的閘極的功能。另外，將具有電晶體的閘極的功能的層也稱為閘極電極或閘極佈線。
作為導電層601(a)至導電層601(d)，例如可以使用由如下材料形成的層：鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等金屬材料或者以它們為主要成分的合金材料。此外，也可以層疊可用於形成導電層601(a)至導電層601(d)的材料的層來構成導電層601(a)至導電層601(d)。
絕緣層602(a)至絕緣層602(d)各自具有電晶體的閘極絕緣層的功能。
作為絕緣層602(a)至絕緣層602(d)，例如可以使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層或氧化鑭層。此外，也可以層疊可用於絕緣層602(a)至絕緣層602(d)的材料的層來構成絕緣層602(a)至絕緣層602(d)。
此外，作為絕緣層602(a)至絕緣層602(d)，例如也可以使用含有元素週期表中的第13族元素及氧元素的材料的絕緣層。例如，在半導體層603(a)至半導體層603(d)含有第13族元素的情況下，藉由使用含有第13族元素的絕緣層作為與半導體層603(a)至半導體層603(d)接觸的絕緣層，能夠使該絕緣層與氧化物半導體層的介面狀態成為良好。
作為含有第13族元素及氧元素的材料，例如可以舉出氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。另外，氧化鋁鎵是指含鋁量(原子%)多於含鎵量(原子%)的物質，並且氧化鎵鋁是指含鎵量(原子%)為含鋁量(原子%)以上的物質。例如，也可以使用以Al2Ox(x=3+α，α為大於0且小 於1的數值)、Ga2Ox(x=3+α，α為大於0且小於1的數值)或GaxAl2-xO3+α(x為大於0且小於2的數值，α為大於0且小於1的數值)表示的材料。
此外，也可以層疊可用於絕緣層602(a)至絕緣層602(d)的材料的層來構成絕緣層602(a)至絕緣層602(d)。例如，也可以層疊多個含有以Ga2Ox表示的氧化鎵的層來構成絕緣層602(a)至絕緣層602(d)。此外，也可以層疊含有以Ga2Ox表示的氧化鎵的絕緣層和含有以Al2Ox表示的氧化鋁的絕緣層來構成絕緣層602(a)至絕緣層602(d)。
半導體層603(a)至半導體層603(d)各自具有形成有電晶體的通道的層的功能。作為可用於半導體層603(a)至半導體層603(d)的氧化物半導體，例如可以使用包括四元金屬氧化物、三元金屬氧化物或二元金屬氧化物等的金屬氧化物。
作為四元金屬氧化物，例如可以使用In-Sn-Ga-Zn-O類金屬氧化物等。
作為三元金屬氧化物，例如可以使用In-Ga-Zn-O類金屬氧化物、In-Sn-Zn-O類金屬氧化物、In-Al-Zn-O類金屬氧化物、Sn-Ga-Zn-O類金屬氧化物、Al-Ga-Zn-O類金屬氧化物或Sn-Al-Zn-O類金屬氧化物等。
作為二元金屬氧化物，例如可以使用In-Zn-O類金屬氧化物、Sn-Zn-O類金屬氧化物、Al-Zn-O類金屬氧化物、Zn-Mg-O類金屬氧化物、Sn-Mg-O類金屬氧化物、In-Mg-O類金屬氧化物、In-Sn-O類金屬氧化物或In-Ga-O 類金屬氧化物等。
此外，作為氧化物半導體，例如也可以使用In-O類金屬氧化物、Sn-O類金屬氧化物或Zn-O類金屬氧化物等。此外，可用作上述氧化物半導體的金屬氧化物也可以含有氧化矽。
在使用In-Zn-O類金屬氧化物的情況下，例如可以使用In：Zn=50：1至In：Zn=1：2(當換算為莫耳數比時In2O3：ZnO=25：1至In2O3：ZnO=1：4)、較佳為In：Zn=20：1至In：Zn=1：1(當換算為莫耳數比時In2O3：ZnO=10：1至In2O3：ZnO=1：2)、更佳為In：Zn=15：1至In：Zn=1.5：1(當換算為莫耳數比時In2O3：ZnO=15：2至In2O3：ZnO=3：4)的成分比的氧化物靶材形成In-Zn-O類金屬氧化物的半導體層。例如，至於用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=S：U：R時，滿足R>1.5S+U。藉由增加In量，能夠提高電晶體的遷移率。
此外，作為氧化物半導體，也可以使用以InLO3(ZnO)m(m為大於0的數值)表示的材料。InLO3(ZnO)m的L表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。
氧化物半導體處於單晶、多晶(polycrystal)或非晶等狀態。
此外，半導體層603(a)至半導體層603(d)中的至少形成有通道的區域具有結晶性並且是非單晶，並可以包括如下相：當從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在c軸 方向上金屬原子排列為層狀或者在c軸方向上金屬原子和氧原子排列為層狀。將具有上述相的氧化物半導體也稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)。
此外，當將電晶體的通道長度設定為30nm時，例如也可以將半導體層603(a)至半導體層603(d)的厚度設定為5nm左右。此時，若半導體層603(a)至半導體層603(d)為CAAC-OS的氧化物半導體層，則能夠抑制電晶體中的短通道效應。
另外，至於CAAC-OS，在實施方式4中進行詳細說明。
區域604a(c)、區域604b(c)、區域604a(d)及區域604b(d)添加有賦予n型或p型的導電型的摻雜劑，並且具有電晶體的源極或汲極的功能。作為摻雜劑，例如可以使用元素週期表中的第13族的元素(例如硼等)以及元素週期表中的第15族的元素(例如氮、磷或砷等)中的一種或多種。另外，將具有電晶體的源極的功能的區域也稱為源極區，並將具有電晶體的汲極的功能的區域也稱為汲極區。藉由對區域604a(c)、區域604b(c)、區域604a(d)及區域604b(d)添加摻雜劑，能夠減少與導電層的連接電阻，從而能夠使電晶體微細化。
導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)各自具有電晶體的源極或汲極的功能。另外，將具有電晶體的源極的功能的層也稱為源極電極或源 極佈線，並將具有電晶體的汲極的功能的層也稱為汲極電極或汲極佈線。
作為導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)，例如可以使用由如下材料形成的層：鋁、鎂、鉻、銅、鉭、鈦、鉬或鎢等金屬材料或者以這些金屬材料為主要成分的合金材料。例如，可以使用含有銅、鎂及鋁的合金材料的層構成導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)。此外，也可以層疊可用於導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)的材料的層來構成導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)。例如，可以層疊含有銅、鎂及鋁的合金材料的層與含有銅的層來構成導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)。
此外，作為導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)，也可以使用含有導電金屬氧化物的層。作為導電金屬氧化物，例如可以使用氧化銦、氧化錫、氧化鋅、氧化銦錫或氧化銦鋅。另外，可用於導電層605a(a)至導電層605a(d)及導電層605b(a)至導電層605b(d)的導電金屬氧化物也可以含有氧化矽。
作為絕緣層606(a)及絕緣層606(b)，可以使用可用於絕緣層602(a)至絕緣層602(d)的材料的層。此外，也可以層疊可用於絕緣層606(a)及絕緣層606(b)的材料的層來構成絕緣層606(a)及絕緣層606(b)。例如，也可以使用氧化 矽層、氧化鋁層等構成絕緣層606(a)及絕緣層606(b)。例如，藉由使用氧化鋁層，能夠進一步提高抑制雜質侵入半導體層603(a)及半導體層603(b)中的效果，並且能夠提高抑制半導體層603(a)及半導體層603(b)中的氧解吸的效果。
導電層608(a)及導電層608(b)各自具有電晶體的閘極的功能。另外，在電晶體包括導電層601(a)及導電層608(a)兩者或導電層601(b)及導電層608(b)兩者的情況下，將導電層601(a)及導電層608(a)的一方或導電層601(b)及導電層608(b)的一方也稱為背閘極、背閘極電極或背閘極佈線。藉由夾著通道形成層設置多個具有閘極的功能的導電層，能夠容易控制電晶體的臨界電壓。
作為導電層608(a)及導電層608(b)，例如可以使用可用於導電層601(a)至導電層601(d)的材料的層。此外，也可以層疊可用於導電層608(a)及導電層608(b)的材料的層來構成導電層608(a)及導電層608(b)。
另外，本實施方式的電晶體也可以具有如下結構：在具有通道形成層的功能的氧化物半導體層的一部分上包括絕緣層，並且以夾著該絕緣層重疊於氧化物半導體層的方式包括具有源極或汲極的功能的導電層。當採用上述結構時，絕緣層具有保護電晶體的通道形成層的層(也稱為通道保護層)的功能。作為具有通道保護層的功能的絕緣層，例如可以使用可用於絕緣層602(a)至絕緣層602(d)的材料的層。此外，也可以層疊可用於絕緣層602(a)至絕緣 層602(d)的材料的層來構成具有通道保護層的功能的絕緣層。
此外，也可以在被元件形成層600(a)至被元件形成層600(d)上形成基底層，並且在該基底層上形成電晶體。此時，作為基底層，例如可以使用可用於絕緣層602(a)至絕緣層602(d)的材料的層。此外，也可以層疊可用於絕緣層602(a)至絕緣層602(d)的材料的層來構成基底層。例如，藉由使用氧化鋁層及氧化矽層的疊層構成基底層，能夠抑制包含在基底層中的氧藉由半導體層603(a)至半導體層603(d)解吸。
接著，在下文中，作為本實施方式中的電晶體的製造方法的例子，使用圖6A至6E對圖5A所示的電晶體的製造方法的例子進行說明。圖6A至6E為用來說明圖5A所示的電晶體的製造方法的例子的剖面示意圖。
首先，如圖6A所示，準備被元件形成層600(a)，在被元件形成層600(a)上形成第一導電膜，並且蝕刻第一導電膜的一部分來形成導電層601(a)。
例如，可以利用濺射法形成可用於導電層601(a)的材料的膜來形成第一導電膜。此外，也可以層疊可用於第一導電膜的材料的膜形成第一導電膜。
另外，藉由作為濺射氣體例如使用氫、水、羥基或氫化物等雜質被去除了的高純度氣體，能夠降低所形成的膜中的上述雜質濃度。
另外，也可以在利用濺射法形成膜之前，在濺射裝置 的預加熱室中進行預加熱處理。藉由進行上述預加熱處理，能夠使氫、水分等雜質解吸。
此外，也可以在利用濺射法形成膜之前進行如下處理：例如在氬、氮、氦或氧氛圍下，不對靶材一側施加電壓而對基板一側使用RF電源施加電壓形成電漿，來對被形成面進行修改(也稱為反濺射)。藉由進行反濺射，能夠去除附著在被形成面上的粉狀物質(也稱為微粒、塵屑)。
此外，當利用濺射法形成膜時，可以使用吸附型真空泵等去除形成膜的沉積室中的殘留水分。作為吸附型真空泵，例如可以使用低溫泵、離子泵或鈦昇華泵等。此外，也可以使用設置有冷阱的渦輪分子泵來去除沉積室中的殘留水分。藉由使用上述真空泵，能夠減少含有雜質的排氣倒流。
此外，當在本實施方式中的電晶體的製造方法的例子中，如上述導電層601(a)的形成方法那樣對膜的一部分進行蝕刻來形成層時，例如，可以在膜的一部分上藉由光微影製程形成光阻掩罩並使用光阻掩罩對膜進行蝕刻來形成層。另外，在此情況下，在形成層之後去除光阻掩罩。
此外，也可以利用噴墨法形成光阻掩罩。由於藉由利用噴墨法，不必使用光掩模，所以能夠降低製造成本。此外，也可以使用具有透過率不同的多個區域的曝光掩模(也稱為多色調掩模)來形成光阻掩罩。藉由使用多色調掩模，可以形成具有厚度不同的區域的光阻掩罩，從而能夠減少當製造電晶體時使用的光阻掩罩的個數。
接著，如圖6B所示，藉由在導電層601(a)上形成第一絕緣膜來形成絕緣層602(a)。
例如，能夠藉由利用濺射法或電漿CVD法等形成可用於絕緣層602(a)的材料的膜來形成第一絕緣膜。此外，也可以層疊可用於絕緣層602(a)的材料的膜來形成第一絕緣膜。此外，藉由利用高密度電漿CVD法(例如，使用μ波(例如，頻率為2.45GHz的μ波)的高密度電漿CVD法)形成可用於絕緣層602(a)的材料的膜，能夠將絕緣層602(a)形成得緻密，從而能夠提高絕緣層602(a)的絕緣耐壓。
接著，如圖6C所示，在絕緣層602(a)上形成氧化物半導體膜，然後對氧化物半導體膜的一部分進行蝕刻，來形成半導體層603(a)。
例如，能夠藉由利用濺射法形成可用於半導體層603(a)的氧化物半導體材料的膜來形成氧化物半導體膜。另外，也可以在稀有氣體氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下形成氧化物半導體膜。此外，當形成為CAAC-OS的氧化物半導體層作為半導體層603(a)時，在利用濺射法並將氧化物半導體膜被形成的被元件形成層的溫度設定為100℃以上500℃以下，較佳的是，設定為200℃以上350℃以下的條件下形成氧化物半導體膜。此時，較佳的是，濺射裝置中的氫或水等雜質的濃度極為低。例如，藉由在形成氧化物半導體膜之前進行熱處理，能夠降低濺射裝置內的氫或水等雜質的濃度。並且，此 時，絕緣層602(a)較佳為平坦。例如，絕緣層602(a)的平均面粗糙度小於0.5nm較佳，更佳為0.1nm以下。
此外，可以使用成分比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的氧化物靶材作為濺射靶材來形成氧化物半導體膜。此外，例如也可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的成分比的氧化物靶材來形成氧化物半導體膜。
此外，作為用於In-Sn-Zn-O類的材料膜的氧化物半導體的靶材的成分比，可以採用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35等。
此外，當利用濺射法時，例如在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下形成半導體層603(a)。此時，當在稀有氣體和氧的混合氛圍下形成半導體層603(a)時，較佳的是，氧多於稀有氣體。
接著，如圖6D所示，在絕緣層602(a)及半導體層603(a)上形成第二導電膜並且對第二導電膜的一部分進行蝕刻，來形成導電層605a(a)及導電層605b(a)。
例如，能夠藉由利用濺射法等形成可用於導電層605a(a)及導電層605b(a)的材料的膜來形成第二導電膜。此外，也可以層疊可用於導電層605a(a)及導電層605b(a)的材料的膜來形成第二導電膜。
接著，如圖6E所示，以與半導體層603(a)接觸的方式形成絕緣層606(a)。
例如，能夠藉由在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下利用濺射法形成可用 於絕緣層606(a)的膜來形成絕緣層606(a)。藉由利用濺射法形成絕緣層606(a)，能夠抑制具有電晶體的背通道的功能的半導體層603(a)處的電阻的下降。此外，形成絕緣層606(a)時的基板溫度較佳為室溫以上300℃以下。
此外，也可以在形成絕緣層606(a)之前進行使用N2O、N2或Ar等的氣體的電漿處理，來去除附著到露出的半導體層603(a)的表面的吸附水等。當進行電漿處理時，在後面以不接觸於大氣的方式形成絕緣層606(a)較佳。
再者，在圖5A所示的電晶體的製造方法的一個例子中，例如在600℃以上750℃以下或者600℃以上且低於基板的應變點的溫度下進行加熱處理。例如，在形成氧化物半導體膜之後、在對氧化物半導體膜的一部分進行蝕刻之後、在形成第二導電膜之後、在對第二導電膜的一部分進行蝕刻之後或在形成絕緣層606(a)之後進行上述加熱處理。
另外，作為進行上述加熱處理的加熱處理裝置，可以使用電爐或者利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置，例如可以使用GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)裝置等的RTA(Rapid Thermal Annealing：快速熱退火)裝置。例如，LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光 (電磁波)的輻射加熱被處理物的裝置。另外，GRTA裝置是指使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，例如可以使用稀有氣體或者即使進行加熱處理也不與被處理物起反應的惰性氣體(例如氮)。
此外，也可以在進行上述加熱處理之後，對與進行該加熱處理的爐相同的爐中引入高純度的氧氣、高純度的N2O氣體或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下的氛圍)。此時，較佳的是，不使氧氣或N2O氣體包含水、氫等。此外，較佳的是，將引入到加熱處理裝置中的氧氣或N2O氣體的純度設定為6N以上，較佳的是，設定為7N以上，即，將氧氣或N2O氣體中的雜質濃度設定為1ppm以下，較佳的是，設定為0.1ppm以下。藉由利用氧氣或N2O氣體的作用，氧供給到半導體層603(a)中，而能夠降低由半導體層603(a)中的氧缺乏造成的缺陷。另外，也可以在進行上述加熱處理時引入上述高純度的氧氣、高純度的N2O氣體或超乾燥空氣。
此外，也可以在形成絕緣層602(a)之後、在形成氧化物半導體膜之後、在形成成為源極電極或汲極電極的導電層之後、在將絕緣層形成於成為源極電極或汲極電極的導電層上之後或在進行加熱處理之後進行利用氧電漿的氧摻雜處理。例如，可以利用2.45GHz的高密度電漿進行氧摻雜處理。此外，也可以利用離子植入法進行氧摻雜處理。藉由進行氧摻雜處理，能夠降低所製造的電晶體的電特性的不均勻性。例如，藉由進行氧摻雜處理，使絕緣層 602(a)及絕緣層606(a)中的一者或兩者成為其中的氧多於化學計量比的狀態。
藉由使與半導體層603(a)接觸的絕緣層含有過剩的氧，氧容易被供應給半導體層603(a)。因此，由於能夠降低半導體層603(a)中或者絕緣層602(a)及絕緣層606(a)中的一者或兩者與半導體層603(a)的介面的氧缺陷，所以能夠進一步降低半導體層603(a)中的載子濃度。此外，不侷限於此，即使在藉由製造製程使半導體層603(a)含有過剩的氧的情況下，也能夠由與半導體層603(a)接觸的上述絕緣層抑制氧從半導體層603(a)解吸。
例如，在作為絕緣層602(a)及絕緣層606(a)中的一者或兩者，形成含有氧化鎵的絕緣層的情況下，能夠對該絕緣層供應氧來使氧化鎵的組成成為Ga2Ox。
在作為絕緣層602(a)及絕緣層606(a)中的一者或兩者，形成含有氧化鋁的絕緣層的情況下，能夠對該絕緣層供應氧來使氧化鋁的組成成為Al2Ox。
此外，在作為絕緣層602(a)及絕緣層606(a)中的一者或兩者，形成含有氧化鎵鋁或氧化鋁鎵的絕緣層的情況下，能夠對該絕緣層供應氧來使氧化鎵鋁或氧化鋁鎵的組成成為GaxAl2-xO3+α。
藉由上述製程，能夠藉由從半導體層603(a)去除氫、水、羥基或氫化物(也稱為氫化合物)等雜質並且對半導體層603(a)供應氧，來使氧化物半導體層高純度化。
再者，除了上述加熱處理以外，還可以在形成絕緣層 606(a)之後，在惰性氣體氛圍或氧氣氛圍下進行加熱處理(較佳的是，在200℃以上600℃以下，例如250℃以上350℃以下)。
再者，如圖6E所示，藉由在絕緣層606(a)上形成第三導電膜並且對第三導電膜的一部分進行蝕刻，來形成導電層608(a)。
例如，能夠藉由利用濺射法形成可用於導電層608(a)的材料的膜來形成第三導電膜。此外，也可以層疊可用於第三導電膜的材料的膜形成第三導電膜。
注意，在上文中示出圖5A所示的電晶體的製造方法的例子，但是不侷限於此，例如圖5B至5D所示的各構成要素中，只要其名稱與圖5A所示的各構成要素相同且其功能的至少一部分與圖5A所示的各構成要素相同，就可以適當地援用圖5A所示的電晶體的製造方法的例子的說明。
此外，如圖5C及5D所示，當形成區域604a(c)及區域604a(d)或區域604b(c)及區域604b(d)時，藉由從形成具有閘極的功能的導電層一側對半導體層添加摻雜劑，夾著具有閘極絕緣層的功能的絕緣層以自對準的方式形成區域604a(c)及區域604a(d)、區域604b(c)及區域604b(d)。
例如，可以藉由使用離子摻雜裝置或離子植入裝置來添加摻雜劑。
如圖5A至5D及圖6A至6E所說明，本實施方式中的電晶體的一個例子包括：具有閘極的功能的導電層；具 有閘極絕緣層的功能的絕緣層；隔著具有閘極絕緣層的功能的絕緣層重疊於具有閘極的功能的導電層並形成有通道的氧化物半導體層；電連接到氧化物半導體層並具有源極及汲極中的一方的功能的導電層；電連接到氧化物半導體層並具有源極及汲極中的另一方的功能的導電層。
上述形成有通道的氧化物半導體層是藉由被高純度化而成為i型或實際上成為i型的氧化物半導體層。藉由使氧化物半導體層高純度化，能夠使氧化物半導體層中的載子濃度成為低於1×1014/cm3，較佳的是，低於1×1012/cm3，更佳的是，低於1×1011/cm3。此外，藉由採用上述結構，能夠使每通道寬度1μm的截止電流成為10aA(1×10-17A)以下，甚至為1aA(1×10-18A)以下，更甚至為10zA(1×10-20A)以下，更甚至為1zA(1×10-21A)以下，更甚至為100yA(1×10-22A)以下。電晶體的截止電流越低越好，但是，本實施方式中的電晶體的截止電流的下限值被估計大約為10-30A/μm。
例如，藉由將本實施方式的包括氧化物半導體層的電晶體應用於上述實施方式中的半導體電路中的開關，能夠大大降低開關的洩漏電流而製造能得到穩定的輸入輸出特性的半導體電路。
本實施方式可以與本說明書中所記載的其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，對上述實施方式中的半導體電路的結構實例進行說明。
本實施方式中的半導體電路使用如下兩個電晶體構成，即形成有通道且包括含有元素週期表中的第14族的半導體(矽等)的半導體層的電晶體以及包括形成有通道的氧化物半導體層的電晶體。此時，可以將包括形成有通道的氧化物半導體層的電晶體層疊在包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體上。例如，將包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體用作圖1中的開關103或構成運算放大電路111的電晶體。
圖7示出在包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體上層疊包括形成有通道的氧化物半導體層的電晶體的例子。另外，圖7包括與實際上的尺寸不同的構成要素。
在圖7中，使用半導體層780、絕緣層784a、絕緣層784b、導電層785a、導電層785b、絕緣層786a、絕緣層786b、絕緣層786c、絕緣層786d、絕緣層788、半導體層753、導電層754a、導電層754b、絕緣層755、導電層756、絕緣層757a、絕緣層757b、絕緣層758、絕緣層759、導電層760a以及導電層760b形成包括含有元素週期表中第14族的半導體(矽等)的半導體層的p通道型電晶體及n通道型電晶體(例如，相當於構成圖1所示的運算放大電路111的電晶體)以及包括形成有通道的氧化物 半導體層的電晶體(例如，相當於圖1所示的電晶體102)。
再者，半導體層780包括區域782a、區域782b、區域782c以及區域782d。此外，各電晶體由設置在半導體層780中的絕緣區781a至絕緣區781c電分離。
作為半導體層780，例如可以使用半導體基板。此外，也可以使用設置在另一基板上的半導體層作為半導體層780。
區域782a和區域782b是彼此分開而設置且添加有賦予p型導電型的摻雜劑的區域。區域782a及區域782b具有上述p通道型電晶體的源極區或汲極區的功能。例如，區域782a及區域782b也可以各自電連接到另外設置的導電層。
區域782c和區域782d是彼此分開而設置且添加有賦予n型導電型的摻雜劑的區域。區域782c及區域782d具有上述n通道型電晶體的源極區或汲極區的功能。例如，區域782c及區域782d也可以各自電連接到另外設置的導電層。
另外，也可以在區域782a至區域782d的一部分設置低濃度區域。此時，低濃度區域的深度可以小於區域782a至782d中的該區域以外的區域的深度，但是不侷限於此。
絕緣層784a設置在半導體層780中的被夾在絕緣區781a和絕緣區781b之間的區域上。絕緣層784a具有上述 p通道型電晶體的閘極絕緣層的功能。
絕緣層784b設置在半導體層780中的被夾在絕緣區781b和絕緣區781c之間的區域上。絕緣層784b具有上述n通道型電晶體的閘極絕緣層的功能。
作為絕緣層784a及絕緣層784b，例如可以使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿、有機絕緣材料(例如聚醯亞胺或丙烯酸等)等材料的層。此外，也可以層疊可用於絕緣層784a及絕緣層784b的材料的層來構成絕緣層784a及絕緣層784b。
導電層785a夾著絕緣層784a與半導體層780重疊。半導體層780中的與導電層785a重疊的區域成為上述p通道型電晶體的通道形成區。導電層785a具有上述p通道型電晶體的閘極的功能。
導電層785b夾著絕緣層784b與半導體層780重疊。半導體層780中的與導電層785b重疊的區域成為上述n通道型電晶體的通道形成區。導電層785b具有上述n通道型電晶體的閘極的功能。
作為導電層785a及導電層785b，例如可以使用鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等金屬材料或者以它們為主要成分的合金材料的層。此外，也可以層疊可用於導電層785a及導電層785b的材料的層來構成導電層785a及導電層785b。
絕緣層786a設置在絕緣層784a上且與導電層785a 中的彼此相對的一對側面的一方接觸。
絕緣層786b設置在絕緣層784a上且與導電層785a中的彼此相對的上述一對側面的另一方接觸。
絕緣層786c設置在絕緣層784b上且與導電層785b中的彼此相對的一對側面的一方接觸。
絕緣層786d設置在絕緣層784b上且與導電層785b中的彼此相對的上述一對側面的另一方接觸。
絕緣層788設置為覆蓋導電層785a、導電層785b、絕緣層786a、絕緣層786b、絕緣層786c以及絕緣層786d。
作為絕緣層786a至絕緣層786d以及絕緣層788，可以使用可用於絕緣層784a及絕緣層784b的材料中與用於絕緣層784a及絕緣層784b的材料相同材料的層或不同材料的層。此外，也可以層疊可用於絕緣層786a至絕緣層786d以及絕緣層788的材料的層來構成絕緣層786a至絕緣層786d以及絕緣層788。
半導體層753設置在絕緣層788上。半導體層753包括區域752a及區域752b。區域752a及區域752b是添加有摻雜劑的區域，並且具有源極區或汲極區的功能。作為摻雜劑，可以採用可用於上述實施方式中的包括氧化物半導體層的電晶體的摻雜劑。另外，沒必要必須設置區域752a及區域752b。
作為半導體層753，例如可以使用可用於圖5A所示的半導體層603(a)的材料的層。
絕緣層755設置在半導體層753上。此外，絕緣層755具有電晶體的閘極絕緣層的功能。
作為絕緣層755，例如可以使用可用於圖5A所示的絕緣層602(a)的材料的層。此外，也可以藉由層疊可用於絕緣層755的材料的層來構成絕緣層755。
導電層756夾著絕緣層755與半導體層753重疊。導電層756具有電晶體的閘極的功能。
作為導電層756，例如可以使用可用於圖5A所示的導電層601(a)的材料的層。此外，也可以藉由層疊可用於導電層756的材料的層來構成導電層756。
絕緣層757a及絕緣層757b以與導電層756的側面接觸的方式設置在絕緣層755上。另外，沒必要必須設置絕緣層757a及絕緣層757b。
導電層754a與半導體層753接觸而電連接。導電層754a具有上述包括氧化物半導體層的電晶體的源極或汲極的功能。
導電層754b與半導體層753接觸而電連接。並且，導電層754b與導電層785b電連接。導電層754b具有上述包括氧化物半導體層的電晶體的源極或汲極的功能。
作為導電層754a及導電層754b，例如可以使用可用於圖5A所示的導電層605a(a)及導電層605b(a)的材料的層。此外，也可以藉由層疊可用於導電層754a及導電層754b的材料的層來構成導電層754a及導電層754b。
絕緣層758設置在導電層756、絕緣層757a、絕緣層 757b、導電層754a以及導電層754b上。
作為絕緣層758，例如可以使用可用於圖5A所示的絕緣層602(a)的材料的層。此外，也可以藉由層疊可用於絕緣層758的材料的層來構成絕緣層758。絕緣層758具有作為抑制雜質侵入的保護層的功能。
絕緣層759設置在絕緣層758上。
作為絕緣層759，例如可以使用可用於圖5A所示的絕緣層602(a)的材料的層。此外，也可以藉由層疊可用於絕緣層759的材料的層來構成絕緣層759。
導電層760a藉由設置在絕緣層758及絕緣層759中的開口部電連接到導電層754a。導電層760a具有包括氧化物半導體層的電晶體的源極或汲極的功能。
導電層760b藉由設置在絕緣層758及絕緣層759中的開口部電連接到導電層754b。導電層760b具有作為包括氧化物半導體層的電晶體的源極或汲極的功能。
作為導電層760a及導電層760b，例如可以使用可用於圖5A所示的導電層605a(a)及導電層605b(a)的材料的層。此外，也可以藉由層疊可用於導電層760a及導電層760b的材料的層來構成導電層760a及導電層760b。
上面的描述是有關圖7所示的半導體電路的結構實例的說明。
如使用圖7所說明，在本實施方式中的半導體電路的結構實例中，藉由層疊使用材料不同的半導體層的電晶體而構成半導體電路，能夠減小電路面積。
本實施方式可以與本說明書中所記載的其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，使用圖8A至8E、圖9A至9C以及圖10A至10C對可應用於上述實施方式的氧化物材料進行說明。
與使用非晶氧化物半導體的電晶體相比，本實施方式中所例示的具有CAAC-OS的電晶體能夠實現高場效應遷移率，例如，能夠在更高的頻率帶進行工作。
在本實施方式中，對含有如下結晶的氧化物半導體(也稱為CAAC-OS：C Axis Aligned Crystaline Oxide Semiconductor：c軸配向結晶氧化物半導體)進行說明：呈現c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，並且在ab面上a軸或b軸的方向不同(即，以c軸為中心旋轉)。
從更廣義來理解，CAAC-OS是指非單晶，並是指包括如下相的氧化物半導體，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且沿c軸方向上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC-OS不是單晶，但是也不只由非晶形成。並且，雖然CAAC-OS包括晶化部分(結晶部分)，但是有 時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC-OS的氧的一部分。並且，構成CAAC-OS的各結晶部分的c軸也可以在固定的方向(例如，垂直於其上形成CAAC-OS的基板表面或CAAC-OS的表面等的方向)上一致。或者，構成CAAC-OS的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於其上形成CAAC-OS的基板表面或CAAC-OS的表面等的方向)。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。並且，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。
作為上述CAAC-OS的例子，也可以舉出一種氧化物半導體，該材料被形成為膜狀，在從垂直於膜表面或所支撐的基板表面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子和氧原子(或氮原子)的層狀排列。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體內的尺寸。此外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。並且，不能利用TEM在CAAC-OS膜中觀察到晶界 (grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，並且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶之間可以a軸及b軸的方向不同。在本說明書中，當只記載“垂直”時，包括85°以上95°以下的範圍。此外，當只記載“平行”時，包括-5°以上5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。此外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部被非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的 晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
使用圖8A至8E、圖9A至9C以及圖10A至10C對CAAC-OS進行詳細說明。注意，在沒有特別的說明時，在圖8A至8E、圖9A至9C以及圖10A至10C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖8A至圖8E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖8A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖8A所示的結構採用八面體結構，但是為了容易理解以平面結構而表示。另外，在圖8A的上一半及下一半分別具有三個四配位O。圖8A所示的小組的電荷為0。
圖8B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖8B的上一半及下一半分別具有一個四配位O。此外，因為In也採用五配位，所以也有可能採用圖8B所示的結構。圖8B所示的小組的電荷為0。
圖8C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖8C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖8C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖8C所示的小組的電荷為0。
圖8D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖8D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖8D所示的小組的電荷為+1。
圖8E示出包括兩個Zn的小組。在圖8E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖8E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，對這些小組彼此接合的規則進行說明。圖8A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖8B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖8C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此 同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，當六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)及四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總電荷成為0的方式使多個小組接合而構成中組。
圖9A示出構成In-Sn-Zn-O類的層結構的中組的模型圖。圖9B示出由三個中組構成的大組。另外，圖9C示出從c軸方向上觀察圖9B的層結構時的原子排列。
在圖9A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖9A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖9A中示出：上一半具有三個四配位O且下一半具有一個四配位O的Zn；以及上一半具有一個四配位O且下一半具有三個四配位O的Zn。
在圖9A中，構成In-Sn-Zn-O類的層結構的中組具有 如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖8E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖9B所示的大組，可以得到In-Sn-Zn-O類的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以以組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下氧化物時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In- Ga-Zn-O類氧化物(也表示為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物等。
例如，圖10A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖10A中，構成In-Ga-Zn-O類的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖10B示出由三個中組構成的大組。另外，圖10C示出從c軸方向上觀察圖10B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別為+3、+2、+3，所以包含In、Zn及Ga中的任一種的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類的層結構的中組不侷限於圖10A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖10B所示的大組，可以得到In-Ga-Zn-O類的結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
藉由使用具有CAAC-OS的電晶體，與使用非晶氧化物半導體的電晶體相比，能夠實現高場效應遷移率。由於這種電晶體能夠在高頻帶進行工作，所以例如可以將其用於CPU等。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。

Claims (5)

  1. 一種半導體電路，包括：互相串聯連接的第一切換元件和第一電容元件；互相並聯連接的第二切換元件和第二電容元件；第三切換元件；以及運算放大電路，其中該第三切換元件直接與該第一切換元件和該第一電容元件連接，並且直接與該運算放大電路的輸出端子連接，其中對輸入信號進行取樣並輸出離散時間信號，並且其中至少該第一、第二及第三切換元件其中之一者包括場效應電晶體。
  2. 一種半導體電路，包括：運算放大電路；藉由第一電容元件與該運算放大電路的一個輸入端子電連接的第一切換元件；電連接到該運算放大電路的該一個輸入端子與輸出端子之間的第二電容元件；電連接到該運算放大電路的該一個輸入端子與該輸出端子之間的第二切換元件；以及第三切換元件，該第三切換元件包括電連接到該第一切換元件與該第一電容元件之間的一個電極及輸入基準電壓的另一個電極，其中該基準電壓輸入到該運算放大電路的另一個輸入端子，其中該第一切換元件及該第二切換元件都包括場效應電晶體，其中在該場效應電晶體中，在形成有通道的半導體層中含有氧化物半導體，並且其中該第一切換元件及該第二切換元件被設置在該第三切換元件之上。
  3. 一種半導體電路，包括：運算放大電路；藉由第一電容元件與該運算放大電路的一個輸入端子電連接的第一切換元件；電連接到該運算放大電路的該一個輸入端子與一個輸出端子之間的第二電容元件；電連接到該運算放大電路的該一個輸入端子與該一個輸出端子之間的第二切換元件；藉由第三電容元件與該運算放大電路的另一個輸入端子電連接的第三切換元件；電連接到該運算放大電路的該另一個輸入端子與另一個輸出端子之間的第四電容元件；電連接到該運算放大電路的該另一個輸入端子與該另一個輸出端子之間的第四切換元件；以及直接與該第一切換元件及該第一電容元件連接，並且直接與該運算放大電路的該一個輸出端子連接的第五切換元件，其中該第一切換元件、該第二切換元件、該第三切換元件、該第四切換元件以及該第五切換元件都包括場效應電晶體。
  4. 一種半導體電路，包括：運算放大電路；與該運算放大電路的一個輸入端子電連接的第一切換元件；藉由第一電容元件與該第一切換元件電連接的第二切換元件；電連接到該運算放大電路的該一個輸入端子與輸出端子之間的第二電容元件；第三切換元件，該第三切換元件包括電連接到該第一電容元件與該第二切換元件之間的一個電極及輸入基準電壓的另一個電極；以及第四切換元件，該第四切換元件包括電連接到該第一電容元件與該第一切換元件之間的一個電極及輸入該基準電壓的另一個電極，其中該基準電壓輸入到該運算放大電路的另一個輸入端子，其中該第一切換元件及該第二切換元件都包括場效應電晶體，其中在該場效應電晶體中，在形成有通道的半導體層中含有氧化物半導體，並且其中該第一切換元件及該第二切換元件被設置在該第三切換元件之上。
  5. 根據申請專利範圍第1或3項之半導體電路，其中在該場效應電晶體中，在形成有通道的半導體層中含有氧化物半導體。
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