JP6988221B2

JP6988221B2 - 半導体集積回路

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Publication number: JP6988221B2
Application number: JP2017139016A
Authority: JP
Inventors: 翔亀沢; 透管野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2017-07-18
Filing date: 2017-07-18
Publication date: 2022-01-05
Anticipated expiration: 2037-07-18
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Description

本発明は、半導体集積回路に関する。

現在、半導体集積回路はアナログ・デジタル混在のシステムで実現される。また、動作の高速化に伴い、デジタル回路のみならず、アナログ回路の消費電力低減が求められている。アナログ回路とデジタル回路とのインターフェースである、アナログ／デジタル変換器（ＡＤＣ:Analog Digital Convertor、以降「ＡＤＣ」と記載する）はサンプリングレートが高くなると、その分大きな消費電流を必要とするため、高速動作と低消費電力を両立させることが大きな課題となっている。アナログ回路の低消費電力を実現する１つのアプローチとして、消費電流の大きいＡＤＣを低電圧駆動させるアナログ回路技術が考えられ既に知られている。

具体的に説明すると、回路の消費電力は電源電圧と、消費電流の積で求められるため、電源電圧、または消費電流を下げれば消費電力を低減できる。また、アナログ回路の性能を決定する重要なパラメータであるｇｍ（トランジスタの相互コンダクタンス）は、素子に流す電流によってほぼ決まる。従って、電流量を維持しながら電源電圧を下げる事によって、性能を維持しながら、電源電圧に比例して消費電力を低減できる。
一方、センサ等を駆動させるシステムにおいて、ダイナミックレンジが重要なファクターとなっており、アナログ回路の電源電圧を下げる事は、すなわち、ダイナミックレンジを狭める事になるため好ましくない。そこで、センサとその周辺回路、および、センサ出力信号を増幅する増幅回路は高い電源電圧で駆動し、後段のＡＤＣを低い電源電圧で駆動することによって、システム全体として消費電力を削減しつつ、性能を満たしている。

しかし、高電圧駆動する回路の出力が低電圧駆動する回路の入力に接続されると、低電圧駆動する回路の素子の絶対定格電圧を超えた電圧が印加され、素子が破壊されてしまう場合がある。これは一般に、電源電圧の低下に伴い、トランジスタのしきい値を下げる必要があるため、しきい値の低い低耐電圧のトランジスタが用いられるからである。
そのため、低電圧駆動する回路に印加される電圧に制限をかける、保護回路の技術（例えば、特許文献１）が開発されているが、回路が複雑になり、かつ回路面積が増大するという問題があった。また、差動出力回路の出力電圧に制限をかける技術（例えば、特許文献２）の場合、帰還される電圧値が制限されてしまい、所望の出力が得られなくなる問題があった。
さらに、特許文献３には、回路規模を増大させることなく、要求に応じた複数の電源を選択的に生成することを目的として、１つのオペアンプを共用する複数のフィードバック回路及び対応する複数の出力回路を備える電源回路が開示されている。しかしながら、特許文献３は、高電圧駆動する回路の出力が低電圧駆動する回路の入力に接続される場合を対象とする技術ではないため、上述した、素子が破壊されてしまうという問題を解消するものではない。

本発明は、高電圧駆動する回路の出力が低電圧駆動する回路の入力に接続される半導体集積回路において、小面積で、かつ、差動増幅回路へ帰還させる電圧を制限することなく、高電圧駆動する回路の出力電圧を制限することを目的とする。

上述した課題を解決するために、本発明の半導体集積回路は、第１の電源電圧で動作する差動増幅回路と、前記差動増幅回路の出力を受け、前記第１の電源電圧で動作する第１の出力回路と、前記差動増幅回路の出力を受け、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の出力回路と、前記第１の出力回路からの第１出力および前記第２の出力回路からの第２出力を受け、動作フェーズに基づいて、前記第１出力と前記第２出力との一方を選択する選択回路と、前記選択回路と前記差動増幅回路との間に接続され、前記選択回路が選択した出力を前記差動増幅回路へ帰還させる帰還回路と、を備え、前記動作フェーズは、入力をサンプリングして帰還させる第１フェーズと、入力を増幅して出力する第２フェーズとを含み、前記選択回路は、前記第２フェーズの場合には、前記第２出力を選択し、前記第２出力を後段の回路へ出力し、前記第１フェーズの場合には、前記第１出力を選択し、前記第１出力を後段の回路へ出力しないように構成されていることを特徴とする。

本発明によれば、高電圧駆動する回路の出力が低電圧駆動する回路の入力に接続される半導体集積回路において、小面積で、かつ、差動増幅回路へ帰還させる電圧を制限することなく、高電圧駆動する回路の出力電圧を制限することができる。

２つの電源電圧で駆動される半導体集積回路の構成イメージの一例について説明する図である。本発明の一実施形態にかかる半導体集積回路について説明する図である。一実施形態の半導体集積回路を増幅回路に適用した例について説明する図ある。図３の半導体集積回路の動作例について説明するタイミングチャートである。一実施形態の差動増幅回路と出力回路の具体的な構成例について説明する図である。出力回路の他の構成例について説明する図である。位相補償回路の構成例について説明する図である。

以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略または簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。

図１は、２つの電源電圧で駆動される半導体集積回路の構成イメージの一例について説明する図である。
半導体集積回路１は、複数の機能ブロック２〜４を備える。
機能ブロック２〜４は、一つまたは複数の機能を有した半導体集積回路であり、各機能ブロック間は、複数の信号線により接続される。例えば、機能ブロック２は、アナログ回路（センサ回路、増幅回路、Ａ／Ｄ変換回路など）、機能ブロック３、４は、デジタル回路（クロック・タイミング生成、論理演算など）により構成される。

また、素子（トランジスタ）は、高電源電圧Ｖ_ＤＤＨで駆動する回路と、低電源電圧Ｖ_ＤＤＬで駆動する回路とで、使われる耐電圧（耐圧）が異なる。これは、動作電源電圧が低い場合、集積回路の処理能力にも関わるしきい値電圧Ｖｔｈを下げる必要があるため耐電圧の低い（動作電圧が低い）トランジスタが使われるからである。加えて、動作電圧が低いトランジスタは微細化されたものであるため、高集積化が可能である。なお、低電源電圧側では、高耐電圧素子を用いる場合がある。
デジタル回路は、異電源間インターフェースとしてレベルシフタが用いられ、比較的容易かつ安全に昇圧・降圧が可能である。しかし、アナログ回路では連続した電圧値を扱うため、異電源間インターフェースを設ける事が難しい。高電圧駆動する回路から低電圧駆動する回路へ過電圧が印加されることを防ぐために、回路間インターフェースに保護回路を設ける場合には、回路が複雑になり、また、保護回路を設けた分チップ面積が増大する。

そこで、本発明にかかる一実施形態では、高電源電圧Ｖ_ＤＤＨ（第１の電源電圧）で駆動する出力回路と、低電源電圧Ｖ_ＤＤＬ（第２の電源電圧）で駆動する出力回路との、二つの出力回路を持つ二出力構成の差動増幅回路を用い、出力回路を動作フェーズに応じて出力回路を切り替える。具体的には、帰還をかける場合には高電源電圧側の出力回路を用い、増幅出力する場合には低電源電圧側の出力回路を用いるように構成する。これにより、差動増幅回路に帰還される電圧範囲に制限をかけることなく、高電圧駆動する回路の出力に電圧制限をかけることを可能にする。
以下、図面を参照して一実施形態の半導体集積回路について説明する。

図２は、本発明の一実施形態にかかる半導体集積回路について説明する図である。
半導体集積回路１００は、差動増幅回路１０、出力回路２１、２２、選択回路３０、および帰還回路４０を備える。選択回路３０は、アナログスイッチ３１、３２を含む。また、半導体集積回路１００は、高電源電圧Ｖ_ＤＤＨを電圧電源９１から供給され、高電源電圧Ｖ_ＤＤＨより低い低電源電圧Ｖ_ＤＤＬを電圧電源９２から供給される。
差動増幅回路１０は、高電源電圧Ｖ_ＤＤＨで動作し、反転入力端子ＩＮＮからの反転入力と非反転入力ＩＮＰからの非反転入力との差を増幅して出力する。差動増幅回路１０は、「演算増幅回路」または「オペアンプ」とも称する。
出力回路２１は、差動増幅回路１０の出力ノードに接続され、高電源電圧Ｖ_ＤＤＨで動作する第１の出力回路である。
出力回路２２は、差動増幅回路１０の出力ノードに接続され、低い低電源電圧Ｖ_ＤＤＬで動作する第２の出力回路である。

選択回路３０は、出力回路２１の出力ノードと出力回路２２の出力ノードとに接続され、動作フェーズに基づいて、出力回路２１からの第１出力と出力回路２２からの第２出力との一方を選択する。
ここで、動作フェーズは、入力をサンプリングして帰還させる第１フェーズと、入力を増幅して出力する第２フェーズとを含む。動作フェーズは、外部から入力される制御信号により指示される。
図２の構成例では、選択回路３０は、出力回路２１、２２の出力を切り替えるアナログスイッチ３１、３２を備える。
アナログスイッチ３１は、出力回路２１（第１の出力回路）の出力ノードに接続された第１のスイッチである。
アナログスイッチ３２は、出力回路２２（第２の出力回路）の出力ノードに接続された第２のスイッチである。
アナログスイッチ３１、３２は、一方がＯＮのときには、他方がＯＦＦとなり、双方が同時ＯＮとならないように制御される。これは、アナログスイッチ３１、３２が同時ＯＮすると、過電圧が後段の回路に印加される可能性があり、過電圧を防ぐためである。

帰還回路４０は、選択回路３０の出力ノードと差動増幅回路１０の非反転入力端子ＩＮＮとの間に接続され、選択回路３０が選択した出力を差動増幅回路へ帰還させる。
選択回路３０の出力ノードは、後段の回路に接続され、選択回路３０が選択した第１出力と第２出力とのいずれかを出力電圧ＶＯＵＴとして後段の回路へ出力する。選択回路３０の出力ノードは、例えば、信号経路切り替え用のアナログスイッチや低電圧駆動するＡＤＣの入力などに接続される。

次に、半導体集積回路１００の動作例を説明する。
差動増幅回路１０は、反転入力と非反転入力との差を増幅し、出力する。
出力回路２１は、差動増幅回路１０の出力を受け、高電源電圧Ｖ_ＤＤＨで動作して第１出力を出力する。
出力回路２２は、差動増幅回路１０の出力を受け、低電源電圧Ｖ_ＤＤＬで動作して第２出力を出力する。

選択回路３０は、制御信号を外部から受け、出力回路２１からの第１出力および出力回路２２からの第２出力を受ける。選択回路３０は、制御信号によって指示される動作フェーズに基づいて、第１出力と第２出力とを切り替えて出力する。アナログスイッチ３１、３２は、第１フェーズ場合には、第１出力を選択し、第２フェーズの場合には、第２出力を選択するように、制御信号によって制御される。
帰還回路４０は、選択回路３０が選択した出力を受け、差動増幅回路の非反転入力端子ＩＮＮへ帰還させる。
以下、一実施形態の半導体集積回路の適用例について説明する。

図３は、一実施形態の半導体集積回路を増幅回路に適用した例について説明する図である。図４は、図３の半導体集積回路の動作例について説明するタイミングチャートである。
図３は、公知の増幅回路に一実施形態を適用した構成例であり、半導体集積回路１０１は、差動増幅回路１０、出力回路２１、２２、アナログスイッチ３１〜３５、および容量Ｃ１、Ｃ２を備える。アナログスイッチ３１〜３３は、選択回路３０ａを構成する。アナログスイッチ３４、容量Ｃ１は、帰還回路４０ａを構成する。
図３の半導体集積回路１０１は、入力電圧ＶＩＮとして、第１の信号ＶＡと第２の信号ＶＢが入力されると、第１の信号ＶＡと第２の信号ＶＢとの差分に、容量Ｃ２の電位を容量Ｃ１の電位で割った値の倍数（Ｃ２／Ｃ１倍）を掛けた電圧を、基準電圧ＶＲＥＦから引いた出力が得られる。

選択回路３０ａは、図２と同様に、制御信号が指示する動作フェーズに基づいて、第１フェーズの場合には、第１出力を選択し、第２フェーズの場合には、第２出力を選択するように、アナログスイッチ３１、３２が構成される。
さらに、選択回路３０ａは、アナログスイッチ３３により、第２フェーズの場合には、選択した第２出力を、出力ノードに接続する後段の回路へ出力するが、第１フェーズの場合には、選択した第１出力を出力しないように制御される。具体的には、アナログスイッチ３３は、アナログスイッチ３１がＯＦＦ、かつ、アナログスイッチ３２がＯＮのときに、ＯＮとなるように構成される。アナログスイッチ３３を設けることにより、後段の回路に第１出力が出力電圧ＶＯＵＴとして現れるのを止める。

具体的な動作に関して、図４のタイミングチャートを用いて説明する。ここで、アナログスイッチ３１〜３５を制御する制御信号をそれぞれΦ１〜５とする。アナログスイッチ３１〜３５はいずれもＨｉｇｈ入力でアクティブになるスイッチとする。
第１フェーズＰＨ１はサンプリング期間であり、容量Ｃ２に差動増幅回路１０と出力回路２１とを介した基準電圧ＶＲＥＦを帰還し、第１の信号ＶＡをサンプリングする。アナログスイッチ３４をＯＦＦすることにより、容量Ｃ１−Ｃ２間に電荷を保持する。
第２フェーズＰＨ２は増幅期間であり、出力電圧ＶＯＵＴは式（１）に示す値となる。容量Ｃ１および容量Ｃ２を可変とすれば増幅率を変更できる。
なお、第１フェーズＰＨ１は、Φ１がＨｉｇｈ、かつΦ４がＨｉｇｈの期間である。Φ４がＬｏｗになると、サンプリング期間は終了し、Ｈｏｌｄ（電荷を保持する）期間になる。第２フェーズＰＨ２は、Φ２がＨｉｇｈの期間である。また、点線で示すＰＨ１、ＰＨ２のタイミングは、各フェーズの期間内の任意のタイミングを示している。

図４に示すパターンIは、第１の信号ＶＡが第２の信号ＶＢより大きい（ＶＡ＞ＶＢ）入力を入力端子へ与えた場合の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴの波形を示す。出力アナログスイッチ３３がアクティブな期間に式（１）に示す出力を得られ、ＶＡ＞ＶＢであることから、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦよりも低い電圧として出力される。
図４に示すパターンＩＩは、第１の信号ＶＡが第２の信号ＶＢより小さい（ＶＡ＜ＶＢ）の入力を入力端子へ与えた場合の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴの波形を示す。出力アナログスイッチ３３がアクティブな期間に式（１）に示す出力を得られ、ＶＡ＜ＶＢであることから、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦよりも高い電圧となる。ここで、出力電圧ＶＯＵＴが低電源電圧Ｖ_ＤＤＬより大きい（ＶＯＵＴ＞Ｖ_ＤＤＬ）場合、出力電圧ＶＯＵＴは、出力回路２２によって低電源電圧Ｖ_ＤＤＬにクリップされるため、低電源電圧Ｖ_ＤＤＬとなる。従って、後段に低電源電圧Ｖ_ＤＤＬより大きい過電圧が印加される事はない。
アナログスイッチ３１、３２は同時ＯＮする事がないように制御される。

本書では図示して説明しないが、サンプリング期間などに、低電源電圧Ｖ_ＤＤＬよりも高い電圧で帰還をかける場合がある。そのような場合、出力回路２２のような出力電圧に制限をかけた出力のみだと、帰還される電圧も制限されてしまうため、正しく帰還をかけることができずに、所望の出力を得られない。出力回路２１を設ける事で、出力振幅を広く使うことができるため、低電源電圧Ｖ_ＤＤＬよりも高い電圧で帰還をかける場合も正しく帰還をかけることができ、所望の出力を得られる。

図５は、一実施形態の差動増幅回路と出力回路の具体的な構成例について説明する図である。
図５には、差動増幅回路１０ｂ、および出力回路２１ｂ、２２ｂの具体的な構成例を表す。また、差動増幅回路１０ｂに備えられる位相補償回路５１、５２、定電流源６０、およびトランジスタＴｒ１〜１４を示している。
高電源電圧Ｖ_ＤＤＨで動作する差動増幅回路１０ｂは、例えば、非反転入力端子ＩＮＰと反転入力端子ＩＮＮとに入力される電圧の差分を増幅して出力する差動増幅段と、差動増幅段の出力を増幅する増幅段とを備える、公知の二段差動増幅回路で構成される。

出力回路２１ｂ、２２ｂは一般的なソースフォロア回路（ドレイン接地回路）で構成した例であり、ドライブトランジスタＴｒ１１、１３とカレントミラーを構成する定電流源トランジスタ１２、１４とで構成される。ソースフォロア回路は入力インピーダンスが高く出力インピーダンスが低いという特徴がある。従って、入力インピーダンスが高いことにより、ソースフォロアを使ったことによる後段への影響が少なくなり、出力インピーダンスが低いことにより、より多くの負荷を駆動できる。ソースフォロア回路を出力回路として用いる事で、単に差動増幅器１０で負荷を駆動するよりも小面積、低消費電力で差動増幅器１０を設計する事が可能である。さらに、後段の負荷が大きい場合、出力回路２２のソースフォロア回路に流す電流を大きくする必要があるが、低電源電圧Ｖ_ＤＤＬで駆動しているため、消費電力を抑えられるという利点もある。

差動増幅回路１０ｂの出力ノードＹは、トランジスタＴｒ１１、１３のゲート端子にそれぞれ接続される。
トランジスタＴｒ１１は、ドレイン端子を高電源電圧Ｖ_ＤＤＨの電圧電源９１に、ソース端子をトランジスタＴｒ１２のドレイン端子および第１の出力ノードＯＵＴ１にそれぞれ接続され、トランジスタＴｒ１２のソース端子は接地ノードに接続される。
トランジスタＴｒ１３は、ドレイン端子を低電源電圧Ｖ_ＤＤＬの電圧電源９２に、ソース端子をトランジスタＴｒ１４のドレイン端子および第２の出力ノードＯＵＴ２にそれぞれ接続され、トランジスタＴｒ１４のソース端子は接地ノードに接続される。

トランジスタＴｒ３は定電流源６０の電流ＩをコピーしてトランジスタＴｒ４、５、６に、トランジスタＴｒ３に対するトランジスタＴｒ４、５、６のチャネル幅Ｗの大きさに比例した電流を流すカレントミラー回路である。トランジスタＴｒ３、４、５、６のチャネル長Ｌは等しく設計されることが好ましい。トランジスタＴｒ１０はＴｒ６の流す電流をコピーしてトランジスタＴｒ１２、１４に、トランジスタＴｒ１０に対するトランジスタＴｒ１２、１４のチャネル幅Ｗの大きさに比例した電流を流すカレントミラー回路である。トランジスタＴｒ１０、１２、１４のチャネル長Ｌは等しく設計されることが好ましい。

位相補償回路５１は、一方を差動増幅回路１０の差動増幅段の出力ノードＸに接続され、他方を第１の出力ノードＯＵＴ１に接続される第１の位相補償回路である。位相補償回路５２は、一方を差動増幅回路１０の差動増幅段の出力ノードＸに接続され、他方を第２の出力ノードＯＵＴ２に接続される第２の位相補償回路である。位相補償回路５１、５２は、例えば、抵抗と容量を直列接続した回路で構成される。
出力回路２１ｂ、２２ｂにそれぞれ位相補償回路５１、５２を配置することにより、出力回路２１ｂ、２２ｂそれぞれを使う際に位相補償が適正に行われる。
なお、図５において、トランジスタは、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を示すものであるが、バイポーラトランジスタであっても構わない。

図６は、出力回路の他の構成例について説明する図である。
図６では、（ａ）に出力回路２２ｃ、（ｂ）に出力回路２２ｄ、（ｃ）に出力回路２２ｅの三つの異なる構成例を表す。出力回路２２ｃ〜２２ｅは、図５の出力回路２２ｂと置き換えることができる。
また、図６に示す出力回路２２ｃ〜２２ｅの構成例は、図５の出力回路２１ｂに適用することも可能である。

以下に出力回路２２ｃ〜２２ｅについて、図５の構成例を用いて説明する。
入力電圧Ｖ_{ＩＮＰＵＴ}は、差動増幅回路１０ｂの出力ノードＹからの出力であり、出力回路２２ｃ〜２２ｅが受ける入力である。
電圧Ｖ_ＢＩＡＳ１は、例えば、図５に図示したトランジスタＴｒ１０が構成するカレントミラー回路のバイアス電圧であり、出力回路２２ｃ〜２２ｅが受ける入力である。
出力ノードＯＵＴ２は、出力回路２２ｃ〜２２ｅの出力ノードである。

図６（ａ）の出力回路２２ｃは、図５の出力回路２２ｂへ、切り替え回路７０を追加した構成例である。切り替え回路７０は、アナログスイッチ７１、７２により、差動増幅回路の出力ノードと電気的に切り離し可能に接続され、動作フェーズに基づいて、差動増幅回路から電気的に切り離したときに、任意の電源電圧の印加に切り替える。
アナログスイッチ７１、７２は、一方をトランジスタＴｒ１３のゲート端子に接続される。アナログスイッチ７１は、他方を、差動増幅回路１０ｂの出力ノードＹへ接続され、入力電圧Ｖ_{ＩＮＰＵＴ}が入力される。アナログスイッチ７２は、他方を任意の電位Ｖ_Ｘの電圧電源に接続される。アナログスイッチ７１、７２はいずれもＨｉｇｈ入力でアクティブになるスイッチであり、同時ＯＮすることのないように制御される。

出力回路２２ｃの構成は、図３に図示したアナログスイッチ３１、３２に同期してアナログスイッチ７１、７２をＯＮ／ＯＦＦさせ、出力回路２１ｂ、２２ｂの出力を使用しない期間に差動増幅回路１０ｂの出力から出力回路２１ｂ、２２ｂを電気的に切り離す。
具体的には、切り替え回路７０は、出力回路２１ｂ（第１の出力回路）に備えられ、第１の切り替え回路として動作する場合には、第１フェーズでは差動増幅回路１０ｂの出力（入力電圧Ｖ_{ＩＮＰＵＴ}）を受け、第２フェーズでは任意の電位Ｖ_Ｘの電圧の印加に切り替える。また、切り替え回路７０は、出力回路２２ｂ（第２の出力回路）に備えられ、第２の切り替え回路として動作する場合には、第１フェーズでは任意の電位Ｖ_Ｘの電圧が印加され、第２フェーズでは差動増幅回路の出力を受けるように切り替える。

これにより、差動増幅回路１０ｂの負荷を軽減、つまり、差動増幅回路１０ｂをより高速に動作させる事が可能となる。
アナログスイッチ７２を介して任意の電位Ｖ_Ｘに接続することにより、トランジスタＴｒ１３をアクティブな状態、またはＯＦＦ状態の一意の状態に保持することができる。
トランジスタＴｒ１３をＯＦＦの状態になるように電位Ｖ_Ｘを設定した場合、出力回路２２に電流が流れなくなるため、消費電力を削減できる。
一方、トランジスタＴｒ１３をアクティブな状態になるように電位Ｖ_Ｘを設定した場合、アナログスイッチ７１、７２の切替えによる電源ラインの電流変動がなくなるため、瞬間的なＩＲドロップ（電圧降下）による電源ラインのゆれ（ノイズ）を発生させない。

図６（ｂ）の出力回路２２ｄは、図５の出力回路２２ｂへ、トランジスタＴｒ１５を追加した構成例である。
トランジスタＴｒ１５は、トランジスタＴｒ１３のソース端子とトランジスタＴｒ１４のドレイン端子（出力ノードＯＵＴ２）との間に直列に接続される。
トランジスタＴｒ１５は、のゲート端子に印加される電圧Ｖ_ＢＩＡＳ２の電圧の大きさに応じて、出力ノードＯＵＴ２から出力される電圧値の出力電圧範囲の上限値（図５の出力回路２２の構成ではほぼ低電源電圧Ｖ_ＤＤＬ）を低くする働きを成す。電圧Ｖ_ＢＩＡＳ２の電圧値が大きくなればなるほど、出力ノードＯＵＴ２から出力される電圧値の出力電圧範囲の上限値は低くなる。

図６（ｃ）の出力回路２２ｅは、図５の出力回路２２ｂへ、トランジスタＴｒ１６を追加した構成例である。
トランジスタＴｒ１６は、トランジスタＴｒ１３のドレイン端子（電源電圧）とトランジスタＴｒ１４のドレイン端子（ノードＯＵＴ２）との間に、トランジスタＴｒ１３に対して並列に接続される。
トランジスタＴｒ１６は、ゲート端子に印加される電圧Ｖ_ＢＩＡＳ３の電圧の大きさに応じて、出力ノードＯＵＴ２から出力される電圧値の出力電圧範囲の下限値（図５の出力回路２２ｂの構成出力ではほぼ接地電圧）を高くする働きを成す。電圧Ｖ_ＢＩＡＳ３の電圧値が大きくなればなるほど、出力ノードＯＵＴ２から出力される電圧値の出力電圧範囲の下限値は高くなる。

出力回路２２ｄ、２２ｅの構成は、回路が飽和動作（出力が電源電圧や接地電圧に張り付くような動作）をしても、後段の回路への悪影響（正常動作への復帰に時間がかかるなど）が小さくなるという効果がある。
図示しないが、出力回路２２ｃ、２２ｄ、２２ｅをそれぞれ組み合わせた構成であっても良い。この場合、それぞれの効果が重複して発揮される。

図７は、位相補償回路の構成例について説明する図である。
図７では、位相保障回路５１は、抵抗Ｒ１、容量Ｃ３、アナログスイッチ８１、８２により構成される例を示す。図７では、位相保障回路５１の構成例を示しているが、位相保障回路５２も同様に構成することができる。
図７（ａ）の位相保障回路５１aは、一般的なＲＣ直列の位相補償回路である。容量Ｃ３のみの構成であってもよい。
図７（ｂ）の位相保障回路５１ｂは、アナログスイッチ８１を抵抗ＲＣに対して直列に接続した構成例であり、例えば、図６（ａ）のアナログスイッチ７１に同期して動作する。具体的には、アナログスイッチ７１をＯＦＦする事でトランジスタＴｒ１３のゲート端子が電気的に分離されるため、容量Ｃ３が差動増幅段に対して負荷として見える。位相補償回路５１も電気的に分離することで、余分な負荷を切り離す役割をもつ。アナログスイッチ８１のＯＮ抵抗が抵抗として見えるため、抵抗Ｒ１はなくてもよい。

以上説明したように、一実施形態の半導体集積回路は、高電源電圧（Ｖ_ＤＤＨ：例えば３．３Ｖ、５Ｖなど）で駆動する回路と、低電源電圧（Ｖ_ＤＤＬ：例えば１．５Ｖ、１．８Ｖなど）で駆動する回路を有する、少なくとも二種類の電源電圧で駆動する半導体集積回路である。加えて、高電源電圧で駆動する回路の一部を構成する、外部帰還回路を有する差動増幅回路の構成に関して、半導体集積回路は、反転入力と非反転入力との差分を増幅して出力する差動増幅回路と、高電源電圧で動作する第１の出力回路と、低電源電圧で動作する第２の出力回路とを備え、サンプリング動作時には第１の出力回路の第１出力によって帰還をかけ、増幅時には第２の出力回路の第２出力によって帰還をかける。
これにより、複雑な保護回路を配置しないで、かつ帰還される電圧範囲を制限することなく出力電圧に制限をかけることができる。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００、１０１半導体集積回路
１０、１０ｂ差動増幅回路
２１、２１ａ、２１ｂ出力回路（第１の出力回路）
２２、２２ａ〜２２ｅ出力回路（第２の出力回路）
３０、３０ａ選択回路
３１〜３５、７１、７２、８１アナログスイッチ
４０、４０ａ帰還回路
５１、５１ａ、５１ｂ、５２位相補償回路
７０切り替え回路

特開２００９−１９４７０８号公報特開平１１‐４１０４０号公報特開２０１１−２３８１０３号公報

Claims

第１の電源電圧で動作する差動増幅回路と、
前記差動増幅回路の出力を受け、前記第１の電源電圧で動作する第１の出力回路と、
前記差動増幅回路の出力を受け、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の出力回路と、
前記第１の出力回路からの第１出力および前記第２の出力回路からの第２出力を受け、動作フェーズに基づいて、前記第１出力と前記第２出力との一方を選択する選択回路と、
前記選択回路と前記差動増幅回路との間に接続され、前記選択回路が選択した出力を前記差動増幅回路へ帰還させる帰還回路と、を備え、
前記動作フェーズは、入力をサンプリングして帰還させる第１フェーズと、入力を増幅して出力する第２フェーズとを含み、
前記選択回路は、前記第２フェーズの場合には、前記第２出力を選択し、前記第２出力を後段の回路へ出力し、前記第１フェーズの場合には、前記第１出力を選択し、前記第１出力を後段の回路へ出力しないように構成されていることを特徴とする半導体集積回路。
前記第１の出力回路と前記第２の出力回路とは、ソースフォロア回路によって構成されることを特徴とする請求項１に記載の半導体集積回路。