JP6555239B2 - 半導体集積回路及び半導体集積回路のクロック供給方法 - Google Patents

Description

本発明は半導体集積回路及び半導体集積回路のクロック供給方法に関する。

近年、半導体集積回路の微細化、高集積化に伴い、クロック配線は細く、間隔は狭くなっている、そのため、配線抵抗や配線容量の増大による、クロック信号の配線遅延による到達タイミングのずれ（クロックスキュー）や信号電圧の減衰、立ち上がり立ち下がり特性の急峻さの悪化といった問題が発生している。

一般的に、半導体集積回路の内部動作はクロック信号に同期して行われるため、上記の問題が許容値を超えて発生した場合、誤った信号を取り込んだり、出力にひげ状のノイズが発生したりと、回路を誤動作させる可能性がある。

そこで、低クロックスキュー化の方法として、クロック信号の入力端子から末端の素子まで、複数のバッファ回路を設けて、クロック供給線をツリー状に接続する方法、つまり、クロック配線を２本、４本、８本、…と次第に分配させ、かつ各段にバッファ回路の負荷容量を等しくするようにクロック信号分配系を構築する技術が考えられ既に知られている。

しかし、今までのクロック配線をツリー状に分配する方法は、各ノード間の配線を等長かつ等容量となるように設計する必要があるため、回路は複雑となり、設計は困難となる。特に、半導体チップの縦横比が数十倍ともなることが一般的である固体撮像素子（リニアセンサなど）においては、面積などによる設計の制約から多段のバッファ回路を配置することが難しい。また、配線長や負荷容量を揃えた配線設計は困難であり、クロック信号の配線遅延や波形の乱れを抑制できず、高速動作が難しいという問題があった。

そこで、特許文献１では、ノイズの発生を低減させる目的で、横長形状の固体撮像素子において、水平転送バスラインが交差する部分の信号位相が互いに反転する第１のカラムＡＤ回路と第２のカラムＡＤ回路とからなり、当該第１のカラムＡＤ回路５１Ａと第２のカラムＡＤ回路とを所定数ごとに交互に配置した構成が開示されている。

別の例として、特許文献２の構成を図１０Ａ、図１０Ｂに示す。図１０Ａは撮像素子の構成を示すブロック図で、図１０Ｂは撮像部・Ａ／Ｄ変換部の関係を示す図を示す。独立した駆動信号（ｓｉｇ＿１〜ｓｉｇ＿２、ｓｉｇ＿３〜ｓｉｇ＿４）は図中左側に配置される駆動制御部により生成され、画素部やＡ／Ｄ変換器へ供給される。図１０Ｂを参照して、駆動制御部からの信号配線は横一直線に延伸し、画素部やＡ／Ｄ変換器に順次配線が接続される構成となっている。

特許文献１の構成では、交差する信号配線間のクロストークを低減することは可能であるが、信号配線の配線抵抗や配線容量を低減し、配線遅延や波形の乱れを抑制する構成にはなっていない。

特許文献２の構成では、駆動制御部から近傍の画素部やＡ／Ｄ変換器に供給される制御信号と、遠方の画素部やＡ／Ｄ変換器に供給される制御信号との間に、到達時間のズレが生じたり、信号電圧の減衰が生じたりしてしまう。到達時間のズレや、信号電圧の減衰が大きくなると、高速動作させた際に、処理タイミングのミスマッチにより後段のデジタル処理部で正常に処理が行われないという問題が生じるおそれがあった。

そこで、本発明は上記事情に鑑み、クロック信号の配線遅延や波形の乱れを抑制し、適切な高速動作を可能にする、半導体集積回路の提供を目的とする。

上記課題を解決するため、本発明の一態様では、１対の長辺と１対の短辺とを備えた長方形形状の半導体基板上に形成された半導体集積回路は、取得する制御基準クロック信号に基づいて複数の制御クロック信号を生成する同一機能の複数のタイミング生成回路と、前記複数のタイミング生成回路と同数に、互いに面積が略等しい回路ブロックに分割される並列処理回路部と、を備えており、
各回路ブロックには、対応する各タイミング生成回路から、複数の制御クロック信号が入力され、前記各回路ブロックでは、入力された複数の制御クロック信号に夫々対応する、前記複数の制御クロック信号と同数の、複数のクロック分配網が形成され、前記並列処理回路部はクロック分配網毎に並列に処理可能であり、
前記各クロック分配網は、各制御クロック信号が入力される、入力バッファ回路と、前記入力バッファ回路と直列に接続され、前記回路ブロックの半導体基板の長手方向に対して中央付近に配置されるクロックバッファ回路と、分岐しているクロック配線によって前記クロックバッファ回路と接続され、前記クロックバッファ回路から出力される制御出力クロック信号が分配されて供給される複数の末端素子と、を備え、前記複数の末端素子は、前記半導体基板の長手方向に並べられていることを特徴とする。

一態様によれば、半導体集積回路において、クロック信号の配線遅延や波形の乱れを抑制し、高速動作を可能にする。

本発明の一実施形態の半導体集積回路において、２つのタイミング生成回路を左右に配置した場合の構成例。 本発明の他の実施形態の半導体集積回路において、４つのタイミング生成回路を下部に配置した場合の構成例。 本発明の並列処理回路部に含まれるクロックバッファ回路をインバータの２段構成とした例。 本発明の並列処理回路部に含まれるクロックバッファ回路を、２出力構成とした例。 本発明の並列処理回路部に含まれるクロックバッファ回路を非反転信号と反転信号を伝達するように構成した例。 図３Ａのクロックバッファ回路の一部分であってインバータの接続構成を示す回路図。 図５Ａのインバータをトランジスタで構成するレイアウト及び負荷の位置関係を示す図。 タイミング生成回路の入力段と出力段に位相調整回路を配置する例を示す図。 図６のタイミング生成回路の入力段に設けられる位相調整回路の構成例。 図６のタイミング生成回路の出力段に設けられる位相調整回路の構成例。 タイミング生成回路の入力段に１８０度位相調整用の位相調整回路を配置する例を示す図。 図８Ａのタイミング生成回路の入力段に設けられる、位相調整回路の構成例。 タイミング生成回路の出力段に１８０度位相調整用の位相調整回路を配置する例を示す図。 図９Ａのタイミング生成回路の出力段に設けられる、位相調整回路の構成例。 従来例における半導体集積回路。 図１０Ａの半導体集積回路の拡大図。

以下、図面を参照して本発明を実施するための形態について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付し、重複する説明を省略する。

＜半導体集積回路の構成例＞
図１は、本発明の一実施形態の半導体集積回路において、２個のタイミング生成回路を左右に配置した場合の構成例を示す。本発明の半導体集積回路１は、１対の長辺と１対の短辺とを備えた長方形形状の半導体基板上に形成されている。本発明の半導体集積回路が形成された半導体基板は、例えば、１次元イメージセンサであるリニアセンサ（リニアイメージセンサ、ラインイメージセンサともいう）等の固体撮像素子等に適用される。

半導体集積回路１は、並列処理回路部１０と、タイミング生成回路３１，３２とを備える。半導体集積回路１には、バッファ４０を介して、クロック生成回路２０が接続されている。図１では、バッファ４０を１個設ける例を示しているが、バッファ４０は複数個直列に配置してもよい。

クロック生成回路２０は、外部入力されたクロック、例えば、水晶発振子を用いた水晶発振回路などで発生したクロックを基準として所定周波数の制御基準クロック信号ＲＣＫを生成する。クロック生成回路２０は、制御基準クロック信号ＲＣＫを取得して、半導体集積回路１のタイミング生成回路３１，３２へ出力する制御基準クロック信号ＲＣＫの周波数を任意に調整することができる。クロック生成回路２０は、生成した所定周波数の制御基準クロック信号ＲＣＫを、バッファ４０を介してタイミング生成回路３１，３２へ出力する。

ここで、クロック生成回路２０は、任意の周波数の制御基準クロック信号ＲＣＫを複数のタイミング生成回路３１，３２にそれぞれ出力可能である。必要に応じて周波数を可変とすることで、高速動作が不要なときには周波数を落とし、消費電力を削減できる。

なお、クロック生成回路２０及びバッファ４０は半導体集積回路１の内部に設けられていてもよい。

半導体集積回路１において、タイミング生成回路（タイミングジェネレータ）３１，３２は、同一機能を備えており、クロック生成回路２０から出力された制御基準クロック信号ＲＣＫに基づいて複数の制御クロック信号ＣＫ１〜ＣＫｎを生成する。詳しくは、２つのタイミング生成回路３１，３２はクロック生成回路２０から出力された任意の周波数の制御基準クロックＲＣＫに同期して、複数の制御クロック信号ＣＫ１〜ＣＫｎを生成する。

並列処理回路部１０には、同一機能を有する複数の回路ブロック１０ａ，１０ｂが並列に配置され、複数の入力信号である制御クロック信号ＣＫ１〜ＣＫｎに対して並列に処理を行うことができる。各回路ブロック１０ａ，１０ｂは、並列処理回路部１０において、互いに面積がほぼ等しくなるように分割されている。

各回路ブロック１０ａ，１０ｂごとに各タイミング生成回路３１，３２から供給される複数の制御クロック信号ＣＫ１〜ＣＫｎごとにｎ個のクロック分配網１１_１〜１１_ｎ，１２_１〜１２_ｎが形成されている。

回路ブロック１０ａは、ｎ個の入力バッファ回路４１（４１_１〜４１_ｎ）と、ｎ個のクロックバッファ回路５１（５１_１〜５１_ｎ）と、ｎ×出力数ｐの末端素子６１（ｎ×６１_１〜６１_ｐ）とが設けられ、それらは、クロック配線７１（７１_１〜７１_ｎ）で接続されている。

同様に、回路ブロック１０ｂは、ｎ個の入力バッファ回路４２（４２_１〜４２_ｎ）と、ｎ個のクロックバッファ回路５２（５２_１〜５２_ｎ）と、ｎ×出力数ｐの末端素子６２（ｎ×６２_１〜６２_ｐ）とが設けられ、それらは、クロック配線７２（７２_１〜７２_ｎ）で接続されている。

同一の機能を有する回路ブロック１０ａ，１０ｂにおいて、ｎ×２個のクロック分配網１１_１〜１１_ｎ，１２_１〜１２_ｎでは同一数の、同一の構成要素が同様に配置されている繰り返し単位となる。

並列処理回路部１０を構成する同一機能を有する回路（クロック分配網を含む回路ブロック１０ａ，１０ｂ）は、アナログ信号処理、アナログ／デジタル（Ａ／Ｄ）変換、およびデジタル信号処理のうち少なくとも１つを実行する。

回路ブロック１０ａと１０ｂの各クロック分配網１１，１２には、タイミング生成回路３１，３２から出力された制御クロック信号ＣＫ１〜ＣＫｎがそれぞれ独立に供給される。なお、回路ブロック１０ａと１０ｂのうち対応するクロック分配網１１、１２には、タイミング生成回路３１，３２から同一のタイミングで同一の制御クロック信号（例えばＣＫｘ）が供給される。

各クロック分配網１１，１２において、入力バッファ回路４１，４２が、各回路ブロック１０ａ，１０ｂの端部に配置され、複数の制御クロック信号ＣＫ１〜ＣＫｎが直接伝達されている。

詳しくは、入力バッファ回路４１，４２は、クロック配線７１，７２での信号の減衰を考慮して、末端素子６１，６２の閾値に適した論理値になるように、入力された各制御クロック信号ＣＫ１〜ＣＫｎの波形を適宜、増幅、整形する。

末端素子６１，６２は、例えば、スイッチであり、あるいは、ＦＦ（フリップフロップ）やインバータ、ＮＡＮＤ、ＮＯＲ回路などの論理回路が接続されてもよい。

クロックバッファ回路５１，５２は、各入力バッファ回路４１，４２と夫々直列に接続されている。クロックバッファ回路５１，５２は、各回路ブロック１０ａ，１０ｂの半導体基板の長手方向に対し中央付近に配置されている。

クロックバッファ回路５１，５２は、信号レベルの減衰を防ぐために設けられている。詳しくは、クロックバッファ回路５１，５２は、クロック配線７１，７２が長い部分である、例えば図１の端部にある末端素子６１_１、６１_ｐ、６２_１、６２_ｐでも、クロック配線７１，７２が短い部分である中央付近にある末端素子６１_ｃ、６２_ｃからの遅延を防ぐように、入力バッファ回路４１，４２で整えられた信号を調整する。即ち、バッファ回路５１，５２は、左右方向に広がって配置される複数の末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐ間の、制御出力クロック信号ＣＫｘＯＵＴの信号伝達での、例えば、信号の立ち上がり、立ち下がりのなまり等のタイミング誤差の発生を防ぐ。

複数の（所定の出力数ｐの）末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐには、クロックバッファ回路５１，５２から出力される制御出力クロック信号ＣＫｘＯＵＴが供給され、出力先へと出力する。

クロック配線７１，７２は、各クロック分配網１１，１２内において、タイミング生成回路３１，３２からの出力⇒各入力バッファ回路４１，４２⇒各クロックバッファ回路５１，５２⇒分岐⇒複数の末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐを接続する配線である。

詳しくは、複数の制御クロック信号ＣＫ１〜ＣＫｎをそれぞれ伝達するクロック配線７１、７２は、タイミング生成回路３１，３２の出力端子と、各回路ブロック１０ａ，１０ｂの端部に配置される入力バッファ回路４１，４２の入力端子とを接続している。クロック配線７１，７２は、各入力バッファ回路４１，４２の出力端子と、各回路ブロックの半導体基板の長手方向に対し中央付近に配置されるクロックバッファ回路５１，５２の入力端子とを接続する。そして、クロック配線７１，７２はクロックバッファ回路５１，５２の出力端子から複数の末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐへ、制御出力クロック信号ＣＫｘＯＵＴを分配するように接続している。

クロックバッファ回路５１，５２の出力端子に接続され、制御出力クロック信号ＣＫｘＯＵＴを分配するクロック配線７１，７２は、並列処理回路部１０を構成する同一機能を有する回路にそれぞれ含まれる末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐの数だけ分岐し、複数の末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐにそれぞれ接続される。

末端素子６１_１〜６１_ｐ、６２_１〜６２_ｐが、スイッチ（負荷）である場合、例えば、トランジスタのゲート（容量負荷）で構成されうる。上述のように、各クロック配線７１，７２が接続されることで、クロック分配網１１ｘ，１２ｘ内では、タイミング生成回路３１，３２で生成された制御クロック信号ＣＫｘがバッファ（４１ｘ、４２ｘ），（５１ｘ、５２ｘ）で調整され、制御出力クロック信号ＣＫｘＯＵＴに基づいて、複数の末端素子（スイッチ）６１_１〜６１_ｐ、６２_１〜６２_ｐは同時にオンオフする。

上記構成では、長方形形状の半導体基板上に形成される半導体集積回路において、制御基準クロック信号ＲＣＫに同期して駆動タイミングを決定する複数の制御クロック信号ＣＫ１〜ＣＫｎを生成するタイミング生成回路３１，３２を半導体チップ上に複数設けている。例えば、図１の例では、半導体基板長手方向の左右の端部２ヶ所に配置したとすると、複数の制御クロック信号ＣＫ１〜ＣＫｎは２つのタイミング生成回路３１，３２から基板中央に向かってそれぞれ左右から供給することが可能である。

このような構成にすることにより、図１０Ａ、図１０Ｂのように、タイミング生成回路を一端に１つだけ配置する場合と比較し、信号配線の配線長を短くできるため、配線抵抗、配線容量も低減できる。また、同じ数の末端素子を配置する場合であっても、クロック配線末端に接続される素子数を少なくできるため、駆動するゲート容量も各タイミング生成回路に分散でき、負荷を低減できる。

上記により、タイミング生成回路の複数設置により、配線を短くできるので、配線遅延や信号電圧の減衰、立ち上がり立ち下がり特性の急峻さの悪化（なまり）などの原因となる、配線抵抗、配線容量などを低減できる。そのため、結果として、波形の乱れやクロック信号の配線遅延による到達タイミングのずれ（クロックスキュー）を抑制でき、クロック信号の周波数を高く（早く）し、安定した高速動作の実施を可能にできる。

＜半導体集積回路の別の構成例＞
図２は、本発明の半導体集積回路において、４個のタイミング生成回路を下部に設けた場合の構成例を示す。図２の構成例では、半導体集積回路２において４つのタイミング生成回路３１〜３４を設けており、並列処理回路部１０−１において、タイミング生成回路３１〜３４に対応して４つの回路ブロックを有する点が図１の構成とは異なる。

各回路ブロック１０ａ〜１０ｄは、並列処理回路部１０−１において、互いに面積がほぼ等しくなるように分割されている。

回路ブロック１０ａ，１０ｂ，１０ｃ，１０ｄの各クロック分配網１１_１〜１１_ｎ，１２１〜１２_ｎ，１３_１〜１３_ｎ，１４_１〜１４_ｎには、タイミング生成回路３１，３２，３３，３４から出力された制御クロック信号ＣＫ１〜ＣＫｎがそれぞれ独立に供給される。

クロック分配網１１，１２の内部構成は、上記図１と同様である。クロック分配網１３は、入力バッファ回路４３、クロックバッファ回路５３、複数の末端素子６３_１〜６３_ｐを備え、それらがクロック配線７３で接続されている。クロック分配網１４は、入力バッファ回路４４、クロックバッファ回路５４、複数の末端素子６４_１〜６４_ｐを備え、それらがクロック配線７４で接続されている。

このような構成では、４個のタイミング生成回路３１〜３４が設けられているため、タイミング生成回路を一端に１つだけ配置する構成と比較して、信号配線の配線長は短くできるため、配線抵抗、配線容量も低減できる。また、クロック配線末端に接続される素子数を少なくできるため、駆動するゲート容量も各タイミング生成回路に分散でき、負荷を低減できる。

上記においても、配線遅延や信号電圧の減衰、立ち上がり立ち下がり特性の急峻さの悪化などの原因となる、配線抵抗、配線容量などを低減できる。

なお、図２の構成例では、タイミング生成回路３１〜３４を全て並列処理回路部１０‐１の下部に配置しているが、半導体集積回路２において、タイミング生成回路３１〜３４は上下左右いずれに配置してもよい。

＜並列処理回路部のクロックバッファ回路の概略構成例１＞
図３Ａは、本発明の並列処理回路部１０（１０−１）に含まれるクロックバッファ回路５１，５２をインバータの２段構成とした例を示す。下記、一例として、図３Ａ〜図５Ｂでは、回路ブロック１０ａのうちの１つのクロック分配網１１_ｘを用いて説明するが、回路ブロック１０ａの他のクロック分配網１１_１〜１１_ｎ、及び回路ブロック１０ｂ，１０ｃ，１０ｄでの各クロック分配網１２，１３，１４内も同様の構成を備えている。

図３Ａに示す例では、クロックバッファ回路５１α（５２α）は、前段を構成する第１段インバータ回路２０１と、後段を構成する第２段インバータ回路２０２とを含む２段のインバータ２１０で構成されている。それぞれのインバータ回路２０１，２０２は、複数のインバータで構成されている。

第１段インバータ回路２０１は入力バッファ回路４１の出力端子に接続されるクロック配線にＮ個のインバータ２１０ａ_１〜２１０ａ_Ｎが並列接続されている。

第２段インバータ回路２０２は、前段を構成する複数のインバータである第１段インバータ回路２０１の出力端子にＭ個のインバータ２１０ｂ_１〜２１０ｂ_Ｍが並列接続されている。

クロックバッファ回路５１αの出力はクロック配線７１により複数の末端素子６１_１〜６１_ｐに接続される、即ち、第２段インバータ回路２０２からの出力信号は、複数の末端素子６１_１〜６１_ｐへ入力される。

インバータの個数を示す符号Ｎ，Ｍは、ｎ個の制御クロック信号ＣＫ１〜ＣＫｎの個数ｎとは別に設定されるものとする。インバータが並列接続される個数に関して、「第１段インバータ回路２０１におけるインバータ数Ｎ＜第２段インバータ回路２０２におけるインバータ数Ｍ」の関係が成立する。即ち後段のインバータである第２段インバータ回路２０２の駆動能力は、前段の第１段インバータ回路２０１よりも大きくなるように設計される。

ＮおよびＭの数値は制御クロック信号ＣＫ１〜ＣＫｎの周波数や、末端素子６１_１〜６１_ｐの負荷（閾値、ゲート容量）によって決定され、周波数が高く、負荷が大きいほどＮおよびＭは大きな値に設定される。

＜並列処理回路部のクロックバッファ回路の概略構成例２＞
図３Ｂは、本発明の並列処理回路部１０に含まれるクロックバッファ回路を、２出力構成とした例を示す。

この例では、図３Ｂに示すように、クロックバッファ回路５１βは、２つの出力を有しするデュアルアウトプット構成である。本構成において、Ｎ個のインバータ２１０ａ_１〜２１０ａ_Ｎで構成される第１段インバータ回路２０３は第１段インバータ回路２０１と同じ構成であり、Ｍ個のインバータ２１０ｂ_１〜２１０ｂ_Ｍで構成される、第２段インバータ回路２０４は、第２段インバータ回路２０２と同じ構成である。

クロックバッファ回路５１βを複数出力である構成にすることで、負荷駆動力を向上させ、構成要素であるインバータ２１０を分散配置させることができる。なお、上記は、２出力構成について説明したが、さらに３出力以上の多出力の構成としてもよい。

＜並列処理回路部のクロックバッファ回路の概略構成例３＞
図４は、本発明の並列処理回路部に含まれるクロックバッファ回路を非反転信号と反転信号を伝達するように構成した例を示す。

制御クロック信号ＣＬＫを反転させる必要がある場合、例えば、図４に示すように、クロックバッファ回路５１γで、第１段のインバータ回路２０１の一方をトランスファーゲート回路３０１に置き換えれば良い。その場合も同様に、第１段のトランスファーゲート回路３０１は入力バッファ回路４１の出力端子に接続されるクロック配線にＮ個のトランスファーゲート３１０ａ_１〜３１０ａ_Ｎが並列接続される。

トランスファーゲートを設けることで、信号を反転させずに、複数の末端素子６５_１〜６５_ｐと接続される配線を通る、第１段インバータ回路２０１で発生する信号の遅延を揃えるようにする。

第２段インバータ回路２０２は、図３Ｂと同様に第１段のトランスファーゲート回路３０１にＭ個のインバータ２１０ｂ_１〜２１０ｂ_Ｍが並列接続される構成となり、Ｎ＜Ｍの関係を有す。

クロックバッファ回路５１γの出力はクロック配線７１，８１により、複数の末端素子６１_１〜６１_ｐ，６５_１〜６５_ｐに夫々接続される。末端素子６１_１〜６１_ｐは、例えば、ＣＭＯＳスイッチのＰｃｈトランジスタのゲートであり、末端素子６５_１〜６５_ｐは、例えば、Ｎｃｈトランジスタのゲートである。

もちろん、制御出力クロック信号ＣＫｘＯＵＴを反転した反転制御出力クロック信号ＣＫｘＯＵＴＢのみを用いる回路構成であっても良いし、クロックバッファ回路の段数を２段に限定せず、３段以上の複数段にしても良い。

このように段数を増やす場合、後段の個数を増やすことでドライブ能力を強めることができる。

各段において、複数のインバータ２１０やトランスファーゲート３１０を並列接続してインバータ回路２０１やトランスファーゲート回路３０１を構成することによって、リニアセンサのように半導体基板が一方向に長いような長方形形状を持つ半導体回路に対して、面積効率の良いレイアウト設計が可能となる。

＜クロックバッファ回路の回路詳細＞
図５Ａは、図３Ａのクロックバッファ回路の一部分であってインバータの接続構成を示す回路図を示す。

図５Ａは図３Ａの回路の一部を切り出したものである。クロックバッファ回路５１αの第１段インバータ回路２０１及び第２段インバータ回路２０２は、前述の通り、インバータ２１０を複数個並列に接続したものである。また、第１段インバータ回路２０１と第２段インバータ回路２０２はクロック配線９１によって接続されている。

このように、複数のインバータを並列接続した構成により、面積効率の良いレイアウトが可能となる。

図５Ｂは、図５Ａのインバータをトランジスタで構成するレイアウトの位置関係を示す。第１段インバータ回路２０１を構成するインバータ２１０ａと、第２段インバータ回路２０２を構成するインバータ２１０ｂの内部構造と、レイアウト上の配置位置関係を示したものを図５Ｂに示す。図５Ｂではインバータ２１０ａとインバータ２１０ｂが１つずつ交互に配置されているが、もちろん、２個以上を一組として交互に配置しても良い。

ここで、インバータ２１０ａがＮ個、インバータ２１０ｂがＭ個であり、Ｎ＜Ｍであるため、インバータ２１０ａの一組の数：インバータ２１０ｂの一組の数＝Ｎ：Ｍ（または、インバータ２１０ａの一組の数：インバータ２１０ｂの一組の数≒Ｎ：Ｍ）になるように組を形成して、交互に配置してもよい。トランスファーゲートを用いる場合も同様である。

また、図５Ｂに示すように、クロックバッファ回路５１αを構成するインバータ回路（複数のインバータ）２０１（２０２）の、各インバータ２１０ａ，２１０ｂ（インバータのセル）は、Ｐｃｈトランジスタ２１１及びＮｃｈトランジスタ２１２によって構成されている。ここで、インバータ回路２０１（又は２０２）内で含まれる、Ｐｃｈトランジスタ２１１のサイズ及び形状を同一とし、同様にＮｃｈトランジスタ２１２のサイズ及び形状を同一とする。この構成により、さらに面積効率の良いレイアウトが可能となる。

図５Ｂでは、各インバータで構成されたクロックバッファ回路５１αに負荷である末端素子６１_２、６１_３が接続される例を示している。図５Ｂに示すように、各末端素子６１_２、６１_３に対して、２つのインバータ２１０ａ，２１０ｂが、夫々対応付けられている。

このようなクロックバッファ５１αでは、横方向に空間的に広がって分散配置される複数の末端素子６１_１〜６１_ｐの夫々に対して、夫々近接配置されたインバータ２１０ａ，２１０ｂを用いて、入力信号を整えているため、複数の末端素子６１_１〜６１_ｐ間の動作のタイミングを揃えることができる。これにより、クロックバッファ５１αから出力される制御出力クロック信号ＣＫｘＯＵＴに基づいて、タイミングがずれることなく、複数の末端素子（スイッチ）６１_１〜６１_ｐを一斉にオンオフさせることができる。

また、本発明の半導体集積回路１が固体撮像素子に適用される場合、固定撮像素子の構造上、横方向は余裕があるが、縦方向は省スペース化が求められる。クロックバッファ回路５１αで図５Ｂのように配置することで、複数の末端素子（スイッチ）６１_１〜６１_ｐ間のタイミング誤差を予防しながら、横方向が長く、縦方向が短い、固体撮像素子への適用に適したレイアウトが実現できる。

なお、図４に示すように、クロックバッファ回路５１αにおいて、インバータ回路２０１の一部をトランスファーゲート回路３０１で置き換える場合も同様に、トランスファーゲート回路３０１の各トランスファーゲート３１０（トランスファーゲートのセル）は、Ｐｃｈトランジスタ及びＮｃｈトランジスタによって構成されている。

この場合も、トランスファーゲート３０１内で含まれる、Ｐｃｈトランジスタのサイズ及び形状を同一とし、Ｎｃｈトランジスタのサイズ及び形状を同一とする構成により、さらに面積効率の良いレイアウトが可能となる。

図３、図４に示すような、複数のインバータ、または、トランスファーゲートを並列接続した構成を１段とし、その段を複数段、直列接続したものは、図５Ｂに示すように、１列の中にインバータを配置することができるため、面積効率の良いレイアウトが可能となる。

さらに、半導体基板の長手方向において、クロックバッファ回路５１α内で、インバータ２１０又はトランスファーゲート３１０が配置される間隔をデザインルールの最小値とせず、十分に広げて配置すると好適である。詳しくは、図５Ｂの横方向の、各インバータ２１０ａ⇔２１０ｂの間隔を広げることで、各インバータ２１０ａと２１０ｂとを近づけすぎることで発生する配線の迂回による配線長の延伸を抑制できる。

このように、インバータ２１０又はトランスファーゲート３１０を半導体基板の長手方向（横方向）において空間的に広げて配置することで、端部に配置される末端素子６１_１〜６１_ｐと、クロックバッファ回路５１αの末端素子側（図５Ｂの２１０ｂ）に配置されるインバータ又はトランスファーゲートとの距離がより近くなる。したがって、クロック信号の配線遅延や波形の乱れの抑制はさらに効果的になる。

なお、回路設計の際に、セル間隔の微調整が可能である。この構成により、回路の端部である末端素子６１_１〜６１_ｐとクロックバッファ回路５１αが近づく。
一般的に、末端素子６１，６２と、クロックバッファ回路５１を構成する各インバータとが離れることによって、クロックスキューが発生する。例えば、仮に図１の末端素子６１_ｃの近くだけにクロックバッファ回路５１が配置された場合、中央部の末端素子６１_ｃに供給されるクロックと、両サイドの末端素子６１_１，６１_ｐに供給されるクロックに遅延差が発生する。それを避けるために、図５Ｂの構成では、クロックバッファ回路５１αを構成するインバータ２１０を空間的に分散させ、末端素子６１_１〜６１_ｐの近くに夫々の末端素子側のインバータ２１０ｂを配置することにより、遅延差（クロックスキュー）を小さくすることができる。

さらに、使用するトランジスタを共通にすることで、波形の乱れや、半導体基板の長手方向の位置よるタイミングのずれ（クロックスキュー）をさらに抑制できる。そのため、この構成において、クロック信号の周波数を高くして高速動作をさせた際でも、異常の発生を抑制し、正常に処理を実施することが可能になる。

＜位相調整回路例１＞
図６は、タイミング生成回路３１の入力段と出力段に位相調整回路を配置する例を示す。図６に示すように、位相調整回路３３はタイミング生成回路３１の入力段に配置され、位相調整回路３４はタイミング生成回路３１の出力段に配置されている。

図６では、入力段の位相調整回路３３は遅延基準信号ＲＣＫＤＬＹを生成して、遅延基準信号ＲＣＫＤＬＹをタイミング生成回路３１及び出力段の位相調整回路３４に与える。タイミング生成回路３１は遅延基準信号ＲＣＫＤＬＹを制御のための基準クロックとして用いて、複数の制御クロック信号ＣＫ１〜ＣＫｎを生成する。

そして、出力段の位相調整回路３４は、制御基準クロック信号ＲＣＫを基準として生成した複数の制御クロック信号ＣＫ１〜ＣＫｎを、遅延基準信号ＲＣＫＤＬＹによってタイミング調整して、調整制御クロック信号ＣＫｘＤＬＹを作成して、回路ブロック１０ａに与える。

図７Ａに図６のタイミング生成回路３１（３２）の入力段に設けられる位相調整回路３３の構成例を示す。図７Ｂに図６のタイミング生成回路３１（３２）の出力段に設けられる位相調整回路３４の構成例を示す。

図７Ａに示す入力段の位相調整回路３３は、例えば、多段接続された遅延回路４０１，４０２，４０３，４０４と、多入力のマルチプレクサ４１０によって構成される。位相調整回路３３に入力された制御基準クロック信号ＲＣＫは、多段遅延回路によって、制御基準クロック信号ＲＣＫに対して、位相が０〜１周期程度遅延した遅延基準信号ＲＣＫＤＬＹとなり、この遅延基準信号ＲＣＫＤＬＹが出力される。

なお、遅延時間をさらに細かく設定するときは、遅延回路を４段以上の段数にする。この場合、マルチプレクサも複数段の構成となる。また、図７Ａの位相調整回路３３を直列に接続した構成であっても良い。

図７Ｂに示す出力段の位相調整回路３４は、例えば、マルチプレクサ４１１、クロックバッファ４２０、フリップフロップ（Ｄ−ＦＦ）４３０により構成される。図６に示すタイミング生成回路３１，３２では、信号毎に位相調整の切替えが可能である。

上記のように、タイミング生成回路３１（３２）には、それぞれ、制御基準クロック信号ＲＣＫの位相を任意に調整可能な位相調整回路３３，３４が接続されているため、位相調整された制御基準クロック信号（遅延基準信号ＲＣＫＤＬＹ）に基づいて、複数の制御クロック信号ＣＫ１〜ＣＫｎを生成することができる。

ここで、図６〜図７Ｂに示す構成例では、タイミング生成回路３１，３２の動作タイミングをクロック分配網１１_１〜１１_ｎ，１２_１〜１２_ｎごとに僅かにずらすことによって、消費する電流の集中を防ぐことができ、電流変動に起因するノイズを低減できる。

また、タイミング生成回路３１（３２）が生成する制御クロック信号ＣＫ１〜ＣＫｎの周波数を、必要に応じて細かく可変とすることで、高速動作が不要なときには周波数を落とし、消費電力を削減できる。

＜位相調整回路例２＞
図８Ａにタイミング生成回路３１の入力段に１８０度位相調整用の位相調整回路３５を配置する例を示す。図８Ｂに、図８Ａのタイミング生成回路３１（３２）の入力段に設けられる、位相調整回路３５の構成例を示す。

図８Ａ、図８Ｂに示す構成では、入力段の位相調整回路３５は遅延基準信号ＲＣＫＤＬＹを生成して、遅延基準信号ＲＣＫＤＬＹをタイミング生成回路３１に与える。図８Ｂに示す入力段の位相調整回路３５は、インバータ４４０、マルチプレクサ４１１、及びクロックバッファ４２０を備えている。

位相調整回路３５では、インバータ４４０により、クロック生成回路２０から入力される制御基準クロック信号ＲＣＫと、位相調整回路３５から出力される位相調整された信号である遅延基準信号ＲＣＫＤＬＹとの位相差が１８０度になるように設定している。このように、動作タイミングをずらすことにより、電流の集中を抑制することができる。

図８Ｂに示す位相調整回路３５では、遅延基準信号ＲＣＫＤＬＹの、制御基準クロック信号ＲＣＫからの位相差を１８０度に設定するので、例えば、制御基準クロック信号ＲＣＫをインバータ４４０により反転させるだけでよいので、図６〜図７Ｂと比較して簡単な構成となる。この構成では、多段の遅延回路４０１〜４０４や多入力のマルチプレクサ４１０は必要なく、２入力のマルチプレクサ４１１、クロックバッファ４２０、及びインバータ４４０の構成で実現できる。即ち、図６、図７Ｂに示すような出力段側の位相調整回路３４を設けなくてもよい。

ただし、本構成では、動作タイミングの調整は１８０度の位相反転に限られるので、微調整が要求される場合は、図６〜図７Ｂに示す構成の方が好適であるため、適宜、用途に応じて構成を選択する。

＜位相調整回路例３＞
図９Ａに、タイミング生成回路３１の出力段に１８０度位相調整用の位相調整回路３６を配置する例を示す。図９Ｂに図９Ａのタイミング生成回路３１（３２）の出力段に設けられる、位相調整回路３６の構成例を示す。

図９Ｂに示す出力段の位相調整回路３６は、制御基準クロック信号ＲＣＫを基準として生成した複数の制御クロック信号ＣＫ１〜ＣＫｎを、インバータ４４０によってタイミング調整し、タイミング調整した調整制御クロック信号ＣＫｘＤＬＹを出力して、回路ブロック１０ａに与える。図９Ｂに示す位相調整回路３６は、インバータ４４０、２つのフリップフロップ回路４３０，４３０、インバータ４４０、マルチプレクサ４１１、及びクロックバッファ４２０を備えている。

図９Ｂに示す出力段の位相調整回路３６を配置する構成例では、図６と異なり、基準クロックとなる遅延基準信号ＲＣＫＤＬＹを生成する回路は必要ない。詳しくは、図７Ｂに示す出力段の位相調整回路３４に、インバータ４４０を追加挿入すれば位相を変更できるため、図６、図７Ａに示すような入力段側の位相調整回路３３を設けなくてもよい。したがって、図６と比較して、構成を簡素化することができる。

ただし、本構成では、動作タイミングの調整は１８０度の位相反転に限られるので、微調整が要求される場合は、図６〜図７Ｂに示す構成の方が好適であるため、適宜、用途に応じて構成を選択する。

図６〜図９Ｂに示した位相調整回路を用いて、動作タイミングを僅かにずらすことにより、電流の集中を抑制することができる。

詳しくは、電流の変動は主に、クロック信号の立ち上がり立ち下がり時に発生するため、そのタイミングをわざとずらすことで、電流変動を分散でき、電流変動による電源電圧またはＧＮＤの電位変動に起因するノイズを低減できる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１，２ 半導体集積回路
１０，１０−１ 並列処理回路部
１０ａ，１０ｂ， 回路ブロック
１１_１〜１１_ｎ，１２_１〜１２_ｎ，１３_１〜１３_ｎ，１４_１〜１４_ｎ クロック分配網
２０ クロック生成回路
２０１，２０３ 第１段インバータ回路（前段を構成する複数のインバータ）
２０２，２０４ 第２段インバータ回路（後段を構成する複数のインバータ）
２１０ インバータ
２１０ａ，２１０ａ_１〜２１０ａ_Ｎ 各インバータ（前段のインバータのセル）
２１０ｂ，２１０ｂ_１〜２１０ｂ_Ｍ 各インバータ（後段のインバータのセル）
２１１ Ｐｃｈトランジスタ
２１２ Ｎｃｈトランジスタ
３０１ トランスファーゲート回路（複数のトランスファーゲート）
３１０ トランスファーゲート
３１０ａ_１〜３１０ａ_Ｎ 各トランスファーゲート
３１，３２ タイミング生成回路
３３ 位相調整回路（入力段側）
３４ 位相調整回路（出力段側）
３５ 位相調整回路（入力段、位相１８０度変換用）
３６ 位相調整回路（出力段、位相１８０度変換用）
４１，４２ 入力バッファ回路
５１（５１α，５１β，５１γ），５２ クロックバッファ回路
６１_１〜６１_ｐ，６２_１〜６２_ｐ，６３_１〜６３_ｐ，６４_１〜６４_ｐ 末端素子（Ｐｃｈトランジスタのゲート）
６５_１〜６５_ｐ 末端素子（Ｎｃｈトランジスタのゲート）
７１，７２，７３，７４ クロック配線
ＲＣＫ 制御基準クロック
ＣＫ１，ＣＫｘ，ＣＫｎ 制御クロック信号
ＣＫｘＯＵＴ 制御出力クロック信号
ＣＫｘＯＵＴＢ 反転制御出力クロック信号
ＲＣＫＤＬＹ 遅延基準クロック信号
ＣＫｘＤＬＹ 遅延クロック信号

特開２００９‐２００５４６号公報 特開２０１５‐２０４４７１号公報

Claims (13)

1. １対の長辺と１対の短辺とを備えた長方形形状の半導体基板上に形成された半導体集積回路であって、
   取得する制御基準クロック信号に基づいて複数の制御クロック信号を生成する同一機能の複数のタイミング生成回路と、
   前記複数のタイミング生成回路と同数に、互いに面積が略等しい回路ブロックに分割される並列処理回路部と、を備えており、
   各回路ブロックには、対応する各タイミング生成回路から、複数の制御クロック信号が入力され、
   前記各回路ブロックでは、入力された複数の制御クロック信号に夫々対応する、前記複数の制御クロック信号と同数の、複数のクロック分配網が形成され、
   前記並列処理回路部はクロック分配網毎に並列に処理可能であり、
   前記各クロック分配網は、
   各制御クロック信号が入力される、入力バッファ回路と、
   前記入力バッファ回路と直列に接続され、前記回路ブロックの半導体基板の長手方向に対して中央付近に配置されるクロックバッファ回路と、
   分岐しているクロック配線によって前記クロックバッファ回路と接続され、前記クロックバッファ回路から出力される制御出力クロック信号が分配されて供給される複数の末端素子と、を備え、
   前記複数の末端素子は、前記半導体基板の長手方向に並べられている
   ことを特徴とする半導体集積回路。
2. 取得する制御基準クロック信号に基づいて複数の制御クロック信号を生成する複数のタイミング生成回路と、
   前記複数のタイミング生成回路と同数に回路ブロックに分割される並列処理回路部と、
   を備えており、
   各回路ブロックには、対応する各タイミング生成回路から、複数の制御クロック信号が入力され、
   前記各回路ブロックでは、入力された複数の制御クロック信号に夫々対応する、前記複数の制御クロック信号と同数の、複数のクロック分配網が形成され、
   前記並列処理回路部はクロック分配網毎に並列に処理可能であり、
   前記各クロック分配網は、
   各制御クロック信号が入力される、入力バッファ回路と、
   前記入力バッファ回路と接続されるクロックバッファ回路と、
   分岐しているクロック配線によって前記クロックバッファ回路と接続され、前記クロックバッファ回路から出力される制御出力クロック信号が分配されて供給される複数の末端素子と、を備え、
   前記複数の末端素子は、前記半導体基板の長手方向に並べられている
   ことを特徴とする半導体集積回路。
3. 前記複数のタイミング生成回路は、前記半導体基板の長手方向端部にそれぞれ対向するように設けられ、
   各タイミング生成回路に対応する並列処理回路は、タイミング生成回路に対して前記半導体基板の長手方向に配置されている
   ことを特徴とする請求項１又は２に記載の半導体集積回路。
4. 同一の前記制御基準クロック信号を前記複数のタイミング生成回路へそれぞれ出力するクロック生成回路を更に備えたことを特徴とする
   請求項１乃至３のいずれか一項に記載の半導体集積回路。
5. 前記複数のタイミング生成回路は、互いが同一タイミングかつ同一の制御クロック信号をそれぞれ生成することを特徴とする
   請求項１乃至４のいずれか一項に記載の半導体集積回路。
6. 前記クロックバッファ回路は、並列接続された複数のインバータ又は複数のトランスファーゲートによって構成された段が、２段以上直列接続された構成であり、
   後段を構成する複数のインバータ又はトランスファーゲートの並列接続される個数は、前段を構成する複数のインバータ又はトランスファーゲートの並列接続される個数よりも多いことを特徴とする
   請求項１乃至５のいずれか一項に記載の半導体集積回路。
7. 前記クロックバッファ回路を構成する複数のインバータ又は複数のトランスファーゲートの、各インバータ又は各トランスファーゲートにはＰｃｈトランジスタ及びＮｃｈトランジスタが含まれており、
   前記複数のインバータ又は前記複数のトランスファーゲートにおいて含まれている夫々のＰｃｈトランジスタはサイズが共通であり、夫々Ｎｃｈトランジスタはサイズが共通であることを特徴とする
   請求項１乃至６のいずれか一項に記載の半導体集積回路。
8. 前記クロックバッファ回路を構成する、前記複数のインバータの各インバータの間隔、又は前記複数のトランスファーゲートの各トランスファーゲートの間隔を半導体基板の長手方向に広くとることで、前記クロックバッファ回路が前記半導体基板の長手方向に空間的に広がっていることを特徴とする
   請求項６又は７に記載の半導体集積回路。
9. 前記複数のタイミング生成回路は、それぞれ、前記制御基準クロック信号の位相を任意に調整可能な位相調整回路を備え、位相調整された制御基準クロック信号に基づいて複数の制御クロック信号を生成することを特徴とする
   請求項１乃至８のいずれか一項に記載の半導体集積回路。
10. 前記位相調整回路は、前記制御基準クロック信号と、前記位相調整回路から出力される前記位相調整された制御基準クロック信号との位相差が１８０度になるように設定されることを特徴とする
    請求項９に記載の半導体集積回路。
11. 前記並列処理回路部を構成する前記回路ブロックは、アナログ信号処理、Ａ／Ｄ変換、およびデジタル信号処理のうち少なくとも１つを実行することを特徴とする
    請求項１乃至１０のいずれか一項に記載の半導体集積回路。
12. 前記制御基準クロック信号を生成するクロック生成回路を備えており、
    前記クロック生成回路は、任意の周波数の制御基準クロック信号を前記複数のタイミング生成回路にそれぞれ出力可能であることを特徴とする
    請求項１乃至１１のいずれか一項に記載の半導体集積回路。
13. 半導体集積回路のクロック供給方法であって、１対の長辺と１対の短辺とを備えた長方形形状の半導体基板上に形成される当該半導体集積回路は、複数のタイミング生成回路と、前記複数のタイミング生成回路と同数の各回路ブロックを含み、該回路ブロックには複数のクロック分配網が形成されている並列処理回路部とを備え、
    各回路ブロックには、対応する各タイミング生成回路から、複数の制御クロック信号が入力され、前記各回路ブロックでは、入力された複数の制御クロック信号に夫々対応する、前記複数の制御クロック信号と同数の、複数のクロック分配網が形成されており、
    クロック供給方法は、
    前記複数のタイミング生成回路で、取得する制御基準クロック信号に基づいて複数の制御クロック信号を生成するステップと、
    前記並列処理回路部の各クロック分配網において、各制御クロック信号は、各入力バッファから各クロックバッファ回路へ伝達され、制御出力クロック信号として分配されて、前記半導体基板の長手方向に並べられている複数の末端素子へ供給されるステップと、を有しており、
    前記各クロックバッファ回路は、前記回路ブロックの半導体基板の長手方向に対して中
    央付近に配置されていることを特徴とする
    半導体集積回路のクロック供給方法。

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