TW201312581A - 字元線分割器及儲存裝置 - Google Patents

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Shuhei Nagatsuka
Takanori Matsuzaki
Hiroki Inoue
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Semiconductor Energy Lab
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Abstract

提供具有簡化的電路結構及能穩定地操作的字元線分割器。提供具有簡化的電路結構及能穩定地操作的儲存裝置。漏電流非常低的電晶體與字元線及副字元線之間的部份串聯，以致於構成字元線分割器。電晶體包含氧化物半導體以用於通道形成於其中的半導體層。在儲存裝置中使用電路結構簡化的此字元線分割器。

Description

字元線分割器及儲存裝置
本發明係關於包含半導體元件的儲存裝置。特別地，本發明關於使用選取電晶體以寫入資料及讀取資料的儲存裝置。
已知藉由使用設在記憶胞中的選取電晶體以對包含半導體元件的儲存裝置寫入資料及讀取資料的方法。包含選取電晶體的儲存裝置的典型實施例是動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)。
在包含眾多記憶胞的儲存裝置的情形中，字元線和位元線連接至設在記憶胞中的選取電晶體以及以輸入至字元線的訊號選取或不選取記憶胞。
此處，當字元線被選取時，所有連接至一字元線的眾多記憶胞被轉換至被選取狀態；因此，需要對連接至所有眾多記憶胞的位元線執行處理。結果，當記憶胞的數目(也稱為位元數)增加時，隨機存取所要求的循環時間增加。為了解決此問題，已設計藉由使用邏輯電路以驅動一字元線的方法(專利文獻1)。也已設計藉由使用電晶體以驅動一字元線的方法(專利文獻2)。
[參考文獻]
專利文獻1：日本公開專利申請號2004-171744
專利文獻2：日本公開專利申請號2004-234713
在專利文獻1中揭示之習知的分割字元線的方法中，需要將CMOS邏輯電路連接至與字元線連接之被分割的字元線(於下也稱為副字元線)。舉例而言，在及(AND)電路連接至副字元線的情形中，需要提供每一副字元線包含四至六個電晶體的電路。
特別地，當記憶胞的集成度因胞尺寸縮減而變得顯著地高時(典型地，近來的DRAM等等)，連接至副字元線的大型電路阻礙高集成度。
根據專利文獻2中揭示的字元線分割方法，操作可能不穩定。換言之，副字元線的電位(對應於專利文獻2中的副字元線)因連接至字元線(對應於專利文獻2中的主字元線)及副字元線的電晶體的漏電而逐漸地改變，以致於連接至副字元線的記憶胞被選取。特別地，當記憶胞非被刻意地選取時，DRAM遺失固持的資料。
慮及技術背景而產生本發明。因此，本發明的目的是提供具有簡化的電路結構及穩定地操作的字元線分割器。本發明的目的是提供具有簡化電路結構及穩定地操作的儲存裝置。
本發明的一目的是解決上述問題中至少之一。
根據本發明的一實施例之字元線分割器包含字元線、眾多副字元線、及眾多電晶體。每一電晶體的源極和汲極 中之一電連接至字元線。每一電晶體的源極和汲極中之另一極電連接至副字元線中之一。每微米通道寬度之關閉狀態漏電流是1×10-17A或更低。
在根據本發明的一實施例之字元線分割器中，漏電流相當低的電晶體電連接在字元線與副字元線之間。因此，當電晶體開啟時，輸入至字元線的訊號輸入至副字元線。相反地，當電晶體關閉時，無論輸入至字元線的訊號為何，副字元線仍然維持未被選取。
此處，舉例而言，在電晶體包含用於通道形成於其中的半導體層之矽的情形中，即使當電晶體保持關閉時，副字元線的電位仍因電晶體的漏電流而逐漸地改變。據此，連接至副字元線的記憶胞可以被選取。因此，不能取得具有簡化的電路結構及穩定地操作的之字元線分割器。當使用漏電流相當低的電晶體時，能夠取得具有大幅簡化的電路結構及穩定地操作之字元線分割器。
此外，在本發明的一實施例中，在字元線分割器中，電晶體包含用於半導體層的氧化物半導體，通道形成在所述半導體層中。
關於電晶體，特別較佳的是使用包含用於半導體層之能帶隙比矽的能帶隙還寬的氧化物半導體的場效電晶體，在所述半導體層中，通道形成於其中。此電晶體具有低的關閉狀態漏電流。
此外，較佳地使用具有非常低的本質載子密度的氧化物半導體作為包含在電晶體中的半導體。通道形成於其中 的半導體層的本質載子密度非常低，以致於電晶體的關閉狀態漏電流非常低。此特點是氧化物半導體獨有的，而其它半導體(例如矽)並未具有。
根據本發明的一實施例之儲存裝置包含位元線、字元線、眾多副字元線、眾多電晶體、及眾多記憶胞。每一記憶胞均包含資料固持部及選取電晶體。選取電晶體的源極和汲極中之一電連接至位元線。選取電晶體的源極和汲極中之另一極電連接至資料固持部。選取電晶體之閘極電連接至副字元線之一。每一電晶體的源極和汲極中之一電連接至字元線。每一電晶體的源極和汲極中之另一極電連接至副字元線中之一。每微米通道寬度之關閉狀態漏電流是1×10-17A或更低。
根據本發明的一實施例之儲存裝置的電路結構具有字元線分割器而能簡化，此字元線分割器具有簡化的結構及能穩定地操作；因此，儲存裝置具有較小的電路面積及適合高集成度。
根據本發明的一實施例之儲存裝置具有DRAM記憶胞或SRAM記憶胞。
如此，相較於習知的DRAM或SRAM，能夠抑制電路面積增加以及穩定地使用被分割的字元線。
使用每微米通道寬度之關閉狀態漏電流是1×10-17A或更低的電晶體，以作為根據本發明的一實施例之儲存裝置中的選取電晶體。
藉由使用漏電流非常低的此電晶體作為選取電晶體， 能防止固持在資料固持部中的資料經由選取電晶體而遺失，以致於能取得具有非常長的資料固持週期之儲存裝置，亦即，實質上非依電性的儲存裝置。特別地，藉由使用漏電流非常低的電晶體作為DRAM的選取電晶體，儲存裝置能作為更新頻率大幅降低的儲存裝置或是不需更新操作的儲存裝置。
此外，在本發明的一實施例中，在儲存裝置中，電晶體包含氧化物半導體，以用於通道形成於其中的半導體層。
根據本發明的一實施例之具有此字元線分割器的儲存裝置的電路結構能夠簡化；因此，儲存裝置具有較小的電路面積以及適合高集成度。此外，關於包含在字元線分割器中的電晶體，較佳的是使用電晶體，而所述電晶體在通道形成於其中的半導體層中包含氧化物半導體。
注意，在本說明書等之中，字元線是選取訊號線中之一，電連接至要被連接的胞中選取電晶體的閘極以及選取要被連接的胞。在儲存裝置中，胞是具有資料固持部的記憶胞。
在本說明書等之中，位元線是訊號線中之一，被輸予輸入至要連接的胞之訊號或是從胞輸出的訊號。在儲存裝置中，胞是具有資料固持部的記憶胞，以及，用於從記憶胞讀取資料的訊號及用於寫入資料至記憶胞的訊號中之一或二者輸入至位元線。
注意，在本說明書等之中，字元線分割器是能夠控制 連接至字元線的眾多副字元線的選取狀態之電路。此處，字元線分割器包含至少一切換元件(包含電晶體)。廣義而言，字元線分割器的元件包含字元線及眾多副字元線。
注意，根據本發明的一實施例之字元線分割器未侷限於儲存裝置。在包含字元線的各式各樣電路中，可以使用根據本發明的一實施例之字元線分割器，以及，被分割的字元線能由簡化的結構穩定地控制。包含字元線的電路的不同實例是例如液晶顯示裝置、電致發光顯示裝置(包含有機電致發光(EL)元件或發光二極體(LED)的顯示裝置)、及場致發光顯示器(FED)等顯示裝置)等顯示裝置。
根據本發明的一實施例，能夠提供具有簡化的電路結構以及能夠穩定地操作之字元線分割器。此外，能夠提供具有簡化的電路結構及能夠穩定操作的儲存裝置。
將參考圖式，詳述實施例。注意，本發明不限於下述說明。習於此技藝者將瞭解，在不悖離本發明的精神及範圍之下，可以對本發明的模式及細節以各式各樣的方式修改。本發明不應被解釋成侷限於下述實施例的說明。注意，在下述本發明的結構中，相同的部份或是具有類似功能的部份，在不同圖式中由類似的代號表示且不重複其說明。
注意，在某些情形中為了清楚起見，在本說明書所述 的每一圖式中，每一元件的尺寸、層厚度、或區域放大表示。因此，本發明的實施例不侷限於這些比例。
電晶體是一種半導體元件及能執行電流或電壓的放大、控制導通或不導通的切換操作、等等。在本說明書中的電晶體包含絕緣式閘極場效電晶體(IGFET)及薄膜電晶體(TFT)。
舉例而言，當使用具有不同極性的電晶體時或是電路操作時電流方向改變時，「源極」和「汲極」等詞可以互換。因此，在本說明書中，「源極」和「汲極」可以互換。
在本說明書等中，在某些情形中，將電晶體的源極和汲極之一稱為「第一電極」，而將電晶體的源極和汲極中之另一者稱為「第二電極」。注意，在該情形中，閘極可以稱為「閘極」或「閘極電極」。
注意，在本說明書等中，「電連接」一詞意指複數個元件經由具有任何電作用的物體而連接。此處，對於具有任何電作用的物體並無特別限定，只要可以在經由物體而彼此電連接的複數個元件之間傳送及接收電訊號即可。具有任何電作用的物體的實施例包含電極、佈線、例如電晶體等切換元件、電阻器、線圈、電容器、及具有各種不同功能的元件。
注意，在本說明書等中，節點是能夠在包含在電路中的元件之間電連接的元件(例如佈線)。因此，「A所連接的節點」是電連接至A的佈線且被視為具有與A相同 的電位。即使當能夠電連接的一或更多元件(例如開關、電晶體、電容器、電感器、電阻器、或二極體)插入於部份佈線中時，只要具有與A相同的電位，則佈線可以被視為「A所連接的節點」。
在本說明書所述的某些電路中，在電晶體標注符號「OS」，以表示電晶體包含氧化物半導體等且具有低關閉狀態電流。
(實施例1)
在本實施例中，將參考圖1、圖2及圖3，說明根據本發明的一實施例之字元線分割器及包含字元線分割器的儲存裝置的結構實例。
<結構實例>
圖1中所示的儲存裝置100包含眾多記憶胞，以m列乘以(n×l)行(m及l均為1或更大的整數，n是2或更大的整數)的矩陣配置。注意，為了清楚起見，圖1顯示m、n、及l均為2的結構。
儲存裝置100包含m條字元線WLm、n條選取訊號線SGn、(n×l)條位元線BLnl、(m×n)條副字元線SWLmn、以及連接至副字元線SWLmn和位元線BLnl的眾多記憶胞110。
記憶胞110包含至少一選取電晶體111和資料固持部113。選取電晶體111的閘極連接至副字元線SWLmn中之 一。選取電晶體111的第一電極連接至位元線BLnl中之一。選取電晶體111的第二電極連接至資料固持部113。
資料固持部113具有固持經由選取電晶體111輸入的資料之功能。此外，資料固持部113經由選取電晶體111輸出資料。在下述實施例中，將說明資料固持部113及記憶胞110的具體結構實例。
副字元線SWLmn經由電晶體101而連接至字元線WLm。電晶體101的第一電極連接至字元線WLm。電晶體101的第二電極連接至副字元線SWLmn。電晶體101的閘極連接至選取訊號線SGn。
此處，在本實施例中，電晶體101及選取電晶體111是n通道電晶體。
此處，使用關閉狀態漏電流(也稱為關閉狀態電流)低的電晶體作為電晶體101。電晶體101的關閉狀態電流的所需值視要連接的副字元線與連接至副字元線的眾多記憶胞之間的寄生電容值、副字元線的選取時間、等等而定。由於能降低非被選取狀態中的副字元線的電位變化，所以，電晶體101的關閉狀態電流較佳的是僅可能地低。舉例而言，電晶體101的關閉狀態電流可以是每微米通道寬度為10 aA(1×10-17A)或更低。注意，一般而言，在以矽用於通道形成於其中的半導體層之情形中，關閉狀態電流為每微米通道寬度約數微微安培(1×10-12A)至數奈安培(1×10-9A)。
關於關閉狀態電流低的此電晶體，舉例而言，能夠使 用在通道形成的半導體層中包含能帶隙比矽的能帶隙還寬的半導體之電晶體。舉例而言，使用能帶隙為2 eV或更大，較佳地為2.5 eV或更大，更較佳地為3 eV或更大的半導體。較佳地使用氧化物半導體作為此半導體。
包含氧化物半導體的電晶體的每微米通道寬度的關閉狀態漏電流是10 aA(1×10-17A)或更低，較佳地為1 aA(1×10-18A)或更低、更較佳地為10 zA(1×10-20A)或更低、仍然更較佳地為1 zA(1×10-21A)或更低、更加較佳地為100 yA(1×10-22A)或更低。
藉由開啟或關閉電晶體101，以控制連接至多個電晶體101中之一的副字元線與字元線之間的導通或非導通。當電晶體101開啟時，使字元線與副字元線進入導通，而當電晶體101關閉時，使字元線與副字元線脫離導通。由於電晶體101的漏電流非常低，所以，當電晶體101關閉時，亦即，當副字元線處於非導通狀態時，導因於輸入至字元線的電位之副字元線的電位變化大幅地降低。
藉由使用漏電流非常低的此電晶體，可以取得具有大幅簡化結構及能穩定地操作的字元線分割器。在本實施例中，字元線WLm、連接至字元線WLm的眾多副字元線SWLnm、及與字元線WLm和眾多副字元線SWLnm串聯的眾多電晶體對應於字元線分割器。
<電路操作的實例>
接著，說明儲存裝置的操作實例。為了簡明起見，說 明圖2中所示的包含以一列乘以四行配置的四個記憶胞之儲存裝置150的操作。儲存裝置150對應於儲存裝置100，其中，m、n、及l分別是1、2及2。
圖3是時序圖的實例，顯示包含儲存裝置150的操作。圖3顯示從頂部開始之圖2中所示的字元線WL1、選取訊號線SG1、選取訊號線SG2、副字元線SWL11、副字元線SWL12、位元線BL11和BL12、以及位元線BL21和BL22的時間轉換。
注意，當高位準電位輸入至這些線時，字元線WL1、選取訊號線SG1、及選取訊號線SG2被選取，以及，當低位準電位輸入至這些線時，字元線WL1、選取訊號線SG1、及選取訊號線SG2未被選取。此外，當高位準電位輸入至電晶體101及選取電晶體111的閘極時，這些電晶體開啟，以及，當低位準電位輸入至電晶體101及選取電晶體111的閘極時，這些電晶體關閉。
於下說明記憶胞中資料固持部113的資料寫入。
在週期T0中，字元線WL1未被選取。此時，選取訊號線SG1及SG2也未被選取。
在週期T1中，字元線WL1被選取，而選取訊號線SG1及SG2未被選取。此時，連接至選取訊號線SG1及SG2的電晶體101的關閉狀態電流非常低，以致於副字元線SWL11和SWL12的電位未改變。
在週期T2中，字元線WL1及選取訊號線SG1被選取。因此，字元線WL1的電位輸入至副字元線SWL11， 以及，連接至副字元線SWL11的眾多記憶胞110被選取。另一方面，選取訊號線SG2未被選取，以及，連接至選取訊號線SG2的電晶體101的關閉狀態電流非常低，以致於副字元線SWL12的電位保持低的。
此處，要被寫至連接至位元線BL11和BL12的記憶胞110之資料輸入至位元線BL11和BL12。換言之，高位準電位或低位準電位輸入至位元線BL11及BL12。此時，連接至位元線BL11和BL12的記憶胞110中的選取電晶體111開啟，以致於位元線BL11或BL12的電位經由選取電晶體111而輸入至資料固持部113。依此方式，資料寫至連接至副字元線SWL11的記憶胞110。
在週期T3中，字元線WL1及選取訊號線SG2被選取。因此，字元線WL1的電位輸入至副字元線SWL12，以及，連接至副字元線SWL12的眾多記憶胞110被選取。另一方面，選取訊號線SG1未被選取，以及，連接至選取訊號線SG1的電晶體101的關閉狀態電流非常低，以致於副字元線SWL11的電位保持低的。
此處，要被寫至連接至位元線BL21和BL22的記憶胞110之資料輸入至位元線BL21和BL22。換言之，高位準電位或低位準電位輸入至位元線BL21及BL22。此時，連接至位元線BL21和BL22的記憶胞110中的選取電晶體111開啟，以致於位元線BL21或BL22的電位經由選取電晶體111而輸入至資料固持部113。依此方式，資料寫至連接至副字元線SWL12的記憶胞110。
在週期T4中，字元線WL1及選取訊號線SG1及SG2被選取。因此，字元線WL1的電位同時輸入至副字元線SWL11和SWL12，且連接至副字元線SWL11和SWL12的眾多記憶胞110被選取。
如同上述的情形一般，要寫至連接至位元線BL11、BL12、BL21、及BL22的記憶胞110之資料輸入至位元線BL11、BL12、BL21、及BL22，而且，資料經由選取電晶體111而寫至記憶胞110中的資料固持部113。
注意，雖然說明記憶胞110的資料寫入，但是，可以類似地執行讀取操作。在讀取操作的情形中，基於記憶胞110中的資料固持部113中固持的資料之電位輸出至位元線BL11、BL12、BL21、及BL22。因此，在讀取操作的情形中，圖3之時序圖中的位元線BL11、BL12、BL21、及BL22的波形(輸入電位)可以由輸出電位取代。
注意，雖然此處要寫至資料固持部113的資料是二種電位(高位準電位及低位準電位)，但是，可以視資料固持部113的結構而固持多種(三或更多種)電位。舉例而言，當固持四種電位時，2位元的資料可以固持在記憶胞中。
上述是儲存裝置150的說明。
依此方式，當在根據本發明的一實施例的字元線分割器中使用漏電流非常低的電晶體時，僅藉由使用一個電晶體，字元線分割器即能穩定地操作。此簡化的字元線分割器不會妨礙其集成。因此，藉由應用字元線分割器至儲存 裝置，能取得高度集成的儲存裝置。
本實施例可以與本說明書中所述的任何其它實施例適當地結合。
(實施例2)
在本實施例中，將參考圖4、圖5、圖6、及圖7，說明實施例1中所示的儲存裝置的更具體結構實例。
注意，與實施例1中的部份之說明重疊的說明將省略或僅簡述。
<結構實例1>
圖4是使用DRAM記憶胞作為實施例1中所示的儲存裝置100中的記憶胞110之實例。
圖4中所示的儲存裝置200包含眾多記憶胞210。注意，儲存裝置200的結構類似於儲存裝置100的結構，但是，記憶胞除外。
記憶胞210包含選取電晶體211及電容器213。選取電晶體211的第二電極連接至電容器213的一電極。共同電位施加至電容器213的另一電極。在此結構實例中，選取電晶體211是n通道電晶體。此處，取代共同電位，可以使用參考電位或接地電位。此外，由於能降低施加至電容器213的電壓以及抑制電容器213的介電崩潰，所以，較佳地使用輸入至位元線的二種電位之間的電位作為參考電位。
選取電晶體211開啟，將寫入資料輸入至選取電晶體211連接的位元線，以及，電荷經由選取電晶體211而累積在電容器213中，以此方式，將資料寫至記憶胞210。
藉由開啟選取電晶體211而視保持在電容器213中中的電荷以改變選取電晶體211連接的位元線之電位，以及偵測電位變化，以此方式，讀取固持在記憶胞210中的資料。注意，在讀取固持在記憶胞200中的資料之後，資料遺失。
此處，如同下述實施例中所述般，電晶體101堆疊在選取電晶體211及電容器213上。因此，即使當記憶胞210高度集成時，包含電晶體101的字元線分割器仍能連接至儲存裝置，而不增加面積。
如上所述之包含僅一個電晶體的根據本發明的一實施例之字元線分割器應用至DRAM。此簡化的字元線分割器不妨礙其集成。因此，藉由應用字元線分割器至DRAM，能取得高度集成的DRAM。
<修改實例>
此處，在結構實例1中所示的儲存裝置200中，使用上述實施例中漏電流相當低的電晶體作為記憶胞210中的選取電晶體211。
以包含漏電流非常低的選取電晶體231之記憶胞230取代包含在結構實例1中所示的儲存裝置200中的記憶胞210，而取得圖5中所示的儲存裝置220。
由於選取電晶體231的漏電流非常低，所以，保持在電容器213中的電荷，亦即，寫至記憶胞230的資料能夠固持非常長的時間。因此，能夠不執行資料重寫操作(更新操作)或是能夠大幅地降低資料重寫操作(更新操作)的頻率。結果，儲存裝置220可為比習知的DRAM消耗更加少的電力的儲存裝置。
此外，由於選取電晶體231的漏電流非常低，所以，用於固持電荷的電容器213能製成小的。或者，能夠不設置電容器213，以及能夠使用佈線之間的寄生電容等作為儲存電容器。因此，記憶胞能製成小的。
<結構實例2>
圖6是使用SRAM記憶胞作為實施例1中所示的儲存裝置100中的記憶胞110之實例。
除了記憶胞的結構不同以及二位元線連接至每一記憶胞之外，圖6中所示的儲存裝置240的結構與實施例1中所示的儲存裝置100。
副字元線SWLmn、第一位元線BLPnl、及第二位元線BLNnl連接至記憶胞250。此處，經過反相的訊號輸入至或輸出自第一位元線BLPnl及第二位元線BLNnl。
記憶胞250包含六個電晶體：選取電晶體251和253以及電晶體255至258。此處，電晶體255和256是p通道電晶體，電晶體257和258是n通道電晶體。
此處，電源電位VDD輸入至電晶體255和256的第 一電極，參考電位VSS輸入至電晶體257和258的第二電極。電晶體255和257構成反相器，以及，電晶體256和258構成反相器。正反器由這二個反相器的組合構成。
選取電晶體251的第一電極連接至第一位元線，選取電晶體251的第二電極連接至正反器的一輸入-輸出部份。此外，選取電晶體253的第一電極連接至正反器的其它輸入-輸出部份，以及，選取電晶體253的第二電極連接至第二位元線。選取電晶體251和253的閘極連接至副字元線。
藉由選取副字元線以開啟選取電晶體251和253，以及將經過反相的寫入資料輸入至第一位元線及第二位元線，而依此方式，將資料寫至記憶胞250。此時，經由選取電晶體251和253，將資料固持在記憶胞250中的正反器中。
類似地，藉由選取副字元線以開啟選取電晶體251和253，將經過反相的資料輸出至第一位元線及第二位元線，改變第一位元線及第二位元線的電位，以及，偵測這些電位的變，而依此方式，讀取固持在記憶胞250中的資料。
如上所述之包含僅一個電晶體的根據本發明的一實施例之字元線分割器應用至SRAM。包含此簡化的字元線分割器的SRAM具有小的電路面積。
<結構實例3>
在本結構實例中，說明不同於上述結構實例中的儲存裝置之儲存裝置。
除了記憶胞的結構不同以及設有m條電容器線CLm和m條源極線SLm之外，圖7中的儲存裝置260的結構類似於實例1中所示的儲存裝置100的結構。
記憶胞270包含漏電流非常低的選取電晶體271、電晶體273、及電容器275。在此結構實例中，選取電晶體271和電晶體273是n通道電晶體。
選取電晶體271的閘極連接至副字元線。選取電晶體271的第一電極連接至位元線。選取電晶體271的第二電極連接至電晶體273的閘極及電容器275的一電極。電晶體273的第一電極連接至位元線。電晶體273的第二電極連接至源極線。電容275的另一電極連接至電容線。此處，以電位保持在連接至選取電晶體271的第二電極、電容器275的一電極、以及電晶體273的閘極之節點(於下也稱為保持節點)之方式，儲存資料。
藉由選取副字元線以開啟選取電晶體271和，將資料輸入至位元線，以及電荷經由選取電晶體271而累積在電容器275中，依此方式，將資料寫至記憶胞270。
從連接至一條電容器線的所有記憶胞讀取資料。所有副字元線是未被選取的，高位準電位施加至資料被讀取的記憶胞270連接的源極線，以及，負電位施加至資料被讀取的記憶胞270連接的電容器線除外的所有電容器線。此處，無論保持在保持節點中的電位為何，藉由電容耦合， 施加至電容器線的負電位都可以經由電容器275輸入至電晶體273的閘極，以及，關閉電晶體273。如此，資料未被讀取之記憶胞270中的所有電晶體273關閉。
此時，當高位準電位保持在資料被讀取的記憶胞270的保持節點中時，電晶體273開啟；因此，經由電晶體273，施加至源極線的高位準電位輸出至位元線。相反地，當低位準電位保持在保持節點中時，電晶體273保持關閉；因此，位元線之電位未改變。結果，藉由偵測位元線的電位是否改變，可以讀取固持在記憶胞270中的資料。
此處，使用漏電流相當低的電晶體作為選取電晶體271。因此，能大幅地抑制固持在保持節點中的電荷經由選取電晶體271釋放。因此，資料固持週期大幅增加。包含漏電流非常低的選取電晶體之儲存裝置260作為實質上非依電性儲存裝置。
注意，雖然在本結構實例中使用n通道電晶體作為電晶體273，但是，可以使用p通道電晶體。在該情形中，構成未使用負電位的簡化儲存裝置，這是較佳的。
此外，雖然在此結構實例中，在每一列中設置一條源極線，但是，可以在眾多列中共同地使用源極線。此外，在行方向上可以設置源極線或是在眾多行中共同使用源極線。
如上所述之包含僅一個電晶體的根據本發明的一實施例之字元線分割器應用至包含選取電晶體非依電性儲存裝 置。藉由使用穩定地操作的簡化字元線分割器，取得穩定地操作及具有小的電路面積之儲存裝置。
本實施例可以與本說明書中揭示的任何其它實施例適當地結合。
(實施例3)
在本實施例中，參考圖8，說明包含根據本發明的一實施例之字元線分割器的儲存裝置的結構實例。
圖8是方塊圖，顯示本實施例中的儲存裝置300的結構實例。
儲存裝置300包含控制電路301、驅動電路302、驅動電路303、及記憶胞陣列304。
寫入控制訊號、讀取控制訊號、及位址訊號輸入至控制電路301。控制電路301具有產生及輸出眾多控制訊號以回應訊號輸入的功能。舉例而言，控制電路301輸出列位址訊號及行位址訊號以回應位址訊號輸入。
列位址訊號輸入至驅動電路302。驅動電路302具有選取設置在列方向上的佈線(例如，上述實施例中的字元線、電容器線、源極線等等)以回應列位址訊號輸入及設定選取的佈線之電壓的功能。舉例而言，驅動電路302包含第一解碼器。第一解碼器具有選取設在列方向上的佈線之功能以回應列位址訊號輸入。
資料訊號及行位址訊號輸入至驅動電路303。驅動電路303具有選取設在行方向上的佈線(例如上述實施例中 的位元線、選取訊號線、等等)及設定選取的佈線電壓之功能。舉例而言，驅動電路303包含第二解碼器及眾多類比開關。第二解碼器具有選取設在行方向上的佈線之功能，以及眾多類比開關具有控制資料訊號是否輸出以回應來自第二解碼器的訊號輸入之功能。注意，驅動電路303可以包含讀取電路。讀取電路具有讀取儲存在連接至被選取的佈線之記憶胞305中的資料之功能。
記憶胞陣列304包含以矩陣配置的記憶胞305。上述實施例中的記憶胞的結構作為記憶胞305的結構。記憶胞305由驅動電路302及驅動電路303選取，以及，對選取的記憶胞305資料寫入或讀取資料。
在圖8中所示的儲存裝置300中，由驅動電路選取記憶胞以回應輸入至控制電路的訊號，以及執行寫入操作或讀取操作。
在本實施例中的儲存裝置300包含根據本發明的一實施例的字元線分割器。因此，取得具有簡化的電路結構以及隨機存取期間具有短的循環時間之儲存裝置。
本實施例可以與本說明書中揭示的任何其它實施例適當地結合。
(實施例4)
在本實施例中，說明用於上述實施例中的儲存裝置中包含氧化物半導體層的電晶體的實例。
參考圖9A至9D，說明包含氧化物半導體層的電晶體 的結構實例。圖9A至9D是剖面視圖，顯示根據本實施例中的電晶體的結構實例。
圖9A中所示的電晶體包含導體層601(a)、絕緣層602(a)、半導體層603(a)、導體層605a(a)、導體層605b(a)、絕緣層606(a)、導體層608(a)。
導體層601(a)設在元件形成層600(a)上。
絕緣層602(a)設在導體層601(a)上。
半導體層603(a)與導體層601(a)重疊，而以絕緣層602(a)設於其間。
導體層605a(a)及導體層605b(a)設於半導體層603(a)之上且電連接至半導體層603(a)。
絕緣層606(a)設於半導體層603(a)、導體層605a(a)及導體層605b(a)上。
導體層608(a)與半導體層603(a)重疊，而以絕緣層606(a)設於其間。
注意，導體層601(a)與導體層608(a)中之一不一定要設置。當未設置導體層608(a)時，絕緣層606(a)不一定要設置。
圖9B中所示的電晶體包含導體層601(b)、絕緣層602(b)、半導體層603(b)、導體層605a(b)、導體層605b(b)、絕緣層606(b)、及導體層608(b)。
導體層601(b)設在元件形成層600(b)上。
絕緣層602(b)設在導體層601(b)上。
導體層605a(b)及導體層605b(b)設於絕緣層602 (b)上。
半導體層603(b)設在導體層605a(b)及導體層605b(b)之上且電連接至導體層605a(b)及導體層605b(b)。半導體層603(b)與導體層601(b)重疊而以絕緣層602(b)設於其間。
絕緣層606(b)設於半導體層603(b)、導體層605a(b)及導體層605b(b)上。
導體層608(b)與半導體層603(b)重疊，而以絕緣層606(b)設於其間。
注意，導體層601(b)與導體層608(b)中之一不一定要設置。當未設置導體層608(b)時，絕緣層606(b)不一定要設置。
圖9C中所示的電晶體包含導體層601(c)、絕緣層602(c)、半導體層603(c)、導體層605a(c)、及導體層605b(c)。
半導體層603(c)包含區域604a(c)及區域604b(c)。區域604a(c)及區域604b(c)彼此間隔，以及，摻雜劑添加至區域604a(c)及區域604b(c)。在區域604a(c)及區域604b(c)之間的區域是通道形成區。半導體層603(c)設在元件形成層600(c)上。注意，區域604a(c)及區域604b(c)不一定要設置。
導體層605a(c)及導體層605b(c)設在半導體層603(c)上且電連接至半導體層603(c)。導體層605a(c)及導體層605b(c)是尾端漸細的。
導體層605a(c)與部份區域604a(c)重疊；但是，本實施不必侷限於此。當導體層605a(c)與部份區域604a(c)重疊時，在導體層605a(c)與區域604a(c)之間的電阻降低。與導體層605a(c)重疊的半導體層603(c)的整個區域可以是區域604a(c)。
導體層605b(c)與部份區域604b(c)重疊；但是，本實施不必侷限於此。當導體層605b(c)與部份區域604b(c)重疊時，在導體層605b(c)與區域604b(c)之間的電阻降低。與導體層605b(c)重疊的半導體層603(c)的整個區域可以是區域604b(c)。
絕緣層602(c)設在半導體層603(c)、導體層605a(c)及導體層605b(c)上。
導體層601(c)與半導體層603(c)重疊而以絕緣層602(c)設於其間。與導體層601(c)重疊而以絕緣層602(c)設於其間的半導體層603(c)的區域是通道形成區。
圖9D中所示的電晶體包含導體層601(d)、絕緣層602(d)、半導體層603(d)、導體層605a(d)、及導體層605b(d)。
導體層605a(d)及導體層605b(d)設在元件形成層600(d)上。導體層605a(d)及導體層605b(d)是尾端漸細的。
半導體層603(d)包含區域604a(d)及區域604b(d)。區域604a(d)及區域604b(d)彼此間隔，以 及，摻雜劑添加至區域604a(d)及區域604b(d)。在區域604a(d)及區域604b(d)之間的區域是通道形成區。舉例而言，半導體層603(d)設在導體層605a(d)、導體層605b(d)、及元件形成層600(d)上，以及電連接至導體層605a(d)及導體層605b(d)。注意，區域604a(d)及區域604b(d)不一定要設置。
區域604a(d)電連接至導體層605a(d)。
區域604b(d)電連接至導體層605b(d)。
絕緣層602(d)設在半導體層603(d)之上。
導體層601(d)與半導體層603(d)重疊，而以絕緣層602(d)設於其間。與導體層601(d)重疊而以絕緣層602(d)設於其間的半導體層603(c)的區域是通道形成區。
於下說明圖9A至9D中所示的元件。
舉例而言，絕緣層、具有絕緣表面的基底、等等可以作為元件形成層600(a)至600(d)。或者，有元件預先形成於上的層可以作為元件形成層600(a)至600(d)。
導體層601(a)至601(d)均作為電晶體的閘極。注意，作為電晶體的閘極之層也稱為閘極電極或閘極線。
舉例而言，可以使用例如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或是含有所述金屬材料作為主成分的合金材料作為導體層601(a)至601(d)中的每一層。使用能用於導體層601(a)至601(d)的材料層的堆疊， 以形成導體層601(a)至601(d)中的每一層。
絕緣層602(a)至602(d)均電晶體的閘極絕緣層。
舉例而言，使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層、或氧化鑭層，以作為絕緣層602(a)至602(d)中的每一層。
或者，舉例而言，含有週期表中第13族元素及氧元素的材料之絕緣層作為絕緣層602(a)至602(d)中的每一層。舉例而言，在半導體層603(a)至603(d)均含有第13族元素的情形中，使用均含有第13族元素的絕緣層作為接觸半導體層603(a)至603(d)之絕緣層，使得絕緣層與半導體層之間的介面狀態是有利的。
含有第13族元素及氧元素的材料的實例包含氧化鎵、氧化鋁、鋁鎵氧化物、及鎵鋁氧化物。注意，鋁鎵氧化物是在原子百分比(原子%)上鋁含量高於鎵含量的物質，以及，鎵鋁氧化物是在原子百分比(原子%)上鎵含量高於或等於鋁含量的物質。舉例而言，使用Al2Ox(x=3+α，α大於0且小於1)、Ga2Ox(x=3+α，α大於0且小於1)、或是GaxAl2-xO3+α(x大於0且小於2，α大於0且小於1)表示的材料。
使用用於絕緣層602(a)至602(d)的材料層的堆疊，形成絕緣層602(a)至602(d)中的每一層。舉例而言，使用含有Ga2Ox表示的含有氧化鎵之眾多層的堆 疊，形成絕緣層602(a)至602(d)中的每一層。或者，使用含有Ga2Ox表示的含有氧化鎵的絕緣層與含有Al2Ox表示的含有氧化鋁的絕緣層堆疊，形成絕緣層602(a)至602(d)中的每一層。
半導體層603(a)至603(d)均作為電晶體的通道形成於其中的層。關於可以用於半導體層603(a)至603(d)中的每一層之氧化物半導體，使用例如四成分金屬氧化物、三成分金屬氧化物、或二成分金屬氧化物。
所使用的氧化物半導體較佳地含有至少銦(In)或鋅(Zn)。特別地，氧化物半導體較佳地含有In和Zn。關於用於降低包含氧化物半導體的電晶體的電特徵變異之穩定物，除了In及Zn之外，氧化物半導體較佳地含有鎵(Ga)。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)等一或更多種類鑭元素。
舉例而言，可以使用In-Sn-Ga-Zn-O為基礎的金屬氧化物、In-Sn-Al-Zn-O為基礎的金屬氧化物、In-Sn-Hf-Zn-O為基礎的金屬氧化物、In-Hf-Al-Zn-O為基礎的金屬氧化物、等等，以作為四成分金屬氧化物。
舉例而言，使用In-Ga-Zn-O為基礎的金屬氧化物、 In-Sn-Zn-O為基礎的金屬氧化物、In-Al-Zn-O為基礎的金屬氧化物、Sn-Ga-Zn-O為基礎的金屬氧化物、Al-Ga-Zn-O為基礎的金屬氧化物、Sn-Al-Zn-O為基礎的金屬氧化物、In-Hf-Zn-O為基礎的金屬氧化物、In-La-Zn-O為基礎的金屬氧化物、In-Ce-Zn-O為基礎的金屬氧化物、In-Pr-Zn-O為基礎的金屬氧化物、In-Nd-Zn-O為基礎的金屬氧化物、In-Pm-Zn-O為基礎的金屬氧化物、In-Sm-Zn-O為基礎的金屬氧化物、In-Eu-Zn-O為基礎的金屬氧化物、In-Gd-Zn-O為基礎的金屬氧化物、In-Tb-Zn-O為基礎的金屬氧化物、In-Dy-Zn-O為基礎的金屬氧化物、In-Ho-Zn-O為基礎的金屬氧化物、In-Er-Zn-O為基礎的金屬氧化物、In-Tm-Zn-O為基礎的金屬氧化物、In-Yb-Zn-O為基礎的金屬氧化物、In-Lu-Zn-O為基礎的金屬氧化物、等等，以作為三成分金屬氧化物。
舉例而言，使用In-Zn-O為基礎的金屬氧化物、Sn-Zn-O為基礎的金屬氧化物、Al-Zn-O為基礎的金屬氧化物、Zn-Mg-O為基礎的金屬氧化物、Sn-Mg-O為基礎的金屬氧化物、In-Mg-O為基礎的金屬氧化物、In-Sn-O為基礎的金屬氧化物、In-Ga-O為基礎的金屬氧化物、等等，以作為二成分金屬氧化物。
舉例而言，可以使用In-O為基礎的金屬氧化物、Sn-O為基礎的金屬氧化物、Zn-O為基礎的金屬氧化物、等等，以作為氧化物半導體。可以作為氧化物半導體的金屬氧化物可以含有氧化矽。
舉例而言，以具有原子比為In：Ga：Zn=1：1：1或In：Ga：Zn=2：2：1的In-Ga-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物，用於半導體層。或者，較佳地使用原子比為In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3、或In：Sn：Zn=2：1：5的In-Sn-Zn為基礎的氧化物、或是成分在上述成分附近的氧化物。
但是，不限於上述材料，可以根據所需的半導體特徵(例如，遷移率、臨界電壓、及變異)而使用具有適當成分的材料。為了取得所需半導體特徵，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值。
或者，可以使用InLO3(ZnO)m(m大於0且不是整數)表示的材料。此處，InLO3(ZnO)m中的L代表選自Ga、Al、Mn、或Co中之一或更多金屬元素。
氧化物半導體可以是單晶或非單晶。在後一情形中，氧化物半導體可以是非晶的或多晶的。此外，氧化物半導體可以具有包含結晶部份的非晶結構或非非晶結構。
非晶氧化物半導體相當容易具有平坦表面，以致於當使用氧化物半導體以形成電晶體時，能降低介面散射，以及，相當容易取得相當高的遷移率。
在結晶氧化物半導體中，塊體中的缺陷進一步降低，以及，當表面平坦度增進時，取得遷移率高於或等於非晶氧化物半導體的遷移率。為了增進表面平坦度，氧化物半導體較佳地形成於平坦表面上。具體而言，氧化物半導體 形成於平均表面粗糙度Ra小於或等於1 nm、較佳的是小於或等於0.3nm、更較佳的是小於或等於0.1 nm之表面上。
通道形成於其中的半導體層603(a)至603(d)中每一層的至少一區域可以是結晶及非單晶，以及包含一相，所述相具有當從垂直於a-b平面的方向觀視時具有三角形、六角形、正三角形、或正六角形原子排序，以及，在所述相中，金屬原子在c軸方向上以層疊方式配置，或者，金屬原子與氧原子在c軸方向上以層疊方式配置。包含所述相的材料也稱為c軸對齊結晶氧化物半導體(CAAC-OS)。
包含結晶氧化物半導體的電晶體是高度可靠的電晶體，其中，導因於應力(導因於閘極偏壓應力等等的劣化)之電晶體劣化及導因於可見光或紫外光照射之電晶體的電特徵改變受抑制。
此外，當電晶體的通道長度是30 nm時，半導體層603(a)至603(d)的各別厚度約為5 nm。在該情形中，假使半導體層603(a)至603(d)是氧化物半導體(CAAC-OS)層時，能抑制電晶體中的短通道效應。
注意，在實施例6中，將詳述CAAC-OS。
賦予n型或p型的摻雜劑添加至各區域604a(c)、604b(c)、604a(d)、及604b(d)，以及區域604a(c)、604b(c)、604a(d)、及604b(d)均作為電晶體的源極或汲極。週期表的第13族元素(例如硼)、週 期表的第15族元素(例如氮、磷、或砷)、等等可以作為摻雜劑。注意，作為電晶體的源極之區域也稱為源極區，作為電晶體的汲極之區域也稱為汲極區。當摻雜劑添加至各區域604a(c)、604b(c)、604a(d)、及604b(d)時，區域與導體層之間的接觸電阻降低，以致於電晶體最小化。
導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)均作為電晶體的源極或汲極。注意，作為電晶體的源極之層也稱為源極電極或源極線，以及作為電晶體的汲極之層也稱為汲極電極或汲極線。
舉例而言，可以使用例如鋁、鎂、鉻、銅、鉭、鈦、鉬、或鎢等金屬材料或是含有所述金屬材料作為主成分的合金材料，作為導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層。舉例而言，含有銅、鎂、及鋁的合金材料之層作為導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層。或者，使用用於導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)之材料層的堆疊，形成導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層。舉例而言，使用含有銅、鎂、及鋁的合金材料之層以及含銅的層之堆疊，形成導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層。
或者，使用含有導體金屬氧化物的層，作為導體層 605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層。舉例而言，氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫、或氧化銦-氧化鋅可以作為導體金屬氧化物。注意，用於導體層605a(a)至605a(d)以及導體層605b(a)至605b(d)中的每一層之導體金屬氧化物可以含有氧化矽。
用於絕緣層602(a)至602(d)的材料層可以作為各絕緣層606(a)及606(b)。或者，使用用於絕緣層606(a)及606(b)之材料的堆疊，形成各絕緣層606(a)及606(b)。舉例而言，氧化矽層、氧化鋁層、等等可以作為各絕緣層606(a)及606(b)。舉例而言，使用氧化鋁層能增強抑制雜質混入半導體層603(a)及603(b)的效果以及抑制半導層603(a)及603(b)中的氧消除之效果。
導體層608(a)及608(b)均作為電晶體的閘極。注意，當電晶體包含導體層601(a)及608(a)等二者或是導體層601(b)及608(b)等二者時，導體層601(a)及608(a)中之一或是導體層601(b)及608(b)中之一也稱為背閘極、背閘極電極、或背閘極線。當均作為閘極的眾多導體層設有夾於其間的通道形成層時，電晶體的臨界電壓容易受控制。
舉例而言，用於導體層601(a)至601(d)的材料層作為導體層608(a)及608(b)中的每一層。或者，使用用於導體層608(a)及608(b)之材料層的堆疊， 形成每一導體層608(a)及608(b)。
注意，本實施例中的電晶體可以具有一結構，其中，絕緣層設於作為通道形成層的部份半導體層之上，以及，作為源極或汲極的導體層設置成與半導體層重疊而以絕緣層設於其間。在上述結構的情形中，絕緣層作為用於保護電晶體的通道形成層(也稱為通道保護層)之層。關於作為通道保護層的絕緣層，舉例而言，使用用於絕緣層602(a)至602(d)之材料的層。或者，使用能用於絕緣層602(a)至602(d)之材料的堆疊，形成作為通道保護層之絕緣層。
或者，基部層可以形成於元件形成層600(a)至600(d)之上，以及，電晶體可以形成於基部層之上。在該情形中，舉例而言，使用用於絕緣層602(a)至602(d)之材料的層以作為基部層。或者，使用用於絕緣層602(a)至602(d)之材料的堆疊，形成基部層。舉例而言，當使用氧化鋁層及氧化矽層的堆疊，形成基部層時，能抑制包含於基部層中的氧經由半導體層603(a)至603(d)而消除。
接著，以形成本實施例中的電晶體之方法為例說明，於下將參考圖10A至10E，說明圖9A中所示的電晶體的形成方法之實例。圖10A至10E是剖面圖，顯示用於形成圖9A中所示的電晶體之方法的實例。
首先，如圖10A中所示般，製備元件形成層600(a)，以及，在元件形成層600(a)上形成第一導體 膜。蝕刻部份第一導體膜，以致於形成導體層601(a)。
舉例而言，以濺射法形成用於導體層601(a)的材料膜，形成第一導體膜。或者，使用用於導體層601(a)的材料膜之堆疊，形成第一導體膜。
注意，舉例而言，當使用例如氫、水、羥基、或氫化物等雜質被移除的高純度氣體作為濺射氣體時，可以降低雜質濃度。
注意，在濺射形成膜之前，可以在濺射設備的預熱室中執行預熱處理。藉由預熱處理，可以消除例如氫或濕氣等雜質。
在以濺射形成膜之前，舉例而言，執行一處理，其中，藉由RF電力，在氬、氮、氦、或氧氛圍中，電壓施加至基底側而非靶側，以及產生電漿，以致於修改膜形成於上的基底之表面(此處理也稱為逆濺射)。藉由逆濺射，移除附著至有膜形成於上的表面的粉末物質(也稱為粒子或灰塵)。
在以濺射形成膜的情形中，以吸附型真空泵等，移除餘留在用於膜的沈積室中的濕氣。使用低溫泵、離子泵、或鈦昇華泵等作為吸附型真空泵。或者，以設有冷阱的渦輪分子泵，移除餘留在沈積室中的濕氣。藉由使用真空泵，在包含雜質的空氣排氣時，降低回流。
如同在形成導體層601(a)的方法中一般，舉例而言，本實施例中的電晶體形成方法之實例使用下述步驟，以藉由蝕刻部份膜而形成層：以微影製程，在部份膜上形 成光阻掩罩，以及，使用光阻掩罩以將膜蝕刻，以致於形成層。注意，在該情形中，在形成層之後，移除光阻掩罩。
可以以噴墨法形成光阻掩罩。在噴墨法中不需要光罩；因此，能降低製造成本。此外，使用具有眾多不同透光率的區域之曝光掩罩(此曝光掩罩也稱為多色調掩罩)，形成光阻掩罩。藉由多色調掩罩，可以形成具有不同厚度的眾多區域之光阻掩罩，以致於可以降低用於形成電晶體的光阻掩罩的數目。
接著，如圖10B中所示般，藉由在導體層601(a)上形成第一絕緣膜，以形成絕緣層602(a)。
舉例而言，以濺射、電漿增強CVD、等等，藉由形成用於絕緣層602(a)之材料膜，以形成第一絕緣膜。使用用於絕緣層602(a)的材料膜的堆疊，形成第一絕緣膜。此外，當以高密度電漿增強CVD(例如使用微波(例如2.45 GHz頻率的微波)之高密度電漿增強CVD)形成用於絕緣層602(a)的材料膜時，絕緣層602(a)可以是緻密的且具有更高的崩潰電壓。
然後，如圖10C所示，在絕緣層602(a)上形成氧化物半導體膜。之後，蝕刻部份氧化物半導體膜以致於形成氧化物半導體層603(a)。
舉例而言，藉由濺射，形成由用於半導體層603(a)的氧化物半導體材料膜，以形成氧化物半導體膜。注意，在稀有氣體氛圍、氧氛圍、或稀有氣體及氧的混合氛圍 中，形成氧化物半導體膜。此外，在形成氧化物半導體(CAAC-OS)層作為半導體層603(a)的情形中，在氧化物半導體膜形成於上的元件形成層的溫度設定於100至500℃，較佳地200至350℃)之條件，以濺射形成氧化物半導體膜。此時，較佳的是濺射設備中例如氫或水等雜質的濃度相當低。舉例而言，藉由在形成氧化物半導體膜之前執行熱處理，濺射設備中例如氫或水等雜質濃度降低。此外，在該情形中，絕緣層602(a)較佳的是平坦的。舉例而言，絕緣層602(a)的平均表面粗糙度較佳的是小於0.5 nm，更較佳的是小於或等於0.1 nm。
舉例而言，以具有下述成分比的氧化物靶作為形成氧化物半導體膜的濺射靶：In：Zn=50：1至1：2(In2O3：ZnO=25：1至1：4莫耳比)，較佳地In：Zn=20：1至1：1(In2O3：ZnO=10：1至1：2莫耳比)、更較佳地In：Zn=15：1至1.5：1(In2O3：ZnO=15：2至3：4莫耳比)。舉例而言，當用於形成In-Zn-O為基礎的氧化物半導體的靶的原子比以In：Zn：O=S：U：R表示時，R>1.5S+U。In含量的增加可以使電晶體的遷移率更高。
用於形成In-Sn-Zn-O為基礎的金屬氧化物的材料膜的氧化物半導體靶的成分比為In：Sn：Zn=1：2：2、2：1：3、1：1：1、20：45：35等等原子比。
用於形成In-Ga-Zn-O為基礎的金屬氧化物的材料膜的氧化物半導體靶的成分比為In：Ga：Zn=1：1：0.5、1：1：1、1：1：2等等原子比。
此外，舉例而言，在使用濺射的情形中，在稀有氣體氛圍(典型地為氬)、氧氛圍、或稀有氣體及氧的混合氛圍中，形成半導體層603(a)。舉例而言，此時，在稀有氣體及氧的混合氛圍中，形成半導體層603(a)的情形中，氧濃度較佳地高於稀有氣體含量。
然後，如圖10D中所示般，在絕緣層602(a)上形成第二導體膜及部份地蝕刻半導體層603(a)，以致於形成半導體層605a(a)及導體層605b(a)。
舉例而言，藉由濺射等而形成用於導體層605a(a)及605b(a)的材料膜，以形成第二導體膜。或者，使用用於導體層605a(a)及605b(a)的材料膜的堆疊，形成第二導體膜。
然後，如圖10E中所示般，絕緣層606(a)形成為接觸半導體層603(a)。
舉例而言，藉由濺射，在稀有氣體氛圍(典型地為氬)、氧氛圍、或稀有氣體及氧的混合氛圍中，形成用於絕緣層606(a)的膜，以形成絕緣層606(a)。藉由濺射以形成絕緣層606(a)，能抑制作為電晶體的背通道之半導體層603(a)的一部份的電阻下降。在絕緣層606(a)的形成期間的基底溫度較佳的是高於或等於室溫及低於或等於300℃。
在形成絕緣層606(a)之前，執行使用例如N2O、N2、或Ar等氣體的電漿處理，以致於被吸附至半導體層603(a)的曝露表面之水等等被移除。在執行電漿處理的 情形中，在電漿處理之後較佳地形成絕緣層606(a)，而未曝露至空氣。
此外，在形成圖9A中所示的電晶體之方法實例中，舉例而言，以高於或等於600℃且低於或等於750℃、或是高於或等於600℃且低於基底的應變點之溫度，執行熱處理。舉例而言，在形成氧化物半導體膜之後、在蝕刻部份氧化物半導體膜之後、在形成第二導體膜之後、在蝕刻部份第二導體膜之後、或在形成絕緣層606(a)之後，執行熱處理。
注意，用於熱處理的熱處理設備可以是電熱爐、或是以來自例如電阻式加熱器等加熱器之熱傳導或熱輻射以將物品加熱之設備。舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將物體加熱。GRTA設備是使用高溫氣體執行熱處理的設備。關於高溫氣體，舉例而言，使用不會因熱處理而與物體反應之稀有氣體或惰性氣體(例如氮)。
在熱處理之後，將高純度氧氣、高純度N2O氣體、或超乾空氣(露點為-60℃或更低，較低地在-60℃或更低的氛圍)導入熱處理中使用的爐。在該情形中，較佳的是水、氫、等等未含於氧氣或N2O氣體中。被導入至熱處理設備的氧氣或N2O氣體的純度較佳的是6N或更高，更較 佳的是7N或更高。亦即，氧氣或N2O氣體中的雜質濃度是1 ppm或更低，較佳的是0.1 ppm或更低。藉由氧氣或N2O氣體的作用，氧被供應至半導體層603(a)，以致於由半導體層603(a)中的氧缺乏造成的缺陷可以降低。注意，可以在熱處理期間導入高純度氧氣、高純度N2O氣體、或是超乾空氣。
此外，在形成絕緣層602(a)之後、在形成氧化物半導體膜之後、在形成作為源極電極或汲極電極的導體層之後、在作為源極電極或汲極電極的導體層上形成絕緣層之後、或是在熱處理之後，執行使用氧電漿的氧摻雜處理。舉例而言，使用2.45 GHz的高密度電漿，執行氧摻雜處理。或者，以離子佈植，執行氧摻雜處理。藉由氧摻雜處理，降低電晶體的電特徵變異。舉例而言，執行氧摻雜處理以使絕緣層602(a)及絕緣層606(a)中之任一或二者含有比化學計量比例更高比例的氧。
當接觸半導體層603(a)的絕緣層含有過量的氧時，氧容易供應至半導體層603(a)。這可以降低半導體層603(a)中或是半導體層603(a)與絕緣層602(a)及絕緣層606(a)中任一或二者之間的介面處的氧缺陷，藉以降低半導體層603(a)的載子濃度。不侷限於此，即使在半導體層603(a)經由製造步驟而含有過量的氧之情形中，藉由接觸半導體層603(a)之絕緣層，能抑制來自半導體層603(a)的氧消除。
舉例而言，在形成含有氧化鎵的絕緣層作為絕緣層 602(a)及絕緣層606(a)中任一或二者的情形中，氧供應至絕緣層，以致於氧化鎵的成分是Ga2Ox。
或者，在形成含有氧化鋁的絕緣層作為絕緣層602(a)及絕緣層606(a)中任一或二者的情形中，氧供應至絕緣層，以致於氧化鋁的成分是Al2Ox。
或者，在形成含有鎵鋁氧化物或鋁鎵氧化物的絕緣層作為絕緣層602(a)及絕緣層606(a)中任一或二者的情形中，氧供應至絕緣層，以致於鎵鋁氧化物或鋁鎵氧化物的成分是GaxAl2-xO3+α。
經由這些步驟，例如氫、濕氧、羥基、或氫化物(也稱為氫化合物)等雜質從半導體層603(a)中移除，以及，將氧供應至半導體層603(a)；如此，將半導體層603(a)高度純化。
此外，除了熱處理之外，在形成絕緣層606(a)之後，在惰性氣體氛圍或氧氣氛圍中，執行熱處理(較佳地，在200至600℃，舉例而言，250至350℃)。
如圖10E中所示，在絕緣層606(a)上形成第三導體膜及部份地蝕刻第三導體膜，以致於形成導體層608(a)。
舉例而言，藉由濺射等而形成用於導體層608(a)的材料膜，以形成第三導體膜。或者，使用用於第三導體膜的材料膜的堆疊，形成第三導體膜。
注意，雖然說明圖9A中所示的電晶體形成方法之實例，但是，本實施例不限於此實例。舉例而言，假使圖 9B至9D中所示的元件具有與圖9A中所示的元件相同的代號以及與圖9A中所示的元件的功能相同的功能時，則可適當地參考圖9A中所示的電晶體的形成方法的實例的說明。
在如圖9C及9D中所示之形成區域604a(c)及604a(d)、以及區域604b(c)及604b(d)的情形中，藉由從形成作為閘極的導體層之側，添加摻雜劑至半導體層，而經過作為閘極層的絕緣層，以自行對準的方式形成區域604a(c)及604a(d)以及區域604b(c)及604b(d)。
舉例而言，藉由使用離子摻雜設備或離子佈植設備，添加摻雜劑。
如同參考圖9A至9D以及圖10A至10E所述般，本實施例中的電晶體的實例包含作為閘極的導體層；作為閘極絕緣層的絕緣層；氧化物半導體層，具有通道且與作為閘極的導體層重疊而以作為閘極絕緣層的絕緣層設於其間；電連接至氧化物半導體層及作為源極和汲極中之一的導體層；以及，電連接至氧化物半導體層及作為源極和汲極中之另一極的導體層。
有通道形成於其中的氧化物半導體層是藉由純化而製成為本質的(i型的)或實質上本質的氧化物半導體層。藉由氧化物半導體層的純化，氧化物半導體層中的載子濃度可以低於1×1014/cm3、較佳地低於1×1012/cm3、更較佳地低於1×1011/cm3。此外，藉由上述結構，每微米通道寬 度的關閉狀態電流為10 aA(1×10-17A)或更低、1 aA(1×10-18A)或更低、10 zA(1×10-20A)或更低、1 zA(1×10-21A)或更低、或100 yA(1×10-22A)或更低。較佳的是，電晶體的關閉狀態電流儘可能低。本實施例中的電晶體的關閉狀態電流的下限評估約為10-30 A/μm。
當包含本實施例中的氧化物半導體層之電晶體作為例如上述實施例中的字元線分割器中的電晶體時，取得具有大幅簡化結構及能穩定地操作的字元線分割器。
本實施例能與本說明書中揭示的任何其它實施例適當地結合。
(實施例5)
在本實施例中，說明上述實施例中儲存裝置的結構實例。
本實施例中的儲存裝置包含包括半導體層的電晶體以及包括氧化物半導體層的電晶體，在所述半導體層中，通道形成於其中以及含有週期表中的第14族之半導體(例如矽)，在所述氧化物半導體層中，通道形成於其中。在該情形中，包括通道形成於其中的氧化物半導體層之電晶體堆疊於包括含有週期表中的第14族之半導體(例如矽)的半導體層之電晶體之上。舉例而言，使用包括含有週期表中的第14族之半導體(例如矽)的半導體層之電晶體作為圖1中的選取電晶體111或是包含在圖8中的控制電路301、驅動電路302、或驅動電路303中的電晶 體。
圖11顯示包括通道形成於其中的氧化物半導體層之電晶體堆疊於包括含有週期表中的第14族之半導體(例如矽)的半導體層之電晶體之上的實例。注意，圖11中所示的某些元件的尺寸不同於真實尺寸。
在圖11中，使用半導體層780、絕緣層784、導體層785、絕緣層786a、絕緣層786b、絕緣層788、半導體層753、導體層754a、導體層754b、絕緣層755、導體層756、絕緣層757a、絕緣層757b、絕緣層758、絕緣層759、導體層760a、及導體層760b，形成包括含有週期表中的第14族之半導體(例如矽)的半導體層之n通道電晶體(例如，圖1中所示的選取電晶體111)以及包括通道形成於其中的氧化物半導體層之電晶體(例如，圖1中所示的選取電晶體101)。
此外，半導體層780包含區域782a和區域782b。半導體層780包含絕緣區781a及絕緣區781b，以及，電晶體與相鄰的電晶體(未顯示)電隔離。
舉例而言，使用半導體基底作為半導體層780。或者，使用設於不同基底上的半導體層作為半導體層780。
區域782a和區域782b彼此間隔，以及，賦予n型導電率的摻雜劑添加至區域782a和區域782b。區域782a和區域782b作為n通道電晶體的源極和汲極區域。舉例而言，區域782a和區域782b均電連接至增加地設置的導體層。
注意，當賦予p型導電率的摻雜劑添加至區域782a和區域782b時，區域782a和區域782b作為p通道電晶體的源極和汲極區域。
注意，低濃度區可以部份地設置在各區域782a和區域782b中。在該情形中，低濃度區可以比區域782a和區域782b的其餘部份淺；但是，本實施例不限於此。
絕緣層784設於絕緣區域781a與絕緣區域781b之間的半導體層780的區域之上。絕緣層784作為n通道電晶體的閘極絕緣層。
舉例而言，使用例如氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿、或有機絕緣材料(例如，聚醯亞胺或丙稀酸)等材料層，作為絕緣層784。可以使用用於絕緣層784的材料的堆疊，形成絕緣層784。
導體層785與半導體層780重疊，而以絕緣層784設於其間。與導體層785重疊的半導體層780的區域是n通道電晶體的通道形成區。導體層785作為n通道電晶體的閘極。
舉例而言，可以使用例如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或是含有所述金屬材料作為主成分的合金材料等材料層作為導體層785。使用可用於導體層785的材料的堆疊，以形成導體層785。
絕緣層786a設於絕緣層784上且接觸彼此相面對的導體層785的成對側表面中之一。
絕緣層786b設於絕緣層784上且接觸彼此相面對的導體層785的成對側表面中之另一側表面。
絕緣層788設於導體層785、絕緣層786a、及絕緣層786b之上。
使用與用於絕緣層784的材料相同或不同之能用於絕緣層784的任何材料，以形成各絕緣層786a、786b、及788。或者，使用能用於絕緣層786a、786b、及788的材料層之堆疊，形成各絕緣層786a、786b、及788。
半導體層753設於絕緣層788之上。半導體層753包含區域752a和區域752b。區域752a和區域752b是添加摻雜劑的區域，且作為源極和汲極區域。使用上述實施例中用於包含氧化物半導體層的電晶體之任何摻雜劑，以適當地作為摻雜劑。注意，不一定要設置區域752a和區域752b。
舉例而言，使用能用於圖9A中所示的半導體層603(a)的材料層，以作為半導體層753。
絕緣層755設於半導體層753上。絕緣層755作為電晶體的閘極絕緣層。
舉例而言，使用能用於圖9A中所示的絕緣層602(a)的材料層，以作為絕緣層755。或者，使用能用於絕緣層755的材料之堆疊，形成絕緣層755。
導體層756與半導體層753重疊，而以絕緣層755設於其間。導體層756作為電晶體的閘極。
舉例而言，使用能用於圖9A中所示的導體層601 (a)的材料層，以作為導體層756。或者，使用能用於導體層756的材料的堆疊，形成導體層756。
絕緣層757a及絕緣層757b設在絕緣層755之上且接觸導體層756的側表面。注意，不一定要設置絕緣層757a及絕緣層757b。
導體層754a接觸及電連接至半導體層753。導體層754a電連接至導體層785。導體層754a作為包含氧化物半導體層的電晶體的源極或汲極。
導體層754b接觸及電連接至半導體層753。導體層754b作為包含氧化物半導體層的電晶體的源極或汲極。
舉例而言，使用能用於圖9A中所示的導體層605a(a)及605b(a)的材料層，以作為導體層754a和754b。或者，使用能用於導體層754a和754b的材料的層的堆疊，形成各導體層754a和754b。
絕緣層758設於導體層756、絕緣層757a、絕緣層757b、導體層754a、及導體層754b之上。
舉例而言，使用能用於圖9A中所示的絕緣層602(a)的材料層，以作為絕緣層758。或者，使用能用於絕緣層758的材料的堆疊，以形成絕緣層758。絕緣層758作為用於防止雜質進入的保護層。
絕緣層759設於絕緣層758上。
舉例而言，使用能用於圖9A中所示的絕緣層602(a)的材料層，以作為絕緣層759。或者，使用能用於絕緣層759的材料的堆疊，以形成絕緣層759。
導體層760a經由形成在絕緣層758及絕緣層759中的開口而電連接至導體層754a。導體層760a作為包含氧化物半導體層的電晶體的源極或汲極。
導體層760b經由形成在絕緣層758及絕緣層759中的開口而電連接至導體層754b。導體層760b作為包含氧化物半導體層的電晶體的源極或汲極。
舉例而言，使用能用於圖9A中所示的導體層605a(a)及605b(a)的材料層，以作為導體層760a及760b。或者，使用能用於導體層760a及760b的材料的堆疊，以形成各導體層760a及760b。
上述是圖11中所示的儲存裝置的結構實例的說明。
如同參考圖11中所述般，在本實施例中的儲存裝置的結構實例中，當儲存裝置具有包括使用不同的材料形成的半導體層之電晶體的堆疊時，電路面積縮減。
本實施例可以與本說明書中揭示的任何其它實施例適當地結合。
(實施例6)
舉例而言，氧化物半導體膜可為單晶的、多結晶的(也稱為多晶的)、或是非晶的。氧化物半導體膜較佳地為CAAC-OS膜。
在本實施例中，說明包含具有c軸對齊的晶體的氧化物(CAAC-OS)膜，當從a-b平面、表面、或介面的方向觀視時，其具有三角形或六角形原子配置。在晶體中，金 屬原子以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
CAAC-OS不是單晶，但是這並非意謂CAAC-OS僅由非晶成分組成。CAAC-OS膜是具有晶體-非晶混合相結構的氧化物半導體膜，其中，晶體部份及非晶部份包含於非晶相中。注意，在大部份的情形中，晶體部份接合至一邊長小於100 nm的立方體內部中。從穿透式電子顯微鏡(TEM)取得的觀測影像中，CAAC-OS膜中的非晶部份與晶體部份之間的邊界並不清楚。此外，藉由TEM，未發現CAAC-OS膜中的晶粒邊界。因此，在CAAC-OS膜中，抑制導因於晶粒邊界的電子遷移率的降低。
在包含於CAAC-OS膜中的每一晶體部份中，c軸對齊於CAAC-OS膜形成的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，形成從垂直於a-b平面的方向觀視為三角形或六角形的原子配置，以及當從垂直於c軸的方向觀視時，金屬原子以層疊方式配置或是金屬原子與氧原子以層疊方式配置。注意，在晶體部份中，一晶體部份的a-軸與b-軸的方向與另一晶體部份不同。在本說明書中，簡要的術語「垂直」包含從85°至95°的範圍。此外，簡要的術語「平行」含從-5°至5°的範圍。
氮可以替代包含於CAAC-OS中的部份氧。包含於CAAC-OS中的結晶部份的c軸可以在某方向(例如，垂直於CAAC-OS形成於上的基底表面或是CAAC-OS的表面 之方向)上對齊。包含於CAAC-OS中的結晶部份的a-b平面的法線可以在某方向上對齊(例如，垂直於CAAC-OS形成於上的基底表面或是CAAC-OS的表面之方向)。
在CAAC-OS膜中，晶體部份的分佈不一定是均勻的。舉例而言，在CAAC-OS膜的形成製程中，在從氧化物半導體膜的表面側開始晶體生長的情形中，CAAC-OS膜的表面之近處中晶體部份的比例高於某些情形中有CAAC-OS膜形成的表面之近處中的晶體部份的比例。此外，當雜質添加至CAAC-OS膜時，在某些情形中，在添加雜質的區域中之晶體部份變成非晶的。
由於包含在CAAS-OS膜中的晶體部份的c軸對齊於與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，所以，c軸的方向可以視CAAC-OS膜的形狀(CAAC-OS膜形成處的表面之剖面形狀或是CAAC-OS膜的表面之剖面形狀)而彼此不同。注意，當形成CAAC-OS膜時，晶體部份的c軸方向是與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向。藉由沈積或是沈積後執行例如熱處理等晶化處理，形成晶體部份。
CAAC-OS視其成分等而為導體、半導體、或絕緣體。CAAC-OS視其成分等而使可見光透射或不透射。
藉由在電晶體中使用CAAC-OS膜，能降低導因於可見光或紫外光照射之電晶體的電特徵變化。因此，電晶體具有高可靠度。
關於此CAAC-OS的實施例，有形成為膜狀且當從與膜的表面或膜形成於其上的基底表面垂直的方向觀測時具有三角形或六角形的原子配置之氧化物，以及，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子與氧原子(或氮原子)以層疊方式配置。
將參考圖12A至12E、圖13A至13C、圖14A至14C、及圖15A和15B，詳述CAAC-OS。注意，在圖12A至12E、圖13A至13C、及圖14A至14C中，除非另外指明，否則，垂直方向相當於c軸方向以及垂直於c軸方向的平面相當於a-b平面。當簡單地使用「上半部」及「下半部」等詞時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖12A至12E中，由圓圈圍繞的0原子代表四配位O原子，由雙圓圈圍繞的O原子代表三配位O原子。
圖12A顯示包含一個六配位In原子及接近In原子的六個四配位氧原子(於下稱為四配位O原子)的結構。此處，僅顯示一金屬原子及接近其的氧原子的結構稱為小基團。圖12A中的結構真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖12A中的上半部及下半部中。在圖12A中所示的小基團中，電荷為0。
圖12B顯示包含一個五配位Ga原子、接近Ga原子的三個三配位氧原子(於下稱為三配位O原子)、及接近 Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面中。一個四配位O原子存在於圖12B中的上半部及下半部中。由於In原子具有五個配位基，所以，In原子具有圖12B中所示的結構。在圖12B中所示的小基團中，電荷為0。
圖12C顯示包含一個四配位Zn原子及接近Zn原子的四個四配位O原子。在圖12C中，一個四配位O原子存在於上半部中而三個四配位O原子存在於下半部。或者，在圖12C中，三個四配位O原子存在於上半部中，一個四配位O原子存在於下半部中。在圖12C中所示的小基團中，電荷為0。
圖12D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖12D中，三個四配位O原子存在於上半部及下半部中。在圖12D中所示的小基團中，電荷為+1。
圖12E顯示包含二個Zn原子的小基團。在圖12E中，一個四配位O原子存在於上半部及下半部中。在圖12E中所示的小基團中，電荷為-1。
此處，眾多小基團形成中基團，以及，眾多中基團形成大基團(也稱為單一胞)。
此處，說明小基團彼此鍵合的規則。相對於圖12A中的六配位In原子之上半部中的三個O原子均在向下方向上具有三個接近的In原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。圖12B中 相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，以及，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。圖12C中相對於四配位Zn原子的上半部中的一個O原子在向下方向上具有一個接近的Zn原子，以及，在下半部中的三個O原子在向上方向上具有三個接近的Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於四配位O原子的下方之接近的金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於四配位O原子的上方之接近的金屬原子的數目。由於O原子的軸數是4，所以，在O原子的下方之接近的金屬原子數目與O原子的上方之接近的金屬原子數目之總合為4。因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以彼此接合。舉例而言，在六配位金屬(In或Sn)原子經由上半部中的三個四配位O原子接合的情形中，六配位金屬原子接合至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
具有上述軸數的金屬原子經由c軸方向上的四配位O原子而接合至另一金屬原子。此外，眾多小基團彼此結合，以致於層結構中的總電荷為0。如此，構成中基團。
圖13A顯示包含於In-Sn-Zn-O為基礎的材料之層結構中的中基團的模型。圖13B顯示包含三個中基團的大基團。注意，圖13C顯示從c軸方向觀測的圖13B中的層疊 結構中之原子配置。
在圖13A中，為簡明起見，未顯示三配位O原子，以及，以圓圈顯示四配位O原子；圓圈數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的各部中的三個四配位O原子以圓圍繞3表示。類似地，在圖13A中，存在於相對於In原子的上半部及下半部中的各部中的一個四配位O原子以圓圈圍繞1表示。圖13A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包含於圖13A中的In-Sn-Zn-O為基礎的材料的層結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中各部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子、In原子接合至包含二個Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之Sn原子。眾多這些中基團彼此接合，以致於構成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原 子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，六配位或五配位In原子的電荷、四配位Zn原子的電荷、及五配位或六配位Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團的電荷為+1。結果，需要抵消+1的電荷之-1電荷以形成包含Sn原子的層結構。關於具有-1的電荷之結構，可為如圖12E所示之包含二個Zn原子的小基團。舉例而言，當提供包含二個Zn原子的一個小基團以用於包含Sn原子的一個小基團時，電荷被抵消，以致於層結構中的總電荷為0。
具體而言，當形成圖13B中所示的大基團時，取得In-Sn-Zn-O為基礎的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn-O為基礎的晶體之層結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至下述氧化物：例如In-Sn-Ga-Zn-O為基礎的氧化物等四成分金屬氧化物；例如In-Ga-Zn-O為基礎的氧化物(也稱為IGZO)、In-Al-Zn-O為基礎的氧化物、Sn-Ga-Zn-O為基礎的氧化物、Al-Ga-Zn-O為基礎的氧化物、Sn-Al-Zn-O為基礎的氧化物、In-Hf-Zn-O為基礎的氧化物、In-La-Zn-O為基礎的氧化物、In-Ce-Zn-O為基礎的氧化物、In-Pr-Zn-O為基礎的氧化物、In-Nd-Zn-O為基礎的氧化物、In-Pm-Zn-O為基礎的氧化物、In-Sm-Zn-O為基礎的氧化物、In-Eu-Zn-O為基礎的氧化物、In-Gd-Zn-O為基礎的氧化物、In-Tb-Zn-O為基礎的氧化物、In-Dy-Zn-O為基礎的氧化物、In-Ho-Zn-O為基礎的氧化 物、In-Er-Zn-O為基礎的氧化物、In-Tm-Zn-O為基礎的氧化物、In-Yb-Zn-O為基礎的氧化物、或In-Lu-Zn-O為基礎的氧化物等三金屬成分氧化物；例如In-Zn-O為基礎的氧化物、Sn-Zn-O為基礎的氧化物、Al-Zn-O為基礎的氧化物、Zn-Mg-O為基礎的氧化物、Sn-Mg-O為基礎的氧化物、In-Mg-O為基礎的氧化物、或In-Ga-O為基礎的氧化物等二成分金屬氧化物；等等。
舉例而言，圖14A顯示包含於In-Ga-Zn-O為基礎的材料的層結構中的中基團的模型。
在圖14A中包含於In-Ga-Zn-O為基礎的材料的層結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子之下半部中三個四配位O原子而接合至接近上半部及下半部中各部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子。眾多這些中基團彼此接合，以致於構成大基團。
圖14B顯示包含三個中基團的大基團。注意，圖14C顯示從c軸方向觀測的圖14B中的層結構之情形中之原子配置。
此處，由於六配位或五配位In原子的電荷、四配位Zn原子的電荷、及五配位Ga原子的電荷分別為+3、+2、 +3，所以，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。因此，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn-O為基礎的材料之層結構，不僅使用圖14A中所示的中基團，也可使用In原子、Ga原子、及Zn原子的配置不同於圖14A中的配置之中基團，以形成大基團。
具體而言，當形成圖14B中所示的大基團時，取得In-Ga-Zn-O為基礎的晶體。注意，取得的In-Ga-Zn-O為基礎的晶體之層結構以成分公式In2GaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)的情形中，舉例而言，取得圖15A中所示的晶體結構。注意，在圖15A中所示的晶體結構中，由於如圖12B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga原子由In原子取代的結構。
在n=2(InGaZn2O5)的情形中，舉例而言，取得圖15B中所示的晶體結構。注意，在圖15B中所示的晶體結構中，由於如圖12B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga原子由In原子取代的結構。
本實施例可以與本說明書中揭示的任何其它實施例適當地結合。
本申請案根據2011年5月20日向日本專利局申請之日本專利申請序號2011-113011，其整體內容於此一併列入參考。
100‧‧‧儲存裝置
101‧‧‧電晶體
110‧‧‧記憶胞
111‧‧‧選取電晶體
113‧‧‧資料固持部
150‧‧‧儲存裝置
200‧‧‧儲存裝置
210‧‧‧記憶胞
211‧‧‧選取電晶體
213‧‧‧電容器
220‧‧‧儲存裝置
230‧‧‧記憶胞
231‧‧‧選取電晶體
240‧‧‧儲存裝置
250‧‧‧記憶胞
251‧‧‧選取電晶體
253‧‧‧選取電晶體
255‧‧‧電晶體
256‧‧‧電晶體
257‧‧‧電晶體
258‧‧‧電晶體
260‧‧‧儲存裝置
270‧‧‧記憶胞
271‧‧‧選取電晶體
273‧‧‧電晶體
275‧‧‧電容器
300‧‧‧儲存裝置
301‧‧‧控制電路
302‧‧‧驅動電路
303‧‧‧驅動電路
304‧‧‧記憶胞陣列
305‧‧‧記憶胞
600(a)‧‧‧元件形成層
600(b)‧‧‧元件形成層
600(c)‧‧‧元件形成層
600(d)‧‧‧元件形成層
601(a)‧‧‧導體層
601(b)‧‧‧導體層
601(c)‧‧‧導體層
601(d)‧‧‧導體層
602(a)‧‧‧絕緣層
602(b)‧‧‧絕緣層
602(c)‧‧‧絕緣層
602(d)‧‧‧絕緣層
603(a)‧‧‧半導體層
603(b)‧‧‧半導體層
603(c)‧‧‧半導體層
603(d)‧‧‧半導體層
604a(c)‧‧‧區域
604a(d)‧‧‧區域
604b(c)‧‧‧區域
604b(d)‧‧‧區域
605a(a)‧‧‧導體層
605a(b)‧‧‧導體層
605a(c)‧‧‧導體層
605a(d)‧‧‧導體層
605b(a)‧‧‧導體層
605b(b)‧‧‧導體層
605b(c)‧‧‧導體層
605b(d)‧‧‧導體層
606(a)‧‧‧絕緣層
606(b)‧‧‧絕緣層
608(a)‧‧‧導體層
608(b)‧‧‧導體層
752a‧‧‧區域
752b‧‧‧區域
753‧‧‧半導體層
754a‧‧‧導體層
754b‧‧‧導體層
755‧‧‧絕緣層
756‧‧‧導體層
757a‧‧‧絕緣層
757b‧‧‧絕緣層
758‧‧‧絕緣層
759‧‧‧絕緣層
760a‧‧‧導體層
760b‧‧‧導體層
780‧‧‧半導體層
781a‧‧‧絕緣區
781b‧‧‧絕緣區
782a‧‧‧區域
782b‧‧‧區域
784‧‧‧絕緣層
785‧‧‧導體層
786a‧‧‧絕緣層
786b‧‧‧絕緣層
788‧‧‧絕緣層
在附圖中，圖1顯示根據本發明的一實施例之儲存裝置；圖2顯示根據本發明的一實施例之儲存裝置；圖3是時序圖，顯示根據本發明的一實施例之儲存裝置的操作；圖4顯示根據本發明的一實施例之儲存裝置；圖5顯示根據本發明的一實施例之儲存裝置；圖6顯示根據本發明的一實施例之儲存裝置；圖7顯示根據本發明的一實施例之儲存裝置；圖8顯示根據本發明的一實施例之儲存裝置；圖9A至9D均顯示根據本發明的一實施例之電晶體的結構；圖10A至10E顯示根據本發明的一實施例之電晶體的形成方法；圖11顯示根據本發明的一實施例之儲存裝置的結構；圖12A至12E均顯示根據本發明的一實施例之氧化物材料的結構；圖13A至13C顯示根據本發明的一實施例之氧化物材料的結構；圖14A至14C顯示根據本發明的一實施例之氧化物材料的結構；及 圖15A及15B均顯示根據本發明的一實施例之氧化物材料的結構。
100‧‧‧儲存裝置
SG1、SG2‧‧‧選取訊號線
BL11、BL12、BL21、BL22‧‧‧位元線
WL1、WL2‧‧‧字元線
101‧‧‧電晶體
SWL11、SWL12、SWL21、SWL22‧‧‧副字元線
113‧‧‧資料固持部
111‧‧‧選取電晶體
110‧‧‧記憶胞

Claims (21)

  1. 一種字元線分割器，包括：字元線；第一副字元線；第二副字元線；第一電晶體；及第二電晶體，其中，該第一電晶體的源極和汲極中之一以及該第二電晶體的源極和汲極中之一電連接至該字元線，其中，該第一電晶體的該源極和該汲極中之另一極電連接至該第一副字元線，其中，該第二電晶體的該源極和該汲極中之另一極電連接至該第二副字元線，以及其中，該第一電晶體及該第二電晶體中各電晶體的每微米通道寬度的關閉狀態漏電流均為1×10-17A或更低。
  2. 如申請專利範圍第1項之字元線分割器，其中，該第一電晶體及該第二電晶體均包括通道，該通道包括氧化物半導體。
  3. 一種儲存裝置，包括如申請專利範圍第1項之字元線分割器，該儲存裝置包括：第一記憶胞，電連接至該第一副字元線；及第二記憶胞，電連接至該第二副字元線。
  4. 如申請專利範圍第3項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為動態隨機存取記憶體。
  5. 如申請專利範圍第3項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為靜態隨機存取記憶體。
  6. 如申請專利範圍第3項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均包含：第三電晶體，包括通道，該通道包含氧化物半導體；及電容器，電連接至該第三電晶體的源極和汲極中之一，以及其中，該第三電晶體的閘極電連接至該第一副字元線以及該第二副字元線中之一。
  7. 如申請專利範圍第3項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均包含：第三電晶體，包括通道，該通道包含氧化物半導體；第四電晶體；以及電容器，其中，該第三電晶體的源極和汲極中之一電連接至該第四電晶體的閘極以及該電容器，以及其中，該第三電晶體的閘極電連接至該第一副字元線及該第二副字元線中之一。
  8. 一種儲存裝置，包括：第一位元線；第二位元線；字元線； 第一副字元線；第二副字元線；第一電晶體；第二電晶體；第一記憶胞，包括第一資料固持部及第一選取電晶體；及第二記憶胞，包括第二資料固持部及第二選取電晶體，其中，該第一選取電晶體的源極和汲極中之一電連接至該第一位元線，其中，該第二選取電晶體的源極和汲極中之一電連接至該第二位元線，其中，該第一選取電晶體的該源極和該汲極中之另一極電連接至該第一資料固持部，其中，該第二選取電晶體的該源極和該汲極中之另一極電連接至該第二資料固持部，其中，該第一選取電晶體的閘極電連接至該第一副字元線，其中，該第二選取電晶體的閘極電連接至該第二副字元線，其中，該第一電晶體的源極和汲極中之一以及該第二電晶體的源極和汲極中之一電連接至該字元線，其中，該第一電晶體的該源極和該汲極中之另一極電連接至該第一副字元線， 其中，該第二電晶體的該源極和該汲極中之另一極電連接至該第二副字元線，以及其中，該第一電晶體及該第二電晶體中各電晶體的每微米通道寬度的關閉狀態漏電流均為1×10-17A或更低。
  9. 如申請專利範圍第8項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為動態隨機存取記憶體。
  10. 如申請專利範圍第8項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為靜態隨機存取記憶體。
  11. 如申請專利範圍第8項之儲存裝置，其中，該第一選取電晶體及該第二選取電晶體中各電晶體的每微米通道寬度的關閉狀態漏電流均為1×10-17A或更低。
  12. 如申請專利範圍第8項之儲存裝置，其中，該第一選取電晶體及該第二選取電晶體均包括通道，該通道包括氧化物半導體。
  13. 如申請專利範圍第8項之儲存裝置，其中，該第一資料固持部及該第二資料固持部均包括電容器，該電容器電連接至該第一選取電晶體的該源極和該汲極中之另一極或該第二選取電晶體的該源極和該汲極中之另一極，以及其中，該第一選取電晶體及該第二選取電晶體均包括通道，該通道包括氧化物半導體。
  14. 如申請專利範圍第8項之儲存裝置，其中，該第一資料固持部及該第二資料固持部均包括第三電晶體及電容器， 其中，該第三電晶體的閘極及該電容器電連接至該第一選取電晶體的該源極和該汲極中之另一極或該第二選取電晶體的該源極和該汲極中之另一極，以及其中，該第一選取電晶體及該第二選取電晶體均包括通道，該通道包括氧化物半導體。
  15. 如申請專利範圍第8項之儲存裝置，其中，該第一電晶體及該第二電晶體均包括通道，該通道包括氧化物半導體。
  16. 一種字元線分割器，包括：字元線；第一副字元線；第二副字元線；第一電晶體；及第二電晶體，其中，該第一電晶體的源極和汲極中之一以及該第二電晶體的源極和汲極中之一電連接至該字元線，其中，該第一電晶體的該源極和該汲極中之另一極電連接至該第一副字元線，其中，該第二電晶體的該源極和該汲極中之另一極電連接至該第二副字元線，以及其中，該第一電晶體及該第二電晶體包括氧化物半導體。
  17. 一種儲存裝置，包括如申請專利範圍第16項之字元線分割器，該儲存裝置包括： 第一記憶胞，電連接至該第一副字元線；以及第二記憶胞，電連接至該第二副字元線。
  18. 一種儲存裝置，包括：第一位元線；第二位元線；字元線；第一副字元線；第二副字元線；第一電晶體；第二電晶體；第一記憶胞，包括第一資料固持部及第一選取電晶體；及第二記憶胞，包括第二資料固持部及第二選取電晶體，其中，該第一選取電晶體的源極和汲極中之一電連接至該第一位元線，其中，該第二選取電晶體的源極和汲極中之一電連接至該第二位元線，其中，該第一選取電晶體的該源極和該汲極中之另一極電連接至該第一資料固持部，其中，該第二選取電晶體的該源極和該汲極中之另一極電連接至該第二資料固持部，其中，該第一選取電晶體的閘極電連接至該第一副字元線， 其中，該第二選取電晶體的閘極電連接至該第二副字元線，其中，該第一電晶體的源極和汲極中之一以及該第二電晶體的源極和汲極中之一電連接至該字元線，其中，該第一電晶體的該源極和該汲極中之另一極電連接至該第一副字元線，其中，該第二電晶體的該源極和該汲極中之另一極電連接至該第二副字元線，以及其中，該第一電晶體及該第二電晶體包括氧化物半導體。
  19. 如申請專利範圍第18項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為動態隨機存取記憶體。
  20. 如申請專利範圍第18項之儲存裝置，其中，該第一記憶胞及該第二記憶胞均為靜態隨機存取記憶體。
  21. 如申請專利範圍第18項之儲存裝置，其中，該第一選取電晶體及該第二選取電晶體包括氧化物半導體。
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