KR20120122901A - 반도체 회로 - Google Patents

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KR20120122901A KR1020120040453A KR20120040453A KR20120122901A KR 20120122901 A KR20120122901 A KR 20120122901A KR 1020120040453 A KR1020120040453 A KR 1020120040453A KR 20120040453 A KR20120040453 A KR 20120040453A KR 20120122901 A KR20120122901 A KR 20120122901A
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코헤이 토요타카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 안정된 입출력 특성을 얻을 수 있는 반도체 회로를 제공한다. 특히, 스위칭 소자의 누설 전류에 기인한 문제가 억제된 반도체 회로를 제공한다.
스위치드 커패시터 회로에 사용되는 스위칭 소자로서 채널이 형성되는 반도체층에 산화물 반도체 등 와이드 갭 반도체를 사용한 전계 효과형 트랜지스터를 적용한다. 이러한 트랜지스터는 오프 상태에서의 누설 전류가 작은 것이 특징이고, 상기 트랜지스터를 스위칭 소자에 적용함으로써 누설 전류에 기인한 문제가 억제되어 안정된 입출력 특성을 얻을 수 있는 반도체 회로를 구성할 수 있다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
본 발명은 반도체 소자를 사용한 반도체 회로에 관한 것이다.
반도체 회로의 기술 중 하나로서 스위칭 소자(이하, 스위치라고도 기재함)와 커패시터를 조합하여 상기 커패시터로의 충전 및 상기 커패시터로부터의 방전을 스위칭 소자에 의하여 제어하는 스위치드 커패시터(switched capacitor) 회로의 기술이 알려져 있다. 스위치드 커패시터 회로는 전기 특성의 온도 의존성이 매우 작기 때문에 반도체 회로 내의 저항 소자 대신에 스위치드 커패시터를 사용함으로써 온도 의존성이 작은 반도체 회로를 실현할 수 있다.
또한, 스위치드 커패시터 회로를 연산 증폭 회로와 조합하여 사용하는 기술이 알려져 있다. 이와 같이 스위치드 커패시터 회로와 연산 증폭 회로를 조합하여 구성된 반도체 회로는 클록 신호를 사용하여 동작시킴으로써, 상기 반도체 회로에 입력되는 연속 시간 신호를 샘플링하여 이산 시간 신호로 변환하여 출력한다. 또한, 스위치드 커패시터 회로와 연산 증폭 회로의 접속 방법이나 동작 방법을 바꿈으로써 필터 회로를 비롯한 증폭 회로, 적분 회로, 미분 회로 등의 회로를 구성할 수 있다.
예를 들어, 이들을 조합하여 구성된 증폭기(앰프)는 스위치드 커패시터 앰프 회로라고 불린다(비특허 문헌 1 참조).
도 11은 상기 "비특허 문헌 1"에 기재된 스위치드 커패시터 앰프 회로의 구성의 일례를 도시한 것이다. 스위치드 커패시터 앰프 회로는 3가지 스위치(스위치 SW1, 스위치 SW2, 및 스위치 SW3)와 2개의 커패시터(커패시터 C1 및 커패시터 C2), 및 하나의 연산 증폭 회로로 구성되어 있다. 스위치드 커패시터 앰프 회로의 입력 단자에는 입력 신호 IN이 입력된다. 또한, 출력 단자에는 출력 신호 OUT가 출력된다. 여기서, 입력 신호 IN의 전압을 입력 전압 Vin으로 하고, 출력 신호 OUT의 전압을 출력 전압 Vout로 한다. 또한, 스위치 SW1 및 스위치 SW2에는 동일 클록 신호 S1이 입력되고, 스위치 SW3에는 클록 신호 S1과 위상이 반대인 클록 신호 S2가 입력된다. 여기서, 접지 전압을 Vref로 한다. 또한, 스위치 SW1과 커패시터 C1 사이의 노드를 node(A)라고 부르고, 연산 증폭 회로의 마이너스 단자에 접속된 노드를 node(B)라고 부르기로 한다.
스위치드 커패시터 앰프 회로의 동작은 입력 전압 Vin을 샘플링하는 샘플링 기간과, 샘플링한 입력 전압 Vin을 증폭하여 출력 전압 Vout로서 출력하는 유지 기간의 2개의 기간을 갖는다. 도 11에 도시된 스위치드 커패시터 앰프 회로를 예로 들어 각각 기간의 동작을 이하에서 설명한다.
우선, 샘플링 기간에 스위치 SW1 및 스위치 SW2가 온 상태가 되고, 스위치SW3이 오프 상태가 되도록 클록 신호 S1 및 클록 신호 S2가 입력된다. 이 때, 커패시터 C1의 용량값을 C1로 하고, 커패시터 C2의 용량값을 C2로 하고, 커패시터 C1의 node(B) 측의 전극에 축적된 전하를 Q1로 하고, 커패시터 C2의 node(B) 측의 전극에 축적된 전하를 Q2로 하면, Q1 및 Q2는 수학식 1과 같다.
[수학식 1]
Figure pat00001
그리고, 유지 기간에 스위치 SW1 및 스위치 SW2가 오프 상태가 되고, 스위치 SW3이 온 상태가 되도록 클록 신호 S1 및 클록 신호 S2가 입력된다. 이 때, node(B)는 연산 증폭 회로에 의하여 가상적으로 접지되어 있기 때문에 전위는 변하지 않는다. 따라서, 이 때의 커패시터 C1의 node(B) 측의 전극에 축적된 전하를 Q1'로 하고, 커패시터 C2의 node(B) 측의 전극에 축적된 전하를 Q2'로 하면, Q1' 및 Q2'는 수학식 2와 같다.
[수학식 2]
Figure pat00002
여기서, 샘플링 기간과 유지 기간의 각 커패시터에 축적된 전하의 총량이 같다고 가정하여 출력 전압 Vout를 계산하면 수학식 3과 같다.
[수학식 3]
Figure pat00003
상술한 바와 같이, 스위치드 커패시터 앰프 회로는 샘플링 기간에 얻은 입력 전압 Vin을 유지 기간에 커패시터 C1 및 커패시터 C2의 용량비에 따라 증폭하고 출력할 수 있는 회로다.
(비특허 문헌 1) Behzad Razavi, 크로다 타다히로 번역 감수, "아날로그 CMOS 집적 회로의 설계 응용편" 마루젠 출판, 2003년3월, p.495-498
여기서, 상술한 바와 같은 반도체 회로 내의 스위치드 커패시터 회로를 구성하는 스위치에는 종래의 CMOS 기술을 사용한 아날로그 스위치가 적용되는 경우가 많다. 그러나, 이러한 아날로그 스위치는 오프 상태에서도 누설 전류가 생기기 때문에 이 누설 전류에 기인하여 반도체 회로의 입출력 특성을 악화시킬 문제가 생길 경우가 있다. 예를 들어, 상술한 종래의 스위치드 커패시터 앰프 회로에서는 상기 누설 전류에 기인하여 이하에 기재하는 바와 같은 출력 특성의 문제가 생긴다.
우선, 스위치 SW1에 착안한다. 입력 신호 IN이 입력되는 입력 단자에는 보통 입력 전압 Vin이 입력되기 때문에 오프 상태에서 스위치 SW1에 누설 전류가 생기면 유지 기간 내의 node(B)의 전위가 안정되지 않는다. 결과적으로, 입력 전압 Vin에 기인한 노이즈가 출력 전압 Vout에 가해지게 된다.
또한, 스위치 SW2에 착안한다. 유지 기간 내에 커패시터 C2에 축적된 전하는 스위치 SW2가 누설 경로가 되어 감소된다. 결과적으로, 출력 전압 Vout의 변화로서 전하의 감소가 관측되어 안정된 출력 전압 Vout를 얻을 수 없다.
이러한 스위치드 커패시터 앰프 회로를 구성하는 스위치의 누설 전류의 영향을 저감시키기 위한 대책으로서, 커패시터 C1 및 커패시터 C2의 용량값을 크게 하는 것을 들 수 있다. 그러나, 이러한 대책을 실시하면 회로의 레이아웃 크기가 증대되거나, 커패시터로의 충전 및 커패시터로부터의 방전에 걸리는 시간이 길어져 회로 동작을 고속화시킬 수 없는 등의 문제가 있다.
이러한 스위칭 소자의 누설 전류에 기인한 문제는 상기에서 예시한 스위치드 커패시터 앰프 회로에 한정되지 않고, 예를 들어, 증폭 회로, 적분 회로, 필터 회로 등 스위치드 커패시터 회로와 연산 증폭 회로를 조합한 반도체 회로에 공통적으로 발생한다.
즉, 반도체 회로의 입력 신호로서 연속 시간 신호가 입력되는 단자에 접속된 스위칭 소자의 누설 전류에 기인하여 출력 신호인 이산 시간 신호에 노이즈가 가해지는 문제가 생긴다. 또한, 커패시터에 접속된 스위칭 소자의 누설 전류에 기인하여 출력 신호로서 안정된 출력 전압을 얻을 수 없는 문제가 생긴다.
본 발명은 이러한 기술적 배경을 바탕으로 하여 이루어진 것이다. 따라서, 본 발명의 일 형태는 안정된 입출력 특성을 얻을 수 있는 반도체 회로를 제공하는 것을 과제 중 하나로 한다. 특히, 스위칭 소자의 누설 전류에 기인한 문제가 억제된 반도체 회로를 제공하는 것을 과제 중 하나로 한다.
본 발명은 상기 과제 중 적어도 하나를 해결하는 것이다.
본 발명의 일 형태는 오프 상태에서의 누설 전류가 매우 작은 스위칭 소자를 반도체 회로에 적용함으로써 상기 과제를 해결하는 것이다. 구체적으로는, 상기 스위칭 소자로서 채널이 형성되는 반도체층에 산화물 반도체 등 와이드 갭 반도체를 사용한 전계 효과형 트랜지스터를 적용한다. 이러한 트랜지스터는 오프 상태에서의 누설 전류가 작은 것이 특징이고, 상기 트랜지스터를 스위칭 소자에 적용함으로써 누설 전류에 기인한 문제가 억제되어 안정된 입출력 특성을 얻을 수 있는 반도체 회로를 구성할 수 있다.
또한, 상기 트랜지스터를 구성하는 반도체로서 진성 캐리어 밀도가 매우 낮은 산화물 반도체를 사용하는 것이 바람직하다. 채널이 형성되는 반도체층의 진성 캐리어 밀도가 매우 낮기 때문에 트랜지스터의 오프 상태에서의 누설 전류는 매우 작다. 이러한 특징은 다른 반도체(예를 들어, 실리콘)에는 없는 산화물 반도체에 특유한 것이다.
즉, 본 발명의 일 형태는 스위칭 소자와 커패시터가 병렬 또는 직렬로 접속된 적어도 하나의 스위치드 커패시터 회로와, 연산 증폭 회로를 갖고, 입력 신호를 샘플링하고 이산 시간 신호를 출력하는 반도체 회로다. 또한, 상기 스위칭 소자는 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 반도체 회로다.
상기 구성의 반도체 회로는 상기 반도체 회로를 구성하는 스위치드 커패시터 회로의 스위칭 소자로서 오프 전류가 매우 저감된 산화물 반도체를 포함한 트랜지스터를 사용한다. 따라서, 오프 상태의 스위칭 소자를 통하여 상기 스위칭 소자에 접속된 커패시터에 축적되는 전하가 감소되는 것이 억제된다. 따라서, 이러한 스위치드 커패시터 회로를 갖는 반도체 회로는 안정된 입출력 특성을 얻을 수 있다. 이와 같이 오프 상태에서의 누설 전류가 매우 낮은 트랜지스터를 적용함으로써 실현되는 매우 안정된 입출력 특성은 종래의 실리콘을 사용한 트랜지스터에서는 실현할 수 없는 것이다.
또한, 본 발명의 일 형태는 연산 증폭 회로와, 연산 증폭 회로의 입력 단자 중 하나와 제 1 커패시터를 통하여 접속된 제 1 스위칭 소자와, 연산 증폭 회로의 입력 단자 중 하나와 출력 단자 사이에 접속된 제 2 커패시터와, 연산 증폭 회로의 입력 단자 중 하나와 출력 단자 사이에 접속된 제 2 스위칭 소자와, 전극 중 하나가 제 1 스위칭 소자와 제 1 커패시터 사이에 접속되고 전극 중 다른 하나에 기준 전압이 입력되는 제 3 스위칭 소자를 갖는 반도체 회로이고, 연산 증폭 회로의 입력 단자 중 다른 하나에는 기준 전압이 입력된다. 또한, 상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 반도체 회로다.
이러한 구성으로 함으로써, 입력 신호에 기인한 노이즈가 유지 기간에 출력되는 출력 신호에 입력되는 것이 매우 저감되어 안정된 입출력 특성을 얻을 수 있는 스위치드 커패시터 앰프 회로로 할 수 있다. 또한, 유지 기간에 제 2 커패시터에 축적된 전하가 감소되는 것이 억제되기 때문에 출력 특성이 시간 경과에 따라 변동되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태는 연산 증폭 회로와, 상기 연산 증폭 회로의 입력 단자 중 하나와 제 1 커패시터를 통하여 접속된 제 1 스위칭 소자와, 연산 증폭 회로의 상기 입력 단자 중 하나와 출력 단자 사이에 접속된 제 2 커패시터와, 연산 증폭 회로의 상기 입력 단자 중 하나와 출력 단자 사이에 접속된 제 2 스위칭 소자와, 연산 증폭 회로의 입력 단자 중 다른 하나와 제 3 커패시터를 통하여 접속된 제 3 스위칭 소자와, 연산 증폭 회로의 입력 단자 중 다른 하나와 출력 단자 사이에 접속된 제 4 커패시터와, 연산 증폭 회로의 입력 단자 중 다른 하나와 출력 단자 사이에 접속된 제 4 스위칭 소자를 갖는 반도체 회로다. 또한, 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자는 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 반도체 회로다.
이러한 구성으로 함으로써, 안정된 입출력 특성을 갖고 또 기준 전압이 불필요한 차동형 스위치드 커패시터 앰프 회로를 구성할 수 있다. 기준 전압이 불필요하기 때문에 기준 전압을 생성하기 위한 회로를 별도 형성할 필요가 없어 스위치드 커패시터 앰프 회로가 적용되는 반도체 회로의 구성을 간략화할 수 있다.
또한, 본 발명의 일 형태는 연산 증폭 회로와, 상기 연산 증폭 회로의 입력 단자 중 하나와 접속된 제 1 스위칭 소자와, 제 1 스위칭 소자와 제 1 커패시터를 통하여 접속된 제 2 스위칭 소자와, 연산 증폭 회로의 입력 단자 중 하나와 출력 단자 사이에 접속된 제 2 커패시터와, 전극 중 하나가 제 1 커패시터와 제 2 스위칭 소자 사이에 접속되고, 전극 중 다른 하나에 기준 전압이 입력되는 제 3 스위칭 소자와, 전극 중 하나가 제 1 커패시터와 제 1 스위칭 소자 사이에 접속되고, 전극 중 다른 하나에 기준 전압이 입력되는 제 4 스위칭 소자를 갖고, 연산 증폭 회로의 입력 단자 중 다른 하나에는 기준 전압이 입력되는 반도체 회로다. 또한, 제 1 스위칭 소자와 제 2 스위칭 소자는 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 반도체 회로다.
이러한 구성으로 함으로써, 입력 신호에 기인한 노이즈가 유지 기간에 출력되는 출력 신호에 입력되는 것이 매우 저감되어 안정된 입출력 특성을 얻을 수 있는 스위치드 커패시터 적분 회로로 할 수 있다.
또한, 상기 전계 효과 트랜지스터는 채널이 형성되는 반도체층에 산화물 반도체를 포함하여 구성되는 것이 바람직하다.
또한, 본 명세서 등에서 스위치드 커패시터 회로는 적어도 하나의 스위칭 소자와 적어도 하나의 커패시터를 갖고, 상기 스위칭 소자와 상기 커패시터가 직렬 또는 병렬로 접속된 회로이고, 스위칭 소자의 스위칭 동작에 의하여 커패시터로의 충전 및 커패시터로부터의 방전이 제어되는 회로를 말한다.
본 발명의 일 형태에 따르면, 안정된 입출력 특성을 얻을 수 있는 반도체 회로를 제공할 수 있다. 특히, 스위칭 소자의 누설 전류에 기인한 문제가 억제된 반도체 회로를 제공할 수 있다.
도 1은 본 발명의 일 형태인 반도체 회로를 설명하기 위한 도면.
도 2는 본 발명의 일 형태인 반도체 회로의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일 형태인 반도체 회로를 설명하기 위한 도면.
도 4는 본 발명의 일 형태인 반도체 회로를 설명하기 위한 도면.
도 5(A) 내지 도 5(D)는 본 발명의 일 형태인 트랜지스터의 구성을 설명하기 위한 도면.
도 6(A) 내지 도 6(E)는 본 발명의 일 형태인 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 7은 본 발명의 일 형태인 반도체 회로의 구성을 설명하기 위한 도면.
도 8(A) 내지 도 8(E)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 9(A) 내지 도 9(C)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 10(A) 내지 도 10(C)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 11은 종래의 스위치드 커패시터 앰프 회로를 설명하기 위한 도면.
도면을 사용하여 실시형태에 대하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서의 각 도면에서 각 구성의 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
트랜지스터는 반도체 소자의 한 가지이며, 전류나 전압의 증폭이나 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서 기재하는 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있다.
또한, 본 명세서 등에서 트랜지스터의 소스 및 드레인 중 하나를 "제 1 전극"이라고 부르고, 소스 및 드레인 중 다른 하나를 "제 2 전극"이라고 부르는 경우가 있다. 또한, 이때, 게이트는 "게이트" 또는 "게이트 전극"이라고도 부른다.
또한, 본 명세서 등에서 "전기적으로 접속된다"란 "어떤 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우를 포함한다. 여기서, "전기적 작용을 갖는 것"은 접속되는 대상 사이에서 전기 신호를 주고받고 할 수 있게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 커패시터, 그 외 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에서 노드란 회로를 구성하는 소자의 전기적인 접속을 가능하게 하는 소자(예를 들어, 배선 등)를 말한다. 따라서, "A가 접속된 노드"란 A와 전기적으로 접속되고 또 A와 동전위라고 볼 수 있는 배선을 말한다. 또한, 배선의 도중에 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 저항 소자, 다이오드 등)가 하나 이상 배치되어 있어도 A와 동전위라고 볼 수 있다면 같은 노드인 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 회로의 구성의 일례와 그 회로 동작에 대하여 도 1 내지 도 4를 사용하여 설명한다.
<구성예>
도 1은 본 실시형태에서 예시하는 스위치드 커패시터 앰프 회로(100)의 회로도를 도시한 것이다. 본 구성의 스위치드 커패시터 앰프 회로(100)는 입력 신호 IN으로서 입력되는 연속 시간 신호의 전압 진폭을 증폭하고, 출력 신호 OUT로서 이산 시간 신호를 출력하는 증폭 회로다.
스위치드 커패시터 앰프 회로(100)는 3개의 스위칭 소자(트랜지스터(101), 트랜지스터(102), 및 스위치(103))와, 2개의 커패시터(커패시터 C1 및 커패시터 C2), 및 연산 증폭 회로(111)를 갖는다.
트랜지스터(101)는 제 1 전극이 입력 신호 IN이 입력되는 입력 단자에 접속되어 있고, 제 2 전극이 커패시터 C1의 제 1 단자, 및 스위치(103)의 제 1 전극에 접속되어 있다. 커패시터 C1은 제 2 단자가 연산 증폭 회로(111)의 마이너스 단자, 커패시터 C2의 제 1 단자, 및 트랜지스터(102)의 제 1 전극에 접속되어 있다. 트랜지스터(102)는 제 2 전극이 커패시터 C2의 제 2 단자, 연산 증폭 회로(111)의 출력 단자, 및 출력 신호 OUT가 출력되는 스위치드 커패시터 앰프 회로(100)의 출력 단자에 접속되어 있다. 또한, 스위치(103)의 제 2 전극 및 연산 증폭 회로(111)의 플러스 단자는 접지되어 있다.
연산 증폭 회로(111)는 2개의 입력 단자 사이의 전위차에 따라 동작하는 차동 증폭 회로 중 하나이고, 예를 들어, 각종 연산 증폭기를 사용할 수 있다. 또한, 연산 증폭 회로(111)는 n채널형 트랜지스터와 p채널형 트랜지스터를 포함하여 구성되어 있어도 좋다.
여기서, 트랜지스터(101)와 커패시터 C1 사이의 노드를 node(A)라고 부르고, 연산 증폭 회로(111)의 마이너스 단자에 접속된 노드를 node(B)라고 부르기로 한다.
또한, 트랜지스터(101) 및 트랜지스터(102) 각각의 게이트에는 동일 클록 신호 S1이 입력되고, 스위치(103)에는 클록 신호 S1과 위상이 반대인 클록 신호 S2가 입력된다. 여기서, 각각의 트랜지스터의 게이트에 입력되는 클록 신호의 하이 레벨 전위는 그 트랜지스터를 충분히 온 상태로 하는 값, 바꿔 말하면, 입력 전압에 따르지 않고 트랜지스터가 선형 영역에서 동작되는 값이 입력되는 것이 바람직하다. 이러한 전압으로 동작시킴으로써, 트랜지스터를 통하여 입력되는 전압이 상기 트랜지스터의 임계값 전압의 영향을 받아 전압이 강하되는 것을 억제할 수 있다. 이하의 설명에서는 트랜지스터의 임계값 전압에 기인한 전압 강하는 무시할 수 있는 것으로 한다.
또한, 트랜지스터(101) 및 트랜지스터(102)는 n채널형 트랜지스터다.
여기서, 트랜지스터(101) 및 트랜지스터(102)로서, 예를 들어, 채널이 형성되는 반도체층에 실리콘보다 밴드 갭이 큰 반도체를 사용한 트랜지스터를 적용할 수 있다. 예를 들어, 2eV 이상, 바람직하게는, 2.5eV 이상, 더 바람직하게는, 3.0eV 이상인 밴드 갭을 갖는 반도체를 사용할 수 있다. 이러한 반도체로서 산화물 반도체를 사용하는 것이 바람직하다.
또한, 상기 산화물 반도체를 포함한 트랜지스터는 오프 상태에서의 누설 전류(이하, 오프 전류라고도 함)가 낮고, 채널 폭 1μm당 10aA(1×10-17A) 이하, 바람직하게는 채널 폭 1μm당 1aA(1×10-18A) 이하, 더 바람직하게는 채널 폭 1μm당 10zA(1×10-20A) 이하, 더 바람직하게는 채널 폭 1μm당 1zA(1×10-21A) 이하, 더 바람직하게는 채널 폭 1μm당 100yA(1×10-22A) 이하다.
스위치(103)로서 실리콘 등 공지의 반도체 재료를 사용한 트랜지스터를 적용할 수 있다. 또한, 트랜지스터(101) 및 트랜지스터(102)와 같은 반도체 재료를 사용하여 구성되어 있어도 좋다. 스위치(103)를 트랜지스터(101) 및 트랜지스터(102)와 같은 반도체 재료를 사용하여 구성하면, 제작 공정을 간략화시킬 수 있다. 또한, 실시형태 3에서 예시하는 바와 같이, 스위치(103)를 실리콘 등의 반도체 재료를 사용하여 형성하고, 스위치(103) 위에 트랜지스터(101) 및 트랜지스터(102)를 형성하는 구성으로 함으로써 회로의 점유 면적을 축소시킬 수 있다.
<회로 동작예>
스위치드 커패시터 앰프 회로(100)의 회로 동작에 대하여 도 1 및 도 2를 참조하여 이하에서 설명한다. 또한, 배경 기술로서 설명한 내용과 중복된 부분의 설명은 생략할 경우가 있다.
여기서, 스위치드 커패시터 앰프 회로(100)의 동작은 샘플링 기간과 유지 기간의 2개의 기간을 갖는다. 스위치드 커패시터 앰프 회로(100)는 샘플링 기간에 입력 신호 IN의 입력 전압 Vin을 샘플링한다. 또한, 유지 기간에 커패시터 C1 및 커패시터 C2의 용량비로 결정되는 증폭비에 따라 증폭된 출력 전압 Vout를 갖는 출력 신호 OUT를 출력할 수 있다.
도 2는 스위치드 커패시터 앰프 회로(100)의 회로 동작에서의 타이밍 차트의 일례다. 도 2는 도 1에 도시된 입력 신호 IN, 클록 신호 S1, 클록 신호 S2, node(A), node(B), 및 출력 신호 OUT 각각에서의 전압의 시간 추이를 도시한 것이다.
여기서, 본 명세서 등에 기재된 스위치는 입력되는 클록 신호로서 하이 레벨 전위가 입력되면 온 상태가 되고, 로우 레벨 전위가 입력되면 오프 상태가 되도록 동작하는 것으로 한다.
우선, 샘플링 기간에 클록 신호 S1로서 하이 레벨 전위가 입력되고, 클록 신호 S2로서 로우 레벨 전위가 입력된다. 즉, 샘플링 기간에 트랜지스터(101) 및 트랜지스터(102)는 온 상태가 되고, 스위치(103)는 오프 상태가 된다.
따라서, 샘플링 기간에 node(A)에는 트랜지스터(101)를 통하여 입력 전압 Vin이 입력된다. 한편, node(B)의 전위와 출력 신호 OUT의 전위는 양쪽 모두 접지 전위가 된다.
그리고, 유지 기간에 클록 신호 S1로서 로우 레벨 전위가 입력되고, 클록 신호 S2로서 하이 레벨 전위가 입력된다. 즉, 유지 기간에 트랜지스터(101) 및 트랜지스터(102)는 오프 상태가 되고, 스위치(103)는 온 상태가 된다.
따라서, 유지 기간에 node(A)에는 스위치(103)를 통하여 접지 전위가 입력된다. 또한, node(B)는 가상적으로 접지되기 때문에 접지 전위가 유지된다. 또한, 유지 기간으로 이행되기 직전의 입력 전압 Vin을 커패시터 C1과 커패시터 C2의 용량비에 따라 증폭한 출력 전압 Vout가 출력 신호 OUT로서 출력된다.
여기서, 유지 기간 중의 트랜지스터(101)에 착안한다. 트랜지스터(101)의 제 1 전극에 접속된 입력 신호 IN이 입력되는 단자로부터는 항상 입력 전압 Vin이 입력되지만, 트랜지스터(101)의 오프 전류가 매우 낮기 때문에 node(A)와 상기 입력 단자는 거의 완전히 절연되어 있다. 따라서, 입력 전압 Vin의 진폭이 노이즈로서 node(A)에 입력되는 것이 매우 억제되어 node(A)는 안정된 전위가 유지된다. 따라서, 커패시터 C1을 통하여 node(A)와 용량 결합된 node(B)의 전위도 안정된 전위가 유지되고, 결과적으로 안정된 출력 전압 Vout를 갖는 출력 신호 OUT를 얻을 수 있다.
또한, 유지 기간 중의 트랜지스터(102)에 착안한다. 트랜지스터(102)의 제 1 전극과 제 2 전극 사이에는 커패시터 C2와 마찬가지로 출력 전압 Vout의 전압이 인가된 상태가 유지되어 있다. 여기서, 트랜지스터(102)의 오프 전류는 극히 낮기 때문에 출력 신호 OUT가 출력되는 스위치드 커패시터 앰프 회로(100)의 출력 단자와 node(B)는 거의 완전히 절연되어 출력 전압 Vout는 매우 안정된 전위가 유지된다.
따라서, 이러한 구성으로 함으로써 스위칭 소자의 누설 전류에 기인한 문제가 억제되어 안정된 입출력 특성이 얻어지는 스위치드 커패시터 앰프 회로(100)로 할 수 있다.
또한, 종래의 스위치드 커패시터 앰프 회로에서는 커패시터 C2에 병렬로 접속된 스위칭 소자의 오프 전류를 고려하여 출력 전압 Vout를 안정화시키기 위하여 커패시터 C1과 커패시터 C2의 용량값을 미리 크게 설정해 둘 필요가 있었다. 그러나, 본 구성의 스위치드 커패시터 앰프 회로(100)에서는 커패시터 C2에 병렬로 접속되는 트랜지스터(102)의 오프 전류가 매우 작으므로 커패시터 C1과 커패시터 C2로서 매우 작은 용량값을 갖는 커패시터를 사용할 수 있다. 또한, 예를 들어, 배선 사이의 용량 성분을 이용함으로써 별도로 커패시터를 형성하지 않은 구성으로 할 수도 있다. 따라서, 상술한 바와 같이 오프 전류가 매우 작은 트랜지스터가 적용된 스위치드 커패시터 앰프 회로는 그 회로의 레이아웃 크기를 종래보다 축소시킬 수 있다.
<변형예 1>
상기에서 예시한 구성과 다른 회로 구성예를 이하에서 설명한다.
도 3에 도시된 스위치드 커패시터 앰프 회로는 기준 전위(접지 전압)를 사용하지 않는 차동형 스위치드 커패시터 앰프 회로다.
커패시터 C1을 통하여 연산 증폭 회로(111)의 플러스 단자에는 트랜지스터(101a)의 제 2 전극이 접속되어 있다. 또한, 연산 증폭 회로(111)의 플러스 단자와 마이너스 출력 단자에는 커패시터 C2 및 트랜지스터(102a)가 각각 병렬로 접속되어 있다. 또한, 트랜지스터(104a)의 제 1 전극이 트랜지스터(101a)와 커패시터 C1 사이의 노드에 접속되어 있고, 제 2 전극이 연산 증폭 회로(111)의 마이너스 출력 단자에 접속되어 있다.
또한, 커패시터 C3을 통하여 연산 증폭 회로(111)의 마이너스 단자에는 트랜지스터(101b)의 제 2 전극이 접속되어 있다. 또한, 연산 증폭 회로(111)의 마이너스 단자와 플러스 출력 단자에는 커패시터 C4 및 트랜지스터(102b)가 각각 병렬로 접속되어 있다. 또한, 트랜지스터(104b)의 제 1 전극이 트랜지스터(101b)와 커패시터 C3 사이의 노드에 접속되어 있고, 제 2 전극이 연산 증폭 회로(111)의 플러스 출력 단자에 접속되어 있다.
또한, 커패시터 C1과 연산 증폭 회로(111) 사이의 노드와, 커패시터 C3과 연산 증폭 회로(111) 사이의 노드 각각에는 트랜지스터(105)의 제 1 전극 및 제 2 전극이 접속되어 있다.
트랜지스터(101a)의 제 1 전극이 접속된 노드와, 트랜지스터(101b)의 제 1 전극이 접속된 노드 사이에는 전위차가 입력 전압 Vin이 되도록 입력 신호가 입력된다. 또한, 연산 증폭 회로(111)의 마이너스 출력 단자와 플러스 출력 단자 사이의 전위차가 출력 전압 Vout가 된다.
여기서, 트랜지스터(101a), 트랜지스터(101b), 트랜지스터(102a), 및 트랜지스터(102b) 각각의 게이트에는 클록 신호 S1이 입력된다. 또한, 트랜지스터(104a) 및 트랜지스터(104b) 각각의 게이트에는 클록 신호 S2가 입력된다. 또한, 트랜지스터(105)의 게이트에는 클록 신호 S3이 입력된다.
여기서, 트랜지스터(105)는 연산 증폭 회로(111)의 플러스 단자와 마이너스 단자를 동전위로 하기 위한 리셋 기능을 실현하기 위하여 형성되고, 상기 리셋이 행해지는 리셋 기간은 클록 신호 S3에 의하여 제어된다.
클록 신호 S1로서 하이 레벨 전위가 입력되는 기간이 샘플링 기간이고, 또한, 클록 신호 S2로서 하이 레벨 전위가 입력되는 기간이 유지 기간이다. 또한, 클록 신호 S3으로서 하이 레벨 전위가 입력되는 기간이 리셋 기간이다. 여기서, 리셋 기간은 유지 기간과 중복되지 않도록 설정되어 있으면 좋고, 샘플링 기간 직전에 설정하여도 좋고, 샘플링 기간과 중복되도록 설정되어 있어도 좋다.
이러한 구성의 차동형 스위치드 커패시터 앰프 회로는 각 트랜지스터의 전기적인 특성 편차에 기인한 오프 셋 전압을 저감시킬 수 있으므로, 정밀도가 더 높은 입출력 특성을 얻을 수 있다.
여기서, 본 구성에서 트랜지스터(101a), 트랜지스터(101b), 트랜지스터(102a), 트랜지스터(102b), 트랜지스터(104a), 트랜지스터(104b), 및 트랜지스터(105)로서 상기에서 예시한 오프 전류가 매우 저감된 트랜지스터가 적용된다. 따라서, 본 구성의 스위치드 커패시터 앰프 회로는 스위칭 소자의 누설 전류에 기인한 문제가 개선되어 안정된 입출력 특성을 얻을 수 있다.
<변형예 2>
상기에서 예시한 오프 전류가 매우 저감된 트랜지스터와, 커패시터와, 연산 증폭 회로를 조합한 구성은 스위치드 커패시터 앰프 회로 등의 증폭 회로 외에도 필터 회로나 적분 회로 등의 반도체 회로에도 적용할 수 있다. 상기에서 예시한 오프 전류가 매우 저감된 트랜지스터를 스위치드 커패시터 적분 회로에 적용한 예를 이하에서 설명한다.
도 4는 예시하는 스위치드 커패시터 적분 회로의 구성을 도시한 것이다.
도 4에 도시된 스위치드 커패시터 적분 회로는 도 1에서 예시한 스위치드 커패시터 앰프 회로에서 트랜지스터(102)를 제외하고 트랜지스터(106) 및 스위치(107)를 추가한 구성이다.
트랜지스터(106)는 커패시터 C1과 연산 증폭 회로(111) 사이에 직렬로 접속되어 있다. 또한, 스위치(107)는 제 1 전극이 커패시터 C1과 트랜지스터(106) 사이의 노드에 접속되어 있고, 제 2 전극이 접지되어 있다.
트랜지스터(101)와 스위치(107)는 클록 신호 S1에 의하여 제어된다. 한편, 트랜지스터(106)와 스위치(103)는 클록 신호 S1과 위상이 반대인 클록 신호 S2에 의하여 제어된다. 여기서, 클록 신호 S1에 의하여 트랜지스터(101)와 스위치(107)가 온 상태가 되는 기간이 샘플링 기간이고, 클록 신호 S2에 의하여 트랜지스터(106)와 스위치(103)가 온 상태가 되는 기간이 유지 기간이다.
샘플링 기간에 커패시터 C1에는 입력 전압 Vin에 따른 전하가 축적된다. 이어서, 유지 기간으로 이행되면, 커패시터 C1에 축적된 전하가 트랜지스터(106)를 통하여 커패시터 C2로 이동함으로써, 상기 전하에 따라 커패시터 C2의 양단에 인가되는 전압(출력 전압 Vout에 상당함)이 변화된다. 이어서, 샘플링 기간으로 이행되어도 트랜지스터(106)가 오프 상태가 되기 때문에 커패시터 C2에 축적된 전하는 유지되고 출력 전압 Vout는 샘플링 기간 직전의 유지 기간에서의 값을 유지한다. 상술한 바와 같이 하여 입력 단자에 입력되는 입력 전압 Vin이 적분된 출력 전압 Vout가 출력 단자에 출력된다.
여기서, 트랜지스터(101) 및 트랜지스터(106)로서 상기에서 예시한 오프 전류가 매우 저감된 트랜지스터가 적용된다.
따라서, 샘플링 기간에 연산 증폭 회로(111) 및 커패시터 C2와 입력 전압 Vin이 입력되는 커패시터 C1은 트랜지스터(106)에 의하여 거의 완전히 절연되어 있기 때문에 입력 신호 IN에 기인한 노이즈가 출력 신호 OUT에 입력되는 것이 매우 억제되어 안정된 출력 신호를 얻을 수 있다. 또한, 유지 기간에도 입력 신호 IN과 커패시터 C1은 트랜지스터(101)에 의하여 거의 완전히 절연되어 있기 때문에 상기 입력 신호에 기인한 노이즈가 출력 신호 OUT에 입력되는 것이 매우 억제되어 안정된 출력 신호를 얻을 수 있다.
상술한 바와 같이, 상기에서 예시한 바와 같은 오프 전류가 매우 저감된 트랜지스터와 커패시터가 직렬 또는 병렬로 접속된 스위치드 커패시터 회로를 구성하고, 상기 스위치드 커패시터 회로와 연산 증폭기를 조합하여 구성된 반도체 회로는 스위칭 소자의 누설 전류로 인한 문제가 억제되어 안정된 입출력 특성을 얻을 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 기재된 반도체 회로에 적용할 수 있는 산화물 반도체층을 포함한 트랜지스터의 예에 대하여 설명한다.
상기 산화물 반도체층을 포함한 트랜지스터의 구조예에 대하여 도 5(A) 내지 도 5(D)를 사용하여 설명한다. 도 5(A) 내지 도 5(D)는 본 실시형태의 트랜지스터의 구조예를 도시한 단면 모식도다.
도 5(A)에 도시된 트랜지스터는 도전층(601(a))과, 절연층(602(a))과, 반도체층(603(a))과, 도전층(605a(a))과, 도전층(605b(a))과, 절연층(606(a))과, 도전층(608(a))을 포함한다.
도전층(601(a))은 피(被)소자 형성층(600(a)) 위에 형성되어 있다.
절연층(602(a))은 도전층(601(a)) 위에 형성되어 있다.
반도체층(603(a))은 절연층(602(a))을 개재(介在)하여 도전층(601(a))과 중첩되어 있다.
도전층(605a(a)) 및 도전층(605b(a)) 각각은 반도체층(603(a)) 위에 형성되어 있고, 반도체층(603(a))과 전기적으로 접속되어 있다.
절연층(606(a))은 반도체층(603(a)), 도전층(605a(a)) 및 도전층(605b(a)) 위에 형성되어 있다.
도전층(608(a))은 절연층(606(a))을 개재하여 반도체층(603(a))과 중첩되어 있다.
또한, 도전층(601(a)) 및 도전층(608(a)) 중 하나를 반드시 형성하지 않아도 좋다. 또한, 도전층(608(a))을 형성하지 않은 경우에는, 절연층(606(a))을 형성하지 않아도 좋다.
도 5(B)에 도시된 트랜지스터는 도전층(601(b))과, 절연층(602(b))과, 반도체층(603(b))과, 도전층(605a(b))과, 도전층(605b(b))과, 절연층(606(b))과, 도전층(608(b))을 포함한다.
도전층(601(b))은 피소자 형성층(600(b)) 위에 형성되어 있다.
절연층(602(b))은 도전층(601(b)) 위에 형성되어 있다.
도전층(605a(b)) 및 도전층(605b(b)) 각각은 절연층(602(b))의 일부 위에 형성되어 있다.
반도체층(603(b))은 도전층(605a(b)) 및 도전층(605b(b)) 위에 형성되어 있고, 도전층(605a(b)) 및 도전층(605b(b))이 전기적으로 접속되어 있다. 또한, 반도체층(603(b))은 절연층(602(b))을 개재하여 도전층(601(b))과 중첩되어 있다.
절연층(606(b))은 반도체층(603(b)), 도전층(605a(b)), 및 도전층(605b(b)) 위에 형성되어 있다.
도전층(608(b))은 절연층(606(b))을 개재하여 반도체층(603(b))과 중첩되어 있다.
또한, 도전층(601(b)) 및 도전층(608(b)) 중 하나를 반드시 형성하지 않아도 좋다. 또한, 도전층(608(b))을 형성하지 않은 경우에는, 절연층(606(b))을 형성하지 않아도 좋다.
도 5(C)에 도시된 트랜지스터는 도전층(601(c))과, 절연층(602(c))과, 반도체층(603(c))과, 도전층(605a(c))과, 도전층(605b(c))을 포함한다.
반도체층(603(c))은 영역(604a(c)) 및 영역(604b(c))을 포함한다. 영역(604a(c)) 및 영역(604b(c))은 서로 이격되어 있고, 각각이 도펀트가 첨가된 영역이다. 또한, 영역(604a(c)) 및 영역(604b(c)) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603(c))은 피소자 형성층(600(c)) 위에 형성되어 있다. 또한, 영역(604a(c)) 및 영역(604b(c))을 반드시 형성하지 않아도 좋다.
도전층(605a(c)) 및 도전층(605b(c))은 반도체층(603(c)) 위에 형성되어 있고, 반도체층(603(c))과 전기적으로 접속되어 있다. 또한, 도전층(605a(c)) 및 도전층(605b(c))의 측면은 테이퍼 형상이다.
또한, 도전층(605a(c))은 영역(604a(c))의 일부와 중첩되어 있지만, 본 발명은 반드시 이것에 한정되지 않는다. 도전층(605a(c))을 영역(604a(c))의 일부와 중첩시킴으로써 도전층(605a(c))과 영역(604a(c)) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a(c))과 중첩된 반도체층(603(c))의 모든 영역이 영역(604a(c))이라도 좋다.
또한, 도전층(605b(c))은 영역(604b(c))의 일부와 중첩되어 있지만, 본 발명은 반드시 이것에 한정되지 않는다. 도전층(605b(c))을 영역(604b(c))의 일부와 중첩시킴으로써 도전층(605b(c))과 영역(604b(c)) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605b(c))과 중첩된 반도체층(603(c))의 모든 영역이 영역(604b(c))이라도 좋다.
절연층(602(c))은 반도체층(603(c)), 도전층(605a(c)), 및 도전층(605b(c)) 위에 형성되어 있다.
도전층(601(c))은 절연층(602(c))을 개재하여 반도체층(603(c))과 중첩되어 있다. 절연층(602(c))을 개재하여 도전층(601(c))과 중첩된 반도체층(603(c))의 영역이 채널 형성 영역이 된다.
도 5(D)에 도시된 트랜지스터는 도전층(601(d))과, 절연층(602(d))과, 반도체층(603(d))과, 도전층(605a(d))과, 도전층(605b(d))을 포함한다.
도전층(605a(d)) 및 도전층(605b(d))은 피소자 형성층(600d) 위에 형성되어 있다. 또한, 도전층(605a(d)) 및 도전층(605b(d))의 측면은 테이퍼 형상이다.
반도체층(603(d))은 영역(604a(d)) 및 영역(604b(d))을 포함한다. 영역(604a(d)) 및 영역(604b(d))은 서로 이격되어 있고, 각각이 도펀트가 첨가된 영역이다. 또한, 영역(604a(d)) 및 영역(604b(d)) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603(d))은, 예를 들어, 도전층(605a(d)), 도전층(605b(d)), 및 피소자 형성층(600(d)) 위에 형성되어 있고, 도전층(605a(d)) 및 도전층(605b(d))과 전기적으로 접속되어 있다. 또한, 영역(604a(d)) 및 영역(604b(d))을 반드시 형성하지 않아도 좋다.
영역(604a(d))은 도전층(605a(d))과 전기적으로 접속되어 있다.
영역(604b(d))은 도전층(605b(d))과 전기적으로 접속되어 있다.
절연층(602(d))은 반도체층(603(d)) 위에 형성되어 있다.
도전층(601(d))은 절연층(602(d))을 개재하여 반도체층(603(d))과 중첩되어 있다. 절연층(602(d))을 개재하여 도전층(601(d))과 중첩된 반도체층(603(d))의 영역이 채널 형성 영역이 된다.
도 5(A) 내지 도 5(D)에 도시된 각 구성 요소에 대하여 이하에서 설명한다.
피소자 형성층(600(a)) 내지 피소자 형성층(600(d))으로서, 예를 들어, 절연층 또는 절연 표면을 갖는 기판 등을 사용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자 형성층(600(a)) 내지 피소자 형성층(600(d))으로서 사용할 수도 있다.
도전층(601(a)) 내지 도전층(601(d)) 각각은 트랜지스터의 게이트로서의 기능을 갖는다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 부른다.
도전층(601(a)) 내지 도전층(601(d))으로서, 예를 들어, 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(601(a)) 내지 도전층(601(d))의 형성에 적용할 수 있는 재료의 층을 적층함으로써 도전층(601(a)) 내지 도전층(601(d))을 구성할 수도 있다.
절연층(602(a)) 내지 절연층(602(d)) 각각은 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(602(a)) 내지 절연층(602(d))으로서는, 예를 들어, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층, 또는 산화란탄층을 사용할 수 있다. 또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 구성할 수도 있다.
또한, 절연층(602(a)) 내지 절연층(602(d))으로서는, 예를 들어, 원소 주기율표에서의 제 13족 원소 및 산소 원소를 함유한 재료의 절연층을 사용할 수도 있다. 예를 들어, 반도체층(603(a)) 내지 반도체층(603(d))이 제 13족 원소를 함유한 경우에는, 반도체층(603(a)) 내지 반도체층(603(d))과 접촉된 절연층으로서 제 13족 원소를 함유한 절연층을 사용함으로써 상기 절연층과 산화물 반도체층의 계면 상태를 양호하게 할 수 있다.
제 13족 원소 및 산소 원소를 함유한 재료로서는, 예를 들어, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란 갈륨의 함유량(atomic%)보다 알루미늄의 함유량(atomic%)이 많은 물질을 가리키고, 산화갈륨알루미늄이란 갈륨의 함유량(atomic%)이 알루미늄의 함유량(atomic%) 이상인 물질을 가리킨다. 예를 들어, Al2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2 - xO3 +α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)로 표기되는 재료를 사용할 수도 있다.
또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 구성할 수도 있다. 예를 들어, 복수의 Ga2Ox로 표기되는 산화갈륨을 함유한 층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 구성하여도 좋다. 또한, Ga2Ox로 표기되는 산화갈륨을 함유한 절연층 및 Al2Ox로 표기되는 산화알루미늄을 함유한 절연층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 구성하여도 좋다.
반도체층(603(a)) 내지 반도체층(603(d)) 각각은 트랜지스터의 채널이 형성되는 층으로서의 기능을 갖는다. 반도체층(603(a)) 내지 반도체층(603(d))에 적용할 수 있는 산화물 반도체로서는, 예를 들어, 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등을 포함한 금속 산화물을 사용할 수 있다.
4원계 금속 산화물로서는, 예를 들어, In-Sn-Ga-Zn-O계 금속 산화물 등을 사용할 수 있다.
3원계 금속 산화물로서는, 예를 들어, In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물 등을 사용할 수 있다.
2원계 금속 산화물로서는, 예를 들어, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, In-Sn-O계 금속 산화물, 또는 In-Ga-O계 금속 산화물 등을 사용할 수 있다.
또한, 산화물 반도체로서는, 예를 들어, In-O계 금속 산화물, Sn-O계 금속 산화물, 또는 Zn-O계 금속 산화물 등을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용할 수 있는 금속 산화물은 산화실리콘을 포함하여도 좋다.
In-Zn-O계 금속 산화물을 사용하는 경우에는, 예를 들어, In:Zn=50:1 내지 In:Zn=1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성비인 산화물 타깃을 사용하여 In-Zn-O계 금속 산화물의 반도체층을 형성할 수 있다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=S:U:R일 때 R>1.5S+U를 만족한다. In의 양을 늘림으로써, 트랜지스터의 이동도를 향상시킬 수 있다.
또한, 산화물 반도체로서는, InLO3(ZnO)m(m은 0보다 큰 수)로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다.
산화물 반도체는 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 갖는다.
또한, 반도체층(603(a)) 내지 반도체층(603(d))의 적어도 채널이 형성되는 영역은 결정성을 갖고, 비단결정이고, ab면에 수직인 방향에서 관찰할 때 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또 c축 방향으로 금속 원자가 층 형상으로 배열된 상, 또는 c축 방향으로 금속 원자와 산소 원자가 층 형상으로 배열된 상을 가져도 좋다. 상기 상을 갖는 산화물 반도체를 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고도 한다.
또한, 트랜지스터의 채널 길이를 30nm로 하였을 때 반도체층(603(a)) 내지 반도체층(603(d))의 두께를, 예를 들어, 5nm 정도로 하여도 좋다. 이 때, 반도체층(603(a)) 내지 반도체층(603(d))이 CAAC-OS의 산화물 반도체층이면, 트랜지스터에서의 단채널 효과를 억제할 수 있다.
또한, CAAC-OS에 대해서는 실시형태 4에서 자세히 설명하기로 한다.
영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d))은 n형 도전형 또는 p형 도전형을 부여하는 도펀트가 첨가되어 있고, 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 도펀트로서는, 예를 들어, 원소 주기율표 제 13족 원소(예를 들어, 붕소 등), 원소 주기율표 제 15족 원소(예를 들어, 질소, 인, 또는 비소 등) 중 하나 또는 복수를 사용할 수 있다. 또한, 트랜지스터의 소스로서의 기능을 갖는 영역을 소스 영역이라고도 부르고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 부른다. 영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d))에 도펀트를 첨가함으로써 도전층과의 접속 저항을 작게 할 수 있으므로 트랜지스터를 미세화할 수 있다.
도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터의 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))으로서는, 예를 들어, 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 예를 들어, 구리, 마그네슘, 및 알루미늄을 함유한 합금 재료의 층으로 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수 있다. 또한, 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d)에 적용할 수 있는 재료의 층을 적층함으로써 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수도 있다. 예를 들어, 구리, 마그네슘, 및 알루미늄을 함유한 합금 재료의 층과 구리를 함유한 층을 적층함으로써 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수 있다.
또한, 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))으로서는, 도전성 금속 산화물을 함유한 층을 사용할 수도 있다. 도전성 금속 산화물로서, 예를 들어, 산화인듐, 산화주석, 산화아연, 산화인듐-산화주석, 또는 산화인듐-산화아연을 사용할 수 있다. 또한, 도전층(605a(a)) 내지 도전층(605a(d)) 및 도전층(605b(a)) 내지 도전층(605b(d))에 적용할 수 있는 도전성 금속 산화물은 산화실리콘을 함유하여도 좋다.
절연층(606(a)) 및 절연층(606(b))으로서는, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(606(a)) 및 절연층(606(b))에 적용할 수 있는 재료를 적층함으로써 절연층(606(a)) 및 절연층(606(b))을 구성하여도 좋다. 예를 들어, 산화실리콘층, 산화알루미늄층 등으로 절연층(606(a)) 및 절연층(606(b))을 구성하여도 좋다. 예를 들어, 산화알루미늄층을 사용함으로써 반도체층(603(a)) 및 반도체층(603(b))으로 불순물이 침입되는 것을 억제하는 효과를 더 높일 수 있고, 또한, 반도체층(603(a)) 및 반도체층(603(b)) 내의 산소가 탈리되는 것을 억제하는 효과를 높일 수 있다.
도전층(608(a)) 및 도전층(608(b)) 각각은 트랜지스터의 게이트로서의 기능을 갖는다. 또한, 트랜지스터가 도전층(601(a)) 및 도전층(608(a))의 양쪽 모두 또는 도전층(601(b)) 및 도전층(608(b))의 양쪽 모두를 포함한 구조인 경우에는, 도전층(601(a)) 및 도전층(608(a))의 한쪽 또는 도전층(601(b)) 및 도전층(608(b))의 한쪽을 백 게이트, 백 게이트 전극, 또는 백 게이트 배선이라고도 부른다. 게이트로서의 기능을 갖는 복수의 도전층을 채널 형성층을 개재하여 형성함으로써, 트랜지스터의 임계값 전압을 제어하기 쉽게 할 수 있다.
도전층(608(a)) 및 도전층(608(b))으로서는, 예를 들어, 도전층(601(a)) 내지 도전층(601(d))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 도전층(608(a)) 및 도전층(608(b))에 적용할 수 있는 재료의 층을 적층함으로써 도전층(608(a)) 및 도전층(608(b))을 구성하여도 좋다.
또한, 본 실시형태의 트랜지스터는 채널 형성층으로서의 기능을 갖는 산화물 반도체층의 일부 위에 절연층을 포함하고, 상기 절연층을 개재하여 산화물 반도체층과 중첩되도록 소스 또는 드레인으로서의 기능을 갖는 도전층을 포함한 구조로 하여도 좋다. 상기 구조의 경우에는, 절연층은 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 부름)으로서의 기능을 갖는다. 채널 보호층으로서의 기능을 갖는 절연층으로서, 예를 들어, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료를 적층함으로써 채널 보호층으로서의 기능을 갖는 절연층을 구성하여도 좋다.
또한, 피소자 형성층(600(a)) 내지 피소자 형성층(600(d)) 위에 하지층을 형성하고, 상기 하지층 위에 트랜지스터를 형성하여도 좋다. 이 때, 하지층으로서는, 예를 들어, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료를 적층함으로써 하지층을 구성하여도 좋다. 예를 들어, 산화알루미늄층 및 산화실리콘층을 적층하여 하지층을 구성함으로써 하지층에 함유된 산소가 반도체층(603(a)) 내지 반도체층(603(d))을 통하여 탈리되는 것을 억제할 수 있다.
이어서, 본 실시형태의 트랜지스터의 제작 방법의 예로서 도 5(A)에 도시된 트랜지스터의 제작 방법의 예를 도 6(A) 내지 도 6(E)를 사용하여 이하에 설명한다. 도 6(A) 내지 도 6(E)는 도 5(A)에 도시된 트랜지스터의 제작 방법의 예를 설명하기 위한 단면 모식도다.
우선, 도 6(A)에 도시된 바와 같이, 피소자 형성층(600(a))을 준비하고, 피소자 형성층(600(a)) 위에 제 1 도전막을 형성하고, 제 1 도전막의 일부를 에칭함으로써 도전층(601(a))을 형성한다.
예를 들어, 스퍼터링법을 사용하여 도전층(601(a))에 적용할 수 있는 재료의 막을 형성함으로써 제 1 도전막을 형성할 수 있다. 또한, 제 1 도전막에 적용할 수 있는 재료의 막을 적층시켜 제 1 도전막을 형성할 수도 있다.
또한, 스퍼터링 가스로서, 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용함으로써, 형성되는 막의 상기 불순물 농도를 저감시킬 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에 스퍼터링 장치의 예비 가열실에서 예비 가열 처리를 행하여도 좋다. 상기 예비 가열 처리를 행함으로써 수소, 수분 등의 불순물을 탈리시킬 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에, 예를 들어, 아르곤, 질소, 헬륨, 또는 산소 분위기하에서 타깃 측에 전압을 인가하지 않고, RF 전원을 사용하여 기판 측에 전압을 인가함으로써 플라즈마를 형성하여 피형성면을 개질하는 처리(역 스퍼터링이라고도 함)를 행하여도 좋다. 역스퍼터링을 행함으로써 피형성면에 부착되어 있는 가루 상태의 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하는 경우에는, 흡착형 진공 펌프 등을 사용하여 막을 형성하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형 진공 펌프로서는, 예를 들어, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프 등을 사용할 수 있다. 또한, 콜드 트랩이 설치된 터보 분자 펌프를 사용하여 성막실 내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 사용함으로써 불순물을 함유한 배기가 역류되는 것을 저감시킬 수 있다.
또한, 상기 도전층(601(a))의 형성 방법과 같이 본 실시형태의 트랜지스터의 제작 방법예에서 막의 일부를 에칭하여 층을 형성하는 경우에는, 예를 들어, 포토리소그래피 공정에 의하여 막의 일부 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 막을 에칭함으로써 층을 형성할 수 있다. 또한, 이 경우에는 층을 형성한 후에 레지스트 마스크를 제거한다.
또한, 잉크젯법을 사용하여 레지스트 마스크를 형성하여도 좋다. 잉크젯법을 사용하면 포토마스크가 불필요하기 때문에 제조 비용을 저감시킬 수 있다. 또한, 투과율이 다른 복수의 영역을 갖는 노광 마스크(다계조 마스크라고도 함)를 사용하여 레지스트 마스크를 형성하여도 좋다. 다계조 마스크를 사용함으로써 두께가 다른 영역을 갖는 레지스트 마스크를 형성할 수 있고, 트랜지스터의 제작에 사용하는 레지스트 마스크의 개수를 저감시킬 수 있다.
다음에, 도 6(B)에 도시된 바와 같이, 도전층(601(a)) 위에 제 1 절연막을 형성함으로써 절연층(602(a))을 형성한다.
예를 들어, 스퍼터링법이나 플라즈마 CVD법 등을 사용하여 절연층(602(a))에 적용할 수 있는 재료의 막을 형성함으로써 제 1 절연막을 형성할 수 있다. 또한, 절연층(602(a))에 적용할 수 있는 재료의 막을 적층시킴으로써 제 1 절연막을 형성할 수도 있다. 또한, 고밀도 플라즈마 CVD법(예를 들어, μ파(예를 들어, 주파수가 2.45GHz인 μ파)를 사용한 고밀도 플라즈마 CVD법)을 사용하여 절연층(602(a))에 적용할 수 있는 재료의 막을 형성함으로써, 절연층(602(a))을 치밀하게 할 수 있고, 절연층(602(a))의 절연 내압을 향상시킬 수 있다.
다음에, 도 6(C)에 도시된 바와 같이, 절연층(602(a)) 위에 산화물 반도체막을 형성하고, 그 후, 산화물 반도체막의 일부를 에칭함으로써 반도체층(603(a))을 형성한다.
예를 들어, 스퍼터링법을 사용하여 도전층(603(a))에 적용할 수 있는 산화물 반도체 재료의 막을 형성함으로써 산화물 반도체막을 형성할 수 있다. 또한, 희(rare) 가스 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하에서 산화물 반도체막을 형성하여도 좋다. 또한, 반도체층(603(a))으로서 CAAC-OS의 산화물 반도체층을 형성하는 경우에는, 스퍼터링법을 사용하고, 산화물 반도체막이 형성되는 피소자 형성층의 온도를 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 형성한다. 이 때, 스퍼터링 장치 내의 수소 또는 물 등의 불순물의 농도는 매우 낮은 것이 바람직하다. 예를 들어, 산화물 반도체막을 형성하기 전에 가열 처리를 행함으로써 스퍼터링 장치 내의 수소 또는 물 등의 불순물 농도를 낮게 할 수 있다. 또한, 이 때, 절연층(602(a))은 평탄한 것이 바람직하다. 예를 들어, 절연층(602(a))의 평균 면 거칠기는 0.5nm 미만인 것이 바람직하고, 더 바람직하게는, 0.1nm 이하다.
또한, 스퍼터링 타깃으로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성비를 갖는 산화물 타깃을 사용하여 산화물 반도체막을 형성할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성비를 갖는 산화물 타깃을 사용하여 산화물 반도체막을 형성하여도 좋다.
또한, In-Sn-Zn-O계 재료막에 사용하는 산화물 반도체 타깃의 조성비는 원자수비로 In:Sn:Zn=1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등을 사용할 수 있다.
또한, 스퍼터링법을 사용하는 경우에는, 예를 들어, 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하에서 반도체층(603(a))을 형성한다. 이 때, 희 가스와 산소의 혼합 분위기하에서 반도체층(603(a))을 형성하는 경우에는, 희 가스의 양보다 산소의 양이 많은 것이 바람직하다.
다음에, 도 6(D)에 도시된 바와 같이, 절연층(602(a)) 및 반도체층(603(a)) 위에 제 2 도전막을 형성하고, 제 2 도전막의 일부를 에칭함으로써 도전층(605a(a)) 및 도전층(605b(a))을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(605a(a)) 및 도전층(605b(a))에 적용할 수 있는 재료의 막을 형성함으로써 제 2 도전막을 형성할 수 있다. 또한, 도전층(605a(a)) 및 도전층(605b(a))에 적용할 수 있는 재료의 막을 적층시킴으로써 제 2 도전막을 형성할 수도 있다.
다음에, 도 6(E)에 도시된 바와 같이, 반도체층(603(a))과 접촉되도록 절연층(606(a))을 형성한다.
예를 들어, 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하에서 스퍼터링법을 사용하여 절연층(606(a))에 적용할 수 있는 막을 형성함으로써 절연층(606(a))을 형성할 수 있다. 스퍼터링법을 사용하여 절연층(606(a))을 형성함으로써 트랜지스터의 백 채널로서의 기능을 갖는 반도체층(603(a))의 부분에서 저항이 저하되는 것을 억제할 수 있다. 또한, 절연층(606(a))을 형성할 때의 기판 온도는 실온 이상 300℃ 이하인 것이 바람직하다.
또한, 절연층(606(a))을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하여 노출된 반도체층(603(a)) 표면에 부착되어 있는 흡착수 등을 제거하여도 좋다. 플라즈마 처리를 행한 경우에는, 그 후 대기에 노출시키지 않고 절연층(606(a))을 형성하는 것이 바람직하다.
또한, 도 5(A)에 도시된 트랜지스터의 제작 방법의 일례에서는, 예를 들어, 600℃ 이상 750℃ 이하 또는 600℃ 이상 기판 변형점 미만의 온도로 가열 처리한다. 예를 들어, 산화물 반도체막을 형성한 후, 산화물 반도체막의 일부를 에칭한 후, 제 2 도전막을 형성한 후, 제 2 도전막의 일부를 에칭한 후, 또는 절연층(606(a))을 형성한 후에 상기 가열 처리를 행한다.
또한, 상기 가열 처리를 행하는 가열 처리 장치로서는 전기로(爐), 또는 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 예를 들어, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발광하는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. 또한, GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치다. 고온 가스로서는, 예를 들어, 희 가스 또는 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 가스(예를 들어, 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 행한 후, 상기 가열 처리를 행한 노와 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하여도 좋다. 이 때, 산소 가스 또는 N2O 가스는 물, 수소 등을 함유하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상, 즉 산소 가스 또는 N2O 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의하여 반도체층(603(a))에 산소가 공급되어 반도체층(603(a)) 내의 산소 결핍에 기인한 결함을 저감시킬 수 있다. 또한, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어의 도입은 상기 가열 처리를 행할 때 행하여도 좋다.
또한, 절연층(602(a))을 형성한 후, 산화물 반도체막을 형성한 후, 소스 전극 또는 드레인 전극이 되는 도전층을 형성한 후, 소스 전극 또는 드레인 전극이 되는 도전층 위의 절연층을 형성한 후, 또는 가열 처리한 후에 산소 플라즈마에 의한 산소 도핑 처리를 행하여도 좋다. 예를 들어, 2.45GHz의 고밀도 플라즈마에 의하여 산소 도핑 처리를 행하여도 좋다. 또한, 이온 주입법을 사용하여 산소 도핑 처리를 행하여도 좋다. 산소 도핑 처리를 행함으로써, 제작되는 트랜지스터의 전기 특성의 편차를 저감시킬 수 있다. 예를 들어, 산소 도핑 처리를 행하여 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽 모두를 화학량론적 조성비보다 산소가 많은 상태로 한다.
반도체층(603(a))과 접촉된 절연층 내의 산소를 과잉 상태로 함으로써 반도체층(603(a))에 산소가 공급되기 쉬워진다. 따라서, 반도체층(603(a)) 내 또는 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽과 반도체층(603(a))의 계면에서의 산소 결함을 저감시킬 수 있으므로, 반도체층(603(a))의 캐리어 농도를 더 저감시킬 수 있다. 또한, 이것에 한정되지 않고, 제조 과정에 의하여 반도체층(603(a))에 함유된 산소를 과잉으로 한 경우에도 반도체층(603(a))과 접촉된 상기 절연층에 의하여 반도체층(603(a))으로부터 산소가 탈리되는 것을 억제할 수 있다.
예를 들어, 절연층(602(a)) 및 절연층(606(a))의 한쪽 또는 양쪽 모두로서 산화갈륨을 함유한 절연층을 형성하는 경우에는, 상기 절연층에 산소를 공급하여 산화갈륨의 조성을 Ga2Ox로 할 수 있다.
또한, 절연층(602(a)) 및 절연층(606(a))의 한쪽 또는 양쪽 모두로서 산화알루미늄을 함유한 절연층을 형성하는 경우에는, 상기 절연층에 산소를 공급하여 산화알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602(a)) 및 절연층(606(a))의 한쪽 또는 양쪽 모두로서 산화갈륨알루미늄 또는 산화알루미늄갈륨을 함유한 절연층을 형성하는 경우에는, 상기 절연층에 산소를 공급하여 산화갈륨알루미늄 또는 산화알루미늄갈륨의 조성을 GaxAl2-xO3+α로 할 수 있다.
상술한 공정을 거쳐 반도체층(603(a))으로부터 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 배제하고 또 반도체층(603(a))에 산소를 공급함으로써 산화물 반도체층을 고순도화시킬 수 있다.
또한, 절연층(606(a))을 형성한 후에 상기 가열 처리와 별도로 불활성 가스 분위기하 또는 산소 가스 분위기하에서 가열 처리(바람직하게는, 200℃ 이상 600℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행하여도 좋다.
또한, 도 6(E)에 도시된 바와 같이, 절연층(606(a)) 위에 제 3 도전막을 형성하고, 제 3 도전막의 일부를 에칭함으로써 도전층(608(a))을 형성한다.
예를 들어, 스퍼터링법을 사용하여 도전층(608(a))에 적용할 수 있는 재료의 막을 형성함으로써 제 3 도전막을 형성할 수 있다. 또한, 제 3 도전막에 적용할 수 있는 재료의 막을 적층시켜 제 3 도전막을 형성할 수도 있다.
또한, 도 5(A)에 도시된 트랜지스터의 제작 방법예를 기재하였지만, 이것에 한정되지 않고, 예를 들어, 도 5(B) 내지 도 5(D)에 도시된 각 구성 요소에서 명칭이 도 5(A)에 도시된 각 구성 요소와 같고 또 기능 중 적어도 일부가 도 5(A)에 도시된 각 구성 요소와 같으면, 도 5(A)에 도시된 트랜지스터의 제작 방법 예의 설명을 적절히 원용할 수 있다.
또한, 도 5(C) 및 도 5(D)에 도시된 바와 같이, 영역(604a(c)) 및 영역(604a(d)), 또는 영역(604b(c)) 및 영역(604b(d))을 형성하는 경우에는, 게이트로서의 기능을 갖는 도전층이 형성되는 측으로부터 반도체층에 도펀트를 첨가함으로써 게이트 절연층으로서의 기능을 갖는 절연층을 개재하여 자기 정합적으로 영역(604a(c)), 영역(604a(d)), 영역(604b(c)), 및 영역(604b(d))을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도펀트를 첨가할 수 있다.
도 5(A) 내지 도 6(E)를 사용하여 설명한 바와 같이, 본 실시형태의 트랜지스터의 일례는 게이트로서의 기능을 갖는 도전층과, 게이트 절연층으로서의 기능을 갖는 절연층과, 게이트 절연층으로서의 기능을 갖는 절연층을 개재하여 게이트로서의 기능을 갖는 도전층과 중첩되고 채널이 형성되는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속되어 있고 소스 및 드레인 중 한쪽으로서의 기능을 갖는 도전층과, 산화물 반도체층과 전기적으로 접속되어 있고 소스 및 드레인 중 다른 쪽으로서의 기능을 갖는 도전층을 포함한 구조다.
상기 채널이 형성되는 산화물 반도체층은 고순도화시킴으로써 I형 또는 실질적으로 I형이 된 산화물 반도체층이다. 산화물 반도체층을 고순도화시킴으로써, 산화물 반도체층의 캐리어 농도를 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만으로 할 수 있다. 또한, 상기 구조로 함으로써, 채널 폭 1μm당 오프 전류를 10aA(1×10-17A) 이하, 또한 채널 폭 1μm당 오프 전류를 1aA(1×10-18A) 이하, 또한 채널 폭 1μm당 오프 전류를 10zA(1×10-20A) 이하, 또한 채널 폭 1μm당 오프 전류를 1zA(1×10-21A) 이하, 또한 채널 폭 1μm당 오프 전류를 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는 낮으면 낮을수록 좋지만, 본 실시형태의 트랜지스터의 오프 전류의 하한값은 약 10-30A/μm인 것으로 개산된다.
본 실시형태의 산화물 반도체층을 포함한 트랜지스터를, 예를 들어, 상기 실시형태의 반도체 회로 내의 스위치에 적용함으로써 스위치의 누설 전류를 매우 저감시킬 수 있고, 안정된 입출력 특성을 얻을 수 있는 반도체 회로로 할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태의 반도체 회로의 구조예에 대하여 설명한다.
본 실시형태의 반도체 회로는 채널이 형성되고 원소 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터와, 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터를 사용하여 구성된다. 이 때, 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터는 원소 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터 위에 적층시킬 수 있다. 원소 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터는, 예를 들어, 도 1의 스위치(103)나 연산 증폭 회로(111)를 구성하는 트랜지스터에 적용된다.
원소 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터 위에 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터를 적층하는 예를 도 7에 도시하였다. 또한, 도 7에서는 실제 치수와 다른 치수의 구성 요소를 포함한다.
도 7에서는 반도체층(780)과, 절연층(784a)과, 절연층(784b)과, 도전층(785a)과, 도전층(785b)과, 절연층(786a)과, 절연층(786b)과, 절연층(786c)과, 절연층(786d)과, 절연층(788)과, 반도체층(753)과, 도전층(754a)과, 도전층(754b)과, 절연층(755)과, 도전층(756)과, 절연층(757a)과, 절연층(757b)과, 절연층(758)과, 절연층(759)과, 도전층(760a)과, 도전층(760b)으로 원소 주기율표의 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 p채널형 트랜지스터 및 n채널형 트랜지스터(예를 들어, 도 1에 도시된 연산 증폭 회로(111)를 구성하는 트랜지스터에 상당함)와 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터(예를 들어, 도 1에 도시된 트랜지스터(102)에 상당함)가 구성된다.
또한, 반도체층(780)은 영역(782a), 영역(782b), 영역(782c), 및 영역(782d)을 갖는다. 또한, 반도체층(780)은 절연 영역(781a) 내지 절연 영역(781c)으로 각 트랜지스터가 전기적으로 분리되어 있다.
반도체층(780)으로서는, 예를 들어, 반도체 기판을 사용할 수 있다. 또한, 다른 기판 위에 형성되어 있는 반도체층을 반도체층(780)으로서 사용할 수도 있다.
영역(782a) 및 영역(782b)은 서로 이격하여 형성되어 있고, p형 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(782a) 및 영역(782b)은 상기 p채널형 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 갖는다. 예를 들어, 영역(782a) 및 영역(782b) 각각은 별도 형성된 도전층에 전기적으로 접속되어 있어도 좋다.
영역(782c) 및 영역(782d)은 서로 이격하여 형성되어 있고, n형 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(782c) 및 영역(782d)은 상기 n채널형 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 갖는다. 예를 들어, 영역(782c) 및 영역(782d) 각각은 별도 형성된 도전층에 전기적으로 접속되어 있어도 좋다.
또한, 영역(782a) 내지 영역(782d)의 일부에 저농도 영역을 형성하여도 좋다. 이 때, 저농도 영역의 깊이는 그 외의 영역(782a) 내지 영역(782d)의 영역의 깊이보다 얕아도 좋지만, 이것에 한정되지 않는다.
절연층(784a)은 절연 영역(781a) 및 절연 영역(781b)에 끼워진 반도체층(780)의 영역 위에 형성되어 있다. 절연층(784a)은 상기 p채널형 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(784b)은 절연 영역(781b) 및 절연 영역(781c)에 끼워진 반도체층(780)의 영역 위에 형성되어 있다. 절연층(784b)은 상기 n채널형 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(784a) 및 절연층(784b)으로서는, 예를 들어, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 유기 절연 재료(예를 들어, 폴리이미드 또는 아크릴 등) 등의 재료의 층을 사용할 수 있다. 또한, 절연층(784a) 및 절연층(784b)에 적용할 수 있는 재료를 적층함으로써 절연층(784a) 및 절연층(784b)을 구성하여도 좋다.
도전층(785a)은 절연층(784a)을 개재하여 반도체층(780)과 중첩된다. 도전층(785a)과 중첩된 반도체층(780)의 영역이 상기 p채널형 트랜지스터의 채널 형성 영역이 된다. 도전층(785a)은 상기 p채널형 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(785b)은 절연층(784b)을 개재하여 반도체층(780)과 중첩된다. 도전층(785b)과 중첩된 반도체층(780)의 영역이 상기 n채널형 트랜지스터의 채널 형성 영역이 된다. 도전층(785b)은 상기 n채널형 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(785a) 및 도전층(785b)으로서는, 예를 들어, 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(785a) 및 도전층(785b)에 적용할 수 있는 재료를 적층함으로써 도전층(785a) 및 도전층(785b)을 구성할 수도 있다.
절연층(786a)은 절연층(784a) 위에 형성되어 있고, 도전층(785a)의 서로 대향하는 한 쌍의 측면 중 하나와 접촉된다.
절연층(786b)은 절연층(784a) 위에 형성되어 있고, 도전층(785a)의 서로 대향하는 상기 한 쌍의 측면 중 다른 하나와 접촉된다.
절연층(786c)은 절연층(784b) 위에 형성되어 있고, 도전층(785b)의 서로 대향하는 한 쌍의 측면 중 하나와 접촉된다.
절연층(786d)은 절연층(784b) 위에 형성되어 있고, 도전층(785b)의 서로 대향하는 상기 한 쌍의 측면 중 다른 하나와 접촉된다.
절연층(788)은 도전층(785a), 도전층(785b), 절연층(786a), 절연층(786b), 절연층(786c), 및 절연층(786d)을 덮어 형성되어 있다.
절연층(786a) 내지 절연층(786d) 및 절연층(788)으로서는, 절연층(784a) 및 절연층(784b)에 적용할 수 있는 재료 중 절연층(784a) 및 절연층(784b)에 적용한 재료와 같은 재료의 층 또는 다른 재료의 층을 사용할 수 있다. 또한, 절연층(786a) 내지 절연층(786d) 및 절연층(788)에 적용할 수 있는 재료를 적층함으로써 절연층(786a) 내지 절연층(786d) 및 절연층(788)을 구성할 수도 있다.
반도체층(753)은 절연층(788) 위에 형성되어 있다. 반도체층(753)은 영역(752a) 및 영역(752b)을 포함한다. 영역(752a) 및 영역(752b)은 도펀트가 첨가된 영역이고, 소스 영역 또는 드레인 영역으로서의 기능을 갖는다. 도펀트로서는, 상기 실시형태의 산화물 반도체층을 포함한 트랜지스터에 적용할 수 있는 도펀트를 적절히 사용할 수 있다. 또한, 영역(752a) 및 영역(752b)은 반드시 형성하지 않아도 좋다.
반도체층(753)으로서, 예를 들어, 도 5(A)에 도시된 반도체층(603(a))에 적용할 수 있는 재료의 층을 사용할 수 있다.
절연층(755)은 반도체층(753) 위에 형성되어 있다. 또한, 절연층(755)은 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(755)으로서, 예를 들어, 도 5(A)에 도시된 절연층(602(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(755)에 적용할 수 있는 재료를 적층함으로써 절연층(755)을 구성하여도 좋다.
도전층(756)은 절연층(755)을 개재하여 반도체층(753)과 중첩된다. 도전층(756)은 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(756)으로서는, 예를 들어, 도 5(A)에 도시된 도전층(601(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 도전층(756)에 적용할 수 있는 재료를 적층함으로써 도전층(756)을 구성하여도 좋다.
절연층(757a) 및 절연층(757b)은 도전층(756) 측면과 접촉하여 절연층(755) 위에 형성되어 있다. 또한, 절연층(757a) 및 절연층(757b)은 반드시 형성하지 않아도 좋다.
도전층(754a)은 반도체층(753)과 접촉되어 있고 또 전기적으로 접속되어 있다. 도전층(754a)은 상기 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(754b)은 반도체층(753)과 접촉되어 있고 또 전기적으로 접속되어 있다. 또한, 도전층(754b)은 도전층(785b)과 전기적으로 접속되어 있다. 도전층(754b)은 상기 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(754a) 및 도전층(754b)으로서, 예를 들어, 도 5(A)에 도시된 도전층(605a(a)) 및 도전층(605b(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 도전층(754a) 및 도전층(754b)에 적용할 수 있는 재료를 적층함으로써 도전층(754a) 및 도전층(754b)을 구성하여도 좋다.
절연층(758)은 도전층(756), 절연층(757a), 절연층(757b), 도전층(754a), 및 도전층(754b) 위에 형성되어 있다.
절연층(758)으로서는, 예를 들어, 도 5(A)에 도시된 도전층(602(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(758)에 적용할 수 있는 재료를 적층함으로써 절연층(759)을 구성하여도 좋다. 절연층(758)은 불순물이 침입되는 것을 억제하는 보호층으로서의 기능을 갖는다.
절연층(759)은 절연층(758) 위에 형성되어 있다.
절연층(759)으로서, 예를 들어, 도 5(A)에 도시된 절연층(602(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(759)에 적용할 수 있는 재료를 적층함으로써 절연층(759)을 구성하여도 좋다.
도전층(760a)은 절연층(758) 및 절연층(759)에 형성된 개구부를 통하여 도전층(754a)과 전기적으로 접속되어 있다. 도전층(760a)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(760b)은 절연층(758) 및 절연층(759)에 형성된 개구부를 통하여 도전층(754b)과 전기적으로 접속되어 있다. 도전층(760b)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다.
도전층(760a) 및 도전층(760b)으로서, 예를 들어, 도 5(A)에 도시된 도전층(605a(a)) 및 도전층(605b(a))에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 도전층(760a) 및 도전층(760b)에 적용할 수 있는 재료를 적층함으로써 도전층(760a) 및 도전층(760b)을 구성하여도 좋다.
상기 기재는 도 7에 도시된 반도체 회로의 구조예를 설명한 것이다.
도 7을 사용하여 설명한 바와 같이, 본 실시형태의 반도체 회로의 구조예에서는 다른 재료의 반도체층을 사용한 트랜지스터를 적층시켜 반도체 회로를 구성함으로써 회로 면적을 작게 할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에 적용할 수 있는 산화물 재료에 대하여 도 8(A) 내지 도 10(C)를 사용하여 설명한다.
본 실시형태에서 예시하는 CAAC-OS를 갖는 트랜지스터는 비결정 산화물 반도체를 사용한 트랜지스터보다 높은 전계 효과 이동도를 실현할 수 있고, 예를 들어, 더 높은 주파수 대역에서 동작시킬 수 있다.
본 실시형태에서는 c축 배향하고, 또 ab면, 표면, 또는 계면의 방향에서 관찰하여 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 다른(c축을 중심으로 하여 회전한) 결정을 포함한 산화물 반도체(CAAC-OS: C Axis Aligned Crystalline Oxide Semiconductor)에 대하여 설명한다.
CAAC-OS란 넓은 의미로 비단결정이고, 그 ab면에 수직인 방향에서 관찰할 때 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향으로 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함한 산화물 반도체를 가리킨다.
CAAC-OS는 단결정이 아니지만, 비정질만으로 형성된 것도 아니다. 또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 일치되어도 좋다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)을 향하여도 좋다.
CAAC-OS는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라 가시광에 투명하거나 불투명하거나 한다.
이러한 CAAC-OS의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자 또는 금속 원자와 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 산화물 반도체를 들 수도 있다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 따라서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되고, 또 ab면에 수직인 방향에서 관찰할 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 관찰할 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 어느 결정부와 다른 결정부에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향할 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향이 된다. 성막에 의하여 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시킬 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS에 대하여 도 8(A) 내지 도 10(C)를 사용하여 자세히 설명한다. 또한, 특별히 언급하지 않는 한, 도 8(A) 내지 도 10(C)는 위쪽 방향을 c축방향으로 하고, c축방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 8(A) 내지 도 8(E)에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미는 3배위의 O를 나타낸다.
도 8(A)에 6배위의 In 하나와, In에 근접한 4배위의 산소 원자(이하 4배위의 O라고 기재함) 6개를 갖는 구조를 도시하였다. 여기서는, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 8(A)의 구조는 팔면체 구조를 갖는 것이지만, 간편화를 위하여 평면 구조도 도시하였다. 또한, 도 8(A)의 상반부 및 하반부에는 각각 4배위의 O가 3개씩 있다. 도 8(A)에 도시된 소그룹은 전하가 0이다.
도 8(B)에 5배위의 Ga 하나와, Ga에 근접한 3배위의 산소 원자(이하 3배위의 O라고 기재함) 3개와, Ga에 근접한 4배위의 O 2개를 갖는 구조를 도시하였다. 3배위의 O는 모두 ab면에 존재한다. 도 8(B)의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있다. 또한, In도 5배위를 갖기 때문에 도 8(B)에 도시된 구조를 가질 수 있다. 도 8(B)에 도시된 소그룹은 전하가 0이다.
도 8(C)에 4배위의 Zn 하나와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시하였다. 도 8(C)의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 3개 있다. 또는, 도 8(C)의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 하나 있어도 좋다. 도 8(C)에 도시된 소그룹은 전하가 0이다.
도 8(D)에 6배위의 Sn 하나와, Sn에 근접한 4배위의 O 6개를 갖는 구조를 도시하였다. 도 8(D)의 상반부에는 4배위의 O가 3개 있고, 하반부에는 4배위의 O가 3개 있다. 도 8(D)에 도시된 소그룹은 전하가 +1이다.
도 8(E)에 Zn 2개를 포함한 소그룹을 도시하였다. 도 8(E)의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 하나 있다. 도 8(E)에 도시된 소그룹은 전하가 -1이다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 8(A)에 도시된 6배위의 In보다 상반부의 3개의 O는 아래 쪽 방향에 각각 근접 In을 3개 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 In을 3개 갖는다. 도 8(B)에 도시된 5배위의 Ga보다 상반부의 1개의 O는 아래 쪽 방향에 근접 Ga를 하나 갖고, 하반부의 1개의 O는 위쪽 방향에 근접 Ga를 하나 갖는다. 도 8(C)에 도시된 4배위의 Zn보다 상반부의 하나의 O는 아래 쪽 방향에 근접 Zn을 하나 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 위쪽 방향의 4배위의 O의 개수와, 그 O의 아래 쪽 방향에 있는 근접 금속 원자의 개수는 동일하며, 마찬가지로 금속 원자의 아래 쪽 방향의 4배위의 O의 개수와, 그 O의 위쪽 방향에 있는 근접 금속 원자의 개수는 동일하다. O는 4배위이기 때문에 아래 쪽 방향에 있는 근접 금속 원자의 개수와, 위쪽 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자 위쪽 방향에 있는 4배위의 O의 개수와, 다른 금속 원자 아래 쪽 방향에 있는 4배위의 O의 개수의 합이 4개일 때, 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 예를 들어, 하반부에 있는 4배위의 O를 통하여 6배위의 금속 원자(In 또는 Sn)가 결합하는 경우에는, 4배위의 O가 3개이므로 5배위의 금속 원자(Ga 또는 In) 및 4배위의 금속 원자(Zn) 중 어느 것과 결합한다.
상기 배위수를 갖는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 그 외에도 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 9(A)는 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한 것이다. 도 9(B)는 3개의 중그룹으로 구성된 대그룹을 도시한 것이다. 또한, 도 9(C)는 도 9(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
도 9(A)에서는 간편화를 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만을 도시하고, 예를 들어, Sn보다 상반부 및 하반부에 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 도시하였다. 마찬가지로, 도 9(A)에서 In보다 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있고, 동그라미 1이라고 도시하였다. 마찬가지로, 도 9(A)에서 상반부에는 4배위의 O가 3개 있고, 하반부에는 4배위의 O가 하나 있는 Zn과, 상반부에는 4배위의 O가 하나 있고, 하반부에는 4배위의 O가 3개 있는 Zn을 도시하였다.
도 9(A)에서 In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위의 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 3개 있는 Zn과 결합하고, 그 Zn보다 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 하나 있는 2개의 Zn로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 소그룹은 전하가 +1이다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서 도 8(E)에 도시된 바와 같은 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들어, Sn을 포함한 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 9(B)에 도시된 대그룹이 반복됨으로써, In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지다.
예를 들어, 도 10(A)는 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한 것이다.
도 10(A)에서 In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 In이, 4배위의 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 10(B)는 3개의 중그룹으로 구성된 대그룹을 도시한 것이다. 또한, 도 10(C)는 도 10(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn, 및 Ga 중 어느 것을 포함한 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이다.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 10(A)에 도시된 중그룹에 한정되지 않고, 도 10(A)와 In, Ga, Zn의 배열이 다른 중그룹이 조합된 대그룹으로 구성될 수도 있다.
구체적으로는, 도 10(B)에 도시된 대그룹이 반복됨으로써, In-Ga-Zn-O계 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계 층 구조는 InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있다.
CAAC-OS를 갖는 트랜지스터를 사용함으로써 비결정 산화물 반도체를 사용한 트랜지스터보다 높은 전계 효과 이동도를 실현할 수 있다. 이러한 트랜지스터는 높은 주파수 대역에서 동작시킬 수 있으므로, 예를 들어, CPU 등에도 사용할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 스위치드 커패시터 앰프 회로 101: 트랜지스터
101a: 트랜지스터 101b: 트랜지스터
102: 트랜지스터 102a: 트랜지스터
102b: 트랜지스터 103: 스위치
104a: 트랜지스터 104b: 트랜지스터
105: 트랜지스터 106: 트랜지스터
107: 스위치 111: 연산 증폭 회로
600: 피소자 형성층 601: 도전층
602: 절연층 603: 반도체층
604a: 영역 604b: 영역
605a: 도전층 605b: 도전층
606: 절연층 608: 도전층
752a: 영역 752b: 영역
753: 반도체층 754a: 도전층
754b: 도전층 755: 절연층
756: 도전층 757a: 절연층
757b: 절연층 758: 절연층
759: 절연층 760a: 도전층
760b: 도전층 780: 반도체층
781a: 절연 영역 781b: 절연 영역
781c: 절연 영역 782a: 영역
782b: 영역 782c: 영역
782d: 영역 784a: 절연층
784b: 절연층 785a: 도전층
785b: 도전층 786a: 절연층
786b: 절연층 786c: 절연층
786d: 절연층 788: 절연층
SW1: 스위치 SW2: 스위치
SW3: 스위치 C1: 커패시터
C2: 커패시터 C3: 커패시터
C4: 커패시터 S1: 클록 신호
S2: 클록 신호 S3: 클록 신호
IN: 입력 신호 OUT: 출력 신호
Vin: 입력 전압 Vout: 출력 전압
Vref: 접지 전압

Claims (8)

  1. 반도체 회로에 있어서,
    스위칭 소자와 커패시터가 서로 병렬 또는 직렬로 접속된 스위치드 커패시터 회로와;
    연산 증폭 회로를 포함하고,
    입력 신호가 샘플링되고 이산 시간 신호가 출력되고,
    상기 스위칭 소자는 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터를 포함하는, 반도체 회로.
  2. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터에서 채널이 형성되는 반도체층에 산화물 반도체가 포함되는, 반도체 회로.
  3. 반도체 회로에 있어서,
    연산 증폭 회로와;
    제 1 커패시터를 통하여 상기 연산 증폭 회로의 입력 단자 중 하나와 전기적으로 접속된 제 1 스위칭 소자와;
    상기 연산 증폭 회로의 입력 단자 중 상기 하나와 출력 단자 사이에 전기적으로 접속된 제 2 커패시터와;
    상기 연산 증폭 회로의 입력 단자 중 상기 하나와 상기 출력 단자 사이에 전기적으로 접속된 제 2 스위칭 소자와;
    전극 중 하나가 상기 제 1 스위칭 소자와 상기 제 1 커패시터 사이에 전기적으로 접속되고, 전극 중 다른 하나에 기준 전압이 입력되는 제 3 스위칭 소자를 포함하고,
    상기 기준 전압이 상기 연산 증폭 회로의 입력 단자 중 다른 하나에 입력되고,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자 각각은 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터를 포함하는, 반도체 회로.
  4. 제 3 항에 있어서,
    상기 전계 효과 트랜지스터에서 채널이 형성되는 반도체층에 산화물 반도체가 포함되는, 반도체 회로.
  5. 반도체 회로에 있어서,
    연산 증폭 회로와;
    제 1 커패시터를 통하여 상기 연산 증폭 회로의 입력 단자 중 하나와 전기적으로 접속된 제 1 스위칭 소자와;
    상기 연산 증폭 회로의 입력 단자 중 상기 하나와 출력 단자 사이에 전기적으로 접속된 제 2 커패시터와;
    상기 연산 증폭 회로의 입력 단자 중 상기 하나와 상기 출력 단자 사이에 전기적으로 접속된 제 2 스위칭 소자와;
    제 3 커패시터를 통하여 상기 연산 증폭 회로의 입력 단자 중 다른 하나와 전기적으로 접속된 제 3 스위칭 소자와;
    상기 연산 증폭 회로의 입력 단자 중 상기 다른 하나와 상기 출력 단자 사이에 전기적으로 접속된 제 4 커패시터와;
    상기 연산 증폭 회로의 입력 단자 중 상기 다른 하나와 상기 출력 단자 사이에 전기적으로 접속된 제 4 스위칭 소자를 포함하고,
    상기 제 1 스위칭 소자, 상기 제 2 스위칭 소자, 상기 제 3 스위칭 소자, 및 상기 제 4 스위칭 소자 각각은 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터를 포함하는, 반도체 회로.
  6. 제 5 항에 있어서,
    상기 전계 효과 트랜지스터에서 채널이 형성되는 반도체층에 산화물 반도체가 포함되는, 반도체 회로.
  7. 반도체 회로에 있어서,
    연산 증폭 회로와;
    상기 연산 증폭 회로의 입력 단자 중 하나와 전기적으로 접속된 제 1 스위칭 소자와;
    제 1 커패시터를 통하여 상기 제 1 스위칭 소자와 전기적으로 접속된 제 2 스위칭 소자와;
    상기 연산 증폭 회로의 입력 단자 중 상기 하나와 출력 단자 사이에 전기적으로 접속된 제 2 커패시터와;
    전극 중 하나가 상기 제 1 커패시터와 상기 제 2 스위칭 소자 사이에 전기적으로 접속되고, 전극 중 다른 하나에 기준 전압이 입력되는 제 3 스위칭 소자와;
    전극 중 하나가 상기 제 1 커패시터와 상기 제 1 스위칭 소자 사이에 전기적으로 접속되고, 전극 중 다른 하나에 기준 전압이 입력되는 제 4 스위칭 소자를 포함하고,
    상기 연산 증폭 회로의 입력 단자 중 다른 하나에는 상기 기준 전압이 입력되고,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자 각각은 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-17A 이하인 전계 효과 트랜지스터를 포함하는, 반도체 회로.
  8. 제 7 항에 있어서,
    상기 전계 효과 트랜지스터에서 채널이 형성되는 반도체층에 산화물 반도체가 포함되는, 반도체 회로.
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