KR102388866B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102388866B1
KR102388866B1 KR1020210068009A KR20210068009A KR102388866B1 KR 102388866 B1 KR102388866 B1 KR 102388866B1 KR 1020210068009 A KR1020210068009 A KR 1020210068009A KR 20210068009 A KR20210068009 A KR 20210068009A KR 102388866 B1 KR102388866 B1 KR 102388866B1
Authority
KR
South Korea
Prior art keywords
transistor
layer
circuit
semiconductor
insulating layer
Prior art date
Application number
KR1020210068009A
Other languages
English (en)
Other versions
KR20210065909A (ko
Inventor
마사시 후지타
유타카 시오노이리
키요시 가토
히데토모 고바야시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20210065909A publication Critical patent/KR20210065909A/ko
Priority to KR1020220035428A priority Critical patent/KR20220038659A/ko
Application granted granted Critical
Publication of KR102388866B1 publication Critical patent/KR102388866B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17758—Structural details of configuration resources for speeding up configuration or reconfiguration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Databases & Information Systems (AREA)
  • Thin Film Transistor (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 전원 전압의 공급을 정지하여도, 논리 회로부간의 접속 관계, 또는 각 논리 회로부 내의 회로 구성을 유지할 수 있는 반도체 장치를 제공한다. 또한, 논리 회로부간의 접속 관계의 변경, 또는 각 논리 회로부 내의 회로 구성의 변경을 고속으로 행할 수 있는 반도체 장치를 제공한다.
재구성 가능한 회로에 있어서, 회로 구성이나 접속 관계 등의 데이터를 기억하는 반도체 소자에 산화물 반도체를 사용한다. 특히, 반도체 소자의 채널 형성 영역에 산화물 반도체가 사용되고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
기술 분야는, 반도체 장치, 반도체 장치의 구동 방법, 및 반도체 장치의 제작 방법에 관한 것이다. 반도체 장치로서는, 특히, 트랜지스터 등의 반도체 소자를 갖는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로의 하나로서, 프로그래머블 논리 장치(programmable Logic Device(PLD))가 있다. PLD는, 제조 후에 내부의 회로 구성 등에 대하여, 결정·변경 등이 가능(재구성 가능)한 집적 회로이다(특허문헌 1 참조).
PLD는, 종래의 ASIC(Application Specific Integrated Circuit) 등에 비해, 개발 기간의 단축이 가능하고, 설계 사양의 변경에 유연하게 대응할 수 있는 등의 이점을 갖고 있어, 여러가지 장치로의 이용이 진척되고 있다.
PLD는, 예를 들어, 복수의 논리 회로부와, 논리 회로부간의 배선을 갖는다. 각 논리 회로부 내의 회로 구성을 변경, 또는, 논리 회로부간의 접속 관계를 변경 함으로써, PLD의 기능을 변경할 수 있다.
또한 PLD는, 기억 회로를 가져도 좋고, 상기 기억 회로에 의해 논리 회로부 내의 회로 구성의 정보나 논리 회로부간의 접속 관계의 정보를 기억해 둘 수 있다.
또한, 상기 논리 회로부로서는, 예를 들어 연산 논리 유닛(Arithmetic Logic Unit(ALU))이 사용된다. ALU는, 일반적으로, 가산기나 감산기 등을 조합한 산술 연산부와, AND 회로나 OR 회로 등을 조합한 논리 연산부와, 시프트 회로를 갖는 시프트 연산부와, 이들을 선택하여 출력하는 멀티플렉서 등의 선택 회로에 의해 구성되어 있다.
(특허 문헌 1) 일본국 특개평11-317659호 공보
상기 기억 회로로서 SRAM 또는 DRAM을 사용할 경우, ALU 사이의 접속 관계의 변경, 또는 각 ALU 내의 회로 구성의 변경 등을 고속으로 행할 수 있다. 그러나, SRAM이나 DRAM은 휘발성이므로 전원 전압의 공급을 정지하면, 기억되어 있던 정보가 상실된다.
또한, 상기 기억 회로로서 플래시 메모리를 사용할 경우, 비휘발성이므로 전원 전압의 공급을 정지하여도 정보를 유지할 수 있다. 그러나, 구동 전압이 높기 때문에, 고속 동작이나 소비 전력의 저감을 행하는 것은 곤란하다.
이상을 감안하여, 본 발명의 일 형태에서는, 전원 전압의 공급을 정지하여도 논리 회로부간의 접속 관계, 또는 각 논리 회로부 내의 회로 구성을 장시간 유지할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태에서는, 논리 회로부간의 접속 관계의 변경, 또는, 각 논리 회로부 내의 회로 구성의 변경을 고속으로 행할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 회로 구성 등의 정보를 기억하는 기억 회로를 갖고, 상기 기억 회로 내에 산화물 반도체를 사용한 반도체 소자를 갖는 반도체 장치이다. 구체적으로는, 반도체 장치는 PLD(Programmable Logic Device)이며, 논리 회로부와 기억 회로를 갖는다. 그리고, 상기 기억 회로에 기억된 데이터에 따라 논리 회로부 내의 회로 구성을 유지한다.
또한, 반도체 장치는, 상기 논리 회로부를 여러 개 갖는 것이 바람직하고, 이 경우, 상기 기억 회로는, 각 논리 회로부의 회로 구성, 또는, 논리 회로부간의 접속 관계를 유지한다. 논리 회로부는, ALU(Arithmetic Logic Unit)를 사용할 수 있고, 연산 회로나 선택 회로 등을 가져도 좋다.
또한, 본 명세서에서는 PLD를, 재구성 가능한 회로라고도 부른다.
또한, 본 명세서에 있어서, 반도체 장치란, 반도체를 이용함으로써 기능하는 것(소자, 장치 등) 전반을 가리킨다. 반도체 장치는, 반도체 소자(트랜지스터, 다이오드 등), 그 반도체 소자를 탑재한 전기 장치(전자 회로, 표시 장치, 발광 장치 등), 및 그 전기 장치를 탑재한 전자 기기를 그 범주로 한다.
본 발명의 다른 일 형태는, 복수의 연산 회로와, 선택 회로와, 기억 회로를 갖고, 기억 회로는 트랜지스터와, 용량 소자를 갖고, 기억 회로는 트랜지스터를 통하여 용량 소자 및 선택 회로에 데이터를 입력하고, 선택 회로는 데이터에 따라, 복수의 연산 회로의 연산 결과 중 하나 또는 복수를 선택하고, 트랜지스터의 채널 형성 영역에는 산화물 반도체가 사용되고 있는 반도체 장치이다.
본 발명의 다른 일 형태는, 복수의 논리 회로부와 접속부를 갖고, 접속부는 기억 회로와, 제 1 트랜지스터를 갖고, 제 1 트랜지스터의 소스 또는 드레인의 한쪽은 복수의 논리 회로부 중의 하나와 전기적으로 접속되고, 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 복수의 논리 회로부 중의 다른 하나와 전기적으로 접속되고, 기억 회로는 제 2 트랜지스터와 용량 소자를 갖고, 기억 회로는 제 2 트랜지스터를 통하여 용량 소자 및 제 1 트랜지스터의 게이트에 데이터를 입력하고, 제 1 트랜지스터는 데이터에 따라, 복수의 논리 회로부 중의 하나와 다른 하나의 전기적인 접속을 제어하고, 제 2 트랜지스터의 채널 형성 영역에는 산화물 반도체가 사용되고 있는 반도체 장치이다.
본 발명의 다른 일 형태는, 복수의 논리 회로부와, 제 1 기억 회로와, 접속부를 갖고, 복수의 논리 회로부는 복수의 연산 회로와 선택 회로를 갖고, 제 1 기억 회로는 제 1 트랜지스터와 제 1 용량 소자를 갖고, 제 1 기억 회로는 제 1 트랜지스터를 통하여 제 1 용량 소자 및 선택 회로에 제 1 데이터를 입력하고, 선택 회로는 제 1 데이터에 따라, 복수의 연산 회로의 연산 결과 중의 하나 또는 복수를 선택하고, 접속부는 제 2 기억 회로와 제 2 트랜지스터를 갖고, 제 2 트랜지스터의 소스 또는 드레인의 한쪽은, 복수의 논리 회로부 중의 하나와 전기적으로 접속되고, 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은, 복수의 논리 회로부 중의 다른 하나와 전기적으로 접속되고, 제 2 기억 회로는 제 3 트랜지스터와 제 2 용량 소자를 갖고, 제 2 기억 회로는 제 3 트랜지스터를 통하여 제 2 용량 소자 및 제 2 트랜지스터의 게이트에 데이터를 입력하고, 제 2 트랜지스터는 데이터에 따라, 복수의 논리 회로부 중의 하나와 다른 하나의 전기적인 접속을 제어하고, 제 1 트랜지스터 및 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체가 사용되고 있는 반도체 장치이다.
본 발명의 일 형태에 의해, 전원 전압의 공급을 정지하여도, 논리 회로부간의 접속 관계의 정보, 또는 각 논리 회로부 내의 회로 구성의 정보를 장시간 유지할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 의해, 논리 회로부간의 접속 관계의 변경, 또는 각 논리 회로부의 회로 구성의 변경을, 고속 또는 저소비 전력으로 행할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일례를 설명하기 위한 도면.
도 2는 반도체 장치의 일례를 설명하기 위한 도면.
도 3은 반도체 장치의 일례를 설명하기 위한 도면.
도 4는 반도체 장치의 일례를 설명하기 위한 도면.
도 5는 반도체 장치의 일례를 설명하기 위한 도면.
도 6은 반도체 장치의 일례를 설명하기 위한 도면.
도 7은 반도체 장치의 일례를 설명하기 위한 도면.
도 8은 CAAC의 일례를 설명하기 위한 도면.
도 9는 CAAC의 일례를 설명하기 위한 도면.
도 10은 CAAC의 일례를 설명하기 위한 도면.
도 11은 반도체 장치의 제작 방법의 일례를 설명하기 위한 도면.
도 12는 트랜지스터의 게이트 전압과 전계 효과 이동도의 관계를 설명하기 위한 도면.
도 13은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 14는 반도체 장치에 있어서의 전기 특성의 계산 결과를 설명하기 위한 도면.
도 15는 반도체 장치에 있어서의 전기 특성의 계산 결과를 설명하기 위한 도면.
도 16은 반도체 장치에 있어서의 전기 특성의 계산 결과를 설명하기 위한 도면.
도 17은 반도체 장치에 있어서의 전기 특성의 측정 결과를 설명하기 위한 도면.
도 18은 반도체 장치에 있어서의 전기 특성의 측정 결과를 설명하기 위한 도면.
도 19는 반도체 장치에 있어서의 전기 특성의 측정 결과를 설명하기 위한 도면.
도 20은 반도체 장치에 있어서의 산화물 반도체막의 XRD 측정 결과를 설명하기 위한 도면.
도 21은 반도체 장치의 특성을 설명하기 위한 도면.
도 22는 반도체 장치의 특성을 설명하기 위한 도면.
도 23은 반도체 장치의 특성을 설명하기 위한 도면.
도 24는 연산 처리 장치의 일례를 설명하기 위한 도면.
도 25는 전자 기기의 일례를 설명하기 위한 도면.
도 26은 CAAC의 일례를 설명하기 위한 도면.
도 27은 반도체 장치의 일례를 설명하기 위한 도면.
이하에서는, 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 설명을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한,“소스”나“드레인”의 기능은, 다른 극성의 트랜지스터를 채용한 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에 있어서는,“소스”나“드레인”의 용어는, 바꾸어 사용할 수 있는 것으로 한다.
“전기적으로 접속”에는,“어떠한 전기적 작용을 갖는 것”을 통하여 접속되어 있는 경우가 포함된다. 여기서,“어떠한 전기적 작용을 갖는 것”은, 접속 대상간에 있어서의 전기 신호의 수수(授受)를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들어,“어떠한 전기적 작용을 갖는 것”에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 이외의 각종 기능을 갖는 소자 등이 포함된다.
회로도 위에는 독립되어 있는 구성 요소들이 전기적으로 접속하도록 도시되어 있는 경우라도, 실제로는, 예를 들어 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도, 그 범주에 포함시킨다.
“위”나“아래”의 용어는, 구성 요소의 위치 관계가“바로 위”또는“바로 아래”인 것을 한정하는 것이 아니다. 예를 들어,“게이트 절연층 위의 게이트 전극”의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 간단한 이해를 위해서, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이 때문에, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
“제 1”,“제 2”,“제 3”등의 서수사는, 구성 요소의 혼동을 피하기 위해서 부기하는 것이다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일례에 관해서 설명한다.
도 1a에, 반도체 장치의 블럭도의 일례를 도시한다.
도 1a의 반도체 장치는 논리 회로부(101)와, 기억 회로(103)를 갖는다. 논리 회로부(101)는 복수의 논리 회로(105)를 갖는다. 그리고, 반도체 장치에서는, 기억 회로(103)에 기억된 데이터(신호라고도 한다)에 따라, 복수의 논리 회로(105) 중 하나 또는 복수가 선택되어, 논리 회로부(101) 내의 회로 구성이 결정된다.
논리 회로부(101)의 일례로서, ALU 등을 들 수 있다. 복수의 논리 회로(105)로서는, 가산기, 감산기, 곱셈기, AND 회로, OR 회로, NOT 회로, XOR 회로,또는 시프트 회로 등의 연산 회로, 멀티플렉서 등의 선택 회로 등을 들 수 있다. 또한, 논리 회로(105)는 하나의 트랜지스터 등 하나의 소자로 구성되어도 좋다. 논리 회로(105)는, 스위치로서의 기능을 갖는 소자(트랜지스터 등)를, 하나 또는 여러 개를 갖는 회로라고도 할 수 있다.
또한, 논리 회로부(101)는, 기억 회로(103)에 기억된 데이터에 따라, 예를 들어 가산기로서 사용하는, 또는, AND 회로로서 사용하는 등, 적절히 회로 구성을 변경할 수 있다.
또한 기억 회로(103)에서 데이터를 유지함으로써, 논리 회로부(101)의 회로 구성을 유지할 수 있다. 또한, 논리 회로부(101)의 내부에 기억 회로(103)를 가져도 좋다. 이하에, 반도체 장치의 구체적인 회로 구성 및 구동 방법을 설명한다.
(기억 회로(103) 및 논리 회로(105)의 회로 구성)
도 1b에, 기억 회로(103) 및 논리 회로(105)에 대하여, 구체적인 회로 구성의 일례를 도시한다.
기억 회로(103)는, 트랜지스터(107)와, 용량 소자(109)를 갖는다. 또한, 기억 회로(103)는 복수 설치되어도 좋고, 그 개수는, 논리 회로부(101)의 구성에 따라 결정하면 좋다. 복수 설치되어 있는 경우, 그 집합을 단지 기억 회로라고 부를 경우나, 기억 회로부라고 부를 경우도 있다. 또한, 저항이나 다이오드 등의 소자를 가져도 좋다.
트랜지스터(107)에는, 산화물 반도체가 사용되고 있다. 특히, 트랜지스터(107)의 채널 형성 영역에 산화물 반도체가 사용되고 있다. 또한, 도 1b에서는 트랜지스터(107)에 산화물 반도체가 사용되고 있는 것을 도시하기 위해,“OS”의 부호를 부기한다.
트랜지스터(107)의 게이트는 단자(W)와 전기적으로 접속되고, 트랜지스터(107)의 소스 또는 드레인의 한쪽은 단자(D)와 전기적으로 접속되고, 트랜지스터(107)의 소스 또는 드레인의 다른 쪽은 단자(F) 및 용량 소자(109)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 용량 소자(109)의 한 쌍의 전극 중 다른 쪽은, 단자(C)와 전기적으로 접속된다. 여기서, 각 단자는, 배선이나 전극과 전기적으로 접속되는 구성으로 할 수 있다. 또한, 단자(C)에는, 일정한 전위, 예를 들어, 저전원 전위가 입력되는 구성으로 할 수 있다.
한편, 논리 회로(105)는, 트랜지스터(111)를 갖는다. 여기에서는, 간략화를 위해 트랜지스터가 하나인 경우에 관해서 설명하지만 다른 구성을 사용하여도 좋다.
트랜지스터(111)의 게이트는 기억 회로(103)의 단자(F)와 전기적으로 접속된다. 즉, 상기 게이트는 트랜지스터(107)의 소스 또는 드레인의 다른 쪽 및 용량 소자(109)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(111)의 소스 또는 드레인의 한쪽은, 단자(I)와 전기적으로 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 쪽은 단자(O)와 전기적으로 접속된다.
트랜지스터(111)에는, 원소 주기표에서의 제 14족 반도체(실리콘 등)를 함유한 반도체, 유기 반도체, 화합물 반도체, 또는 산화물 반도체 등의 여러가지 반도체를 사용할 수 있다. 또한, 비정질 반도체, 미결정 반도체, 다결정 반도체, 또는 단결정 반도체 등을 사용할 수 있다. 특히, 트랜지스터(111)의 채널 형성 영역에 이들 반도체가 사용되고 있다.
또한, 단결정 반도체를 사용한 트랜지스터로서는, 단결정 반도체 기판을 사용한 벌크 트랜지스터, SOI 기판을 사용한 박막 트랜지스터 등을 들 수 있다. SOI 기판의 베이스 기판으로서는, 유리 기판이나 반도체 기판 등을 들 수 있다. 비정질 반도체, 미결정 반도체, 또는 다결정 반도체를 사용한 트랜지스터로서는, 유리 기판 또는 반도체 기판 등의 위에 설치된 박막 트랜지스터 등을 들 수 있다.
(기억 회로(103) 및 논리 회로(105)의 구동 방법)
도 1b에 도시한 기억 회로(103) 및 논리 회로(105)의 구동 방법에 관해서 설명한다.
기억 회로(103)로의 데이터의 기억(격납이라고도 한다)은 이하의 방법으로 행해진다. 우선, 트랜지스터(107)가, 게이트에 입력되는 제어 신호(Write)(단자(W)에 입력되는 제어 신호)에 의해 온 상태로 선택된다. 그리고, 온 상태의 트랜지스터(107)를 통하여, 데이터(Data)에 대응하는 신호 전위(단자(D)에 입력되는 신호 전위)가 용량 소자(109)의 한 쌍의 전극 중 한쪽에 입력된다. 즉, 기억 회로(103)는, 트랜지스터(107)를 통하여 용량 소자(109)에 데이터(Data)를 입력하는 기능을 갖는다.
그 후, 트랜지스터(107)가, 게이트에 입력되는 제어 신호(Write)(단자(W)에 입력되는 제어 신호)에 의해 오프 상태로 선택됨으로써 용량 소자(109)의 한 쌍의 전극 중 한쪽에 상기 신호 전위가 유지된다. 이때, 단자(F)에도 상기 신호 전위가 유지된다. 이렇게 하여, 기억 회로(103)에 데이터(Data)를 기억할 수 있다.
여기서, 트랜지스터(107)에는 산화물 반도체가 사용되고, 예를 들어 실리콘계의 트랜지스터에 비해 오프 전류(리크 전류라고도 한다)가 현저하게 작다. 따라서 기억 회로(103)는, 트랜지스터(107)가 오프 상태인 경우에, 용량 소자(109)의 한 쌍의 전극 중 한쪽 및 단자(F)에, 상기 신호 전위를 장기간에 걸쳐 유지할 수 있다. 따라서 기억 회로(103)는, 예를 들어 반도체 장치로의 전원 전압의 공급을 정지한 후에도, 데이터(Data)를 장시간 보유할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터(107)를 갖는 기억 회로(103)는, 예를 들어 실리콘계의 트랜지스터를 사용한 플래시 메모리 등에 비해 구동 전압이 낮다. 따라서 상기 플래시 메모리 등에 비해 고속 동작 및 소비 전력의 저감이 가능하다.
한편, 도 1b의 논리 회로(105)에서는, 상기 신호 전위가 트랜지스터(111)의 게이트에 입력되어, 트랜지스터(111)의 온/오프가 제어된다. 즉, 단자(I)와 단자(O)의 도통이 제어된다. 그리고, 기억 회로(103)가 데이터(Data)를 장시간 유지할 수 있기 때문에, 반도체 장치로의 전원 전압의 공급을 정지한 후에도 논리 회로(105)의 회로 구성을 유지할 수 있다. 도 1b에서 논리 회로(105)의 회로 구성을 유지한다는 것은, 트랜지스터(111)의 온 상태 또는 오프 상태(단자(I)와 단자(O)의 도통 또는 비도통)를 유지하는 것을 의미한다.
여기서, 트랜지스터(111)는, 고속으로 동작하는 것이 바람직하기 때문에, 이동도가 높은 결정성 반도체를 사용하면 좋다. 특히, 단결정 반도체를 사용하는 것이 바람직하고, 또한, 결정성의 향상이 용이한 실리콘을 함유한 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(111)는 단결정 실리콘을 사용하는 것이 바람직하다.
또한, 트랜지스터(107)와 트랜지스터(111)를 적층함으로써, 회로 면적을 축소할 수 있다. 예를 들어, 도 7c와 같이 트랜지스터(111) 위에 트랜지스터(107)를 설치하면 좋다. 이 경우, 단결정 실리콘을 사용한 트랜지스터(111) 위에, 산화물 반도체를 사용한 트랜지스터(107)를 설치하는 구조가 바람직하다. 도 7d에, 적층 시킨 경우의 단면 구조의 구체적인 일례를 도시한다.
도 7d의 단면 구조는, 도 1b의 회로 구성에 대응하는 것이며, 단결정 실리콘을 사용한 트랜지스터(111) 위에, 산화물 반도체를 사용한 트랜지스터(107)와, 용량 소자(109)가 설치되어 있는 구조를 나타낸다.
트랜지스터(111)는, 단결정 실리콘층(131)과, 게이트 절연층(133)과, 게이트 전극(135)을 갖고 있다. 트랜지스터(107)는, 산화물 반도체층(137)과, 게이트 절연층(139)과, 게이트 전극(141)을 갖고 있다. 용량 소자(109)는, 한 쌍의 전극 중 한쪽의 전극(143) 및 다른 쪽의 전극(145)과, 유전체층이 되는 절연층(147)을 갖고 있다. 그리고, 트랜지스터(111)의 게이트 전극(135)은, 용량 소자(109)의 한쪽의 전극(143), 및 트랜지스터(107)의 소스 전극 또는 드레인 전극의 한쪽의 전극(149)에 전기적으로 접속되어 있다.
도 7d의 예에 있어서, 용량 소자(109)의 한쪽의 전극(143)은, 트랜지스터(107)의 소스 전극 또는 드레인 전극의 한쪽의 전극(149)이 연신된 것이다. 또한, 용량 소자(109)의 유전체층이 되는 절연층(147)은, 트랜지스터(107)의 게이트 절연층(139)이 연신된 것이다. 또한, 용량 소자(109)의 다른 쪽의 전극(145)은, 트랜지스터(107)의 게이트 전극(141)이 설치되어 있는 층과 같은 층 위에 설치되어 있다. 이러한 구조의 일부 또는 전부를 사용함으로써 각 소자가 갖는 막이나 전극 등을, 같은 재료를 사용하여 같은 공정으로 형성할 수 있어, 비용 및 공정 수를 삭감할 수 있다.
도 7d과 같은 구조를 갖는 반도체 장치는, 고속 동작, 데이터의 유지, 회로 면적의 축소, 및 비용 및 공정 수의 삭감 모두를 실현할 수 있다. 또한, 반도체 장치의 단면 구조는, 도 7c, 도 7d에 한정되지 않고, 트랜지스터(107) 위에 트랜지스터(111)를 형성하여도 좋다. 또한, 도 7d에서는 트랜지스터(107)의 일부가 트랜지스터(111)와 중첩되어 있지만, 트랜지스터(107)의 전부가 트랜지스터(111)와 중첩되어도 좋다. 또한, 트랜지스터(111)와 트랜지스터(107)를 적층하지 않아도 좋고, 트랜지스터(107)와 용량 소자(109)를 적층시킨 구조나, 트랜지스터(111)와 용량 소자(109)를 적층시킨 구조 등으로 하여도 좋다.
이상과 같이 , 기억 회로(103)에 기억된 데이터(Data)에 따라 논리 회로(105)를 제어할 수 있다.
또한, 도 1b에서는 논리 회로(105)로서 트랜지스터가 하나인 경우를 도시했지만, 다른 회로 구성으로 하여도 좋다. 예를 들어, 도 1c와 같이, 논리 회로(105)는, 인버터 등의 CMOS 회로를 가져도 좋다. 도 1c의 동작도 도 1b의 동작과 마찬가지로, 기억 회로(103)에 기억된 데이터(Data)에 따라, 트랜지스터(121) 및 트랜지스터(123)의 온/오프를 제어한다. 즉, 단자(I1)와 단자(O)의 도통, 또는, 단자(I2)와 단자(O)의 도통을 선택한다. 또한, 단자(I1)에는 고전원 전위가 입력되고, 단자(I2)에는 저전원 전위가 입력되는 구성으로 할 수 있다.
(기억 회로(103) 및 논리 회로부(101)의 회로 구성 및 구동 방법)
도 2a에, 기억 회로(103) 및 논리 회로부(101)의 회로 구성의 일례를 도시한다.
논리 회로부(101)는, 도 1a의 논리 회로(105)에 상당하는 것으로서, 가산기(201)와, AND 회로(203)와, 선택 회로(205)를 갖는다. 즉, 논리 회로부(101)는, 가산기(201) 및 AND 회로(203) 등의 연산 회로와, 선택 회로(205)를 갖는다. 상기한 다른 논리 회로를 사용하여도 좋다. 또한, 저항이나 다이오드 등의 소자를 가져도 좋다.
가산기(201) 및 AND 회로(203)로서는, 공지된 회로를 사용하면 좋다. 가산기(201) 및 AND 회로(203)는, 단자(A) 및 단자(B)로부터의 입력에 기초하여 연산을 행하고, 연산 결과를 선택 회로(205)에 입력하는 기능을 갖는다.
선택 회로(205)의 일례로서, 멀티플렉서 등을 들 수 있다. 선택 회로(205)는, 기억 회로(103)의 단자(F)에 전기적으로 접속되고, 선택 신호(S)로서 기억 회로(103)의 데이터(Data)가 입력된다. 그리고, 선택 회로(205)는, 상기 데이터(Data)에 따라, 가산기(201) 또는 AND 회로(203)로부터의 입력 중 한쪽을 선택하여, 단자(O)로 출력한다. 즉, 선택 회로(205)는, 상기 데이터(Data)에 따라 가산기(201)나 AND 회로(203) 등의 연산 회로의 연산 결과 중 하나를 선택하는 기능을 갖는다. 또한, 논리 회로부(101)의 구성에 따라서는, 연산 회로를 복수 선택하도록 할 수도 있다.
도 2b에, 기억 회로(103) 및 선택 회로(205)의 구체적인 회로 구성을 도시한다.
선택 회로(205)는, 2개의 입력(AND 회로로부터의 입력 및 가산기로부터의 입력)을 갖는 멀티플렉서의 일례이며, 트랜지스터(207)와, 트랜지스터(209)와, 인버터(211)를 갖는다. 여기에서는, 트랜지스터(207)와 트랜지스터(209)는, 극성이 같은 것을 사용한다. 또한, 선택 회로(205)의 회로 구성은, 트랜지스터에 의해 연산 회로와 단자(O)의 전기적인 접속을 제어할 수 있으면 좋고, 도 2b에 한정되지 않는다.
트랜지스터(207)의 게이트는 인버터(211)를 통하여 단자(F)에 전기적으로 접속되고, 트랜지스터(207)의 소스 또는 드레인의 한쪽은 AND 회로(203)에 전기적으로 접속되고, 트랜지스터(209)의 게이트는 단자(F)에 전기적으로 접속되고, 트랜지스터(209)의 소스 또는 드레인의 한쪽은 가산기(201)에 전기적으로 접속되고, 트랜지스터(207)의 소스 또는 드레인의 다른 쪽 및 트랜지스터(209)의 소스 또는 드레인의 다른 쪽은 단자(O)에 전기적으로 접속된다. 또한, 멀티플렉서의 입력은, 논리 회로부(101)의 구성에 따라, 임의의 m(m은 양의 정수)개로 적절히 변경하면 좋다. 또한, 선택 신호(S)의 수는, 입력 수에 따라 결정하면 좋다. 또한, 기억 회로(103)의 수는, 선택 신호(S)의 수에 따라 결정하면 좋다. 예를 들어, 4개의 입력(m=4:I0, I1, I2, I3)을 갖는 경우, 단자(O)로부터의 출력이 4가지이므로, 2개의 선택 신호(S0, S1)(“S0S1”=“00”,“01”,“10”,“11”의 4가지)를 사용하고, 각각 대응하는 2개의 기억 회로(103)를 설치하면 좋다(도 27a, 도 27b 참조).
도 2b의 회로의 구동은, 도 1b, 도 1c의 회로와 마찬가지로 행하면 좋다. 우선, 기억 회로(103)는, 트랜지스터(107)를 통하여 선택 신호(S)가 되는 데이터(Data)를 선택 회로(205)에 입력한다. 다음에, 선택 회로(205)는, 상기 데이터(Data)에 따라 트랜지스터(209)의 온/오프를 제어하고, 상기 데이터(Data)의 반전 데이터에 따라 트랜지스터(207)의 온/오프를 제어한다. 그리고, 트랜지스터(207)가 온 상태에서 트랜지스터(209)가 오프 상태인 경우, AND 회로(203)로부터의 입력이 선택되어, 단자(O)로 출력된다. 또한, 트랜지스터(209)가 온 상태에서 트랜지스터(207)가 오프 상태인 경우, 가산기(201)로부터의 입력이 선택되어, 단자(O)로 출력된다.
이와 같이, 기억 회로(103)의 데이터(Data)에 따라, 선택 회로(205)가 제어되어, 가산기(201) 또는 AND 회로(203)의 연산 결과 중 한쪽이 선택된다. 또한, 도 2에서는, 간략화를 위해, 논리 회로부(101)의 논리 회로(105)로서, 가산기(201), AND 회로(203), 및 선택 회로(205)만 도시하였지만, 다른 구성으로 하여도 좋다. 도 3에, 보다 실용적인 구성을 도시한다.
도 3은, 논리 회로부(101)로서 일반적인 ALU를 사용한 경우의 블럭도이다. 논리 회로부(101)는, 가산기나 감산기 등을 조합한 산술 연산부(301)와, AND 회로나 OR 회로 등을 조합한 논리 연산부(303)와, 시프트 회로를 갖는 시프트 연산부 (305)와, 이들을 선택하여 출력하는 멀티플렉서 등의 선택 회로(205)를 갖는다. 또한, 각 연산부(301, 303, 305)는, 멀티플렉서 등의 선택 회로(307, 309, 311)를 갖고 있어, 각 연산부 내의 논리 회로의 회로 구성의 조합을 변경할 수 있다.
각 연산부 내의 선택 회로(307, 309, 311)는, 선택 회로(205)와 마찬가지로, 선택 신호(S)가 되는 기억 회로(103)의 데이터(Data)에 따라 제어된다. 도 3의 경우, 기억 회로(103)는, 도 1b와 같은 트랜지스터(107)와 용량 소자(109)의 세트를 복수 세트 설치한 기억 회로부로 하고, 단자(F1) 내지 단자(F4)로부터 데이터(Data)가 출력되도록 하면 좋다. 또한, 상기 세트의 수는, 선택 회로(205, 307, 309, 311)의 입력 수에 의해 결정하면 좋다. 또한, 단자(F1) 내지 단자(F4)로부터 같은 데이터(Data)가 출력될 경우, 도 1b와 같은 기억 회로(103)를 선택 회로(205, 307, 309, 311)로 공유하여도 좋고, 반도체 장치의 소형화가 가능하다.
그리고, 기억 회로(103)가 데이터(Data)를 장시간 유지할 수 있기 때문에, 반도체 장치로의 전원 전압의 공급을 정지한 후에도, 논리 회로부(101)의 회로 구성을 유지할 수 있다. 또한, 도 3과 같이 회로 구성이 복잡해짐에 따라, 기억 회로(103)의 고속 동작이나 소비 전력을 저감하는 효과가 더욱 현저해진다.
또한, 도 2나 도 3과 같은 회로를 복수 형성함으로써, 단자(A) 및 단자(B)로부터 입력되는 신호의 비트 수를 늘릴 수 있다. 즉, 임의의 n(n은 양의 정수) 비트의 논리 회로부(101)를 구성할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 반도체 장치의 일례를 설명한다.
도 4a, 도 4b에, 도 1b의 변형예를 도시한다.
우선, 도 4a의 예에 관해서 설명한다. 기억 회로(103)는, 도 1b 등과 같다.
도 4a의 논리 회로(105)는, 트랜지스터(111)와, 트랜지스터(401)와, 인버터(403)를 갖는다. 트랜지스터(111)와 트랜지스터(401)는, 단자(I)와 단자(O) 사이에 병렬로 전기적으로 접속된다. 즉, 트랜지스터(111)의 소스 또는 드레인의 한쪽 및 트랜지스터(401)의 소스 또는 드레인의 한쪽이 단자(I)에 전기적으로 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 쪽 및 트랜지스터(401)의 소스 또는 드레인의 다른 쪽이 단자(O)에 전기적으로 접속된다.
트랜지스터(111)와, 트랜지스터(401)는, 한쪽이 N채널형이고 다른 쪽이 P채널형이며, 극성이 다른 것을 사용한다. 그리고, 트랜지스터(111)의 게이트에는 기억 회로(103)의 데이터(Data)가 입력되고, 트랜지스터(401)의 게이트에는 상기 데이터(Data)의 반전 데이터가 입력된다. 도 4a와 같이 극성이 다른 트랜지스터(111,401)를 사용함으로써 트랜지스터(111,401)의 임계값 전압분의 전압 변동을 억제할 수 있다.
다음에, 도 4b의 예에 관해서 설명한다.
도 4b의 기억 회로(103)는, 트랜지스터(107)와, 용량 소자(109)와, 트랜지스터(405)와, 용량 소자(407)와, 인버터(409)를 갖는다. 트랜지스터(107) 및 용량 소자(109)에 관해서는, 도 1b 등과 같다. 그리고, 트랜지스터(405)의 게이트가 단자(W)에 전기적으로 접속되고, 트랜지스터(405)의 소스 또는 드레인의 한쪽이 인버터(409)를 통하여 단자(D)에 전기적으로 접속되고, 트랜지스터(405)의 소스 또는 드레인의 다른 쪽이 용량 소자(407)의 한 쌍의 전극 중 한쪽 및 단자(F2)에 전기적으로 접속된다.
도 4b의 논리 회로(105)는, 도 4a와 마찬가지로, 극성이 다른 트랜지스터(111)와 트랜지스터(401)가 단자(I)와 단자(O) 사이에 병렬로 전기적으로 접속되어 있다. 그리고, 트랜지스터(111)의 게이트에는 기억 회로(103)의 데이터(Data)가 입력되고, 트랜지스터(401)의 게이트에는 상기 데이터(Data)의 반전 데이터가 입력된다. 도 4a와 마찬가지로 극성이 다른 트랜지스터(111,401)를 사용함으로써 트랜지스터(111,401)의 임계값 전압분의 전압 변동을 억제할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와는 다른 반도체 장치의 일례를 설명한다.
도 5a의 반도체 장치는, 복수의 논리 회로부(101)와, 접속부(501)를 갖는다. 논리 회로부(101)에 관해서는 도 1 내지 도 3과 같고, ALU 등을 사용할 수 있다.
접속부(501)는, 복수의 논리 회로부(101) 사이를 전기적으로 접속하는 배선(503)의 도통을 제어하는 기능을 갖는다. 도 5b에 그 상세를 도시한다.
도 5b의 접속부(501)의 회로 구성 및 구동 방법은, 도 1b와 같고, 기억 회로(103)의 데이터(Data)에 따라, 트랜지스터(111)의 온/오프가 제어된다. 즉, 단자(I)와 단자(O)의 도통이 제어된다. 단자(I)와 단자(O)는, 각각 다른 논리 회로부(101)와 전기적으로 접속되어 있고, 단자(I)와 단자(O)의 도통의 제어에 의해, 논리 회로부(101) 사이의 전기적인 접속이 제어된다. 또한, 논리 회로(105)는, 트랜지스터(111)를 1개 갖는 회로에 한정되지 않고, 스위치로서의 기능을 갖는 소자(트랜지스터 등)를 하나 또는 여러 개 갖는 회로라도 좋다.
이와 같이, 접속부(501)의 트랜지스터(111)는, 상기 데이터(Data)에 따라, 복수의 논리 회로부(101) 중 하나와 다른 하나의 전기적인 접속을 제어하는 기능을 갖는다. 또한, 단자(I)와 단자(O)는, 각각 하나의 논리 회로부(101)의 단자(A)와 단자(O)(도 3 등 참조)에 전기적으로 접속되도록 하여도 좋다. 즉, 하나의 논리 회로부(101)의 출력이 입력에 귀환하는 구성으로 하여도 좋다. 또한, 접속부(501)의 외부에 기억 회로(103)를 가져도 좋다.
도 5c는, 복수의 논리 회로부(101) 사이의 전기적인 접속의 일례를 도시한 것이다. 도 5c의 반도체 장치는, 메모리(505)와, 선택 회로(507)를 갖는다. 메모리(505)에는, 제어 신호(Write) 및 데이터(Data) 등의 정보(a) 내지 정보(n)가 격납되어 있다. 선택 회로(507)는, 멀티플렉서 등이며, 상기 정보를 선택하여 접속부(501)의 기억 회로(103)로 출력한다.
도 5c에서는 정보(a)가 선택되고, 논리 회로부(101) 사이의 배선(503)이 화살표와 같이 접속되는 상태를 도시하였다. 또한, 정보(b) 내지 정보(n)가 선택된 경우에, 접속 관계가 변경되도록 하면 좋다. 또한, 도 5c에서는 접속된 배선(503)만 도시하였다.
그리고, 도 5c의 반도체 장치는, 접속부(501)가 갖는 기억 회로(103)에서 데이터(Data)를 장시간 유지할 수 있기 때문에, 반도체 장치로의 전원 전압의 공급을 정지한 후에도, 복수의 논리 회로부(101) 사이의 접속 관계를 유지할 수 있다. 또한, 접속부(501)가 갖는 산화물 반도체를 사용한 트랜지스터(107)는 구동 전압이 낮다. 따라서 접속 관계를 변경할 때에, 예를 들어 플래시 메모리 등에 비해 고속 동작 및 소비 전력의 저감이 가능하다.
또한, 메모리(505)에 기억 회로(103)를 사용하여도 좋다. 이 경우, 메모리(505)도 고속 또한 저소비 전력으로 동작시킬 수 있다. 또한, 접속부(501)의 회로 구성으로서, 도 4a, 도 4b를 사용하여도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태는, 실시형태 1 및 실시형태 3을 조합한 반도체 장치의 일례를 설명한다.
도 6a의 반도체 장치는, 복수의 논리 회로부(101)(“+”나“AND”등을 부기한 부분)와, 접속부(501)와, 기억 회로(103)와, 메모리(505)와, 선택 회로(507)를 갖는다. 반도체 장치의 외부에 메모리(505) 및 선택 회로(507)를 가져도 좋다.
기억 회로(103)는, 실시형태 1 등에서 설명한 바와 같이, 복수의 논리 회로부(101)의 회로 구성을 유지하는 기능을 갖는다.
접속부(501)는, 실시형태 3 등에서 설명한 바와 같이, 복수의 논리 회로부(101) 사이의 접속 관계를 유지하는 기능을 갖는다.
그리고, 메모리(505)에 격납되어 있는 정보(a) 내지 정보(n)의 각각은, 상기 회로 구성 및 접속 관계의 양쪽 정보를 갖는다. 그 정보를 기억 회로(103) 및 접속부(501)에 유지시킴으로써 반도체 장치는 전원 전압의 공급을 정지한 후에도, 상기 회로 구성 및 접속 관계의 양쪽을 유지할 수 있다. 또한, 기억 회로(103)가 갖는 산화물 반도체를 사용한 트랜지스터는 구동 전압이 낮다. 따라서 상기 회로 구성이나 접속 관계의 변경을 고속 또한 저소비 전력으로 행할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 소비 전력을 저감하는 구성의 일례를 나타낸다.
도 6b에, 반도체 장치에서 사용하지 않는 회로로의 전원 전압의 공급을 정지하는 구성을 도시한다. 또한, 논리 회로부(101)(논리 회로부(101a) 및 논리 회로부(101b)), 접속부(501), 기억 회로(103) 등의 구성은 다른 실시형태와 같다.
사용하는 논리 회로부(101a), 기억 회로(103) 중 논리 회로부(101a)에 데이터(Data)를 공급하는 부분, 및 접속부(501) 중 논리 회로부(101a)의 접속 관계를 제어하는 기억 회로에는, 전원 전압이 공급된다.
한편, 사용하지 않는 논리 회로부(101b), 기억 회로(103) 중 논리 회로부(101b)에 데이터(Data)를 공급하는 부분, 및 접속부(501) 중 논리 회로부(101b)의 접속 관계를 제어하는 기억 회로에는, 전원 전압의 공급을 정지한다. 또한, 이들 중 어느 하나로의 전원 전압의 공급을 정지하도록 하여도 좋다. 즉, 사용하지 않는 논리 회로부(101b)만 전원 전압의 공급을 정지하도록 하여도 좋다.
전원 전압의 공급을 정지하는 일례로서, 도 1c의 논리 회로(105)로서 나타낸 인버터에서는, 단자(I1) 및 단자(I2)와 전원선의 전기적인 접속을 스위치 등으로 차단함으로써, 고전원 전위의 공급 및 저전원 전위의 공급을 정지할 수 있다. 도 2a의 가산기(201), AND 회로(203), 및 선택 회로(205) 등과 마찬가지로, 스위치 등을 사용하여 고전원 전위의 공급이나 저전원 전위의 공급을 정지할 수 있다.
이와 같이, 사용하지 않는 회로로의 전원 전압의 공급을 정지함으로써, 반도체 장치의 소비 전력을 저감할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태에 나타낸 기억 회로의 트랜지스터에 적용 가능한 산화물 반도체층을 포함한 전계 효과 트랜지스터의 예에 관해서 설명한다.
본 실시형태에서의 트랜지스터의 일례에 관해서, 도 7a, 도 7b를 사용하여 설명한다.
도 7a에 도시한 트랜지스터는, 도전층(601_a)과, 절연층(602_a)과, 반도체층(603_a)과, 도전층(605a_a)과, 도전층(605b_a)을 포함한다.
반도체층(603_a)은, 영역(604a_a) 및 영역(604b_a)을 포함한다. 영역(604a_a) 및 영역(604b_a)은, 서로 이간되고, 각각 도펀트가 첨가된 영역이다. 또한, 영역(604a_a) 및 영역(604b_a) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603_a)은, 피소자 형성층(600_a) 위에 설치된다. 또한, 반드시 영역(604a_a) 및 영역(604b_a)을 설치하지 않아도 좋다.
도전층(605a_a) 및 도전층(605b_a)은, 반도체층(603_a) 위에 설치되고, 반도체층(603_a)에 전기적으로 접속된다. 또한, 도전층(605a_a) 및 도전층(605b_a)의 측면은 테이퍼 형상이다.
또한, 도전층(605a_a)은, 영역(604a_a)의 일부에 중첩되지만, 반드시 이것에 한정되지 않는다. 도전층(605a_a)을 영역(604a_a)의 일부에 중첩시킴으로써, 도전층(605a_a) 및 영역(604a_a) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a_a)에 중첩된 반도체층(603_a) 영역 모두가 영역(604a_a)인 구조로 하여도 좋다.
또한, 도전층(605b_a)은, 영역(604b_a)의 일부에 중첩되지만, 반드시 이것에 한정되지 않는다. 도전층(605b_a)을 영역(604b_a)의 일부에 중첩시킴으로써, 도전층(605b_a) 및 영역(604b_a) 사이의 저항을 작게 할 수 있다. 또한, 도전층(605b_a)에 중첩된 반도체층(603_a) 영역 모두가 영역(604b_a)인 구조로 하여도 좋다.
절연층(602_a)은, 반도체층(603_a), 도전층(605a_a) 및 도전층(605b_a) 위에 설치된다.
도전층(601_a)은, 절연층(602_a)의 일부 위에 설치되고, 절연층(602_a)을 개재하여 반도체층(603_a)에 중첩된다. 절연층(602_a)을 개재하여 도전층(601_a)과 중첩된 반도체층(603_a)의 영역이 채널 형성 영역이 된다.
또한, 도 7b에 도시한 트랜지스터는, 도전층(601_b)과, 절연층(602_b)과, 반도체층(603_b)과, 도전층(605a_b)과, 도전층(605b_b)과, 절연층(606a)과, 절연층(606b)과, 절연층(607)을 포함한다.
반도체층(603_b)은, 영역(604a_b) 및 영역(604b_b)을 포함한다. 영역(604a_b) 및 영역(604b_b)은, 서로 이간되고, 각각 도펀트가 첨가된 영역이다. 반도체층(603_b)은, 예를 들어 도전층(605a_b), 도전층(605b_b) 및 피소자 형성층(600_b) 위에 설치되고, 도전층(605a_b) 및 도전층(605b_b)에 전기적으로 접속된다. 또한, 반드시 영역(604a_b) 및 영역(604b_b)을 설치하지 않아도 좋다.
절연층(602_b)은, 반도체층(603_b)의 일부 위에 설치된다.
도전층(601_b)은, 절연층(602_b)의 일부 위에 설치되고, 절연층(602_b)을 개재하여 반도체층(603_b)에 중첩된다. 또한, 절연층(602_b)을 개재하여 도전층(601_b)과 중첩된 반도체층(603_b)의 영역이 트랜지스터의 채널 형성 영역이 된다. 또한, 도전층(601_b) 위에 절연층이 설치되어도 좋다.
절연층(606a)은, 절연층(602_b) 위에 설치되고, 도전층(601_b)에서의 한 쌍의 측면 한쪽에 접한다.
절연층(606b)은, 절연층(602_b) 위에 설치되고, 도전층(601_b)에서의 한 쌍의 측면 다른 쪽에 접한다.
또한, 절연층(602_b)을 개재하여 절연층(606a) 및 절연층(606b)에 중첩된 영역(604a_b) 및 영역(604b_b) 부분의 도펀트의 농도는, 절연층(606a) 및 절연층(606b)에 중첩되지 않는 영역(604a_b) 및 영역(604b_b) 부분의 도펀트의 농도보다 낮아도 좋다.
도전층(605a_b) 및 도전층(605b_b)은, 반도체층(603_b) 위에 설치된다.
도전층(605a_b)은, 영역(604a_b)에 전기적으로 접속된다. 또한, 도전층(605a_b)은, 절연층(606a)에 접한다.
도전층(605b_b)은, 영역(604b_b)에 전기적으로 접속된다. 또한, 도전층(605b_b)은, 절연층(606b)에 접한다.
절연층(607)은, 도전층(601_b), 도전층(605a_b), 도전층(605b_b), 절연층(606a), 및 절연층(606b) 위에 설치된다.
또한, 도 7a 및 도 7b에 도시한 각 구성 요소에 관하여 설명한다.
피소자 형성층(600_a) 및 피소자 형성층(600_b)으로서는, 예를 들어 절연층,또는 절연 표면을 갖는 기판 등을 사용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자 형성층(600_a) 및 피소자 형성층(600_b)으로서 사용할 수도 있다.
도전층(601_a) 및 도전층(601_b)의 각각은, 트랜지스터의 게이트로서의 기능을 갖는다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(601_a) 및 도전층(601_b)으로서는, 예를 들어 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(601_a) 및 도전층(601_b)에 적용 가능한 재료의 적층에 의해, 도전층(601_a) 및 도전층(601_b)을 구성할 수도 있다.
절연층(602_a) 및 절연층(602_b)의 각각은, 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(602_a) 및 절연층(602_b)으로서는, 예를 들어 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층 또는 산화란탄층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)으로서는, 예를 들어 원소 주기표에 서의 제 13족 원소 및 산소 원소를 포함한 재료의 절연층을 사용할 수도 있다. 예를 들어, 반도체층(603_a) 및 반도체층(603_b)이 제 13족 원소를 포함한 경우에, 반도체층(603_a) 및 반도체층(603_b)에 접하는 절연층으로서 제 13족 원소를 포함한 절연층을 사용함으로써, 상기 절연층과 산화물 반도체층의 계면 상태를 양호하게 할 수 있다.
제 13족 원소 및 산소 원소를 포함한 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란, 갈륨의 함유량(원자％）보다 알루미늄의 함유량(원자％)이 많은 물질을 가리키며, 산화갈륨알루미늄이란, 갈륨의 함유량(원자％)이 알루미늄 함유량(원자％) 이상의 물질을 가리킨다. 예를 들어, Al2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x=3+α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2-xO3+α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)로 표기되는 재료를 사용할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다. 예를 들어, 복수의 Ga2Ox로 표기되는 산화갈륨을 포함한 층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성하여도 좋다. 또한, Ga2Ox로 표기되는 산화갈륨을 포함한 절연층 및 Al2Ox로 표기되는 산화알루미늄을 포함한 절연층의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성하여도 좋다.
반도체층(603_a) 및 반도체층(603_b)의 각각은, 트랜지스터의 채널이 형성되는 층으로서의 기능을 갖는다. 반도체층(603_a) 및 반도체층(603_b)에 적용 가능한 산화물 반도체로서는, 예를 들어 In계 산화물(예를 들어 산화인듐 등), Sn계 산화물(예를 들어 산화주석 등), 또는 Zn계 산화물(예를 들어 산화아연 등) 등을 사용할 수 있다.
또한, 상기 금속 산화물로서는, 예를 들어, 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물 등의 금속 산화물을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 특성의 편차를 감소시키기 위한 스테빌라이저로서 갈륨, 주석, 하프늄, 및 알루미늄의 하나 또는 복수를 함유하여도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 상기 스테빌라이저로서 란타노이드인 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테튬 중 어느 하나 또는 복수를 함유하여도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 산화 실리콘을 함유하여도 좋다.
예를 들어, 4원계 금속 산화물로서는, 예를 들어 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 3원계 금속 산화물로서는, 예를 들어 In-Ga-Zn계 산화물(IGZO라고도 한다), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등을 사용할 수 있다.
또한, 2원계 금속 산화물로서는, 예를 들어 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물, 또는 In-Ga계 산화물 등을 사용할 수 있다.
또한, 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 함유한 산화물을 의미하며, In, Ga, 및 Zn의 조성비는 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서는, InLO3(ZnO)m(m은 0보다 큰 수)로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
예를 들어, 산화물 반도체로서는, 원자수 비율이 In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 In-Ga-Zn계 산화물이나 그 조성 근방의 조성을 갖는 산화물을 사용할 수 있다. 또한, 산화물 반도체로서는, 원자수 비율이 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용할 수 있다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값 전압, 편차 등)에 따라 적절한 조성을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비결정질이라도, 다결정이라도 좋다. 또한, 비결정질 중에 결정성을 갖는 부분을 포함한 구조라도, 비비정질이라도 좋다.
또한, 반도체층(603_a) 및 반도체층(603_b)으로서는, c축 배향하고, 또 ab면, 표면, 또는 계면의 방향에서 관찰하여 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 다른(c축을 중심으로 하여 회전한) 결정을 포함한 산화물 반도체(CAAC-OS: C Axis Aligned Crystalline Oxide Semiconductor이라고도 한다)의 층을 사용할 수 있다.
CAAC란, 넓은 의미로 비단결정이며, 그 ab면에 수직인 방향에서 관찰하여, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 ｃ축 방향에 수직인 방향에서 관찰하여, 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 형상을 포함한 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 재료도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유된 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC을 구성하는 개개의 결정 부분의 ｃ축은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)으로 일치되어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)을 향하여도 좋다.
CAAC는, 그 조성 등에 따라, 도체, 반도체, 절연체이기도 한다. 또한, 그 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하기도 하다.
이러한 CAAC의 예로서는, 예를 들어 막 형상으로 형성되고, 막 표면 또는 기판 면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다.
또한, 산화물 반도체로서는, c축 방향으로 배향하는 결정 영역의 조성이 In1+σGa1-σO3(ZnO)M(다만, 0<σ<1, M=1 이상 3 이하의 수)로 나타나고, c축 방향으로 배향하는 결정 영역을 포함한 전체의 반도체층의 조성이 InPGaQOR(ZnO)M(다만, 0<P<2, 0<Q<2, M=1 이상 3 이하의 수)로 나타낸 재료를 사용할 수도 있다.
또한, 예를 들어, 반도체층(603_a) 및 반도체층(603_b)이 CAAC의 산화물 반도체층인 경우에 있어서, 트랜지스터의 채널 길이를 30nm으로 할 때, 반도체층(603_a) 및 반도체층(603_b)의 두께를 예를 들어 5nm 정도로 하여도 트랜지스터에서의 단채널 효과를 억제할 수 있다.
여기서, CAAC에 포함된 결정 구조의 일례에 관해서 도 8 내지 도 10을 사용하여 자세히 설명한다. 또한, 특별히 기재하지 않는 한, 도 8 내지 도 10은 위쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 8에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 8a에서는 1개의 6배위의 인듐 원자(6배위의 In이라고도 한다)와 6배위의 In에 근접한 6개의 4배위의 산소 원자(4배위의 O라고도 한다)를 갖는 구조를 도시한다. 또한, In 등 1개의 금속 원자와 상기 금속 원자에 근접한 산소 원자에 의해 구성되는 부분을 소그룹이라고 부른다. 또한, 도 8a에서는 편의를 위하여, 팔면체 구조를 평면 구조로 도시하였다. 또한, 도 8a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 또한, 도 8a에 도시한 소그룹의 전하는 0이다.
도 8b에서는 1개의 5배위의 Ga와, 5배위의 Ga에 근접한 3개의 3배위의 산소 원자(3배위의 O라고도 한다)와, 5배위의 Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3개의 3배위의 O 각각은 모두 ab면에 존재한다. 또한, 도 8b의 상반부 및 하반부의 각각에는, 1개씩 4배위의 O가 있다. 또한, 인듐 원자에는, 6배위뿐만 아니라, 5배위의 인듐 원자(5배위의 In)도 존재하기 때문에, 5배위의 In과, 3개의 3배위의 O와, 2개의 4배위의 O에 의해, 도 8b에 도시한 구조를 구성할 수도 있다. 또한, 도 8b에 도시한 소그룹의 전하는 0이다.
도 8c에서는 1개의 4배위의 아연 원자(4배위의 Zn이라고도 한다)와, 4배위의 Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 8c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또한, 도 8c에 도시한 소그룹의 전하는 0이다.
도 8d에서는 1개의 6배위의 주석 원자(6배위의 Sn이라고도 한다)와, 6배위의 Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 8d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또한, 도 8d에 도시한 소그룹의 전하는 +1이 된다.
도 8e에서는 2개의 아연 원자를 포함한 소그룹을 도시한다. 도 8e의 상반부에는 2개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 8e에 도시한 소그룹의 전하는 -1이 된다.
또한, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다)이라고 부른다.
여기서는, 상기 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 예를 들어, 6배위의 In의 상반부에서의 3개의 4배위의 O는, 아래쪽 방향에 근접한 3개의 6배위의 In에 결합하고, 하반부에서의 3개의 4배위의 O는, 위쪽 방향에 근접한 3개의 6배위의 In에 결합한다. 또한, 5배위의 Ga의 상반부에서의 1개의 3배위의 O는, 아래쪽 방향에 근접한 1개의 5배위의 Ga에 결합하고, 하반부에서의 1개의 3배위의 O는, 위쪽 방향에 근접한 1개의 5배위의 Ga에 결합한다. 또한, 4배위의 Zn의 상반부에서의 1개의 4배위의 O는, 아래쪽 방향에 근접한 1개의 4배위의 Zn에 결합하고, 하반부에서의 3개의 4배위의 O는, 위쪽 방향에 근접한 3개의 4배위의 Zn에 결합한다. 이와 같이, 금속 원자의 위쪽 방향에서의 4배위의 O의 개수와, 그 O의 아래쪽 방향에 근접한 금속 원자의 개수는 동일하며, 마찬가지로 금속 원자의 아래쪽 방향에서의 4배위의 O의 개수와, 그 O의 위쪽 방향에 근접한 금속 원자의 개수는 동일하다. 이때, O는 4배위이므로, 아래쪽 방향에 근접한 금속 원자의 개수와, 위쪽 방향에 근접한 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자의 위쪽 방향에서의 4배위의 O의 개수와, 별도의 금속 원자의 아래쪽 방향에서의 4배위의 O의 개수의 합이 4일 때, 금속 원자를 갖는 2종류의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합할 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자 또는 4배위의 금속 원자와 결합하게 된다.
이들 배위 수를 갖는 금속 원자는, c축 방향에서, 4배위의 O를 통하여 결합한다. 또한, 그 이외에도, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
또한, 도 9a에서는 In-Sn-Zn계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 또한, 도 9b에서는 3개의 중그룹으로 구성된 대그룹을 도시한다. 또한, 도 9c에서는 도 9b에 도시한 층 구조를 c축 방향에서 관찰하였을 때의 원자 배열을 도시한다.
또한, 도 9a에서는 편의를 위하여, 3배위의 O는 생략하고, 4배위의 O는 개수만 도시하고, 예를 들어, Sn의 상반부 및 하반부의 각각에 3개씩 4배위의 O가 있는 것을 동그라미 3이라고 표기하였다. 마찬가지로, 도 9a에서, In의 상반부 및 하반부의 각각에는, 1개씩 4배위의 O가 있는 것을 동그라미 1이라고 표기하였다. 또한, 마찬가지로, 도 9a에서는 하반부에 1개의 4배위의 O가 있고, 상반부에 3개의 4배위의 O가 있는 Zn과, 상반부에 1개의 4배위의 O가 있고, 하반부에 3개의 4배위의 O가 있는 Zn을 도시하였다.
도 9a에 있어서, In-Sn-Zn계의 층 구조를 구성하는 중그룹에서는, 위에서 순차적으로 이하의 구조를 갖는다. 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In에 결합하고 있다. 상기 In이, 상반부에 3개의 4배위의 O가 있는 Zn에 결합하고 있다. 상기 Zn은, 상기 Zn의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있다. 상기 In은, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어진 소그룹과 결합하고 있다. 상기 소그룹은, 상기 소그룹의 하반부에서의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있다. 복수의 상기 중그룹이 결합함으로써, 대그룹이 구성된다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 소그룹의 전하는 +1이 된다. 따라서, Sn을 포함한 층 구조를 형성하기 위해서는, +1인 전하를 상쇄하는 -1의 전하가 필요하다. 전하가 -1이 되는 구조로서 도 8e에 도시한 바와 같이, 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들어, Sn을 포함한 소그룹 1개에 대하여 2개의 Zn을 포함한 소그룹이 1개 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
또한, 도 9b에 도시한 대그룹이 반복된 구조로 함으로써, In-Sn-Zn계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.
또한, 본 실시형태에 나타낸 다른 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물, 그 이외의 금속 산화물 등을 사용한 경우에도 마찬가지이다.
예를 들어, In-Ga-Zn계의 층 구조를 구성하는 중그룹의 모델도를 도 10a에 도시한다.
도 10a에서, In-Ga-Zn계의 층 구조를 구성하는 중그룹은, 위에서 순차적으로 이하의 구조를 갖는다. 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고 있다. 상기 Zn은, 상기 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga에 결합하고 있다. 상기 Ga는, 상기 Ga의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 In에 결합하고 있다. 복수의 상기 중그룹이 결합함으로써 대그룹이 구성된다.
도 10b에서는 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 10b에 도시한 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도 10c에 도시한다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn 및 Ga 중 어느 하나를 포함한 소그룹의 전하는 0이 된다. 따라서 이들 소그룹을 조합한 것이면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn계의 층 구조를 구성하는 중그룹은 도 10a에 도시된 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합하여 대그룹을 구성할 수도 있다.
구체적으로는, 도 10b에 도시한 대그룹이 반복됨으로써 In-Ga-Zn계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn계의 층 구조는, InGaO3(ZnO)n(n은 자연수)로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들어, 도 26a에 도시한 결정 구조를 취할 수 있다. 또한, 도 26a에 도시한 결정 구조에 있어서, 도 8b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들어, 도 26b에 도시한 결정 구조를 취할 수 있다. 또한, 도 26b에 도시한 결정 구조에 있어서, 도 8b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
이상이 CAAC 구조의 일례의 설명이다. CAAC와 같이 결정성을 갖는 산화물 반도체는 벌크 내의 결함이 낮다.
또한, 도 7a 및 도 7b에 도시한 영역(604a_a), 영역(604b_a), 영역(604a_b),및 영역(604b_b)은 도펀트가 첨가되고, 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 도펀트로서는, 예를 들어 원소 주기표에서의 13족 원소(예를 들어 붕소 등), 원소 주기표에서의 15족 원소(예를 들어 질소, 인, 및 비소의 하나 또는 복수) 및 희가스 원소(예를 들어 헬륨, 아르곤, 및 크세논의 하나 또는 복수)의 하나 또는 복수를 사용할 수 있다. 또한, 트랜지스터의 소스로서의 기능을 갖는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 한다. 영역(604a_a), 영역(604b_a), 영역(604a_b) 및 영역(604b_b)에 도펀트를 첨가함으로써 도전층 사이의 저항을 작게 할 수 있기 때문에, 트랜지스터를 미세화할 수 있다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)의 각각은, 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터의 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)으로서는, 예를 들어 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 또는 텅스텐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 예를 들어, 구리, 마그네슘 및 알루미늄을 함유한 합금 재료의 층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수 있다. 또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)에 적용 가능한 재료의 적층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수도 있다. 예를 들어, 구리, 마그네슘 및 알루미늄을 함유한 합금 재료의 층과 구리를 함유한 층의 적층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수 있다.
또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)으로서는, 도전성의 금속 산화물을 포함한 층을 사용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들어 산화인듐, 산화주석, 산화아연, 산화인듐산화주석, 또는 산화인듐산화아연을 사용할 수 있다. 또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)에 적용 가능한 도전성의 금속 산화물은, 산화실리콘을 함유하여도 좋다.
절연층(606a) 및 절연층(606b)으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(606a) 및 절연층(606b)에 적용 가능한 재료의 적층에 의해, 절연층(606a) 및 절연층(606b)을 구성하여도 좋다.
절연층(607)은, 트랜지스터로의 불순물의 침입을 억제하는 보호 절연층으로서의 기능을 갖는다.
절연층(607)으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(607)에 적용 가능한 재료의 적층에 의해, 절연층(607)을 구성하여도 좋다. 예를 들어, 산화실리콘층, 산화알루미늄층 등에 의해, 절연층(607)을 구성하여도 좋다. 예를 들어, 산화알루미늄층을 사용함으로써, 반도체층(603_b)으로의 불순물의 침입 억제 효과를 보다 높일 수 있고, 또한, 반도체층(603_ｂ) 중의 산소의 탈리 억제 효과를 높일 수 있다.
또한, 본 실시형태의 트랜지스터를, 채널 형성층으로서의 기능을 갖는 산화물 반도체층의 일부 위에 절연층을 포함하고, 상기 절연층을 개재하여 산화물 반도체층에 중첩되도록, 소스 또는 드레인으로서의 기능을 갖는 도전층을 포함한 구조로 하여도 좋다. 상기 구조인 경우, 절연층은 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 한다)으로서의 기능을 갖는다. 채널 보호층으로서의 기능을 갖는 절연층으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 채널 보호층으로서의 기능을 갖는 절연층을 구성하여도 좋다.
또한, 피소자 형성층(600_a) 및 피소자 형성층(600_b) 위에 하지층을 형성하고, 상기 하지층 위에 트랜지스터를 형성하여도 좋다. 이때, 하지층으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 하지층을 구성하여도 좋다. 예를 들어, 산화알루미늄층 및 산화실리콘층의 적층에 의해 하지층을 구성함으로써, 하지층에 포함된 산소가 반도체층(603_a) 및 반도체층(603_b)을 통해서 탈리하는 것을 억제할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 제작 방법의 일례로서, 도 7a에 도시한 트랜지스터의 제작 방법의 일례에 관해서, 도 11을 사용하여 설명한다. 도 11은, 도 7a에 도시한 트랜지스터의 제작 방법을 설명하기 위한 단면 모식도이다.
우선, 도 11a에 도시한 바와 같이 피소자 형성층(600_a)을 준비하고, 피소자 형성층(600_a) 위에 반도체층(603_a)을 형성한다.
예를 들어, 스퍼터링법을 사용하여 반도체층(603_a)에 적용 가능한 산화물 반도체 재료의 막(산화물 반도체막이라고도 한다)을 성막함으로써, 반도체층(603_a)를 형성할 수 있다. 또한, 상기 산화물 반도체막을 성막한 후에, 상기 산화물 반도체막의 일부를 에칭하여도 좋다. 또한, 희가스 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 산화물 반도체막을 성막하여도 좋다.
또한, 스퍼터링 타깃으로서, In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 성막할 수 있다. 또한, 예를 들어, In2O3:Ga2O3:ZnO=1:1:2 [mol수 비율], 4:2:3[mol수 비율], 3:1:2[mol수 비율], 2:1:3[mol수 비율], 3:1:4[mol수 비율]의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 성막하여도 좋다.
또한, 스퍼터링 타깃으로서, In:Sn:Zn=1:2:2[원자수 비율], 2:1:3[원자수 비율], 1:1:1[원자수 비율], 또는 20:45:35[원자수 비율]의 조성비인 산화물 타깃을 사용하여 산화물 반도체막을 성막하여도 좋다. 이러한 조성비인 산화물 타깃을 사용함으로써, 결정성이 높은 산화물 반도체막을 성막할 수 있다. 특히, In:Sn:Zn=2:1:3의 조성비인 산화물 타깃을 사용함으로써, 보다 결정성이 높은 산화물 반도체막을 성막할 수 있다.
또한, 스퍼터링 타깃으로서, In:Zn=50:1 내지 In:Zn=1:2(몰수 비율로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(몰수 비율로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(몰수 비율로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성비인 산화물 타깃을 사용하여 In-Zn계 산화물의 막을 성막하여도 좋다. 예를 들어, In-Zn계 산화물 반도체막의 성막에 사용하는 타깃은, 원자수 비율이 In:Zn:O=S:U:R일 때에, R>1.5S+U로 한다. In의 양을 많게 함으로써, 트랜지스터의 전계 효과 이동도(단지 이동도라고도 한다)를 향상시킬 수 있다.
또한, 스퍼터링법을 사용할 경우, 예를 들어, 희가스(대표적으로는 아르곤)분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 반도체층(603_a)을 형성한다. 이때, 희가스와 산소의 혼합 분위기하에서 반도체층(603_a)을 형성할 경우에는, 희가스의 양에 대하여 산소의 양이 많은 쪽이 바람직하다.
또한, 스퍼터링법을 사용한 성막을 행할 경우, 퇴적되는 막 중에 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물이 포함되지 않도록, 성막실 외부에서의 리크나 성막실 내의 내벽으로부터의 탈 가스를 충분히 누르는 것이 바람직하다.
예를 들어, 스퍼터링법을 사용하여 막을 성막하기 전에, 스퍼터링 장치의 예비 가열실에서 예비 가열 처리를 행하여도 좋다. 상기 예비 가열 처리를 행함으로써, 상기 불순물을 탈리할 수 있다.
또한, 스퍼터링법을 사용하여 성막하기 전에, 예를 들어 아르곤, 질소, 헬륨, 또는 산소 분위기하에서, 타깃 측에 전압을 인가하지 않고, 기판 측에 RF전원을 사용하여 전압을 인가하고, 플라즈마를 형성하여 피형성면을 개질하는 처리(역스퍼터링이라고도 한다)를 행하여도 좋다. 역스퍼터링를 행함으로써, 피형성면에 부착되어 있는 분말 상태 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
또한, 스퍼터링법을 사용하여 성막할 경우, 흡착형의 진공 펌프 등을 사용하여, 막을 성막하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들어 크라이오 펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프 등을 사용할 수 있다. 또한, 콜드 트랩을 설치한 터보 분자 펌프를 사용하여 성막실 내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 사용함으로써, 상기 불순물을 포함한 배기의 역류를 저감할 수 있다.
또한, 스퍼터링 가스로서, 예를 들어 상기 불순물이 제거된 고순도 가스를 사용함으로써, 형성되는 막의 상기 불순물의 농도를 저감할 수 있다. 예를 들어, 스퍼터링 가스로서, 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다.
또한, 본 실시형태에 있어서의 트랜지스터의 제작 방법의 일례에 있어서, 막의 일부를 에칭하여 층을 형성할 경우, 예를 들어, 포토리소그래피 공정에 의해 막의 일부 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 막을 에칭 함으로써, 층을 형성할 수 있다. 또한, 이 경우, 층의 형성 후에 레지스트 마스크를 제거한다.
또한, 반도체층(603_a)으로서 CAAC인 산화물 반도체층을 형성할 경우, 스퍼터링법을 사용하고, 산화물 반도체막이 형성되는 피소자 형성층의 온도를 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 성막한다. 또한, 피소자 형성층의 온도를 높게 하여 산화물 반도체막을 성막함으로써, 제작되는 트랜지스터의 전계 효과 이동도를 향상시켜, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다.
또한, 이때, 피소자 형성층(600_a)은 평탄한 것이 바람직하다. 예를 들어, 피소자 형성층(600_a)의 평균면 거칠기는, 1nm 이하, 또한 0.3nm 이하인 것이 바람직하다. 피소자 형성층(600_a)의 평탄성을 향상시킴으로써, 비결정질 상태의 산화물 반도체 이상으로 이동도를 향상시킬 수 있다. 예를 들어, 화학적 기계 연마(CMP) 처리 및 플라즈마 처리의 하나 또는 복수에 의해, 피소자 형성층(600_a)을 평탄화할 수 있다. 이때, 플라즈마 처리에는, 희가스 이온으로 표면을 스퍼터링 하는 처리나 에칭 가스를 사용하여 표면을 에칭하는 처리도 포함된다.
다음에, 도 11b에 도시한 바와 같이 반도체층(603_a) 위에 도전층(605a_a) 및 도전층(605b_a)을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(605a_a) 및 도전층(605b_a)에 적용 가능한 재료의 막을 제 1 도전막으로서 성막하고, 상기 제 1 도전막의 일부를 에칭함으로써 도전층(605a_a) 및 도전층(605b_a)을 형성할 수 있다.
다음에, 도 11c에 도시한 바와 같이 반도체층(603_a)에 접하도록 절연층(602_a)을 형성한다.
예를 들어, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서, 스퍼터링법을 사용하여 절연층(602_a)에 적용 가능한 막을 성막함으로써, 절연층(602_a)을 형성할 수 있다. 스퍼터링법을 사용하여 절연층(602_a)을 형성함으로써, 트랜지스터의 백 채널로서의 기능을 갖는 반도체층(603_a)의 부분에 있어서의 저항의 저하를 억제할 수 있다. 또한, 절연층(602_a)을 형성할 때의 피소자 형성층(600_a)의 온도는, 실온 이상 300℃ 이하인 것이 바람직하다.
또한, 절연층(602_a)을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하고, 노출되어 있는 반도체층(603_a)의 표면에 부착된 흡착수 등을 제거하여도 좋다. 플라즈마 처리를 행한 경우, 그 후에 대기에 접촉시키지 않고, 절연층(602_a)을 형성하는 것이 바람직하다.
다음에, 절연층(602_a) 위에 도전층(601_a)을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(601_a)에 적용 가능한 재료의 막을 제 2 도전막으로서 성막하고, 상기 제 2 도전막의 일부를 에칭함으로써 도전층(601_a)을 형성할 수 있다.
또한, 도 7a에 도시한 트랜지스터의 제작 방법의 일례에서는, 예를 들어 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행한다. 예를 들어, 산화물 반도체막을 성막한 후, 산화물 반도체막의 일부를 에칭한 후, 제 1 도전막을 성막한 후, 제 1 도전막의 일부를 에칭한 후, 절연층(602_a)을 형성한 후, 제 2 도전막을 성막한 후, 또는 제 2 도전막의 일부를 에칭한 후에 상기 가열 처리를 행한다. 상기 가열 처리를 행함으로써, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 반도체층(603_a)으로부터 배제된다.
또한, 상기 가열 처리를 행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들어 GRTA(Gas Rapid Thermal Anneal) 장치, 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 예를 들어 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. 또한 GRTA 장치는 고온의 가스를 사용하여 열처리하는 장치이다. 고온의 가스로서는, 예를 들어 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들어 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 행한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도로부터 온도를 내리는 과정에서 상기 가열 처리를 행한 노와 동일한 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하여도 좋다. 이때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N 이상, 바람직하게는 7N 이상, 즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 반도체층(603_a)에 산소가 공급되어, 반도체층(603_ａ) 중의 산소 결핍에 기인하는 결함을 저감할 수 있다. 또한, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어의 도입은 상기 가열 처리시에 행하여도 좋다.
또한, 도 7a에 도시한 트랜지스터의 제작 방법의 일례에서는, 반도체층(603_a) 형성 후, 도전층(605a_a) 및 도전층(605b_a) 형성 후, 절연층(602_a) 형성 후, 도전층(601_a) 형성 후, 또는 상기 가열 처리 후에 산소 플라즈마에 의한 산소 도핑 처리 등, 산소 이온을 전계로 가속시키는 방법을 사용하여 산화물 반도체막에 산소를 주입하여도 좋다. 예를 들어 2.45GHz의 고밀도 플라즈마에 의해 산소 도핑 처리를 행하여도 좋다. 또한, 이온 주입법을 사용하여 산소 도핑 처리를 행하여도 좋다. 산소 도핑 처리를 행함으로써, 제작되는 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 예를 들어, 산소 도핑 처리를 행하고, 절연층(602_a)을 화학량론적 조성비보다 산소가 많은 상태로 한다.
반도체층(603_a)에 접하는 절연층 중의 산소를 과잉으로 함으로써, 반도체층(603_a)에 산소가 용이하게 공급된다. 따라서, 반도체층(603_ａ) 중, 또는 절연층(602_a)과, 반도체층(603_a)의 계면에서의 산소 결함을 저감할 수 있기 때문에, 반도체층(603_a)의 캐리어 농도를 보다 저감할 수 있다. 또한, 이것에 한정되지 않고, 제조 과정에 의해 반도체층(603_a)에 포함된 산소를 과잉으로 한 경우에도, 반도체층(603_a)에 접하는 상기 절연층에 의해, 반도체층(603_a)으로부터의 산소의 탈리를 억제할 수 있다.
예를 들어, 절연층(602_a)으로서, 산화갈륨을 포함한 절연층을 형성할 경우, 상기 절연층에 산소를 공급하고, 산화갈륨의 조성을 Ga2Ox로 할 수 있다.
또한, 절연층(602_a)으로서, 산화알루미늄을 포함한 절연층을 형성할 경우, 상기 절연층에 산소를 공급하고, 산화알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602_a)으로서, 산화갈륨알루미늄 또는 산화알루미늄갈륨을 포함한 절연층을 형성할 경우, 상기 절연층에 산소를 공급하고, 산화갈륨알루미늄 또는 산화알루미늄갈륨의 조성을 GaxAl2-xO3+α로 할 수 있다.
이상의 공정에 의해, 반도체층(603_a)으로부터, 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 배제하고, 또한 반도체층(603_a)에 산소를 공급함으로써, 산화물 반도체층을 고순도화시킬 수 있다.
또한, 상기 가열 처리와는 별도로, 절연층(602_a)을 형성한 후에, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하여도 좋다.
상기에 나타낸 피소자 형성층(600_a)의 의도적인 가열 온도 또는 산화물 반도체막의 성막 후의 가열 처리의 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이다. 산화물 반도체막의 성막 후의 가열 처리에서는, 300℃ 이상이면 막 중에 포함된 수소 등의 불순물을 방출시켜, 상기 불순물을 제거(탈수화, 탈수소화)할 수 있다.
상기 가열 처리는 산소 분위기 중에서 행할 수 있지만, 상기한 바와 같이 탈수화·탈수소화를 질소 분위기 또는 감압하에서 행하고 나서, 산소 분위기 중에서 열처리하도록 2단계로 행하여도 좋다. 탈수화·탈수소화 후에 산소를 포함한 분위기 중에서 열처리함으로써, 산화물 반도체 중에 산소를 첨가하는 것도 가능하고, 상기 가열 처리의 효과를 더 높일 수 있다. 또한, 상기 가산화 처리를, 산화물 반도체층에 접하도록 절연층을 형성한 상태로 열처리를 행하여도 좋다. 예를 들어 산화물 반도체층 중 및 산화물 반도체층에 적층하는 층의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 상기 가열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결함을 과잉 산소에 의해 보상할 수 있다. 상기 과잉 산소는, 주로 격자 사이에 존재하는 산소이며, 그 산소 농도를 1×1016/cm3 이상 2×1020/cm3 이하로 함으로써, 예를 들어 결정화한 경우라도 결정에 변형 등을 주지 않고 산화물 반도체층 중에 산소를 포함시킬 수 있다.
또한, 산화물 반도체막의 성막 후에 가열 처리를 행함으로써, 제작되는 트랜지스터의 게이트 바이어스 스트레스에 대한 안정성을 향상시킬 수 있다. 또한, 트랜지스터의 전계 효과 이동도를 향상시킬 수도 있다.
또한, 도 11e에 도시한 바와 같이 도전층(601_a)이 형성되는 측에서 반도체층(603_a)에 도펀트를 첨가함으로써, 절연층(602_a)을 통해서 자기 정합적으로 영역(604a_a) 및 영역(604b_a)을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도펀트를 첨가할 수 있다.
또한, 도 7a에 트랜지스터의 제작 방법의 일례를 도시했지만, 이것에 한정되지 않고, 예를 들어 도 7b에 도시한 각 구성 요소에 있어서, 명칭이 도 7a에 도시한 각 구성 요소와 동일하고 또한 기능의 적어도 일부가 도 7a에 도시한 각 구성 요소와 같으면, 도 7a에 도시한 트랜지스터의 제작 방법의 일례의 설명을 적절히 원용할 수 있다.
도 7 내지 도 11을 사용하여 설명한 바와 같이, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 게이트로서의 기능을 갖는 도전층과, 게이트 절연층으로서의 기능을 갖는 절연층과, 게이트 절연층으로서의 기능을 갖는 절연층을 개재해서 게이트로서의 기능을 갖는 도전층에 중첩되고, 채널이 형성된 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되고, 소스 또는 드레인의 한쪽으로서의 기능을 갖는 도전층과, 산화물 반도체층에 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽으로서의 기능을 갖는 도전층을 포함한 구성으로 함으로써 트랜지스터를 구성할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 산화물 반도체층의 캐리어 농도를 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
산화물 반도체를 트랜지스터에 적용하기 위해서는 캐리어 밀도를 1×1018/cm3이하로 하는 것이 바람직하다. In 또는 Zn을 포함한 산화물 반도체는, Ga나 Sn을 산화물 반도체를 구성하는 1원소로서 포함시킬뿐만 아니라, 상기한 바와 같이 산화물 반도체막의 고순도화(수소 등의 제거)를 도모하는 것이나, 성막 후의 열처리를 함으로써 캐리어 밀도를 1×1018/cm3 이하로 할 수 있다.
또한, 산화물 반도체막을 성막할 때의 가열 처리 및 성막 후의 가열 처리의 하나 또는 복수를 행함으로써, 트랜지스터의 임계값 전압을 플러스 시프트시키고, 노멀리·오프시킬 수 있고, 또한, 채널 폭 1μm당의 오프 전류를, 10aA(1×10-17A) 이하, 또한 1aA(1×10-18A) 이하, 또한 10zA(1×10-20A) 이하, 또한 1zA(1×10-21A) 이하, 또한 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는, 낮으면 낮을수록 좋지만, 본 실시형태에 있어서의 트랜지스터의 오프 전류의 하한값은, 약10-30A/μm로 예상된다.
본 실시형태의 산화물 반도체층을 포함한 트랜지스터를, 예를 들어 상기 실시형태에서의 기억 회로의 트랜지스터에 사용함으로써, 기억 회로에서의 데이터의 유지 시간을 길게 할 수 있다.
또한, 본 실시형태에 있어서의 트랜지스터의 일례는, 다른 트랜지스터(예를 들어, 원소 주기표에서의 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터)와 적층시킬 수 있다. 따라서, 동일 기판 위에 상기 산화물 반도체층을 포함한 트랜지스터 및 상기 다른 트랜지스터를 형성하면서, 회로 면적을 축소할 수 있다.
실시형태 1에서도 설명한 바와 같이, 단결정 실리콘을 사용한 트랜지스터(도 1b 등의 트랜지스터(111)에 상당) 위에, 산화물 반도체를 사용한 트랜지스터(도 1b 등의 트랜지스터(107)에 상당)를 설치한 구조가 바람직하다. 상기 구조는, 고속 동작, 데이터의 유지, 및 회로 면적의 축소 모두를 실현할 수 있다.
또한, 상기 산화물 반도체를 사용한 트랜지스터는, 비정질 또는 결정의 어느 경우라도 비교적 높은 전계 효과 이동도를 얻을 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체막으로부터 불순물을 제거하여 고순도화함으로써, 결정화를 도모할 수도 있다. 예를 들어, In-Sn-Zn계 산화물 반도체에서는 31cm2/Vsec 초과, 바람직하게는 39cm2/Vsec 초과, 더 바람직하게는 602/Vsec 초과의 전계 효과 이동도를 얻을 수도 있다. 또한, 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현할 수도 있다고 시사된다. 또한, 본 실시형태에 있어서의 트랜지스터의 일례에서는, 산화물 반도체층의 결함 밀도가 적을수록 트랜지스터의 전계 효과 이동도가 높다고 시사된다. 그 이유에 관해서 이하에 설명한다.
산화물 반도체층을 포함한 전계 효과 트랜지스터에 한정되지 않고, 실제로 측정되는 전계 효과 트랜지스터의 전계 효과 이동도는, 여러가지 이유로 본래의 전계 효과 이동도보다도 낮아진다. 전계 효과 이동도를 저하시키는 요인으로서는, 반도체층 내부의 결함이나 반도체층과 절연층의 계면의 결함이 있다. 예를 들어, Levinson 모델을 사용하면, 산화물 반도체층에 결함이 없다고 가정한 경우의 트랜지스터의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체층 본래의 전계 효과 이동도를 μ0으로 하고, 측정되는 전계 효과 이동도를 μ로 하고, 반도체층 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도인 μ는 수학식 1로 나타낼 수 있다.
Figure 112021061031390-pat00001
상기 수학식 1에서, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, Levinson 모델에 있어서, 포텐셜 장벽의 높이인 E는, 수학식 2로 나타낼 수 있다.
Figure 112021061031390-pat00002
상기 수학식 2에서, e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당의 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 채널의 캐리어 면 밀도를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타내다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다. 또한, 선형 영역에서의 드레인 전류 Id는, 수학식 3으로 나타낼 수 있다.
Figure 112021061031390-pat00003
상기 수학식 3에서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는, L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸다. 또한, 수학식 3의 양변을 Vg로 나누고, 또한 양변 대수로 나타내면, 수학식 3을 수학식 4로 변환할 수 있다.
Figure 112021061031390-pat00004
상기 수학식 4에서, 우변은 Vg의 함수이다. 수학식 4로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg)로 하고, 가로축을 1/Vg로 하여 실측값을 플롯하여 얻어진 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 예를 들어, 인듐(In), 갈륨(Ga), 아연(Zn)의 비율이, In:Ga:Zn=1:1:1[원자수 비율]인 산화물 반도체막의 결함 밀도 N은, 1×1012/cm2 정도이다.
상기한 방법에 의해 계산한 결함 밀도 등에 기초하여, 수학식 1 및 수학식 2를 사용하여 본래의 반도체층의 전계 효과 이동도인 μ0을 계산하면, μ0=120cm2/Vs가 된다. 보통, 결함이 있는 In-Ga-Zn계 산화물로 측정되는 전계 효과 이동도는, 40cm2/Vs 정도이지만, 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 될 것으로 예상할 수 있다. 이러한 사실로부터, 결함이 적을수록 산화물 반도체의 이동도, 또한 트랜지스터의 전계 효과 이동도가 높은 것을 알 수 있다. 예를 들어 CAAC 등의 산화물 반도체층은 결함 밀도가 낮다.
다만, 반도체층 내부에 결함이 없더라도, 채널과 게이트 절연층의 계면에서의 산란에 의하여 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연물 계면에서 x만큼 떨어진 곳에서의 이동도 μ1은 수학식 5로 나타낼 수 있다.
Figure 112021061031390-pat00005
상기 수학식 5에서, D는 게이트 방향의 전계를 나타내고, B 및 l은 상수이다. B 및 l은, 실제 측정 결과에 의해 계산할 수 있고, 상기의 측정 결과에서는, B=2.38×107cm/s, l=10nm(계면 산란이 미치는 깊이)이 된다. 수학식 5에서는, D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 5의 제 2 항이 증가하기 때문에, D가 증가하면 이동도 μ1은 저하되는 것을 알 수 있다.
반도체층 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2의 계산 결과를 도 12에 도시한다. 또한 상기 계산에는, 디바이스 시뮬레이션 소프트인 Sentaurus Device(Synopsys, Inc. 제작)를 사용한다. 또한, 산화물 반도체층에 있어서 밴드 갭을 2.8eV로 하고, 전자 친화력을 4.7eV로 하고, 비유전율을 15로 하고, 두께를 15nm로 한다. 또한, 트랜지스터에 있어서, 게이트, 소스, 드레인의 일 함수를 각각 5.5eV, 4.6eV, 4.6eV로 한다. 또한, 게이트 절연층에 있어서 두께를 100nm로 하고, 비유전율을 4.1로 한다. 또한, 트랜지스터에 있어서, 채널 길이 및 채널 폭은 모두 10μm으로 하고, 드레인 전압 Vd을 0.1V로 한다.
도 12에 도시한 바와 같이 게이트 전압 VG이 1V 부근일 때의 전계 효과 이동도는 100cm2/Vs 이상으로 높으면, 게이트 전압 VG이 더 높아지면 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness라고도 한다)이 바람직하다.
또한 상기한 바와 같이 높은 전계 효과 이동도의 산화물 반도체를 사용한, 미소한 트랜지스터에 있어서의 전기 특성의 계산 결과를 이하에 나타낸다.
우선, 계산에 사용한 트랜지스터의 단면 구조를 도 13에 도시한다. 도 13에 도시한 트랜지스터는 산화물 반도체층에 N형의 반도체 영역(653a), 반도체 영역(653b), 및 반도체 영역(653c)을 갖는다. 반도체 영역(653a) 및 반도체 영역(653b)의 저항율은 2×1-3Ωcm으로 한다.
도 13a에 도시한 트랜지스터는, 하지 절연물(651) 및 매립 절연물(652) 위에 형성된다. 매립 절연물(652)은, 산화알루미늄을 사용하여 하지 절연물(651)에 메워지도록 형성된다.
또한, 도 13a에 도시한 트랜지스터는, 반도체 영역(653a)과, 반도체 영역(653b)과, 반도체 영역(653c)과, 게이트 절연층(654)과, 게이트 전극(655)과, 측벽 절연물(656a)과, 측벽 절연물(656b)과, 절연층(657)과, 소스 전극(658a)과, 드레인 전극(658b)을 포함한다.
반도체 영역(653c)은, 반도체 영역(653a) 및 반도체 영역(653b) 사이에 끼워져 형성된다. 반도체 영역(653c)은, 채널 형성 영역이 되는 진성의 반도체 영역이다.
게이트 전극(655)은, 게이트 절연층(654) 위에 형성된다. 또한, 게이트 전극(655)의 폭을 33nm로 한다.
측벽 절연물(656a) 및 측벽 절연물(656b)은, 게이트 전극(655)의 측면에 접하도록 형성된다. 도 13a에 도시한 트랜지스터에서는, 측벽 절연물(656a) 아래의 반도체 영역은, N형의 반도체 영역(653a)에 포함되고, 측벽 절연물(656b) 아래의 반도체 영역은, N형의 반도체 영역(653b)에 포함된다. 또한, 측벽 절연물(656a) 및 측벽 절연물(656b) 각각의 폭을 5nm로 한다.
절연층(657)은, 게이트 전극(655) 위에 형성된다. 절연층(657)은, 게이트 전극(655)과 다른 배선의 단락을 방지하는 기능을 갖는다.
소스 전극(658a)은, 반도체 영역(653a)에 접한다.
드레인 전극(658b)은, 반도체 영역(653b)에 접한다.
또한, 도 13a에 도시한 트랜지스터에서의 채널 폭을 40nm로 한다.
또한, 도 13b에 도시한 트랜지스터는, 도 13a에 도시한 트랜지스터와 비교하여, 측벽 절연물(656a) 및 측벽 절연물(656b) 아래의 반도체 영역의 도전형이 상이하다. 도 13b에 도시한 트랜지스터에서는, 측벽 절연물(656a) 및 측벽 절연물(656b) 아래의 반도체 영역은 진성의 반도체 영역(653c)에 포함된다. 즉, 도 13b에 도시한 트랜지스터는, 반도체 영역(653a)과 게이트 전극(655)이 중첩되지 않는 영역 및 반도체 영역(653c)과 게이트 전극(655)이 중첩되지 않는 영역을 포함한다. 이 영역의 각각을 오프셋 영역이라고 하고, 그 폭을 오프셋 길이(Loff라고도 한다)라고 한다. 도 13b에서, 오프셋 길이는, 측벽 절연물(656a) 및 측벽 절연물(656b) 각각의 폭과 같다.
또한, 계산에 사용하는 그 이외의 파라미터는 상기한 바와 같다. 또한, 계산에는 디바이스 시뮬레이션 소프트인 Sentaurus Device(Synopsys, Inc. 제작)를 사용하였다.
도 14는 도 13a에 도시된 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 도시한 도면이다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하여 계산하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 14a는 게이트 절연층(654)의 두께가 15nm인 트랜지스터의 경우의 도면이며, 도 14b는, 게이트 절연층(654)의 두께가 10nm인 트랜지스터의 경우의 도면이며, 도 14c는, 게이트 절연층(654)의 두께가 5nm인 트랜지스터의 경우의 도면이다. 도 14a 내지 도 14c에 도시한 바와 같이 게이트 절연층(654)이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 또한, 게이트 전압 1V 전후에서, 드레인 전류의 값은 기억 회로 등에서 필요로 하는 10μA를 초과한다.
도 15는 도 13b에 도시된 구조이며, 오프셋 길이(Loff)가 5nm인 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 도면이다. 여기서는 드레인 전압을 +1V로 하여 드레인 전류 Id를 계산하고, 드레인 전압을 +0.1V로 하여 전계 효과 이동도 μ를 계산한다. 또한, 도 15a는 게이트 절연층(654)의 두께가 15nm인 경우의 도면이고, 도 15b는 게이트 절연층(654)의 두께가 10nm인 도면이며, 도 15c는 게이트 절연층(654)의 두께가 5nm인 경우의 도면이다.
또한, 도 16은 도 13b에 도시된 구조의 트랜지스터로, 오프셋 길이 Loff를 15nm로 했지만 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 도시한다. 여기서는, 드레인 전류 Id를 드레인 전압을 +1V로 하여 계산하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한다. 도 16a는 게이트 절연층(654)의 두께가 15nm인 경우의 도면이고, 도 16b는 게이트 절연층(654)의 두께가 10nm인 경우의 도면이며, 도 16c는 게이트 절연층(654)의 두께가 5nm인 경우의 도면이다.
도 14 내지 도 16으로부터 알 수 있는 바와 같이, 모두 게이트 절연층(654)이 얇을수록, 트랜지스터의 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크값이나 트랜지스터의 온 전류에는 눈에 띄는 변화가 없다.
또한, 전계 효과 이동도 μ의 피크는, 도 14에서는 80cm2/Vs 정도이지만, 도 15에서는 60cm2/Vs 정도이며, 도 16에서는 40cm2/Vs 정도이므로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 트랜지스터의 오프 전류도 같은 경향이 있다. 한편, 트랜지스터의 온 전류는, 오프셋 길이(Loff)가 증가함과 동시에 감소하지만, 트랜지스터의 오프 전류의 감소에 비하면 훨씬 완만하다. 또한, 어느 트랜지스터도 게이트 전압 1V 전후에서, 드레인 전류는, 예를 들어 기억 회로 등에서 필요로 하는 10μA를 초과한다.
상기한 바와 같이 산화물 반도체를 포함한 트랜지스터에서는, 전계 효과 이동도를 높게 할 수도 있기 때문에, 상기 실시형태에서의 기억 회로를 지장 없이 동작시킬 수 있다.
또한, 상기 트랜지스터의 일례로서, 채널 형성층으로서 In, Sn, Zn을 함유한 산화물 반도체층을 포함한 트랜지스터의 예에 관해서 설명한다.
예를 들어, In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층과, 두께 100nm인 게이트 절연층을 포함하고, 채널 길이(L)가 3μm, 채널 폭(W)이 10μm인 트랜지스터의 특성을 도 17a 내지 도 17c에 도시한다. 또한, Vd는 10V로 한다.
도 17a는, 피소자 형성층을 의도적으로 가열하지 않고, 스퍼터링법을 사용하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막하여 산화물 반도체층을 형성했을 때에 있어서의 트랜지스터의 특성을 도시한 도면이다. 도 17a에서, 전계 효과 이동도는 18.8cm2/Vsec이다. 한편, 도 17b는, 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막하여 산화물 반도체층을 형성했을 때의 트랜지스터의 특성을 도시한 도면이다. 도 17b에서, 전계 효과 이동도는 32.2cm2/Vsec이다. 따라서, 의도적으로 가열함으로써 트랜지스터의 전계 효과 이동도가 향상되는 것을 알 수 있다.
또한, 도 17c는, In, Sn 및 Zn을 주성분으로 하는 산화물 반도체막을 200℃로 스퍼터링법을 사용하여 성막하여 산화물 반도체층을 형성한 후, 650℃로 가열 처리를 했을 때의 트랜지스터의 특성을 도시한 도면이다. 도 17c에서, 전계 효과 이동도는 34.5cm2/Vsec이다. 따라서, 산화물 반도체막을 성막한 후에 가열 처리를 함으로써, 상기 전계 효과 이동도가 높아지는 것을 알 수 있다.
또한, In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층에 산소 이온을 주입하고, 가열 처리에 의해 상기 산화물 반도체에 포함된 수소, 물, 수산기, 또는 수소화물 등의 불순물을 방출시키고, 그 가열 처리와 동시에 또는 그 후의 가열 처리에 의해 산화물 반도체층을 결정화시켜도 좋다. 상기 결정화 또는 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체층을 얻을 수 있다.
또한, 피소자 형성층을 의도적으로 가열하지 않고 형성된 In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층을 포함한 트랜지스터는, 예를 들어 도 17a에 도시한 바와 같이 임계값 전압이 마이너스 시프트하는 경향이 있다. 그러나, 피소자 형성층을 의도적으로 가열하여 형성된 산화물 반도체층을 사용한 경우, 예를 들어 도 17b에 도시한 바와 같이 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 시프트한다. 따라서, 산화물 반도체막을 성막할 때의 가열 및 성막 후의 가열 처리의 하나 또는 복수에 의해, 트랜지스터가 노멀리·오프되기 쉽다는 것을 알 수 있다.
또한, In, Sn 및 Zn의 비율을 바꾸어도 트랜지스터의 임계값 전압을 제어할 수 있다. 예를 들어, 산화물 반도체막의 조성비를 In:Sn:Zn=2:1:3으로 함으로써, 트랜지스터를 쉽게 노멀리·오프형으로 할 수 있다.
또한, 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에서, 게이트 바이어스 스트레스 시험(BT시험이라고도 한다)을 행하면, 드리프트가 ±1.5V미만, 바람직하게는 ±1.0V미만이 된다. 따라서, 산화물 반도체막을 성막할 때의 가열 및 성막 후의 가열 처리의 하나 또는 복수를 행함으로써, 게이트 바이어스 스트레스에 대한 안정성이 높아지는 것을 알 수 있다. 여기서, 산화물 반도체막 성막 후에 가열 처리를 행하지 않는 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 있어서의 BT시험 결과를 도 18 및 도 19에 도시한다. 또한, BT시험으로서는, 플러스 BT시험과 마이너스 BT시험을 행하였다.
플러스 BT시험으로서는, 우선 피소자 형성층(기판)의 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids특성을 측정하였다. 다음에, 피소자 형성층(기판)의 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm이 되도록 Vgs에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 피소자 형성층(기판)의 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids를 측정하였다.
또한, 마이너스 BT시험으로서는, 우선 피소자 형성층(기판)의 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids특성을 측정하였다. 다음에, 피소자 형성층(기판)의 온도를 150℃로 하고 Vds를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm가 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 피소자 형성층(기판)의 온도를 25℃로 하고, Vds를 10V로 하여 트랜지스터의 Vgs-Ids를 측정하였다.
시료 1의 플러스 BT시험 결과를 도 18a에 도시하고, 시료 1의 마이너스 BT시험 결과를 도 18b에 도시한다. 또한, 시료 2의 플러스 BT시험 결과를 도 19a에 도시하고, 시료 2의 마이너스 BT시험 결과를 도 19b에 도시한다.
도 18a 및 도 18b에 도시한 바와 같이 시료 1의 플러스 BT시험 및 마이너스 BT시험에 의한 트랜지스터의 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 도 19a 및 도 19b에 도시한 바와 같이 시료 2의 플러스 BT시험 및 마이너스 BT시험에 의한 트랜지스터의 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 따라서, 시료 1 및 시료 2의 양쪽에서, BT시험 전후에 있어서의 트랜지스터의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
또한, 조성비가 In:Sn:Zn=1:1:1인 금속 산화물의 타깃을 사용하고, 피소자 형성층을 의도적으로 가열하지 않고 스퍼터링법을 사용하여 성막한 산화물 반도체막은, X선 회절(XRD:X-Ray Diffraction)에서 할로 패턴이 관측된다. 그러나, 상기 산화물 반도체막을 가열 처리함으로써 결정화시킬 수 있다. 이때의 가열 처리 온도는 임의이지만, 예를 들어 650℃의 가열 처리를 행함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
여기서, In-Sn-Zn-O막의 XRD분석 결과를 이하에 나타낸다. 또한, XRD분석에서는, X선 회절 장치 D8 ADVANCE(Bruker AXS 제작)를 사용하여 Out-of-Plane법으로 측정하였다.
XRD분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료의 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
상기 In-Sn-Zn-O막은 스퍼터링 장치를 사용하고, 산소 분위기로 전력을 100W (DC)로 하여 성막하였다. 이때의 타깃으로서, In:Sn:Zn=1:1:1[원자수 비율]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막 시의 가열 온도는 200℃로 하였다. 상기 공정에 의해 제작한 시료를 시료 A로 한다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여, 650℃의 온도로 가열 처리를 행하였다. 여기서는, 질소 분위기에서 1시간 가열 처리를 하고, 온도를 내리지 않고 산소 분위기에서 1시간 가열 처리를 더 행하였다. 상기 공정에 의해 제작한 시료를 시료 B로 한다.
시료 A 및 시료 B의 XRD 스펙트럼을 도 20에 도시한다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다. 따라서, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막할 때의 가열, 및 성막 후의 가열 처리의 하나 또는 복수 를 행함으로써, 산화물 반도체층의 결정성이 향상되는 것을 알 수 있다.
산화물 반도체막을 성막할 때의 가열, 및 성막 후의 가열 처리의 하나 또는 복수를 행함으로써, 제작한 트랜지스터의 채널 폭 1μm당의 오프 전류는, 예를 들어 도 21에 도시한 바와 같이 피소자 형성층(기판)의 온도가 125℃인 경우에는, 1aA(1×10-18A) 이하, 85℃인 경우에는 100zA(1×10-19A) 이하, 실온(27℃)인 경우에는 1zA(1×10-21A) 이하이다. 또한, 상기 트랜지스터의 채널 폭 1μm당의 오프 전류를, 바람직하게는, 125℃에서 0.1aA(1×10-19A) 이하, 85℃에서 10zA(1×10-20A) 이하, 실온에서 0.1zA(1×10-22A) 이하로 할 수도 있다.
또한, In, Sn, Zn을 주성분으로 하는 산화물 반도체막은, 가열 처리에 의해 막 중의 수소를 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체막과 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 불순물이 포함되지 않는 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막의 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에서, 피소자 형성층(기판)의 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3μm, 채널 폭(W)이 10μm, Lov가 한쪽 측 3μm(합계 6μm), dW가 0μm인 트랜지스터이다. 또한, Vds는 10V로 하였다. 또한, 피소자 형성층(기판)의 온도가, -40℃, -25℃, 25℃, 75℃, 125℃,및 150℃인 6개의 조건에서 상기 평가를 행하였다. 또한, Lov는, 게이트 전극과 한 쌍의 전극의 중첩된 폭을 가리키고, dW는 산화물 반도체막에 대한 한 쌍의 전극의 초과 부분을 가리킨다.
도 22에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 도시한다. 또한, 도 23a에 피소자 형성층(기판)의 온도와 임계값 전압의 관계를 도시하고, 도 23b에 피소자 형성층(기판)의 온도와 전계 효과 이동도의 관계를 도시한다.
도 22 및 도 23a에서, 피소자 형성층(기판)의 온도가 높을수록 임계값 전압이 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃로 1.09V 내지 -0.23V이었다.
또한, 도 22 및 도 23b에서, 피소자 형성층(기판)의 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃로 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상기의 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
이상이 In, Sn, Zn을 함유한 산화물 반도체층을 포함한 트랜지스터의 설명이다.
상기 In, Sn, Zn을 주성분으로 하는 상기 산화물 반도체층을 포함한 트랜지스터에서는, 오프 전류를 1aA/μm 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에서 요구한 온 전류의 값을 충족시킬 수 있다. 예를 들어, L/W=33nm/40nm의 트랜지스터에서, 게이트 전압이 2.7V이고 드레인 전압이 1.0V일 때에, 12μA 이상의 온 전류를 흐르게 할 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터를 사용한 회로 중에 상기 산화물 반도체층을 포함한 트랜지스터를 혼재하여도, 동작 속도를 희생하지 않고 새로운 기능을 갖는 회로를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치의 일례로서 CPU 등의 연산 처리 장치에 관하여 설명한다.
도 24에, 연산 처리 장치의 일례를 도시한다.
도 24의 연산 처리 장치는, 버스 인터페이스(801;IF라고도 한다)와, 제어 장치(802;CTL이라고도 한다)와, 캐시 메모리(803;CACHE라고도 한다)와, 명령 디코더(805;IDecoder라고도 한다)와, 처리 회로(806)를 갖는다.
버스 인터페이스(801)는, 외부와의 신호의 교환 및 연산 처리 장치 내의 각 회로와의 신호의 교환 등을 행하는 기능을 갖는다.
제어 장치(802)는, 연산 처리 장치 내의 각 회로의 동작을 제어하는 기능을 갖는다.
캐시 메모리(803)는, 제어 장치(802)에 의해 제어되고, 연산 처리 장치에 있어서의 동작시의 데이터를 일시적으로 유지하는 기능을 갖는다. 또한, 예를 들어, 1차 캐시 및 2차 캐시로서, 연산 처리 장치에 캐시 메모리(803)를 복수 형성하여도 좋다.
명령 디코더(805)는, 판독한 명령 신호를 번역하는 기능을 갖는다. 번역된 명령 신호는, 제어 장치(802)에 입력되고, 제어 장치(802)는 명령 신호에 따른 제어 신호를 처리 회로(806)로 출력한다.
처리 회로(806)는, 제어 장치(802)에 의해 제어되고, 입력된 명령 신호에 따라 연산 처리를 행하는 기능을 갖는다. 처리 회로(806)는, ALU 등을 갖는 부분이며, 도 1 내지 도 6의 논리 회로부(101) 및 기억 회로(103)를 형성할 수 있다.
또한, 연산 처리 장치에 메모리로서 레지스터 등을 형성하여도 좋다. 이 때 메모리는, 제어 장치(802)에 의해 제어된다. 예를 들어, 복수의 메모리를 연산 처리 장치에 설치하고, 어떤 메모리를 처리 회로(806)용의 메모리로 하고, 별도의 메모리를 명령 디코더(805)용의 레지스터로 하여도 좋다.
또한, 제어 장치(802)나 명령 디코더(805) 내에, 도 1 내지 도 6의 기억 회로(103)를 형성하여도 좋다. 그렇게 함으로써, 제어 장치(802)나 명령 디코더(805)에서, 집적 회로의 트랜지스터에 입력되는 데이터를 상기 기억 회로에 기억할 수 있고, 데이터의 유지, 고속 동작, 소비 전력의 저감을 행할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태 7에서의 연산 처리 장치를 구비한 전자 기기의 예에 관해서 설명한다.
본 실시형태에 있어서의 전자 기기의 일례에 대하여, 도 25a 내지 도 25d를 사용하여 설명한다.
도 25a에 도시한 전자 기기는, 휴대형 정보 단말의 일례이다. 도 25a에 도시한 정보 단말은, 하우징(1001a)과, 하우징(1001a)에 설치된 표시부(1002a)를 구비한다.
또한, 하우징(1001a)의 측면(1003a)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 25a에 도시한 휴대형 정보 단말을 조작하기 위한 버튼의 하나 또는 복수를 형성하여도 좋다.
도 25a에 도시한 휴대형 정보 단말은, 하우징(1001a) 내에, CPU와, 메모리와, 외부 기기와 CPU 및 메모리와의 신호의 송수신을 행하는 인터페이스와, 외부 기기의 신호의 송수신을 행하는 안테나를 구비한다.
도 25a에 도시한 휴대형 정보 단말은, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 오락기의 하나 또는 복수로서의 기능을 갖는다.
도 25b에 도시한 전자 기기는, 접이식의 휴대형 정보 단말의 예이다. 도 25b에 도시한 휴대형 정보 단말은, 하우징(1001b)과, 하우징(1001b)에 설치된 표시부(1002b)와, 하우징(1004)과, 하우징(1004)에 설치된 표시부(1005)와, 하우징(1001b) 및 하우징(1004)을 접속하는 축부(1006)를 구비한다.
또한, 도 25b에 도시한 휴대형 정보 단말에서는, 축부(1006)에 의해 하우징(1001b) 또는 하우징(1004)을 움직이게 함으로써, 하우징(1001b)을 하우징(1004)에 중첩시킬 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 25b에 도시한 휴대형 정보 단말을 조작하기 위한 버튼의 하나 또는 복수를 형성하여도 좋다.
또한, 표시부(1002b) 및 표시부(1005)에, 서로 다른 화상 또는 연속된 화상을 표시시켜도 좋다. 또한, 표시부(1005)를 반드시 설치하지 않아도 좋고, 표시부(1005) 대신에, 입력　장치인 키보드를　설치하여도　좋다.
도 25b에 도시한 휴대형 정보 단말은, 하우징(1001b) 또는 하우징(1004) 내에, CPU와, 메모리와, 외부 기기와 CPU 및 메모리와의 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 25b에 도시한 휴대형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성하여도 좋다.
도 25b에 도시한 휴대형 정보 단말은, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 오락기의 하나 또는 복수로서의 기능을 갖는다.
도 25c에 도시한 전자 기기는, 설치형 정보 단말의 예이다. 도 25c에 도시한 설치형 정보 단말은, 하우징(1001c)과, 하우징(1001c)에 설치된 표시부(1002c)를 구비한다.
또한, 표시부(1002c)를, 하우징(1001c)에 있어서의 갑판부(1008)에 설치할 수도 있다.
또한, 도 25c에 도시한 설치형 정보 단말은, 하우징(1001c) 내에, CPU와, 메모리와, 외부 기기와 CPU 및 메모리와의 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 25c에 도시한 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성하여도 좋다.
또한, 도 25c에 도시한 설치형 정보 단말에 있어서의 하우징(1001c)의 측면(1003c)에 티켓 등을 출력하는 티켓 출력부, 동전 투입부 및 지폐 삽입부의 하나 또는 복수를 형성하여도 좋다.
도 25c에 도시한 설치형 정보 단말은, 예를 들어 현금 자동 입출금기, 티켓 등의 주문을 위한 정보 통신 단말(멀티미디어 스테이션이라고도 한다), 또는 오락기로서의 기능을 갖는다.
도 25d는, 설치형 정보 단말의 예이다. 도 25d에 도시한 설치형 정보 단말은, 하우징(1001d)과, 하우징(1001d)에 설치된 표시부(1002d)를 구비한다. 또한, 하우징(1001d)을 지지하는 지지대를 형성하여도 좋다.
또한, 하우징(1001d)의 측면(1003d)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 25d에 도시한 설치형 정보 단말을 조작하기 위한 버튼의 하나 또는 복수를 형성하여도 좋다.
또한, 도 25d에 도시한 설치형 정보 단말은, 하우징(1001d) 내에, CPU와, 메모리와, 외부 기기와 CPU 및 메모리와의 신호의 송수신을 행하는 인터페이스를 구비하여도 좋다. 또한, 도 25d에 도시한 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 형성하여도 좋다.
도 25d에 도시한 설치형 정보 단말은, 예를 들어 디지털 포토 프레임, 모니터, 또는 텔레비전 장치로서의 기능을 갖는다.
상기 실시형태의 연산 처리 장치는, 도 25a 내지 도 25d에 도시한 전자 기기의 CPU로서 사용된다.
도 25를 사용하여 설명한 바와 같이, 본 실시형태에서의 전자 기기의 일례는, CPU로서 상기 실시형태에서의 연산 처리 장치를 구비하는 구성이다.
또한, 본 실시형태에서의 전자 기기의 일례에서는, 상기 실시형태에서의 기억 회로 및 논리 회로를 사용함으로써, 연산 처리 장치의 소비 전력을 억제하면서, 장시간 데이터를 유지할 수 있다. 또한, 상기 실시형태에서의 기억 회로 및 논리 회로를 사용함으로써, 연산 처리 장치의 면적을 작게 할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
101: 논리 회로부 101a: 논리 회로부
101b: 논리 회로부 103: 기억 회로
105: 논리 회로 107: 트랜지스터
109: 용량 소자 111: 트랜지스터
121: 트랜지스터 123: 트랜지스터
131: 단결정 실리콘층 133: 게이트 절연층
135: 게이트 전극 137: 산화물 반도체층
139: 게이트 절연층 141: 게이트 전극
143: 전극 145: 전극
147: 절연층 149: 전극
201: 가산기 203: AND 회로
205: 선택 회로 207: 트랜지스터
209: 트랜지스터 211: 인버터
301: 산술 연산부 303: 논리 연산부
305: 시프트 연산부 307: 선택 회로
309: 선택 회로 311: 선택 회로
401: 트랜지스터 403: 인버터
405: 트랜지스터 407: 용량 소자
409: 인버터 501: 접속부
503: 배선 505: 메모리
507: 선택 회로 600: 피소자 형성층
601: 도전층 602: 절연층
603: 반도체층 604a: 영역
604b: 영역 605a: 도전층
605b: 도전층 606a: 절연층
606b: 절연층 607: 절연층
651: 하지 절연물 652: 매립 절연물
653a: 반도체 영역 653b: 반도체 영역
653c: 반도체 영역 654: 게이트 절연층
655: 게이트 전극 656a: 측벽 절연물
656b: 측벽 절연물 657: 절연층
658a: 소스 전극 658b: 드레인 전극
801: 버스 인터페이스 802: 제어 장치
803: 캐시 메모리 805: 명령 디코더
806: 처리 회로 1001a: 하우징
1001b: 하우징 1001c: 하우징
1001d: 하우징 1002a: 표시부
1002b: 표시부 1002c: 표시부
1002d: 표시부 1003a: 측면
1003b: 측면 1003c: 측면
1003d: 측면 1004: 하우징
1005: 표시부 1006: 축부
1007: 측면 1008: 갑판부

Claims (2)

  1. 복수의 논리 회로부와 기억 회로부를 갖고,
    상기 논리 회로부는 복수의 논리 회로를 갖고,
    상기 기억 회로부는 산화물 반도체를 갖는 복수의 트랜지스터를 갖고,
    상기 기억 회로부는 전원 전압의 공급을 정지한 후에도 복수의 데이터를 유지하는 기능을 갖고,
    상기 복수의 데이터에 따라 상기 논리 회로부 내의 상기 복수의 논리 회로의 회로 구성의 조합을 변경하는 기능과 상기 복수의 논리 회로부 간의 회로 구성의 조합을 변경하는 기능을 갖고,
    사용하지 않는 논리 회로 및 상기 기억 회로부 중 상기 사용하지 않는 논리 회로에 데이터를 공급하는 부분, 또는 사용하지 않는 논리 회로부 및 상기 기억 회로부 중 상기 사용하지 않는 논리 회로부에 데이터를 공급하는 부분의 전원 전압의 공급을 정지하는 기능을 갖는, 반도체 장치.
  2. 복수의 논리 회로부와 기억 회로부를 갖고,
    상기 논리 회로부는 복수의 논리 회로를 갖고,
    상기 기억 회로부는 산화물 반도체를 갖는 복수의 트랜지스터와 복수의 용량 소자를 갖고,
    상기 기억 회로부는 전원 전압의 공급을 정지한 후에도 복수의 데이터를 유지하는 기능을 갖고,
    상기 복수의 데이터에 따라 상기 논리 회로부 내의 상기 복수의 논리 회로의 회로 구성의 조합을 변경하는 기능과 상기 복수의 논리 회로부 간의 회로 구성의 조합을 변경하는 기능을 갖고,
    사용하지 않는 논리 회로 및 상기 기억 회로부 중 상기 사용하지 않는 논리 회로에 데이터를 공급하는 부분, 또는 사용하지 않는 논리 회로부 및 상기 기억 회로부 중 상기 사용하지 않는 논리 회로부에 데이터를 공급하는 부분의 전원 전압의 공급을 정지하는 기능을 갖는, 반도체 장치.
KR1020210068009A 2011-05-20 2021-05-27 반도체 장치 KR102388866B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220035428A KR20220038659A (ko) 2011-05-20 2022-03-22 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-113057 2011-05-20
JP2011113057 2011-05-20
KR1020200093258A KR20200093491A (ko) 2011-05-20 2020-07-27 반도체 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020200093258A Division KR20200093491A (ko) 2011-05-20 2020-07-27 반도체 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220035428A Division KR20220038659A (ko) 2011-05-20 2022-03-22 반도체 장치

Publications (2)

Publication Number Publication Date
KR20210065909A KR20210065909A (ko) 2021-06-04
KR102388866B1 true KR102388866B1 (ko) 2022-04-22

Family

ID=47174477

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020120052413A KR102040471B1 (ko) 2011-05-20 2012-05-17 반도체 장치
KR1020190135186A KR20190124688A (ko) 2011-05-20 2019-10-29 반도체 장치
KR1020200093258A KR20200093491A (ko) 2011-05-20 2020-07-27 반도체 장치
KR1020210068009A KR102388866B1 (ko) 2011-05-20 2021-05-27 반도체 장치
KR1020220035428A KR20220038659A (ko) 2011-05-20 2022-03-22 반도체 장치

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020120052413A KR102040471B1 (ko) 2011-05-20 2012-05-17 반도체 장치
KR1020190135186A KR20190124688A (ko) 2011-05-20 2019-10-29 반도체 장치
KR1020200093258A KR20200093491A (ko) 2011-05-20 2020-07-27 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220035428A KR20220038659A (ko) 2011-05-20 2022-03-22 반도체 장치

Country Status (4)

Country Link
US (5) US9762246B2 (ko)
JP (6) JP5914156B2 (ko)
KR (5) KR102040471B1 (ko)
TW (4) TWI709906B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8792260B2 (en) 2010-09-27 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit and semiconductor device using the same
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
WO2012160963A1 (en) * 2011-05-20 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
CN104247268B (zh) 2012-05-02 2016-10-12 株式会社半导体能源研究所 可编程逻辑器件
CN104321967B (zh) * 2012-05-25 2018-01-09 株式会社半导体能源研究所 可编程逻辑装置及半导体装置
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6377317B2 (ja) * 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
WO2014061567A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
KR102125593B1 (ko) * 2013-02-13 2020-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6264090B2 (ja) 2013-07-31 2018-01-24 株式会社リコー 電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
TWI637484B (zh) * 2013-12-26 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9721968B2 (en) 2014-02-06 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic appliance
US9869716B2 (en) 2014-02-07 2018-01-16 Semiconductor Energy Laboratory Co., Ltd. Device comprising programmable logic element
KR102253204B1 (ko) 2014-02-07 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 장치
JP2015165226A (ja) 2014-02-07 2015-09-17 株式会社半導体エネルギー研究所 装置
US9419622B2 (en) 2014-03-07 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP2015188071A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US9401364B2 (en) 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
KR101595309B1 (ko) * 2014-11-28 2016-02-19 (주)알에프트론 주석 금속 타겟을 이용한 주석산화물층의 형성 방법
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6357509B2 (ja) 2016-08-10 2018-07-11 株式会社Ｎｔｔドコモ ユーザ装置及び信号送信方法
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
KR20220020829A (ko) * 2019-06-12 2022-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물, 및 금속 산화물을 가지는 트랜지스터

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101351A1 (en) * 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383569A (en) * 1964-03-26 1968-05-14 Suisse Horlogerie Transistor-capacitor integrated circuit structure
US4541067A (en) * 1982-05-10 1985-09-10 American Microsystems, Inc. Combinational logic structure using PASS transistors
US4642487A (en) 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US5329178A (en) 1991-11-27 1994-07-12 North American Philips Corporation Integrated circuit device with user-programmable conditional power-down means
TW396312B (en) 1993-12-30 2000-07-01 At & T Corp Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations
JP3430231B2 (ja) 1994-09-21 2003-07-28 富士通株式会社 論理セル及びこれを用いた半導体集積回路
US6097212A (en) 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6603332B2 (en) 1999-02-25 2003-08-05 Xilinx, Inc. Configurable logic block for PLD with logic gate for combining output with another configurable logic block
KR100321314B1 (ko) 1999-06-19 2002-03-18 윤덕용 실시간 재구성 가능한 데이터 패스 로직을 가지는 필드 프로그래머블 게이트어레이
JP3713409B2 (ja) * 1999-09-27 2005-11-09 株式会社東芝 半導体集積回路
US7076595B1 (en) 2001-05-18 2006-07-11 Xilinx, Inc. Programmable logic device including programmable interface core and central processing unit
TW529167B (en) 2002-04-30 2003-04-21 Kits On Line Technology Corp Dual transistor SRAM cell and its operation method
US8643162B2 (en) * 2007-11-19 2014-02-04 Raminda Udaya Madurawe Pads and pin-outs in three dimensional integrated circuits
US7084666B2 (en) * 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
US6847228B1 (en) * 2002-11-19 2005-01-25 Xilinx, Inc. Carry logic design having simplified timing modeling for a field programmable gate array
CN1322672C (zh) * 2002-12-25 2007-06-20 松下电器产业株式会社 非易失性闩锁电路及其驱动方法
US6831481B1 (en) * 2003-03-14 2004-12-14 Xilinx, Inc. Power-up and enable control circuits for interconnection arrays in programmable logic devices
US6940307B1 (en) * 2003-10-22 2005-09-06 Altera Corporation Integrated circuits with reduced standby power consumption
US7317264B2 (en) * 2003-11-25 2008-01-08 Eaton Corporation Method and apparatus to independently control contactors in a multiple contactor configuration
US7030651B2 (en) * 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7656190B2 (en) * 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
US7336097B2 (en) * 2003-12-24 2008-02-26 Viciciv, Inc. Look-up table structure with embedded carry logic
US7064574B1 (en) * 2004-06-08 2006-06-20 Xilinx, Inc. PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets
US7294868B2 (en) * 2004-06-25 2007-11-13 Finisar Corporation Super lattice tunnel junctions
DE102004034452A1 (de) * 2004-07-16 2006-02-09 Siemens Ag Seilzugantrieb
US7129749B1 (en) 2004-10-27 2006-10-31 Lattice Semiconductor Corporation Programmable logic device having a configurable DRAM with transparent refresh
JP4469708B2 (ja) * 2004-11-30 2010-05-26 パナソニック株式会社 プログラマブルデバイス
US7764081B1 (en) * 2005-08-05 2010-07-27 Xilinx, Inc. Programmable logic device (PLD) with memory refresh based on single event upset (SEU) occurrence to maintain soft error immunity
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
EP1950177A4 (en) * 2005-11-18 2009-02-25 Idemitsu Kosan Co SEMICONDUCTOR THIN FILM, MANUFACTURING METHOD AND THIN FILM TRANSISTOR
US7812635B1 (en) * 2006-05-08 2010-10-12 Altera Corporation Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions
US7800400B2 (en) 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
US7843215B2 (en) * 2007-03-09 2010-11-30 Quadric, Inc. Reconfigurable array to compute digital algorithms
JP4883578B2 (ja) 2007-05-11 2012-02-22 独立行政法人産業技術総合研究所 マルチプレクサ回路
US7394287B1 (en) 2007-05-21 2008-07-01 Altera Corporation Programmable logic device having complex logic blocks with improved logic cell functionality
GB0712403D0 (en) * 2007-06-26 2007-08-01 Delphi Tech Inc A Spray Hole Profile
CN101971500A (zh) * 2007-11-13 2011-02-09 松下电器产业株式会社 可编程设备、设备控制方法及信息处理系统
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP4489127B2 (ja) 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
US8525548B2 (en) * 2008-08-04 2013-09-03 Tabula, Inc. Trigger circuits and event counters for an IC
US9524237B2 (en) 2008-09-12 2016-12-20 Renesas Electronics Corporation Data processing device and semiconductor intergrated circuit device for a bi-endian system
US8130538B2 (en) 2009-01-15 2012-03-06 Altera Corporation Non-volatile memory circuit including voltage divider with phase change memory devices
US9577642B2 (en) * 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
US8558295B2 (en) * 2009-08-25 2013-10-15 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
KR20120084751A (ko) * 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011052367A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104658598B (zh) * 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
TWI525619B (zh) * 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101351A1 (en) * 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20170272079A1 (en) 2017-09-21
TW202105166A (zh) 2021-02-01
US9762246B2 (en) 2017-09-12
US11750194B2 (en) 2023-09-05
JP2016158269A (ja) 2016-09-01
JP2022023123A (ja) 2022-02-07
US20120293201A1 (en) 2012-11-22
TWI684913B (zh) 2020-02-11
JP5914156B2 (ja) 2016-05-11
TWI553547B (zh) 2016-10-11
TW201640329A (zh) 2016-11-16
KR102040471B1 (ko) 2019-11-06
TWI709906B (zh) 2020-11-11
JP2023175786A (ja) 2023-12-12
JP2020018007A (ja) 2020-01-30
JP2013009318A (ja) 2013-01-10
US20200112313A1 (en) 2020-04-09
TW201324335A (zh) 2013-06-16
KR20210065909A (ko) 2021-06-04
KR20190124688A (ko) 2019-11-05
US20210135674A1 (en) 2021-05-06
KR20120130057A (ko) 2012-11-28
US20240063797A1 (en) 2024-02-22
JP2018101988A (ja) 2018-06-28
TWI793458B (zh) 2023-02-21
US10505547B2 (en) 2019-12-10
JP6961658B2 (ja) 2021-11-05
TW202030599A (zh) 2020-08-16
KR20200093491A (ko) 2020-08-05
KR20220038659A (ko) 2022-03-29
US10897258B2 (en) 2021-01-19

Similar Documents

Publication Publication Date Title
KR102388866B1 (ko) 반도체 장치
KR101979573B1 (ko) 반도체 장치
KR20120134056A (ko) 반도체 장치
JP6592124B2 (ja) 集積回路
KR101934249B1 (ko) 반도체 장치
JP6285512B2 (ja) 演算回路

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant