KR20220020829A - 금속 산화물, 및 금속 산화물을 가지는 트랜지스터 - Google Patents

금속 산화물, 및 금속 산화물을 가지는 트랜지스터 Download PDF

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KR20220020829A
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insulator
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oxygen
film
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도모사또 가나가와
마사히로 다까하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Abstract

신규 금속 산화물을 제공한다. 금속 산화물은 결정을 가지고, 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 구조를 가지고, 제 1 층, 제 2 층, 및 제 3 층은 각각 금속 산화물의 피형성면과 실질적으로 평행하고, 제 1 층은 제 1 금속과, 산소를 가지고, 제 2 층은 제 2 금속과, 산소를 가지고, 제 3 층은 제 3 금속과, 산소를 가지고, 제 1 층은 팔면체형 구조를 가지고, 제 2 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고, 제 3 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고, 상기 제 1 층이 가지는 팔면체 구조는 중심에 제 1 금속의 원자를 가지고, 제 2 층이 가지는 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 2 금속의 원자를 가지고, 제 3 층이 가지는 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 3 금속의 원자를 가지고, 제 1 금속의 가수는 제 2 금속의 가수와 같고, 제 1 금속의 가수는 제 3 금속의 가수와 상이하다.

Description

금속 산화물, 및 금속 산화물을 가지는 트랜지스터
본 발명의 일 형태는 금속 산화물, 및 금속 산화물을 가지는 트랜지스터에 관한 것이다. 또한 본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
산화물 반도체에서 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 및 비특허문헌 2 참조).
비특허문헌 1 및 비특허문헌 2에는, CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다.
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
본 발명의 일 형태는 신규 금속 산화물을 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신규 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 주파수 특성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태는 장기간 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 소비 전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 결정을 가지는 금속 산화물이다. 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 구조를 가진다. 제 1 층, 제 2 층, 및 제 3 층은 각각 금속 산화물의 피형성면과 실질적으로 평행하다. 제 1 층은 제 1 금속과 산소를 가진다. 제 2 층은 제 2 금속과 산소를 가진다. 제 3 층은 제 3 금속과 산소를 가진다. 제 1 층은 팔면체형 구조를 가진다. 제 2 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가진다. 제 3 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가진다. 제 1 층이 가지는 팔면체형 구조는, 중심에 제 1 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 2 층이 가지는 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 3 층이 가지는, 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 3 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 1 금속의 가수는 제 2 금속의 가수와 같다. 제 1 금속의 가수는 제 3 금속의 가수와 상이하다.
또한, 본 발명의 일 형태는 결정을 가지는 금속 산화물이다. 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 구조를 가진다. 제 1 층, 제 2 층, 및 제 3 층은 각각 금속 산화물의 피형성면과 실질적으로 평행하다. 제 1 층, 제 2 층은 각각 제 1 금속과, 제 2 금속과, 산소를 가진다. 제 3 층은 제 3 금속과 산소를 가진다. 제 1 층은 팔면체형 구조를 가진다. 제 2 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가진다. 제 3 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가진다. 제 1 층이 가지는 팔면체형 구조는, 중심에 제 1 금속 또는 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 2 층이 가지는 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 1 금속의 원자 또는 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 3 층이 가지는, 삼각 쌍뿔 구조 또는 사면체형 구조는 중심에 제 3 금속의 원자가 존재하고, 정점에 산소 원자가 존재한다. 제 1 금속의 가수는 제 2 금속의 가수와 같다. 제 1 금속의 가수는 제 3 금속의 가수와 상이하다.
상기 금속 산화물에 있어서, 결정은 YbFe2O4형 구조 또는 Yb2Fe3O7형 구조를 가지는 것이 바람직하다.
또한, 상기 금속 산화물에 있어서, 제 1 금속은 인듐이고, 제 2 금속은 갈륨이고, 제 3 금속은 아연인 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 금속 산화물을 채널 형성 영역에 가지는 트랜지스터이다.
본 발명의 일 형태에 의하여 신규 금속 산화물을 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신규 트랜지스터를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 주파수 특성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태에 의하여 장기간에 걸친 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터의 단면도이다.
도 2의 (A) 내지 (C)는 본 발명의 일 형태의 금속 산화물이 가지는 결정을 설명하는 도면이다.
도 3의 (A)는 본 발명의 일 형태인 금속 산화물이 가지는 결정을 설명하는 도면이다. 도 3의 (B) 내지 (D)는 결정이 가지는 다면체를 설명하는 도면이다.
도 4의 (A)는 계삭 모델을 설명하는 도면이다. 도 4의 (B)는 Ga 원자의 개수를 설명하는 도면이다. 도 4의 (C)는 전도대 하단의 전자 밀도를 설명하는 도면이다. 도 4의 (D)는 LDOS의 맵을 나타내는 도면이다.
도 5의 (A), (B)는 계산 모델을 설명하는 도면이다.
도 6의 (A) 내지 (D)는 계산 모델을 설명하는 도면이다.
도 7의 (A)는 LDOS의 맵을 나타내는 도면이다. 도 7의 (B)는 상태 밀도를 설명하는 도면이다.
도 8의 (A), (B)는 Ga 원자의 개수를 설명하는 도면이다. 도 8의 (C), (D)는 LDOS의 맵을 나타내는 도면이다.
도 9의 (A), (B)는 Ga 원자의 개수를 설명하는 도면이다. 도 9의 (C), (D)는 LDOS의 맵을 나타내는 도면이다.
도 10의 (A), (B)는 투과율을 설명하는 도면이다.
도 11은 투과율 및 페르미 분포 함수의 미분을 설명하는 도면이다.
도 12는 투과 전자 밀도를 설명하는 도면이다.
도 13의 (A) 내지 (D)는 투과 전자 밀도를 설명하는 도면이다.
도 14의 (A) 내지 (D)는 성막 방법을 설명하는 단면도이다.
도 15의 (A) 내지 (D)는 본 발명의 일 형태인 금속 산화물의 단면도이다.
도 16의 (A) 내지 (D)는 성막 방법을 설명하는 단면도이다.
도 17의 (A) 내지 (C)는 성막 방법을 설명하는 단면도이다.
도 18의 (A), (B)는 성막 장치를 설명하는 상면도 및 단면도이다.
도 19의 (A) 내지 (C)는 성막 장치를 설명하는 단면도이다.
도 20의 (A) 내지 (C)는 성막 방법을 설명하는 도면이다.
도 21의 (A)는 반도체 장치의 상면도이다. 도 21의 (B) 내지 (D)는 반도체 장치의 단면도이다.
도 22의 (A), (B)는 계산 모델을 설명하는 도면이다.
도 23의 (A) 내지 (F)는 수소의 궤적을 설명하는 도면이다.
도 24는 산소 결손 내의 수소가 산소 결손으로부터 이탈되는 경로를 나타내는 도면이다.
도 25의 (A), (B)는 에너지의 추이(推移)를 설명하는 도면이다.
도 26의 (A) 내지 (G)는 원자 구조를 설명하는 도면이다.
도 27의 (A) 내지 (G)는 원자 구조를 설명하는 도면이다.
도 28은 활성화 에너지의 히스토그램이다.
도 29의 (A)는 반도체 장치의 상면도이다. 도 29의 (B) 내지 (D)는 반도체 장치의 단면도이다.
도 30의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 30의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 31의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 31의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 32의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 32의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 33의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 33의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 34의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 34의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 35의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 35의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 36의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 36의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 37의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 37의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 38의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 38의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 39의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 39의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 40의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 40의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 41의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 41의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 42의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이다. 도 42의 (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 43의 (A)는 반도체 장치의 상면도이다. 도 43의 (B) 내지 (D)는 반도체 장치의 단면도이다.
도 44의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 45는 기억 장치의 구성을 나타낸 단면도이다.
도 46은 기억 장치의 구성을 나타낸 단면도이다.
도 47의 (A)는 기억 장치의 구성예를 나타낸 블록도이다. 도 47의 (B)는 기억 장치의 구성예를 나타낸 모식도이다.
도 48의 (A) 내지 (H)는 기억 장치의 구성예를 나타낸 회로도이다.
도 49의 (A)는 반도체 장치의 블록도이다. 도 49의 (B)는 반도체 장치의 모식도이다.
도 50의 (A) 및 (B)는 전자 부품의 일례를 설명하는 도면이다.
도 51의 (A) 내지 (E)는 기억 장치의 모식도이다.
도 52의 (A) 내지 (H)는 전자 기기를 나타낸 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않은 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도("평면도"라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하에서는 채널 형성 영역이라고도 함)을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에 있어서의, 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하 "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 추정하기 어려운 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 또한 물도 불순물로서 기능하는 경우가 있다. 또한 예를 들어 불순물의 혼입으로 인하여 산화물 반도체에 산소 결손(VO라고 표기하는 경우가 있음)이 형성되는 경우가 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 드레인 전류가 실온에서 1Х10-20A 이하, 85℃에서 1Х10-18A 이하, 또는 125℃에서 1Х10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는, 도 1 내지 도 20의 (C)를 사용하여 트랜지스터의 반도체층에 적용할 수 있는 금속 산화물 및 그 형성 방법에 대하여 설명한다.
도 1은 본 발명의 일 형태의 금속 산화물을 가지는 트랜지스터(10)의 채널 길이 방향의 단면도이다.
도 1에 나타낸 바와 같이, 트랜지스터(10)는 기판(도시하지 않았음) 위에 배치된 산화물(230)과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 가진다. 또한 산화물(230)은 트랜지스터(10)의 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)으로서 기능하는 영역(234)과, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231a) 및 영역(231b)을 가진다. 절연체(250)는 게이트 절연체로서 기능한다. 또한 도전체(260)는 게이트 전극으로서 기능한다.
또한 산화물(230)에 접하도록 소스 전극이나 드레인 전극으로서 기능하는 도전체를 제공하여도 좋다. 이때, 상기 도전체에 포함되는 원소가 산화물(230)의 산소를 흡수하는 기능을 가지는 경우, 산화물(230)과 상기 도전체 사이 또는 산화물(230)의 표면 근방에 저저항 영역이 부분적으로 형성되는 경우가 있다. 이 경우, 상기 저저항 영역에서는 산소 결손, 산소 결손에 들어간 불순물(수소, 질소, 금속 원소 등) 등이 도너로서 기능하여, 캐리어 농도가 증가하는 경우가 있다. 또한 상기 저저항 영역의 적어도 일부는, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231a) 또는 영역(231b)에 포함된다.
트랜지스터는, 게이트에 인가하는 전위에 의하여 채널부의 저항을 제어할 수 있다. 즉, 게이트에 인가하는 전위에 의하여 소스와 드레인 사이의 도통(트랜지스터가 온 상태)·비도통(트랜지스터가 오프 상태)을 제어할 수 있다.
트랜지스터는 채널 형성 영역을 포함하는 반도체층에 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상인 것이 바람직하고, 2.5eV 이상인 것이 더 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
트랜지스터의 채널 형성 영역에는, 상기 트랜지스터의 온 전류가 커지는 금속 산화물을 사용하는 것이 바람직하다. 상기 트랜지스터의 온 전류를 크게 하기 위해서는, 상기 트랜지스터에 사용하는 금속 산화물의 이동도를 높이는 것이 좋다. 금속 산화물의 이동도를 높이기 위해서는 캐리어(n 채널형 트랜지스터의 경우에는 전자)의 전송(傳送)을 향상시키거나, 또는 캐리어의 전송에 기여하는 산란 인자를 저감시킬 필요가 있다. 또한 캐리어는 채널 형성 영역을 통하여 소스로부터 드레인으로 흐른다. 따라서, 캐리어가 채널 길이 방향으로 흐르기 쉬운 채널 형성 영역을 제공함으로써, 트랜지스터의 온 전류를 크게 할 수 있다.
금속 산화물이 복수의 금속 원소로 구성되는 경우, 캐리어의 전송에 기여하는 산란 인자 중 하나로서, 양이온 자리에서 금속 원자가 무질서하게 배치되는 것(소위 양이온 무질서도(Cation disorder))이 있다. 따라서, 상기 트랜지스터에 사용하는 금속 산화물의 이동도를 높이기 위해서는, 금속 산화물의 양이온 무질서도가 저감되어 있는 것이 바람직하다.
그래서, 채널 형성 영역을 포함하는 금속 산화물에, 결정을 가지는 금속 산화물(결정성의 금속 산화물이라고도 함)을 사용하는 것이 바람직하다. 또한, 상기 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 결정 구조를 가지는 것이 바람직하다. 즉, 상기 결정은 층상의 결정 구조(층상 결정, 층상 구조라고도 함)를 가진다. 이때, 상기 결정의 c축의 방향은 제 1 층과, 제 2 층과, 제 3 층이 적층되는 방향이 된다. 상기 결정을 가지는 금속 산화물에는, 예를 들어 단결정 산화물 반도체, 후술하는 CAAC-OS 등이 포함된다.
또한, 상기 결정의 c축은 금속 산화물의 피형성면 또는 막 표면에 대한 법선 방향으로 배향하는 것이 바람직하다. 이에 의하여, 제 1 층 내지 제 3 층은 금속 산화물의 피형성면 또는 막 표면에 대하여 실질적으로 평행하게 배치된다. 즉, 제 1 층 내지 제 3 층은 채널 길이 방향으로 퍼진다.
또한, 제 1 층은 상기 제 1 층이 가지는 금속의 원자가 중심에 존재하고, 산소의 원자가 정점에 존재하는 팔면체형의 구조를 가진다. 또한, 제 2 층은 상기 제 2 층이 가지는 금속의 원자가 중심에 존재하고, 산소의 원자가 정점에 존재하는 삼방 양뿔형 또는 사면체형의 구조를 가진다. 또한, 제 3 층은 상기 제 3 층이 가지는 금속의 원자가 중심에 존재하고, 산소의 원자가 정점에 존재하는 삼방 양뿔형 또는 사면체형의 구조를 가진다.
상기 결정의 결정 구조로서, 예를 들어 YbFe2O4형 구조, Yb2Fe3O7형 구조, 이들의 변형형 구조 등이 있다.
또한, 제 1 층 내지 제 3 층은 각각 하나의 금속 원소 또는 가수가 같은 복수의 금속 원소와, 산소로 구성되는 것이 바람직하다. 또한, 제 1 층을 구성하는 하나 또는 복수의 금속 원소의 가수와, 제 2 층을 구성하는 하나 또는 복수의 금속 원소의 가수는 같은 것이 바람직하다. 또한, 제 1 층과 제 2 층은 같은 금속 원소를 가져도 좋다. 또한, 제 1 층을 구성하는 하나 또는 복수의 금속 원소의 가수와, 제 3 층을 구성하는 하나 또는 복수의 금속 원소의 가수는 상이한 것이 바람직하다.
상기 구성으로 함으로써, 금속 산화물의 양이온 무질서도를 저감시키고, 상기 금속 산화물의 이동도를 높일 수 있다. 따라서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 트랜지스터의 온 전류가 커지고, 상기 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 결정을 가지는 금속 산화물의 양이온 무질서도에 대해서는 후술한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 인듐 또는 아연의 가수와 같은 가수를 가지는 금속 원소가 포함되는 것이 바람직하다. 상기 금속 원소로서, 예를 들어 알루미늄, 갈륨, 이트륨 등이 있다. 또한, 철, 코발트, 니켈, 란타넘, 세륨, 네오디뮴, 마그네슘, 칼슘 등에서 선택된 한 종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐(In), 원소 M, 및 아연(Zn)을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨 등으로 한다. 원소 M에 적용할 수 있는 이 외의 원소로서는, 철, 코발트, 니켈, 란타넘, 세륨, 네오디뮴, 마그네슘, 칼슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 개 조합하여도 되는 경우가 있다.
여기서, 금속 산화물이 In-M-Zn 산화물인 경우의, 상기 금속 산화물이 가지는 결정 내의 원자 배열에 대하여 설명한다.
도 2의 (A) 내지 (C)는 산화물(230)이 가지는 결정 내의 원자 배열을 나타낸 도면이다. 또한, 도 2의 (A) 내지 (C)는 도 1에 나타낸 산화물(230)의 영역(51)의 확대도이기도 하다. 여기서, 도 2의 (A) 내지 (C)에 나타낸 산화물(230)의 조성은 In:M:Zn=1:1:1[원자수비]이고, 결정 구조는 YbFe2O4형 구조로 한다. 또한, 원소 M은 +3가의 금속 원소로 한다. 또한, 도 2의 (A) 내지 (C)에서는 원소 M을 편의상 M3+라고 기재한다. 또한, 도 2의 (A) 내지 (C)에서는 원자를 공(원형)으로 나타내고, 금속 원자(In, M3+, 또는 Zn)와 산소 원자(O)의 결합을 선으로 나타내었다.
도 2의 (A) 내지 (C)에 있어서, In-M-Zn 산화물의 결정 구조에 있어서의 c축(c-axis) 방향은 화살표로 나타내었다. 또한, In-M-Zn 산화물의 결정 구조에 있어서의 a-b면 방향은 도 2의 (A) 내지 (C) 내의 화살표로 나타낸 c축 방향에 대하여 수직인 방향이다.
도 2의 (A)에 나타낸 바와 같이, 산화물(230)이 가지는 결정은 인듐(In)과 산소를 가지는 층(21), 원소 M과 산소를 가지는 층(31), 아연(Zn)과 산소를 가지는 층(41)이 순차적으로 반복적으로 적층되어 있다. 여기서, 층(21)은 상기 제 1 층에 상당하고, 층(31)은 상기 제 2 층에 상당하고, 층(41)은 상기 제 3 층에 상당한다.
도 2의 (A)에 나타낸 바와 같이, 상기 결정이 가지는 층(21), 층(31), 층(41)의 각각이 하나의 금속 원소와 산소로 구성됨으로써, 양이온 무질서도를 저감시키고, 상기 금속 산화물의 이동도를 높일 수 있다.
또한, 층(21), 층(31), 층(41)의 적층 순서는 도 2의 (A)에 나타낸 적층 순서에 한정되지 않고, 2개의 층(21) 사이에 위치하는 층(31) 및 층(41)의 적층 순서는 불문한다. 예를 들어, 층(21), 층(41), 층(31)이 순차적으로 반복적으로 적층되어도 좋고, 도 2의 (B)에 나타낸 바와 같이 층(21), 층(41), 층(31), 층(21), 층(31), 층(41)이 순차적으로 반복적으로 적층되어도 좋다.
또한, 도 2의 (C)에 나타낸 바와 같이, 산화물(230)이 가지는 결정은 인듐과 원소 M과 산소를 가지는 층(22), 인듐과 원소 M과 산소를 가지는 층(32), 아연과 산소를 가지는 층(41)이 순차적으로 반복적으로 적층되어 있다. 여기서, 층(22)은 상기 제 1 층에 상당하고, 층(32)은 상기 제 2 층에 상당한다. 또한, 층(22), 층(32), 층(41)의 적층 순서에 대해서는 층(21), 층(31), 층(41)의 적층 순서와 마찬가지로 2개의 층(22) 사이에 위치하는 층(32) 및 층(41)의 적층 순서는 불문한다.
또한, 인듐의 이온 반경이 원소 M의 이온 반경보다 큰 경우, 층(22)에 있어서의 원소 M에 대한 인듐의 원자수비는, 층(32)에 있어서의 원소 M에 대한 인듐의 원자수비보다 높은 것이 바람직하다. 이에 의하여, In-M-Zn 산화물 내에 결정을 형성하기 쉬워진다.
도 2의 (A) 내지 (C)에서는, 결정 내의 원자 배열을 공(원형)과 선으로 표현하였다. 다음으로, 결정 내의 원자 배열을 다면체로 표시한다. 도 3의 (A)는 도 2의 (A)에 나타낸 결정 내의 원자 배열을 다면체로 나타낸 도면이다. 또한, 층(21)이 가지는 다면체를 도 3의 (B)에 나타내고, 층(31)이 가질 수 있는 다면체를 도 3의 (C)에 나타내고, 층(41)이 가질 수 있는 다면체를 도 3의 (D)에 나타내었다.
도 3의 (B)에 나타낸 다면체는 팔면체형 구조이다. 상기 팔면체형 구조는 중심에 인듐의 원자를 가지고, 정점에 산소 원자를 가지는 구조이다. 층(21)에서는 상기 팔면체형 구조가 모서리 공유한다. 또한, 상기 팔면체형 구조의 중심에 원소 M의 원자가 존재하는 경우가 있다.
또한, 도 3의 (C)에 나타낸 다면체는 삼각 쌍뿔 구조이다. 상기 삼각 쌍뿔 구조는 중심에 원소 M의 원자 또는 아연 원자를 가지고, 정점에 산소 원자를 가지는 구조이다. 또한, 도 3의 (D)에 나타낸 다면체는 사면체형 구조이다. 상기 사면체형 구조는 중심에 아연 원자를 가지고, 정점에 산소 원자를 가지는 구조이다. 층(31) 및 층(41) 각각에서는 상기 삼각 쌍뿔 구조가 모서리 공유한다. 또는, 상기 삼각 쌍뿔 구조가 정점 공유한다. 또는, 상기 사면체형 구조가 정점 공유한다. 또한, 상기 삼각 쌍뿔 구조의 중심에 인듐 원자가 존재하는 경우가 있다.
층(21)과, 층(31) 또는 층(41)은 정접 공유한다. 또한, 층(31)과 층(41)은 정점 공유 또는 모서리 공유한다.
도 2의 (A) 내지 (C), 및 도 3의 (A)에서는, 산화물(230)로서 조성이 In:M:Zn=1:1:1[원자수비]의 결정성의 In-M-Zn 산화물을 예시하였지만, 산화물(230)의 조성은 이에 한정되지 않는다. 산화물(230)은 예를 들어 조성식이 In(1+α)M(1-α)O3(ZnO)m(α는 0보다 크고 1보다 작은 실수, m은 양의 수)으로 나타내어지는 결정성의 In-M-Zn 산화물이어도 좋다. 또한, m이 0보다 크고 1보다 작은 실수인 경우, 복수 존재하는, 2개의 층(21) 사이에 위치하는 층 중 일부는 층(31)만으로 구성되는 경우가 있다. 또한, m이 1보다 큰 실수인 경우, 복수 존재하는, 2개의 층(21) 사이에 위치하는 층 중 일부는 층(31)과 2개 이상의 층(41)으로 구성되는 경우가 있다.
또한, 원소 M으로서 가수가 상이한 원소를 조합하여도 좋다. 예를 들어, 원소 M으로서 +3가의 금속 원소(원소 Ma)와, +2가의 금속 원소(원소 Mb)를 포함하는 In-M-Zn 산화물은, 인듐 및 원소 Ma 중 어느 한쪽 또는 양쪽과 산소를 가지는 제 1 층, 인듐 및 원소 Ma 중 어느 한쪽 또는 양쪽과 산소를 가지는 제 2 층, 원소 Mb와 아연과 산소를 가지는 제 3 층이 순차적으로 반복적으로 적층된 결정을 가지는 것이 바람직하다. 이에 의하여, 양이온 무질서도를 저감시키고, 상기 금속 산화물의 이동도를 높일 수 있다.
<금속 산화물에 있어서의 양이온의 무질서 배치의 영향>
본 항목에서는 금속 산화물에 있어서의 양이온의 무질서 배치의 영향에 대하여, 제일원리 계산의 결과를 사용하여 설명한다.
또한, 캐리어의 전송에 관한 기구를 조사하는 데 있어서, 캐리어(전도 전자라고도 함)가 통과하는 경로, 즉 전도대의 파동 함수가 중요하다. 예를 들어, 전도대의 파동 함수가 국재화(局在化)하면 캐리어의 전송이 억제되어 이동도가 저하된다. 그래서, 본 항목의 제일원리 계산은 In-Ga-Zn 산화물의 결정 구조에 있어서의 양이온의 가수 분포와 전도대의 파동 함수의 국재화에 착안하여 수행되어 있다.
제일원리 계산에 사용하는 계산 모델로서, In:Ga:Zn:O=1:1:1:4[원자수비]의 In-Ga-Zn 산화물의 결정 구조를 준비한다. 또한, 상기 결정 구조는 도 2의 (A)에 나타낸 층상 구조를 가지고, In과 O를 가지는 층들 사이에 위치하는 층의 양이온 자리에는 가수가 +3가의 Ga, 또는 가수가 +2가의 Zn이 배치된다.
도 4의 (A)에 계산 모델을 나타내었다. 도 4의 (A)에 있어서, 계산 모델의 c축 방향은 실선의 화살표로 나타내었다. 또한, 계산 모델의 b축 방향은 파선의 화살표로 나타내었다. 또한, 계산 모델의 a축 방향은 실선의 화살표로 나타낸 c축 방향, 및 파선의 화살표로 나타낸 b축 방향에 대하여 수직인 방향이다. 이때, a-c면은 파선의 화살표로 나타낸 b축 방향에 대하여 수직인 방향이 된다. 또한, 계산 모델에 배치되어 있는 원자의 개수는 288개이다.
도 4의 (B)에 a-c면 내의 Ga 원자의 개수를 나타내었다. 도 4의 (B)에서는 가로축은 b축을 따른 좌표이고 세로축은 a-c면 내의 Ga 원자의 개수이다. 도 4의 (B)에 나타낸 바와 같이, 계산 모델에는 a-c면 내에서 Ga 원자가 응집되어 있는 영역(도 4의 (B)에서 Ga 원자의 개수가 2개인 영역)과, a-c면 내에서 Zn 원자가 응집되어 있는 영역(도 4의 (B)에서 Ga 원자의 개수가 0개인 영역)이 제공되어 있다.
도 4의 (A)에 나타낸 계산 모델을 사용하여 제일원리 계산을 사용하고, 전도대의 파동 함수를 산출한다. 또한, 계산에는 제일원리 계산 소프트웨어 VASP(Vienna Ab initio simulation Package)를 이용하였다. 계산 조건을 표 1에 나타낸다.
[표 1]
Figure pct00001
전자 상태 의사 퍼텐셜에는 Projector Augmented Wave(PAW)법에 의하여 생성된 퍼텐셜을 사용하고, 범함수에는 GGA-PBE(Generalized-Gradient-Approximation-Perdew-Burke-Ernzerhof)를 이용하였다.
다음으로, 상기 계산으로 얻어지는 전도대 하단의 파동 함수를 b축을 따라 사영(射影)한다. 그리고, b축을 따라 사영된 전도대 하단의 파동 함수의 절댓값의 제곱을 산출한다. 또한, 파동 함수의 절댓값의 제곱을 전자 밀도라고 부르는 경우가 있다.
도 4의 (C)에, b축 방향을 따라 사영된 전도대 하단의 전자 밀도를 나타내었다. 도 4의 (C)에서는, 가로축은 b축을 따른 좌표(Coordinate)[nm]이고, 세로축은 b축 방향을 따라 사영된 전도대 하단의 전자 밀도(Electron Density)[a.u.]이다. 도 4의 (C)에 나타낸 바와 같이, Ga 원자가 응집되어 있는 영역을 중심으로 전도대 하단의 전자 밀도가 국재화하는 모습을 확인할 수 있다. 즉, Ga 원자가 응집되어 있는 영역에서 전도대 하단의 파동 함수가 국재화한다. 바꿔 말하면, Ga 원자가 응집되어 있는 영역에서 전도 전자가 국재화하는 것이 시사된다.
다음으로, 실공간에 사영한 상태 밀도를 산출한다. 또한, 실공간에 사영한 상태 밀도를 국소 상태 밀도(Local Density of States: LDOS)라고도 한다. LDOS는 이하의 식으로부터 산출된다.
[수학식 1]
Figure pct00002
여기서, E는 에너지이고, x, y, 및 z는 좌표이고, σ는 흐릿함의 폭이고, ψ는 파동 함수이고, ε은 고유값이다.
도 4의 (D)에, 산출한 LDOS의 맵을 나타내었다. 도 4의 (D)에서는 가로축은 b축을 따른 좌표(Coordinate)[nm]이고, 세로축은 에너지(Energy)[eV]이다. 구체적으로는, 색이 짙어질수록(거매질수록) LDOS의 값이 크고, 색이 옅어질수록(하예질수록) LDOS의 값이 작다.
또한, 도 4의 (D)에서, 가전자대 상단은 LDOS의 값이 크게 변화하는 에너지의 값 중 저에너지 측에 위치한다. 예를 들어, 가로축의 값이 0nm일 때, 가전자대 상단은 에너지의 값 0eV 부근에 위치한다. 또한, 전도대 하단은 LDOS의 값이 크게 변화하는 에너지의 값 중 고에너지 측에 위치한다. 예를 들어, 가로축의 값이 0nm일 때, 전도대 하단은 에너지 값 1.5eV 부근에 위치한다.
도 4의 (D)에 의하여, Ga 원자가 응집되어 있는 영역에서 전도대 하단이 저에너지 측으로 움폭한 모습이 관찰된다. 바꿔 말하면, 전도 전자가 국재화하는 영역에서 전도대(밴드라고도 함)가 크게 휘어진 모습이 관찰된다. 또한, 밴드의 휘어짐은 Ga의 응집 영역으로부터 Ga이 적은(Zn이 많은) 영역까지로 포화되어 있고, 그 이후(가로축의 값이 0nm 근방 또는 5nm 근방)에서는 평탄한 밴드를 형성하는 모습이 관찰된다.
따라서, In과 O를 가지는 층들 사이에 위치하는 층에 있어서, 가수가 큰 Ga이 국재함으로써(가수의 편차가 생김으로써), 정전 퍼텐셜의 기울기가 생긴다. 그리고, 전기장이 가해지고 밴드가 휘어짐으로써, 전도대 하단의 파동 함수의 국재화(전도 전자의 국재화)가 일어날 것으로 추측된다.
이상에 의하여, 상이한 가수가 배치될 수 있는 양이온 자리에 있어서, Ga 원자가 응집함으로써(가수의 편차가 생김으로써), 전기 전도의 산란원인 밴드의 휘어짐(전도 전자의 국재화)이 일어나고, 이동도의 저하를 일으킬 것이 시사된다. 따라서, Ga 원자의 응집을 억제함으로써 이동도의 저하를 억제할 수 있다.
다음으로, 상술한 계산 모델과 다른 계산 모델에 대하여 이하에서 설명한다.
상술한 계산에 사용한 계산 모델과 다른 계산 모델을 도 5의 (A)에 나타내었다. 도 5의 (A)에 나타낸 계산 모델은 In, Ga, Zn, 및 O로 구성된 IGZO의 결정 모델이다. 영역(901)은 채널 형성 영역에 대응하고, 영역(902)은 소스 영역 및 드레인 영역 중 한쪽에 대응하고, 영역(903)은 소스 영역 및 드레인 영역 중 다른 쪽에 대응한다.
또한, 도 5의 (A)에 나타낸 바와 같이, 본 계산에 관한 계산 모델에 있어서, a축 방향은 영역(902)으로부터 영역(903)으로 향하는 방향으로 하고, c축 방향은 In 및 O로 이루어지는 층(InO층이라고 부르는 경우가 있다)에 대하여 수직인 방향으로 하고, b축 방향은 a축 방향 및 c축 방향에 대하여 수직인 방향으로 한다.
여기서는, 영역(902) 및 영역(903)이 공통되고, 영역(901)의 양이온의 배치가 상이한 계산 모델(모델(1A) 내지 모델(1E))을 준비한다. 모델(1A)의 영역(901)을 도 5의 (B)에 도시하고, 모델(1B)의 영역(901)을 도 6의 (A)에 도시하고, 모델(1C)의 영역(901)을 도 6의 (B)에 도시하고, 모델(1D)의 영역(901)을 도 6의 (C)에 도시하고, 모델(1E)의 영역(901)을 도 6의 (D)에 도시하였다.
도 5의 (B)에 나타낸 영역(911a)은 모델(1A)에 있어서 양이온의 배치를 바꾸는 영역이다. 영역(912a) 및 영역(913a)은 모델(1A)에서의 고정층이다. 고정층이란 전도 계산에서의 전극 영역(영역(902) 또는 영역(903))에 대응한다. 또한, 도 5의 (B)에 나타낸 바와 같이, 모델(1A)에서는 Ga 원자가 a축 및 c축에 대하여 편차가 없는 배치를 가진다.
도 6의 (A)에 나타낸 영역(911b)은 모델(1B)에서의 양이온 배치를 바꾸는 영역이다. 영역(912b) 및 영역(913b)은 모델(1B)에서의 고정층이다. 영역(911b)은 도 6의 (A)에서 점선으로 둘러싸이는 영역의 양이온 배치가 영역(911a)의 같은 부분과 상이하다. 구체적으로는, 영역(911b)은 도 6의 (A)에서 점선으로 둘러싸이는 영역에서, 영역(911a)의 같은 부분의 Ga과 Zn이 바뀐 배치를 가진다. 즉, 모델(1B)에서는 Ga 원자가 a축에 대하여 편차가 있는 배치를 가진다.
도 6의 (B)에 나타낸 영역(911c)은 모델(1C)에서의 양이온 배치를 바꾸는 영역이다. 영역(912c) 및 영역(913c)은 모델(1C)에서의 고정층이다. 영역(911c)은 도 6의 (B)에서 점선으로 둘러싸이는 2개의 영역의 양이온 배치가 영역(911a)의 같은 부분과 상이하다. 구체적으로는, 영역(911c)은 도 6의 (A)에서 점선으로 둘러싸이는 2개의 영역 각각에 있어서, 영역(911a)의 같은 부분의 Ga과 Zn이 바뀐 배치를 가진다. 즉, 모델(1C)에서는 Ga 원자가 a축 및 c축에 대하여 편차가 없는 배치를 가진다.
도 6의 (C)에 나타낸 영역(911d)은 모델(1D)에서 양이온 배치를 바꾸는 영역이다. 영역(912d) 및 영역(913d)은 모델(1D)에서의 고정층이다. 영역(911d)은 도 6의 (C)에서 점선으로 둘러싸이는 영역 및 파선으로 둘러싸이는 영역의 양이온 배치가 영역(911a)과 상이하다. 구체적으로는, 영역(911d)은 도 6의 (C)에서 점선으로 둘러싸이는 영역에 대응하는 영역(911a)의 양이온과, 도 6의 (C)에서 파선으로 둘러싸이는 영역에 대응하는 영역(911a)의 양이온이 바뀐 배치를 가진다. 즉, 모델(1D)에서는 Ga 원자가 c축에 대하여 편차가 있는 배치를 가진다.
도 6의 (D)에 나타낸 영역(911e)은, 모델(1E)에서의 양이온 배치를 바꾸는 영역이다. 영역(912e) 및 영역(913e)은 모델(1E)에서의 고정층이다. 영역(911e)은 도 6의 (D)에서 점선으로 둘러싸이는 영역 및 파선으로 둘러싸이는 영역의 양이온 배치가 영역(911a)과 상이하다. 구체적으로는, 영역(911e)은 도 6의 (D)에서 점선으로 둘러싸이는 영역에 대응하는 영역(911a)의 양이온과, 도 6의 (D)에서 파선으로 둘러싸이는 영역에 대응하는 영역(911a)의 양이온이 바뀐 배치를 가진다. 즉, 모델(1E)에서는 Ga 원자가 a축에 대하여 편차가 있는 배치를 가진다.
모델(1A) 내지 모델(1E)을 사용하여 제일원리 계산을 수행하고, 상태 밀도 및 LDOS를 산출한다. 또한, 계산에는 밀도 범함수 이론(DFT)에 기초한 전자 상태 계산이 가능한 제일원리 계산 소프트웨어 VASP를 사용한다. 계산 조건을 표 2에 나타낸다.
[표 2]
Figure pct00003
여기서는, 제일원리 계산에서 DFT+U법을 적용한다. DFT+U법에서는 계산 모델을 구성하는 원자(IGZO의 경우, In, Ga, Zn, O)의 각각에 대하여 온사이트·쿨롱의 U파라미터(U-parameters)를 설정한다. 표 2에 나타낸 바와 같이, 제일원리 계산 소프트웨어로서 VASP를 사용하는 경우, 금속 원자(In, Ga, Zn)의 U파라미터를 10eV로 설정하고, 산소 원자의 U파라미터를 20eV로 설정한다. 이에 의하여, 계산으로 얻어지는 밴드 갭의 값을 실측의 밴드 갭에 가까운 값으로 할 수 있다.
도 7의 (A)에, 모델(1A)에 대하여 산출한 LDOS의 맵을 나타내었다. 도 7의 (A)에서는 가로축른 a축 방향의 좌표[nm]이고, 세로축은 에너지[eV]이다. 구체적으로는, 색이 짙어질수록(거매질수록) LDOS의 값이 크고, 색이 옅어질수록(하예질수록) LDOS의 값이 작다. 도 7의 (A)에 나타낸 EF는 페르미 에너지이다.
도 7의 (A)에 의하여, 영역(911a)에 있어서 밴드가 거의 휘어지지 않는 것이 확인된다. 따라서, a축 방향(캐리어의 전도 방향)에 대하여 Ga의 원자수에 편차가 없는 구조인 모델(1A)에서는 평탄한 밴드를 얻을 수 있다.
도 7의 (B)에, 모델(1A)에 대하여 산출한 상태 밀도를 나타내었다. 도 7의 (B)에서는 가로축은 상태 밀도[states/eV]이고, 세로축은 에너지[eV]이다. 도 7의 (B)에 나타낸 EF는 페르미 에너지이고, EVBM은 가전자대 상단의 에너지이고, ECBM은 전도대 하단의 에너지이다.
도 8의 (A)에, 모델(1B)에서의 b-c면 내의 Ga 원자의 개수를 나타내었다. 또한, 도 8의 (B)에 모델(1C)에서의 b-c면 내의 Ga 원자의 개수를 나타내었다. 또한, 도 9의 (A)에 모델(1D)에서의 b-c면 내의 Ga 원자의 개수를 나타내었다. 또한, 도 9의 (B)에 모델(1E)에서의 b-c면 내의 Ga 원자의 개수를 나타내었다. 도 8의 (A), (B), 도 9의 (A), (B)에서는 가로축은 a축 방향의 좌표에 상당하고, 세로축은 b-c면 내의 Ga 원자의 개수이다.
도 8의 (A) 및 도 9의 (B)에 나타낸 바와 같이, 모델(1B) 및 모델(1E)은 Ga 원자가 a축에 대하여 편차가 있는 배치를 가진다. 또한, 도 8의 (B) 및 도 9의 (A)에 나타낸 바와 같이, 모델(1C) 및 모델(1D)은 Ga 원자가 a축에 대하여 편차가 없는 배치를 가진다.
도 8의 (C)에, 모델(1B)에 대하여 산출한 LDOS의 맵을 나타내었다. 또한, 도 8의 (D)에, 모델(1C)에 대하여 산출한 LDOS의 맵을 나타내었다. 또한, 도 9의 (C)에, 모델(1D)에 대하여 산출한 LDOS의 맵을 나타내었다. 또한, 도 9의 (D)에, 모델(1E)에 대하여 산출한 LDOS의 맵을 나타내었다. 도 8의 (C), (D), 도 9의 (C), (D)에서는 가로축은 a축 방향의 좌표[nm]이고, 세로축은 에너지[eV]이다. 구체적으로는, 색이 짙어질수록(거매질수록) LDOS의 값이 크고, 색이 옅어질수록(하예질수록) LDOS의 값이 작다.
도 8의 (C), 도 9의 (D)에 의하여, 모델(1B) 및 모델(1E)에서는 밴드의 휘어짐이 확인된다. 또한, 도 8의 (D)에 의하여, 모델(1C)에서는 약간 밴드가 휘어지는 것이 확인된다. 또한, 도 9의 (C)에 의하여, 모델(1D)에서는 밴드는 거의 휘어지지 않는 것이 확인된다.
이상에 의하여, Ga 원자가 a축에 대하여 편차가 있는 배치가 됨으로써, Ga의 가수(+3가)와 Zn의 가수(+2가)의 차이에 의한 전기 쌍극자가 형성되고, 정전 퍼텐셜이 기울어지는 것으로 추측된다. 이때, 전도대 하단이 오르내리고, 캐리어(IGZO의 경우에는 주로 전자)의 전도가 방해된다. 따라서, 실공간 내에서 캐리어의 산란이 일어나는 것으로 추측된다. 한편, Ga 원자가 a축에 대하여 편차가 없는 배치가 됨으로써, 캐리어 산란을 일으키지 않는 것이 시사된다.
다음으로, 캐리어의 산란에 대하여 제일원리 계산의 결과를 사용하여 설명한다. 구체적으로는, 영역(902)에 접하는 고정층(영역(912a) 내지 영역(912e))으로부터 영역(903)에 접하는 고정층(영역(913a) 내지 영역(913e))으로 흐르는 캐리어가, 양이온 배치를 바꾸는 영역(영역(911a) 내지 영역(911e))에서 산란될지를 조사한다. 이때, 캐리어의 전도 방향은 a축을 따른 방향이다.
여기서는, 불균형 그린 함수(NEGF)법을 사용한 제일원리에 기초한 전도 계산을 수행하고, 컨덕턴스 및 투과율을 산출한다.
컨덕턴스는 전기 저항의 역수이고, 전기가 얼마나 잘 흐르는지를 나타내는 지표이다. 컨덕턴스 G는 이하의 식에 의하여 산출된다.
[수학식 2]
Figure pct00004
위의 식에 있어서, E는 에너지이고, Τ(E)는 에너지 E에 있어서의 투과율이고, f(E)는 페르미 분포 함수이고, μC는 화학 퍼텐셜이다. 즉, 에너지 E에 있어서의 투과율 Τ(E)를 산출함으로써, 컨덕턴스 G를 산출할 수 있다. 이후에서는 에너지 E에 있어서의 투과율 Τ(E)를 단순히 투과율 Τ라고 부르는 경우가 있다.
에너지 E에서의 투과율 Τ(E)는 이하의 식에 의하여 산출된다.
[수학식 3]
Figure pct00005
위의 식에 있어서, ΣL(E) 및 ΣR(E)는 에너지 E에서의 자기 에너지이고, G(E)는 에너지 E에 있어서의 그린 함수이다.
모델(1A) 내지 모델(1E)을 사용하여 제일원리 계산을 수행하고, 투과율 및 컨덕턴스를 산출한다. 또한, 계산에는 DFT에 기초한 계산 프로그램 소프트웨어 OpenMX를 사용한다. 계산 조건을 표 3에 나타내었다.
[표 3]
Figure pct00006
여기서는, 제일원리 계산에서 DFT+U법을 적용한다. 표 3에 나타낸 바와 같이, 제일원리 계산 소프트웨어로서 OpenMX를 사용하는 경우, 금속 원자(In, Ga, Zn)의 U파라미터를 10eV로 설정하고, 산소 원자의 U파라미터를 3.7eV로 설정한다. 이에 의하여, 계산으로 얻어지는 밴드 갭의 값을 실측의 밴드 갭에 가까운 값으로 할 수 있다.
NEGF법을 사용한 계산으로 얻어진 모델(1A) 내지 모델(1E)의 투과율의 스펙트럼을 도 10의 (A) 및 (B)에 나타내었다. 도 10의 (A)는 밴드 갭 부근의 각 모델의 투과율의 스펙트럼이고, 도 10의 (B)는 전도대 하단 및 그 근방의 각 모델의 투과율의 스펙트럼이다. 도 10의 (A) 및 (B)에서는, 가로축은 에너지[eV]이고, 세로축은 투과율 Τ이다.
도 10의 (A) 및 (B)에 의하여, 모델(1A) 내지 모델(1E) 중에서 모델(1A)의 투과율이 가장 높은 것을 알 수 있다. 또한, 모델(1E)의 투과율이 가장 낮은 것을 알 수 있다. 또한, 전도대 하단 및 그 근방에서의 모델(1C) 및 모델(1D)의 투과율은 모델(1A)의 투과율과 거의 같은 것을 알 수 있다.
상기 결과와 상술한 밴드의 휘어짐에 관한 계산 결과를 고려하면, 밴드가 크게 휘어진 구조에서 투과율이 크게 저하되는 것을 알 수 있다. 따라서, 양이온의 가수가 전도 방향으로 치우치면 캐리어가 산란되기 쉬운 것이 시사된다. 바꿔 말하면, 양이온의 가수의 전도 방향의 편차를 작게 함으로써, 전자 이동도의 저하를 억제할 수 있는 것이 시사된다.
도 11에, 모델(1A)의 투과율의 스펙트럼, 및 페르미 분포 함수를 미분하여 얻어지는 형상을 나타내었다. 도 11에서는 가로축은 에너지[eV]이고, 제 1 세로축(왼쪽의 세로축)은 투과율 T이고, 제 2 세로축(오른쪽의 세로축)은 페르미 분포 함수의 미분[/eV]이다. 도 11에 나타낸 실선은 모델(1A)의 투과율의 스펙트럼이고, 도 11에 나타낸 점선은 페르미 분포 함수를 미분하여 얻어지는 형상이다. 또한, 페르미 분포 함수는 캐리어 농도를 6Х1020cm-3로 하고, 전자 온도를 300K로 하여 산출하였다.
모델(1A) 내지 모델(1E)의 각각에 대하여 산출한 컨덕턴스를 표 4에 나타내었다.
[표 4]
Figure pct00007
표 4에 의하여, 모델(1A)의 컨덕턴스가 가장 크고, 모델(1E)의 컨덕턴스가 가장 작다. 또한, 모델(1C) 및 모델(1D)의 컨덕턴스는 모델(1A)의 컨덕턴스와 거의 같다.
도 12 및 도 13의 (A) 내지 (D)에, 모델(1A) 내지 모델(1E)에서의 투과 전자 밀도를 나타내었다. 도 12 및 도 13의 (A) 내지 (D)에 메시로 나타낸 면은, 캐리어 농도가 6Х1020cm-3이고 등치면 레벨이 22nm-3인, 전자 밀도(electron density)의 등치 표면이다.
도 12에 의하여, InO층에 연속적인 투과 전자 밀도가 존재하는 것이 확인된다. 또한, Zn 원자와 비교하여 Ga 원자의 주위에 투과 전자 밀도가 존재하는 것이 확인된다. 따라서, Ga 원자는 캐리어 수송에 대한 기여가 Zn 원자보다 큰 것으로 추측된다. 또한, O 원자의 s 궤도에서 유래하는 투과 전자 밀도가 존재하는 것이 확인된다. 따라서, O 원자의 s 궤도의 전도는 무시할 수 없다고 추측된다.
도 8의 (C) 및 도 13의 (A)에 의하여, 모델(1B)에서는 밴드가 만곡된 영역 및 그 근방에서 캐리어의 산란이 일어나지만, 일부의 캐리어는 투과하는 것을 알 수 있다. 도 13의 (B)에 의하여, 모델(1C)에서는 캐리어의 산란은 명확하게는 관찰되지 않는다. 도 13의 (C)에 의하여, 모델(1D)에서는 캐리어는 Ga 원자의 위치를 선택적으로 전도하는 것이 시사된다. 도 9의 (D) 및 도 13의 (D)에 의하여, 모델(1E)에서는 밴드가 만곡된 영역 및 그 근방에서 캐리어의 산란이 일어나고, 캐리어는 거의 투과하지 않는 것을 알 수 있다.
이상에 의하여, 양이온(Ga, Zn)의 불규칙한 배열에 의하여 투과율이 감소되는 것을 알 수 있다. 특히 전도 방향에 대하여 Ga의 원자수에 편차가 있는 구조에 있어서, 그 경향이 현저한 것을 알 수 있다. 또한, 투과율의 현저한 저하가 확인된 구조에서는 밴드가 크게 휘어진 것을 알 수 있다. 또한, 가수가 높은 In 및 Ga에 주된 전도 경로가 존재하는 것을 알 수 있다. 또한, 밴드가 만곡된 영역 및 그 근방에서 투과율이 크게 저하되어 있는 것을 알 수 있다.
이상이, 금속 산화물에 있어서의 양이온의 무질서 배치의 영향에 대한 설명이다.
금속 산화물을 성막하는 방법으로서, 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 들 수 있다.
상기 양이온 무질서도가 저감된 결정성의 금속 산화물을 형성하기 위해서는, 한 층씩 원자를 퇴적하는 것이 바람직하다. 예를 들어, 금속 산화물의 형성 방법으로서 ALD법을 사용할 수 있다.
ALD법에서는 전구체 분자 또는 전구체에 포함되는 원자의 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조로의 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 그리고 저온에서의 성막이 가능하다는 등의 효과가 있다. 또한 ALD법에는, 플라스마를 이용한 성막 방법인 플라스마 ALD(PEALD: Plasma Enhanced ALD)법도 포함된다. 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소나 염소 등의 원소가 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소나 염소 등의 원소를 많이 포함하는 경우가 있다. 또한 이들 원소의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
ALD법은 원료 가스의 도입량에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 ALD법에서는 원료 가스의 도입량이나 도입 횟수(펄스 횟수라고도 함)에 의하여, 임의의 조성을 가지는 막을 성막할 수 있다. 또한 예를 들어 ALD법에서는 성막하면서 원료 가스를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 비교하여, 반송이나 압력 조정에 걸리는 시간이 불필요하기 때문에, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
<ALD 장치 및 ALD법을 사용한 성막 방법>
여기서, 본 발명의 일 형태의 금속 산화물의 형성에 사용할 수 있는 ALD법을 이용한 성막 장치(이하, ALD 장치라고도 함), 및 ALD법을 사용한 성막 방법에 대하여 설명한다.
ALD법을 이용한 성막 장치에서는, 제 1 원료 가스(전구체, 금속 전구체라고도 함)와 제 2 원료 가스(반응제, 비금속 전구체라고도 함)를 번갈아 체임버에 도입하고, 이들 원료 가스의 도입을 반복함으로써 성막을 수행한다. 또한 원료 가스의 도입의 전환은, 예를 들어 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 수행할 수 있다. 또한 원료 가스를 도입할 때, 질소(N2)나 아르곤(Ar) 등의 불활성 가스를 캐리어 가스로서 원료 가스와 함께 체임버에 도입하여도 좋다. 캐리어 가스를 사용함으로써, 원료 가스의 휘발성이 낮거나, 또는 증기압이 낮은 경우에도, 원료 가스가 배관 내부나 밸브 내부에 흡착되는 것을 억제하고, 원료 가스를 체임버에 도입할 수 있다. 또한 형성되는 막의 균일성도 향상되므로 바람직하다.
ALD법을 사용한 성막 방법의 일례에 대하여 도 14의 (A) 내지 (D)를 사용하여 설명한다. 먼저, 제 1 원료 가스를 체임버에 도입하고(도 14의 (A) 참조), 기판 표면에 전구체(601)를 흡착시킨다(제 1 단계). 여기서, 전구체(601)가 기판 표면에 흡착되면, 표면 화학 반응의 자기 정지 기구가 작용되므로, 기판 위의 전구체의 층 위에 전구체가 더 흡착되지 않는다(도 14의 (B) 참조). 또한 표면 화학 반응의 자기 정지 기구가 작용되는 기판 온도의 적정 범위를 ALD Window라고도 한다. ALD Window는 전구체의 온도 특성, 증기압, 분해 온도 등에 따라 결정되지만, 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 다음으로, 진공 배기에 의하여 잉여 전구체나 반응 생성물 등을 체임버로부터 배출한다(제 2 단계). 또한 진공 배기를 수행하는 대신에 불활성 가스(아르곤 또는 질소 등) 등을 체임버에 도입하고, 잉여 전구체나 반응 생성물 등을 체임버로부터 배출하여도 좋다. 제 2 단계는 퍼지(purge)라고도 불린다. 다음으로, 제 2 원료 가스로서 반응제(602)(예를 들어 산화제(오존(O3), 산소(O2), 물(H2O), 및 이들의 플라스마, 라디칼, 이온 등))를 체임버에 도입하여(도 14의 (C) 참조), 기판 표면에 흡착된 전구체(601)와 반응시킴으로써, 막의 구성 분자를 기판에 흡착시킨 채로, 전구체(601)에 포함되는 성분의 일부를 이탈시킨다(제 3 단계)(도 14의 (D) 참조). 다음으로, 진공 배기 또는 불활성 가스의 도입에 의하여 잉여 반응제(602)나 반응 생성물 등을 체임버로부터 배출한다(제 4 단계).
또한 본 명세서에서 이하에 특별히 기재되어 있지 않으면, 반응제 또는 산화제로서 오존, 산소, 물을 사용하는 경우, 이들은 가스나 분자의 상태에 한정되지 않고, 플라스마 상태, 라디칼 상태, 및 이온 상태의 것도 포함하는 것으로 한다. 플라스마 상태, 라디칼 상태, 또는 이온 상태의 산화제를 사용하여 성막하는 경우, 후술하는 라디칼 ALD 장치나 플라스마 ALD 장치를 사용하면 좋다.
전구체에 포함되는 탄소를 제거하기 위해서는 산화제로서 물을 사용하는 것이 바람직하다. 물에 포함되는 수소가 전구체에 포함되는 탄소와 반응하여 탄소를 전구체로부터 효율적으로 이탈시킬 수 있다. 한편, 형성되는 막 내에 포함되는 수소를 가능한 한 줄이자고 하는 경우에는, 산화제로서 수소를 포함하지 않는 오존이나 산소를 사용하는 것이 바람직하다. 또한 제 1 산화제로서 물을 체임버에 도입하여 전구체에 포함되는 탄소를 제거한 후, 진공 배기를 수행하고, 제 2 산화제로서 수소를 포함하지 않는 오존이나 산소를 체임버에 도입하여 수소를 제거하고, 진공 배기를 수행하여도 좋다. 그 후, 원하는 막 두께가 얻어질 때까지 제 1 단계 내지 제 4 단계를 반복하여 수행한다.
또한 앞의 설명에서는, 제 1 원료 가스를 체임버에 도입한 후에 제 2 원료 가스를 체임버에 도입하는 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 제 2 원료 가스를 체임버에 도입한 후에 제 1 원료 가스를 체임버에 도입하여도 좋다. 즉, 먼저 제 3 단계를 수행하고, 이어서 제 4 단계를 수행하고, 이후에 제 1 단계, 제 2 단계, 제 3 단계, 및 제 4 단계를 수행하고, 이후 제 1 단계 내지 제 4 단계를 반복적으로 수행함으로써 성막을 수행하여도 좋다. 또한 상기 제 3 단계 및 제 4 단계를 여러 번 반복한 후에 제 1 단계 내지 제 4 단계를 반복적으로 수행함으로써 성막을 하여도 좋다.
이러한 식으로, 제 1 단계 전에 제 3 단계 및 제 4 단계를 한 번씩 또는 여러 번 수행하면 체임버 내의 성막 분위기를 제어할 수 있기 때문에 바람직하다. 예를 들어 제 3 단계로서 산화제를 도입함으로써, 체임버 내를 산소 분위기로 할 수 있다. 산소 분위기에서 성막을 시작하면, 형성되는 막 내의 산소 농도를 높일 수 있어 바람직하다. 또한 상기 막의 하지가 되는 절연체나 산화물에도 산소를 공급할 수 있다. 이와 같은 방법을 사용하여 형성된 반도체 장치는, 양호한 특성을 가지고, 높은 신뢰성을 얻을 수 있다.
또한 제 1 단계 및 제 2 단계 후에, 제 3 단계에서의 제 2 원료 가스의 도입과, 제 4 단계에서의 진공 배기 또는 불활성 가스의 도입을 여러 번 반복하여 수행하여도 좋다. 즉, 제 1 단계, 제 2 단계, 제 3 단계, 제 4 단계, 제 3 단계, 제 4 단계와, 제 3 단계 및 제 4 단계를 반복하여 수행한 후에 제 1 단계 및 제 2 단계를 수행하여도 좋다.
예를 들어 제 3 단계에서 산화제로서 O3 및 O2를 도입하고, 제 4 단계에서 진공 배기를 수행하고, 이 공정을 여러 번 반복하여도 좋다.
또한 제 3 단계 및 제 4 단계를 반복하는 경우, 반드시 같은 종류의 원료 가스의 도입을 반복할 필요는 없다. 예를 들어 첫 번째 제 3 단계에서 산화제로서 H2O를 사용하고, 두 번째 이후의 제 3 단계에서 산화제로서 O3을 사용하여도 좋다.
이러한 식으로, 체임버 내에서 산화제의 도입과 진공 배기(또는 불활성 가스의 도입)를 단시간에 여러 번 반복함으로써, 기판 표면에 흡착된 전구체로부터, 불필요한 수소 원자, 탄소 원자, 염소 원자 등을 더 확실하게 제거하고, 체임버 외에 배제할 수 있다. 또한 산화제의 종류를 2종류로 늘림으로써, 기판 표면에 흡착된 전구체로부터 불필요한 수소 원자 등을 더 많이 제거할 수 있다. 이와 같이, 성막 중에 수소 원자가 막 내로 들어가지 않도록 함으로써, 형성된 막에 포함되는 물, 수소 등을 저감할 수 있다.
이와 같은 방법을 사용함으로써, TDS 분석에 있어서 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서, 물 분자의 이탈량이 1.0Х1013molecule/cm2 이상 1.0Х1016molecule/cm2 이하, 더 바람직하게는 1.0Х1013molecule/cm2 이상 3.0Х1015molecule/cm2 이하인 막을 형성할 수 있다.
이러한 식으로, 기판 표면에 제 1 층을 성막할 수 있고, 제 1 단계 내지 제 4 단계를 다시 수행함으로써 제 1 층 위에 제 2 층을 적층할 수 있다. 제 1 단계 내지 제 4 단계를 가스 도입을 제어하면서, 막이 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 반복하는 횟수를 바꿈으로써 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
또한 상기 방법으로 형성된 막은 층상 구조를 가지는 경우가 있다. 또한 상기 방법으로 형성된 막이 결정 구조를 가지는 경우, 상기 막의 c축은 피성막면의 법선 방향에 실질적으로 평행한 방향으로 배향된다. 즉, 상기 막의 c축은 피성막면에 수직으로 배향된다. 자세한 내용은 후술하지만, 본 명세서에서는 이와 같은 결정 구조를 CAAC 구조라고 부르고, CAAC 구조를 가지는 산화물 반도체(금속 산화물)를 CAAC-OS라고 부르는 경우가 있다. ALD법을 사용함으로써, CAAC 구조를 가지는 금속 산화물을 형성할 수 있다.
ALD법은 열 에너지를 사용하여 전구체 및 반응제를 반응시켜 수행하는 성막 방법이다. 전구체 및 반응제의 반응에 필요한 온도는 이들의 온도 특성, 증기압, 분해 온도 등에 따라 결정되지만, 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 또한 상기 전구체 및 반응제의 반응에 더하여, 제 3 원료 가스로서 플라스마 여기된 반응제도 체임버에 도입함으로써 처리를 수행하는 ALD법을 플라스마 ALD법이라고 부르는 경우가 있다. 이 경우, 제 3 원료 가스의 도입부에는 플라스마 생성 장치가 제공된다. 플라스마의 생성에는 유도 결합 플라스마(Inductively Coupled Plasma: ICP)를 사용할 수 있다. 또한 이에 대하여 전구체 및 반응제의 반응을 열 에너지로 수행하는 ALD법을 열 ALD법이라고 부르는 경우가 있다.
플라스마 ALD법에서는, 제 3 단계에서 플라스마 여기된 반응제를 도입함으로써 성막을 수행한다. 또는 제 1 단계 내지 제 4 단계를 반복하여 수행하는 것과 동시에, 플라스마 여기된 반응제(제 2 반응제)를 도입함으로써 성막을 수행한다. 이 경우, 제 3 단계에서 도입되는 반응제를 제 1 반응제라고 부른다. 플라스마 ALD법에서 제 3 원료 가스로서 사용하는 제 2 반응제에는 상기 산화제와 같은 재료를 사용할 수 있다. 즉, 제 2 반응제로서, 플라스마 여기된 오존, 산소, 및 물을 사용할 수 있다. 또한 제 2 반응제로서는, 산화제 외에 질화제를 사용하여도 좋다. 질화제로서는 질소(N2)나 암모니아(NH3)를 사용할 수 있다. 또한 질소(N2)와 수소(H2)의 혼합 가스를 질화제로서 사용할 수 있다. 예를 들어 질소(N2) 5%, 수소(H2) 95%의 혼합 가스를 질화제로서 사용할 수 있다. 플라스마 여기된 질소나 암모니아를 도입하면서 성막을 수행함으로써, 금속 질화막 등의 질화막을 형성할 수 있다.
또한 제 2 반응제의 캐리어 가스로서, 아르곤(Ar)이나 질소(N2)를 사용하여도 좋다. 아르곤이나 질소 등의 캐리어 가스를 사용함으로써, 플라스마의 방전이 용이해지고, 플라스마 여기된 제 2 반응제가 용이하게 생성되기 때문에 바람직하다. 또한 플라스마 ALD법을 사용하여 금속 산화막 등의 산화막을 형성하는 경우, 캐리어 가스로서 질소를 사용하면, 막 내에 질소가 혼입되어 원하는 막질을 얻을 수 없는 경우가 있다. 이 경우, 캐리어 가스로서 아르곤을 사용하는 것이 바람직하다.
ALD법은 매우 얇은 막을 균일한 막 두께로 성막할 수 있다. 또한 요철을 가지는 면에 대해서도 표면 피복률이 높다.
또한 플라스마 ALD법에 의하여 성막함으로써, 열 ALD법에 비하여 더 낮은 온도에서의 성막이 가능하다. 플라스마 ALD법은, 예를 들어 100℃ 이하에서도 성막 속도를 저하시키지 않고 성막할 수 있다. 또한 플라스마 ALD법에서는, 산화제뿐만 아니라, 질화제 등 많은 반응제를 사용할 수 있기 때문에, 산화물뿐만 아니라, 질화물, 플루오린화물, 금속 등 많은 종류의 막을 성막할 수 있다.
또한, 플라스마 ALD법을 수행하는 경우에는, ICP 등과 같이 기판으로부터 떨어진 상태에서 플라스마를 발생시킬 수도 있다. 이와 같이 플라스마를 발생시킴으로써, 플라스마 대미지를 억제할 수 있다.
이상의 방법에 의하여, 제 1 원료 가스에 포함되는 원자를 하나의 성분으로 하는 막, 산화막, 또는 질화막을 형성할 수 있다.
한편, 금속 산화물로서 복수의 금속을 포함하는 막을 형성하는 경우, 금속마다 복수의 전구체를 준비하고, 체임버에 순차적으로 도입하면 좋다.
금속 산화물로서 In-M-Zn 산화물을 형성하는 경우, 인듐을 포함하는 제 1 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기(퍼지)한다. 다음으로, 반응제로서 산화제를 체임버에 도입하고, 불필요한 반응제를 배기한다. 그리고 원소 M을 포함하는 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기(퍼지)한다. 다음으로, 반응제로서 산화제를 체임버에 도입하고, 불필요한 반응제를 배기한다. 다음으로, 아연을 포함하는 제 3 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기(퍼지)한다. 다음으로, 반응제로서 산화제를 체임버에 도입하고, 불필요한 반응제를 배기한다. 상술한 공정을 반복함으로써, 인듐을 포함하는 층과, 원소 M을 포함하는 층과, 아연을 포함하는 층을 포함하는 금속 산화물을 형성할 수 있다.
또한 원료 가스의 도입 순서는 상기에 한정되지 않는다. 제 1 전구체를 포함하는 원료 가스의 도입 후에 제 3 전구체를 포함하는 원료 가스를 도입하고, 그 후에 제 2 전구체를 포함하는 원료 가스를 도입하여도 좋고, 요구되는 막의 성질에 따라 실시자가 적절히 결정할 수 있다. 또한 각 원료 가스의 도입 후에, 불필요한 원료 가스의 배기, 반응제의 도입, 및 배기를 적절히 수행할 수 있다. 또한 금속 산화물은 In-M-Zn 산화물에 한정되지 않는다. 상술한 바와 같이, 금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하고, 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 금속 산화물에 포함되는 금속의 종류는 2종류이어도 좋고, 4종류 이상이어도 좋다.
또한, 상기에서는 조성이 In:M:Zn=1:1:1[원자수비]의 In-M-Zn 산화물을 형성하는 예를 나타내었지만, 조성식이 In(1+α)M(1-α)O3(ZnO)m(α는 0보다 크고 1보다 작은 실수, m은 양의 수)으로 나타내어지는 결정성의 In-M-Zn 산화물을 형성하는 경우, 원료 가스의 도입 순서는 상기에 한정되지 않는다. m이 0보다 크고 1보다 작은 실수인 경우, 제 1 전구체를 포함하는 원료 가스를 도입한 후에 제 2 전구체를 포함하는 원료 가스를 도입하고, 그 후에 제 1 전구체를 포함하는 원료 가스를 도입하는 공정을 수행하는 경우가 있다. 또한 각 원료 가스를 도입한 후에, 불필요한 원료 가스의 배기, 반응제의 도입 및 배기를 적절히 수행할 수 있다. 또한, m이 1보다 큰 실수인 경우, 제 1 전구체를 포함하는 원료 가스를 도입한 후에 제 2 전구체를 포함하는 원료 가스를 도입하고, 제 3 전구체를 포함하는 원료 가스를 복수회 도입하고, 그 후에 제 1 전구체를 포함하는 원료 가스를 도입하는 공정을 수행하는 경우가 있다. 또한, 제 2 전구체를 포함하는 원료 가스 및 제 3 전구체를 포함하는 원료 가스의 도입 순서는 상기에 한정되지 않는다. 또한 각 원료 가스를 도입한 후에, 불필요한 원료 가스의 배기, 반응제의 도입 및 배기를 적절히 수행할 수 있다.
또한 금속 산화물에 포함되는 금속의 원자수비는, 원하는 금속을 포함하는 전구체를 포함하는 원료 가스의 체임버에 대한 도입 횟수나, 성막 온도의 조정에 의하여 제어할 수 있다. 예를 들어 인듐이나 아연에 대하여 원소 M의 원자수비를 크게 하고자 하는 경우에는, 원소 M을 포함하는 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제로서 산화제를 체임버에 도입하고, 불필요한 반응제를 배기한 후, 다시 원소 M을 포함하는 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제로서 산화제를 체임버에 도입하고, 불필요한 반응제를 배기하면 좋다.
또한, 복수의 전구체를 체임버에 도입하여도 좋고, 예를 들어 제 1 전구체 및 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기하고, 제 1 전구체 및 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기하고, 제 3 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기함으로써, In-M-Zn 산화물을 포함하는 금속 산화물을 형성하여도 좋다. 또한, 상기 체임버에 도입하는 전구체의 조합은 원소 M의 가수가 +3가인 경우를 상정한 것이지만, 원소 M의 가수가 +2가인 경우, 제 2 전구체 및 제 3 전구체를 포함하는 원료 가스를 체임버에 도입하는 것이 좋다.
또한 상이한 전구체를 포함하는 원료 가스를 연속하여 체임버에 도입하여도 좋다. 예를 들어, 제 1 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기한 후, 체임버에 반응제를 도입하지 않고, 이어서 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기하고, 제 1 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기한 후, 체임버에 반응제를 도입하지 않고, 이어서 제 2 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기하고, 제 3 전구체를 포함하는 원료 가스를 체임버에 도입하고, 불필요한 원료 가스를 배기하고, 반응제를 체임버에 도입하고, 불필요한 반응제를 배기함으로써, In-M-Zn 산화물을 포함하는 금속 산화물을 형성하여도 좋다. 또한 체임버에 연속하여 도입하는 전구체의 순서 및 조합은 상기에 한정되지 않는다. 제 2 전구체를 포함하는 원료 가스를 체임버에 도입한 후, 제 1 전구체를 포함하는 원료 가스를 체임버에 도입하여도 좋다. 또한, 상기 체임버에 연속하여 도입하는 전구체의 순서 및 조합은 원소 M의 가수가 +3가인 경우를 상정한 것이지만, 원소 M의 가수가 +2가인 경우, 제 2 전구체를 포함하는 원료 가스를 체임버에 도입한 후, 반응제를 도입하지 않고, 제 3 전구체를 포함하는 원료 가스를 체임버에 도입하는 것이 좋다.
또한 복수의 금속을 포함하는 전구체를 사용하여 금속 산화물을 형성하여도 좋다. 예를 들어, 하나의 분자 중에 인듐과, 가수가 +3가인 원소 M을 포함하는 전구체, 하나의 분자 중에 가수가 +2가인 원소 M과 아연을 포함하는 전구체 등을 사용하여 금속 산화물을 형성하여도 좋다.
이하에서는, 상술한 CAAC-OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 한 종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함하는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 포함하는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한, CAAC-OS에서, 변형 근방에서도 명확한 결정립계(Grain Boundary)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 가지는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수도 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 높일 수 있게 된다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1Х1017cm-3 이하, 바람직하게는 1Х1015cm-3 이하, 더 바람직하게는 1Х1013cm-3 이하, 더욱 바람직하게는 1Х1011cm-3 이하, 더욱더 바람직하게는 1Х1010cm-3 미만이고, 1Х10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5Х1019atoms/cm3 미만, 바람직하게는 5Х1018atoms/cm3 이하, 더 바람직하게는 1Х1018atoms/cm3 이하, 더욱 바람직하게는 5Х1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
상술한 바와 같이, ALD법에서는 종횡비가 높은 구조에 대한 성막이 가능하고, 구조체의 측면에 대해서도 높은 피복성으로 성막할 수 있다. ALD법을 사용함으로써, 피성막면의 방향에 상관없이 CAAC 구조를 가지는 금속 산화물을 용이하게 형성할 수 있다. 예를 들어 구조체가 볼록 형상이나 오목 형상을 가지는 경우에도, 구조체의 상면, 밑면, 측면, 및 경사를 가지는 면에 대하여 높은 피복성으로 금속 산화물을 형성할 수 있다. 즉, 각 피성막면에서 법선 방향으로 실질적으로 일정한 막 두께를 가지는 금속 산화물을 형성할 수 있다. 구조체의 상면, 밑면, 측면, 및 경사를 가지는 면 각각에 형성된 금속 산화물에서, 최대 막 두께에 대한 최소 막 두께의 비율을 0.5 이상 1 이하, 바람직하게는 0.7 이상 1 이하, 더 바람직하게는 0.9 이상 1 이하로 할 수 있다. 이때 금속 산화물이 결정 구조를 가지는 경우, 그 c축은 각 피성막면의 법선 방향에 실질적으로 평행한 방향으로 배향된다. 즉, c축은 각 피성막면에 수직으로 배향된다.
도 15의 (A)는 구조체(50)에 형성된 In-M-Zn 산화물을 포함하는 산화물(230)을 나타낸 도면이다. 여기서 구조체란, 트랜지스터 등의 반도체 장치를 구성하는 요소를 가리킨다. 구조체(50)에는 기판, 게이트 전극, 소스 전극, 및 드레인 전극 등의 도전체, 게이트 절연막, 층간 절연막, 하지 절연막 등의 절연체, 금속 산화물이나 실리콘 등의 반도체 등이 포함된다. 도 15의 (A)에서는 구조체(50)의 피성막면이 기판(또는 기체, 도시하지 않았음)에 평행하게 배치되는 경우를 나타내었다. 도 15의 (B)는 도 15의 (A)의 산화물(230)의 일부인 영역(53)의 확대도이다. 도 15의 (B)에서는 구조체(50)의 상면 또는 바닥면에 인듐(In)을 포함하는 층과, 원소 M을 포함하는 층과, 아연(Zn)을 포함하는 층이 적층되어 있는 모습을 나타내었다. 인듐을 포함하는 층은 구조체(50)의 피성막면에 평행하게 배치되고, 그 위에 원소 M을 포함하는 층이 구조체(50)의 피성막면에 평행하게 배치되고, 또한 그 위에 아연을 포함하는 층이 구조체(50)의 피성막면에 평행하게 배치되어 있다. 즉, 산화물(230)의 a-b면은 구조체(50)의 피성막면에 실질적으로 평행하고, 산화물(230)의 c축(c-axis)은 구조체(50)의 피성막면의 법선 방향에 실질적으로 평행하다.
도 15의 (C)에서는 구조체(50)의 피성막면이 기판(또는 기체, 도시하지 않았음)에 수직으로 배치되는 경우를 나타내었다. 도 15의 (D)는 도 15의 (C)에 있어서의 산화물(230)의 일부인 영역(54)의 확대도이다. 도 15의 (D)에서는 구조체(50)의 측면에 인듐(In)을 포함하는 층과, 원소 M을 포함하는 층과, 아연(Zn)을 포함하는 층이 적층되어 있는 모습을 나타내었다. 인듐을 포함하는 층은 구조체(50)의 피성막면에 평행하게 배치되고, 그 위에 원소 M을 포함하는 층이 구조체(50)의 피성막면에 평행하게 배치되고, 또한 그 위에 아연을 포함하는 층이 구조체(50)의 피성막면에 평행하게 배치되어 있다. 즉, 산화물(230)의 a-b면은 구조체(50)의 피성막면에 실질적으로 평행하고, 산화물(230)의 c축(c-axis)은 구조체(50)의 피성막면의 법선 방향에 실질적으로 평행하다.
여기서 도 16의 (A) 내지 도 17의 (C)를 사용하여, In-M-Zn 산화물을 포함하는 산화물(230)의 형성 방법에 대하여 자세히 설명한다. 또한, 도 16의 (A) 내지 도 17의 (C)에서는 인듐을 포함하는 층(21)을 형성하고, 그 위에 원소 M을 포함하는 층(31)을 형성하고, 또한 그 위에 아연을 포함하는 층(41)을 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 층(31) 및 층(41) 중 한쪽을 형성하고, 그 위에 층(21)을 형성하고, 또한 그 위에 층(31) 및 층(41) 중 다른 쪽을 형성하여도 좋다. 또는, 층(31) 및 층(41) 중 한쪽을 형성하고, 그 위에 층(31) 및 층(41) 중 다른 쪽을 형성하고, 또한 그 위에 층(21)을 형성하여도 좋다.
먼저, 인듐을 포함하는 전구체를 포함하는 원료 가스를 체임버에 도입하여, 구조체(50)의 표면에 전구체를 흡착시킨다(도 16의 (A) 참조). 여기서, 원료 가스에는 전구체 외에, 아르곤이나 질소 등의 캐리어 가스가 포함된다. 인듐을 포함하는 전구체로서는, 트라이에틸인듐, 트리스(2,2,6,6-테트라메틸-3,5-헵테인다이온산)인듐, 사이클로펜타다이엔일인듐 등을 사용할 수 있다. 다음으로, 체임버 내를 퍼지하여, 불필요한 전구체나 반응 생성물 등을 체임버로부터 배출한다.
그리고 반응제로서 체임버에 도입한 산화제를, 흡착된 전구체와 반응시키고, 인듐을 기판에 흡착시킨 채로 인듐 이외의 성분을 이탈시킴으로써, 인듐과 산소로 구성된 층(21)을 형성한다(도 16의 (B) 참조). 산화제로서는 오존, 산소, 물 등을 사용할 수 있다. 다음으로, 체임버 내를 퍼지하여, 불필요한 반응제나 반응 생성물 등을 체임버로부터 배출한다.
다음으로, 원소 M을 포함하는 전구체를 포함하는 원료 가스를 체임버에 도입하여, 층(21) 위에 전구체를 흡착시킨다(도 16의 (C) 참조). 원료 가스에는 전구체 외에, 아르곤이나 질소 등의 캐리어 가스가 포함된다. 원소 M으로서 갈륨을 사용하는 경우, 갈륨을 포함하는 전구체로서 트라이메틸갈륨, 트라이에틸갈륨, 삼염화 갈륨, 트리스(다이메틸아마이드)갈륨, 갈륨(III)아세틸아세토네이트, 트리스(2,2,6,6-테트라메틸-3,5-헵테인다이온산)갈륨, 다이메틸클로로갈륨, 다이에틸클로로갈륨 등을 사용할 수 있다. 다음으로, 체임버 내를 퍼지하여, 불필요한 전구체나 반응 생성물 등을 체임버로부터 배출한다.
다음으로, 반응제로서 체임버에 도입한 산화제를, 흡착된 전구체와 반응시켜 원소 M을 기판에 흡착시킨 채로 원소 M 이외의 성분을 이탈시킴으로써, 원소 M과 산소로 구성되는 층(31)을 형성한다(도 16의 (D) 참조). 이때, 층(41)을 구성하는 산소의 일부가 층(31) 위에 흡착되는 경우가 있다. 다음으로, 체임버 내를 퍼지하여, 불필요한 반응제나 반응 생성물 등을 체임버로부터 배출한다.
다음으로, 아연을 포함하는 전구체를 포함하는 원료 가스를 체임버에 도입하고, 층(31) 위에 전구체를 흡착시킨다(도 17의 (A) 참조). 이때, 아연과 산소로 구성되는 층(41)의 일부가 형성되는 경우가 있다. 원료 가스에는 전구체 외에, 아르곤이나 질소 등의 캐리어 가스가 포함된다. 아연을 포함하는 전구체로서 다이메틸아연, 다이에틸아연, 비스(2,2,6,6-테트라메틸-3,5-헵테인다이온산)아연 등을 사용할 수 있다. 다음으로, 체임버 내를 퍼지하여, 불필요한 전구체나 반응 생성물 등을 체임버로부터 배출한다.
다음으로, 반응제로서 체임버에 도입한 산화제를 흡착한 전구체와 반응시켜 아연을 기판에 흡착시킨 채로 아연 이외의 성분을 이탈시킴으로써, 아연과 산소로 구성되는 층(41)을 형성한다(도 17의 (B) 참조). 다음으로, 체임버 내를 퍼지하여, 불필요한 반응제나 반응 생성물 등을 체임버로부터 배출한다. 또한, 다음의 층(21)을 형성할 때까지의 기간에 층(31) 및 층(41) 각각의 형성을 복수회 수행함으로써, 2개의 층(21) 사이에, 원하는 원자수, 원하는 수의 층, 및 원하는 두께를 가지는 층(31)과 층(41)의 적층을 형성하여도 좋다.
다음으로, 층(41) 위에 다시 상술한 방법으로 층(21)을 형성한다(도 17의 (C) 참조). 이상의 방법을 반복함으로써, 기판 또는 구조체 위에 산화물(230)을 형성할 수 있다.
또한 상기 전구체 중에는 금속 원소 외에, 탄소 및 염소 중 한쪽 또는 양쪽을 포함하는 것이 있다. 탄소를 포함하는 전구체를 사용하여 형성된 막에는 탄소가 포함되는 경우가 있다. 또한 염소를 포함하는 전구체를 사용하여 형성된 막에는 염소가 포함되는 경우가 있다.
상술한 바와 같이, ALD법을 사용하여 산화물(230)을 형성함으로써, 피성막면의 법선 방향에 실질적으로 평행하게 c축(c-axis)이 배향된 CAAC 구조를 가지는 금속 산화물을 형성할 수 있다.
여기서, ALD법을 사용하여 성막할 수 있는 장치의 일례로서, 성막 장치(4000)의 구성에 대하여 도 18의 (A) 및 (B)를 사용하여 설명한다. 도 18의 (A)는 멀티 체임버형 성막 장치(4000)의 모식도이고, 도 18의 (B)는 성막 장치(4000)로서 사용할 수 있는 ALD 장치의 단면도이다.
<성막 장치의 구성예>
성막 장치(4000)는 반입 반출실(4002)과, 반입 반출실(4004)과, 반송실(4006)과, 성막실(4008)과, 성막실(4009)과, 성막실(4010)과, 반송 암(4014)을 가진다. 여기서, 반입 반출실(4002), 반입 반출실(4004), 성막실(4008), 성막실(4009), 및 성막실(4010)은 반송실(4006)에 각각 독립적으로 접속되어 있다. 이에 의하여, 성막실(4008), 성막실(4009), 및 성막실(4010)에서 대기에 노출시키지 않고 연속하여 성막을 수행할 수 있기 때문에, 막 내에 불순물이 혼입되는 것을 방지할 수 있다. 또한 기판과 막의 계면, 및 각 막의 계면의 오염이 저감되기 때문에, 청정한 계면을 얻을 수 있다.
또한 반입 반출실(4002), 반입 반출실(4004), 반송실(4006), 및 성막실(4008) 내지 성막실(4010)은 수분의 부착 등을 방지하기 위하여, 이슬점이 관리된 불활성 가스(질소 가스 등)가 충전되는 것이 바람직하고, 감압이 유지되는 것이 바람직하다.
또한 성막실(4008) 내지 성막실(4010)에는 ALD 장치를 사용할 수 있다. 또한 성막실(4008) 내지 성막실(4010) 중 어느 것에 ALD 장치 이외의 성막 장치를 사용하는 구성으로 하여도 좋다. 성막실(4008) 내지 성막실(4010)에 사용할 수 있는 성막 장치로서는, 예를 들어 스퍼터링 장치, 플라스마 CVD(PECVD: Plasma Enhanced CVD) 장치, 열 CVD(TCVD: Thermal CVD) 장치, 광 CVD(Photo CVD) 장치, 금속 CVD(MCVD: Metal CVD) 장치, 유기 금속 CVD(MOCVD: Metal Organic CVD) 장치 등이 있다. 또한 성막실(4008) 내지 성막실(4010) 중 어느 하나 또는 복수에 성막 장치 이외의 기능을 가지는 장치를 제공하여도 좋다. 상기 장치로서는, 예를 들어 가열 장치(대표적으로는 진공 가열 장치), 플라스마 발생 장치(대표적으로는 μ파 플라스마 발생 장치) 등이 있다.
예를 들어 성막실(4008)이 ALD 장치이고, 성막실(4009)이 PECVD 장치이고, 성막실(4010)이 금속 CVD 장치인 경우, 성막실(4008)에서 금속 산화물을, 성막실(4009)에서 게이트 절연막으로서 기능하는 절연막을, 성막실(4010)에서 게이트 전극으로서 기능하는 도전막을 형성할 수 있다. 이때, 금속 산화물과, 그 위의 절연막과, 그 위의 도전막을 대기에 노출시키지 않고 연속하여 형성할 수 있다.
또한 성막 장치(4000)는 반입 반출실(4002), 반입 반출실(4004), 및 성막실(4008) 내지 성막실(4010)을 가지는 구성을 가지지만, 본 발명은 이에 한정되는 것이 아니다. 성막 장치(4000)의 성막실이 4개 이상인 구성을 가져도 좋다. 또한 성막 장치(4000)는 매엽식(枚葉式)으로 하여도 좋고, 복수의 기판을 한 번에 성막하는 배치식으로 하여도 좋다.
<ALD 장치>
다음으로, 성막 장치(4000)로서 사용할 수 있는 ALD 장치의 구성에 대하여 도 18의 (B)를 사용하여 설명한다. ALD 장치는 성막실(체임버(4020))과, 원료 공급부(4021)(원료 공급부(4021a 및 4021b))와, 원료 공급부(4031)와, 도입량 제어기인 고속 밸브(4022a 및 4022b)와, 원료 도입구(4023)(원료 도입구(4023a 및 4023b))와, 원료 도입구(4033)와, 원료 배출구(4024)와, 배기 장치(4025)를 가진다. 체임버(4020) 내에 설치되는 원료 도입구(4023a, 4023b, 및 4033)는 공급관이나 밸브를 통하여 원료 공급부(4021a, 4021b, 및 4031)에 각각 접속되어 있고, 원료 배출구(4024)는 배출관이나 밸브나 압력 조정기를 통하여 배기 장치(4025)에 접속되어 있다.
또한 도 18의 (B)에 나타낸 바와 같이 체임버(4020)에 플라스마 발생 장치(4028)를 접속시킴으로써, 열 ALD법뿐만 아니라 플라스마 ALD법에 의해서도 성막을 할 수 있다. 플라스마 발생 장치(4028)는 고주파 전원에 접속된 코일(4029)을 사용하는 ICP형 플라스마 발생 장치로 하는 것이 바람직하다. 고주파 전원은 10kHz 이상 100MHz 이하, 바람직하게는 1MHz 이상 60MHz 이하, 더 바람직하게는 10MHz 이상 60MHz 이하의 주파수를 가지는 전력을 출력할 수 있다. 예를 들어 13.56MHz, 60MHz의 주파수를 가지는 전력을 출력할 수 있다. 플라스마 ALD법은 저온에서도 성막 레이트를 저하시키지 않고 성막을 할 수 있기 때문에, 성막 효율이 낮은 매엽식 성막 장치에 사용되는 것이 좋다.
체임버 내부에는 기판 홀더(4026)가 있고, 그 기판 홀더(4026) 위에 기판(4030)을 배치한다. 기판 홀더(4026)에는 일정한 전위 또는 고주파가 인가되는 기구가 제공되어도 좋다. 또는 기판 홀더(4026)는 플로팅이어도 좋고 접지되어도 좋다. 또한 체임버 외벽에는 히터(4027)가 제공되어 있고, 체임버(4020) 내부, 기판 홀더(4026), 및 기판(4030) 표면 등의 온도를 제어할 수 있다. 히터(4027)는 기판(4030) 표면의 온도를 100℃ 이상 500℃ 이하로 제어할 수 있는 것이 바람직하고, 200℃ 이상 400℃ 이하로 제어할 수 있는 것이 더 바람직하다. 히터(4027) 자체의 온도는 100℃ 이상 500℃ 이하로 설정할 수 있는 것이 바람직하다.
원료 공급부(4021a, 4021b, 및 4031)에서는, 기화기나 가열 수단 등에 의하여 고체의 원료나 액체의 원료로부터 원료 가스를 형성한다. 또는 원료 공급부(4021a, 4021b, 및 4031)를 기체의 원료 가스를 공급하는 구성으로 하여도 좋다.
또한 도 18의 (B)에서는 원료 공급부(4021)를 2개, 원료 공급부(4031)를 하나 제공하는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 원료 공급부(4021)를 하나 또는 3개 이상 제공하여도 좋다. 또한 원료 공급부(4031)를 2개 이상 제공하여도 좋다. 또한 고속 밸브(4022a, 4022b)는 시간에 의하여 정밀하게 제어할 수 있고, 원료 공급부(4021a)로부터 공급되는 원료 가스와 원료 공급부(4021b)로부터 공급되는 원료 가스의 공급을 제어하는 구성을 가진다.
도 18의 (B)에 나타낸 성막 장치에서는, 기판(4030)을 기판 홀더(4026) 위에 반입하고, 체임버(4020)를 밀폐 상태로 한 후, 히터(4027)에 의하여 기판(4030)을 원하는 온도(예를 들어 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하)로 하고, 원료 공급부(4021a)로부터 공급되는 원료 가스의 공급과, 배기 장치(4025)에 의한 배기와, 원료 공급부(4031)로부터 공급되는 원료 가스의 공급과, 배기 장치(4025)에 의한 배기를 반복함으로써 박막을 기판 표면에 형성한다. 또한 상기 박막의 형성에서, 원료 공급부(4021b)로부터 공급되는 원료 가스의 공급과, 배기 장치(4025)에 의한 배기를 더 수행하여도 좋다. 히터(4027)의 온도는 형성되는 막의 종류, 원료 가스, 원하는 막질, 기판이나 거기에 제공되는 막이나 소자의 내열성에 따라 적절히 결정하면 좋다. 예를 들어 히터(4027)의 온도를 200℃ 이상 300℃ 이하로 설정하여 성막하여도 좋고, 300℃ 이상 500℃ 이하로 설정하여 성막하여도 좋다.
히터(4027)를 사용하여 기판(4030)을 가열하면서 성막을 함으로써, 후공정에서 필요한 기판(4030)의 가열 처리를 생략할 수 있다. 즉, 히터(4027)가 제공된 체임버(4020) 또는 성막 장치(4000)를 사용함으로써, 기판(4030) 위의 막의 형성과, 기판(4030)의 가열 처리를 겸할 수 있다.
도 18의 (B)에 나타낸 성막 장치에서는, 원료 공급부(4021) 및 원료 공급부(4031)에서 사용하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택함으로써, 금속 산화물을 형성할 수 있다. 금속 산화물로서 인듐, 갈륨, 아연을 포함하는In-Ga-Zn 산화물을 형성하는 경우, 적어도 3개의 원료 공급부(4021)와, 적어도 하나의 원료 공급부(4031)가 제공된 성막 장치를 사용하는 것이 바람직하다. 제 1 원료 공급부(4021)로부터 인듐을 포함하는 전구체가 공급되고, 제 2 원료 공급부(4021)로부터 갈륨을 포함하는 전구체가 공급되고, 제 3 원료 공급부(4021)로부터 아연을 포함하는 전구체가 공급되는 것이 바람직하다. 금속 산화물의 형성에 인듐 및 갈륨을 포함하는 전구체를 사용하는 경우, 원료 공급부(4021)는 적어도 2개 제공되면 좋다. 인듐을 포함하는 전구체, 갈륨을 포함하는 전구체, 및 아연을 포함하는 전구체로서 각각 상술한 전구체를 사용할 수 있다.
또한 원료 공급부(4031)로부터는 반응제가 공급된다. 반응제로서는 오존, 산소, 물 중 적어도 하나를 포함하는 산화제를 사용할 수 있다.
도 19의 (A) 내지 (C)는, 성막 장치(4000)에 사용할 수 있는 ALD 장치의 상이한 구성에 대하여 설명하기 위한 것이다. 또한 도 18의 (B)에 나타낸 ALD 장치와 같은 구성이나, 그 기능에 대해서는 자세한 설명을 생략하는 경우가 있다.
도 19의 (A)는 플라스마 ALD 장치의 일 형태를 나타낸 모식도이다. 플라스마 ALD 장치(4100)에서는 반응실(4120)과 반응실(4120) 상부에 제공된 플라스마 생성실(4111)을 가진다. 반응실(4120)은 체임버라고 부를 수 있다. 또는 반응실(4120)과 플라스마 생성실(4111)을 통틀어 체임버라고 부를 수 있다. 반응실(4120)은 원료 도입구(4123)와 원료 배출구(4124)를 가지고, 플라스마 생성실(4111)은 원료 도입구(4133)를 가진다. 또한 플라스마 생성 장치(4128)에 의하여 RF 등의 고주파나 마이크로파를 플라스마 생성실(4111)에 도입된 가스에 인가하여, 플라스마 생성실(4111) 내에 플라스마(4131)를 생성할 수 있다. 마이크로파를 사용하여 플라스마(4131)를 생성하는 경우, 대표적으로는 주파수 2.45GHz의 마이크로파가 사용된다. 이와 같은 마이크로파를 사용하여 생성된 플라스마를 ECR(Electron Cyclotron Resonance) 플라스마라고 부르는 경우가 있다.
또한 반응실(4120)은 기판 홀더(4126)를 가지고, 그 위에 기판(4130)이 배치된다. 원료 도입구(4123)로부터 도입된 원료 가스는 반응실(4120)에 제공된 히터로부터의 열에 의하여 분해되고, 기판(4130) 위에 퇴적된다. 또한 원료 도입구(4133)로부터 도입된 원료 가스는 플라스마 생성 장치(4128)에 의하여 플라스마 상태가 된다. 플라스마 상태가 된 원료 가스는, 기판(4130) 표면에 도달되기 전까지에 전자나 다른 분자와 재결합하여 라디칼 상태가 되고, 기판(4130)에 도달된다. 이와 같이, 라디칼을 이용하여 성막을 하는 ALD 장치를 라디칼 ALD(Radical-Enhanced ALD) 장치라고 부르는 경우도 있다. 또한 플라스마 ALD 장치(4100)에서 플라스마 생성실(4111)을 반응실(4120) 상부에 제공하는 구성을 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 플라스마 생성실(4111)을 반응실(4120)의 측면에 인접하여 제공하여도 좋다.
도 19의 (B)는 플라스마 ALD 장치의 일 형태를 나타낸 모식도이다. 플라스마 ALD 장치(4200)는 체임버(4220)를 가진다. 체임버(4220)는 전극(4213), 원료 배출구(4224), 기판 홀더(4226)를 가지고, 기판 홀더(4226) 위에 기판(4230)이 배치된다. 전극(4213)은 원료 도입구(4223)와, 도입된 원료 가스를 체임버(4220) 내에 공급하는 샤워 헤드(4214)를 가진다. 또한 전극(4213)에는 콘덴서(4217)를 통하여 고주파를 인가할 수 있는 전원(4215)이 접속되어 있다. 기판 홀더(4226)에는 일정한 전위 또는 고주파가 인가되는 기구가 제공되어도 좋다. 또는 기판 홀더(4226)는 플로팅이어도 좋고 접지되어도 좋다. 전극(4213) 및 기판 홀더(4226)는 각각 플라스마(4231)를 생성하기 위한 상부 전극 및 하부 전극으로서 기능한다. 원료 도입구(4223)로부터 도입된 원료 가스는 체임버(4220)에 제공된 히터로부터의 열에 의하여 분해되고, 기판(4230) 위에 퇴적된다. 또는 원료 도입구(4223)로부터 도입된 원료 가스는 전극(4213)과 기판 홀더(4226) 사이에서 플라스마 상태가 된다. 플라스마 상태가 된 원료 가스는, 플라스마(4231)와 기판(4230) 사이에서 발생하는 전위차(이온 시스(ion sheath)라고도 함)에 의하여 기판(4230)에 입사한다.
도 19의 (C)는 도 19의 (B)와는 다른 플라스마 ALD 장치의 일 형태를 나타낸 모식도이다. 플라스마 ALD 장치(4300)는 체임버(4320)를 가진다. 체임버(4320)는 전극(4313), 원료 배출구(4324), 및 기판 홀더(4326)를 가지고, 기판 홀더(4326) 위에 기판(4330)이 배치된다. 전극(4313)은 원료 도입구(4323)와, 도입된 원료 가스를 체임버(4320) 내에 공급하는 샤워 헤드(4314)를 가진다. 또한 전극(4313)에는 콘덴서(4317)를 통하여 고주파를 인가할 수 있는 전원(4315)이 접속되어 있다. 기판 홀더(4326)에는 일정한 전위 또는 고주파가 인가되는 기구가 제공되어도 좋다. 또는 기판 홀더(4326)는 플로팅이어도 좋고 접지되어도 좋다. 전극(4313) 및 기판 홀더(4326)는 각각 플라스마(4331)를 생성하기 위한 상부 전극 및 하부 전극으로서 기능한다. 플라스마 ALD 장치(4300)는 전극(4313)과 기판 홀더(4326) 사이에, 콘덴서(4322)를 통하여 고주파를 인가할 수 있는 전원(4321)이 접속된 메시(4319)를 가진다는 점에서 플라스마 ALD 장치(4200)와 다르다. 메시(4319)를 제공함으로써, 기판(4130)으로부터 플라스마(4231)를 멀어지게 할 수 있다. 원료 도입구(4323)로부터 도입된 원료 가스는 체임버(4320)에 제공된 히터로부터의 열에 의하여 분해되고, 기판(4330) 위에 퇴적된다. 또는 원료 도입구(4323)로부터 도입된 원료 가스는 전극(4313) 및 기판 홀더(4326) 사이에서 플라스마 상태가 된다. 플라스마 상태가 된 원료 가스는, 메시(4319)에 의하여 전하가 제거되고, 라디칼 등의 전기적으로 중성인 상태로 기판(4130)에 도달된다. 그러므로 이온의 입사나 플라스마로 인한 손상이 억제된 성막을 수행할 수 있다.
<성막 시퀀스>
도 20의 (A)에, 도 18의 (B)에 나타낸 ALD 장치를 사용한 성막 시퀀스를 나타내었다. 먼저, 체임버(4020) 내의 기판 홀더(4026)에 기판(4030)을 설치한다(단계 S101). 다음으로, 히터(4027)의 온도 조절을 수행한다(단계 S102). 그리고 기판(4030)의 온도가 기판 면 내에서 균일하게 되도록 기판(4030)을 기판 홀더(4026) 위에서 유지한다(단계 S103). 이어서 상술한 제 1 단계 내지 제 4 단계에 의하여 성막을 수행한다. 즉, 체임버(4020)에 제 1 원료 가스 및 제 2 원료 가스를 번갈아 도입하여, 기판(4030) 위에 성막을 수행한다(단계 S104). 또한 단계 S103과 단계 S104 사이에 체임버(4020) 내부를 산소 분위기로 하는 처리를 수행하여도 좋다. 기판(4030)의 설치 및 유지 후에 체임버(4020) 내부를 산소 분위기로 함으로써, 기판(4030) 및 기판(4030) 위에 제공된 막에 산소를 첨가할 수 있는 경우가 있다. 또한 성막 전의 기판(4030) 및 기판(4030) 위에 제공된 막으로부터 수소를 이탈시킬 수 있는 경우가 있다. 기판(4030) 내 또는 막 내의 수소가 기판(4030) 내 또는 막 내에 첨가된 산소와 반응하여 물(H2O)이 되고 기판(4030) 또는 막으로부터 이탈되는 경우가 있다.
도 20의 (B)는 상기 성막 시퀀스의 구체적인 예를 나타낸 것이다. 상기 단계 S101 내지 단계 S103에 따라 기판(4030)을 기판 홀더(4026)에 설치하고, 히터(4027)의 온도 조절 및 기판(4030)의 유지를 수행한다.
다음으로, 제 1 원료 가스 및 제 2 원료 가스를 번갈아 도입하여, 기판(4030) 위에 성막을 수행한다(단계 S104). 제 1 원료 가스 및 제 2 원료 가스의 도입은 각각 펄스상으로 수행된다. 도 20의 (B)에서는, 제 1 원료 가스 및 제 2 원료 가스의 도입을 각각 ON으로 나타내고, 원료 가스가 도입되지 않는 기간을 OFF로 나타내었다. 제 1 원료 가스 및 제 2 원료 가스가 모두 도입되지 않는 기간에는, 체임버(4020) 내를 배기한다. 체임버(4020)에 제 1 원료 가스를 도입하는 펄스 시간은 0.1초 이상 1초 이하로 하는 것이 바람직하고, 0.1초 이상 0.5초 이하로 하는 것이 더 바람직하다. 또한 제 1 원료 가스가 도입되지 않는 기간, 즉 체임버(4020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다. 체임버(4020)에 제 2 원료 가스를 도입하는 펄스 시간은 0.1초 이상 30초 이하로 하는 것이 바람직하고, 0.3초 이상 15초 이하로 하는 것이 더 바람직하다. 또한 제 2 원료 가스가 도입되지 않는 기간, 즉 체임버(4020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다.
성막은 제 1 원료 가스의 도입(상기 제 1 단계), 제 1 원료 가스의 배기(상기 제 2 단계), 제 2 원료 가스의 도입(상기 제 3 단계), 제 2 원료 가스의 배기(상기 제 4 단계)를 1사이클(1 cycle)로 하고, 이를 반복함으로써 원하는 막 두께를 가지는 막이 형성된다.
또한 단계 S103과 단계 S104 사이에 체임버(4020) 내부를 산소 분위기로 하는 처리를 수행하는 경우, 체임버(4020)에 제 2 원료 가스를 도입하여도 좋다. 제 2 원료 가스로서는, 산화제로서 기능하는 오존(O3), 산소(O2), 및 물(H2O) 중에서 선택된 하나 또는 복수를 도입하는 것이 바람직하다. 본 실시형태에서는, 제 2 원료 가스로서 오존(O3) 및 산소(O2)를 사용한다. 이때, 제 2 원료 가스는 단계 S104에서 나타낸 방법과 같은 식으로 펄스상으로 도입되는 것이 바람직하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 제 2 원료 가스는 연속적으로 도입되어도 좋다. 제 2 원료 가스가 도입되지 않는 기간에는, 체임버(4020) 내를 배기한다. 체임버(4020)에 제 2 원료 가스를 도입하는 펄스 시간은 0.1초 이상 30초 이하로 하는 것이 바람직하고, 0.3초 이상 15초 이하로 하는 것이 더 바람직하다. 또한 제 2 원료 가스가 도입되지 않는 기간, 즉 체임버(4020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다. 체임버(4020)에 산화제 등의 제 2 원료 가스를 도입함으로써, 기판(4030) 또는 기판(4030) 위에 제공된 막은 산화제 등의 제 2 원료 가스에 노출된다.
또한 기판(4030)의 설치(단계 S101) 후에, 히터(4027)의 온도 조절이 불필요한 경우에는 생략하여도 좋다. 또한 기판(4030)의 유지(S103) 후에, 체임버(4020) 내부를 산소 분위기로 할 필요가 없는 경우에는 생략하여도 좋다.
도 20의 (C)는 전구체를 포함하는 원료 가스를 복수 종류 사용하여 성막하는 경우의 시퀀스의 예를 나타낸 것이다. 도 20의 (C)에서는, 전구체를 포함하는 원료 가스를 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스로 하고, 산화제를 포함하는 원료 가스를 제 2 원료 가스로 한다. 상기 단계 S101 내지 단계 S103에 따라 기판(4030)을 기판 홀더(4026)에 설치하고, 히터(4027)의 온도 조절 및 기판(4030)의 유지를 수행한다.
다음으로, 제 1 원료 가스, 제 2 원료 가스, 제 3 원료 가스, 제 2 원료 가스, 제 4 원료 가스, 및 제 2 원료 가스를 순차적으로 도입하여, 기판(4030) 위에 성막한다(단계 S104). 제 1 원료 가스 내지 제 4 원료 가스의 도입은 각각 펄스상으로 수행된다. 도 20의 (C)에서는, 제 1 원료 가스 내지 제 4 원료 가스의 도입을 각각 ON으로 나타내고, 원료 가스가 도입되지 않는 기간을 OFF로 나타내었다. 제 1 원료 가스 내지 제 4 원료 가스가 모두 도입되지 않는 기간에는, 체임버(4020) 내를 배기한다. 체임버(4020)에 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스를 도입하는 펄스 시간은 0.1초 이상 1초 이하로 하는 것이 바람직하고, 0.1초 이상 0.5초 이하로 하는 것이 더 바람직하다. 또한 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스가 도입되지 않는 기간, 즉 체임버(4020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다. 체임버(4020)에 제 2 원료 가스를 도입하는 펄스 시간은 0.1초 이상 30초 이하로 하는 것이 바람직하고, 0.3초 이상 15초 이하로 하는 것이 더 바람직하다. 또한 제 2 원료 가스가 도입되지 않는 기간, 즉 체임버(4020) 내를 배기하는 시간은 1초 이상 15초 이하, 바람직하게는 1초 이상 5초 이하로 한다.
성막은 제 1 원료 가스의 도입, 제 1 원료 가스의 배기, 제 2 원료 가스의 도입, 제 2 원료 가스의 배기, 제 3 원료 가스의 도입, 제 3 원료 가스의 배기, 제 2 원료 가스의 도입, 제 2 원료 가스의 배기, 제 4 원료 가스의 도입, 제 4 원료 가스의 배기, 제 2 원료 가스의 도입, 제 2 원료 가스의 배기를 1사이클(1 cycle)로 하고, 이를 반복함으로써 원하는 막 두께를 가지는 막이 형성된다.
예를 들어 제 1 원료 가스가 인듐을 포함하는 전구체를 포함하고, 제 3 원료 가스가 갈륨을 포함하는 전구체를 포함하고, 제 4 원료 가스가 아연을 포함하는 전구체를 포함하는 경우, 도 20의 (C)에 나타낸 시퀀스에 의하여 In-Ga-Zn 산화물을 형성할 수 있다.
또한 도 20의 (C)에 나타낸 시퀀스에서, 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스의 도입 순서는 이에 한정되지 않는다. 또한 1사이클(1 cycle) 중의 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스의 도입 횟수는 1번에 한정되지 않는다. 어느 원료 가스를 1사이클(1 cycle) 중에 여러 번 도입함으로써, 그 원료 가스에 포함되는 금속 원소의 농도가 높은 막을 형성할 수 있다. 즉, 각 가스의 도입 횟수를 변경함으로써, 형성되는 막의 원자수비를 제어할 수 있다. 또한 제 1 원료 가스, 제 3 원료 가스, 및 제 4 원료 가스, 또는 이들 원료 가스 중에서 선택된 2종류의 원료 가스를 체임버(4020)에 동시에 도입하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 도 21의 (A) 내지 도 44의 (B)를 사용하여, 앞의 실시형태에서 설명한 금속 산화물을 가지는 트랜지스터를 포함하는 반도체 장치의 일례, 및 그 제작 방법에 대하여 설명한다.
<반도체 장치의 구성예>
도 21의 (A) 내지 (D)를 사용하여, 앞의 실시형태에서 설명한 금속 산화물을 가지는 트랜지스터(200)를 포함하는 반도체 장치의 구성을 설명한다. 도 21의 (A) 내지 (D)는 트랜지스터(200)를 포함하는 반도체 장치의 상면도 및 단면도이다. 도 21의 (A)는 상기 반도체 장치의 상면도이다. 또한 도 21의 (B) 내지 (D)는 상기 반도체 장치의 단면도이다. 여기서, 도 21의 (B)는 도 21의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 21의 (C)는 도 21의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 21의 (D)는 도 21의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분의 단면도이다. 또한 도 21의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 기판(도시하지 않았음) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 절연체(214) 위의 트랜지스터(200)와, 트랜지스터(200) 위의 절연체(280)와, 절연체(280) 위의 절연체(282)와, 절연체(282) 위의 절연체(283)와, 절연체(283) 위의 절연체(284)를 가진다. 절연체(212), 절연체(214), 절연체(280), 절연체(282), 절연체(283), 및 절연체(284)는 층간막으로서 기능한다. 또한, 트랜지스터(200)와 전기적으로 접속되고, 플러그로서 기능하는 도전체(240a) 및 도전체(240b)를 가진다. 또한, 도전체(240a)의 측면에 접하여 절연체(241a)가 제공되고, 도전체(240b)의 측면에 접하여 절연체(241b)가 제공된다. 또한, 절연체(284) 위, 도전체(240a) 위, 및 도전체(240b) 위에는, 도전체(240a)와 전기적으로 접속되고 배선으로서 기능하는 도전체(246a)가 제공되고, 도전체(240b)와 전기적으로 접속되고 배선으로서 기능하는 도전체(246b)가 제공된다. 또한 도전체(246a) 위, 도전체(246b) 위, 및 절연체(284) 위에는 절연체(286)가 제공된다.
절연체(280), 절연체(282), 절연체(283), 절연체(284) 등의 개구의 내벽과 접하여 절연체(241a)가 제공되고, 절연체(241a)의 측면과 접하여 도전체(240a)의 제 1 도전체가 제공되고, 더 내측에 도전체(240a)의 제 2 도전체가 제공되어 있다. 또한 절연체(280), 절연체(282), 절연체(283), 절연체(284) 등의 개구의 내벽과 접하여 절연체(241b)가 제공되고, 절연체(241b)의 측면과 접하여 도전체(240b)의 제 1 도전체가 제공되고, 더 내측에 도전체(240b)의 제 2 도전체가 제공되어 있다. 여기서, 도전체(240a)(도전체(240b))의 상면의 높이와, 도전체(246a)(도전체(246b))와 중첩되는 영역의 절연체(284)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240a) 및 도전체(240b) 각각의 제 1 도전체와 도전체(240)의 제 2 도전체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(240a) 및 도전체(240b) 각각을 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순서로 서수를 붙여 구별하는 경우가 있다.
[트랜지스터(200)]
도 21의 (A) 내지 (D)에 나타낸 바와 같이, 트랜지스터(200)는 절연체(214) 위의 절연체(216)와, 절연체(214) 및/또는 절연체(216)에 매립되도록 배치된 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(216) 위 및 도전체(205) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(243a), 산화물(243b), 및 산화물(230c)과, 산화물(243a) 위의 도전체(242a)와, 산화물(243b) 위의 도전체(242b)와, 산화물(230c) 위의 산화물(230d)과, 산화물(230d) 위의 절연체(250)와, 절연체(250) 위에 위치하고 산화물(230c)의 일부와 중첩되는 도전체(260)(도전체(260a) 및 도전체(260b))와, 절연체(224)의 상면, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 및 도전체(242b)의 상면과 접하는 절연체(254)를 가진다. 또한, 산화물(230c)은 산화물(243a)의 측면, 산화물(243b)의 측면, 도전체(242a)의 측면, 및 도전체(242b)의 측면과 접한다. 또한, 절연체(282)는 도전체(260), 절연체(250), 산화물(230d), 산화물(230c), 및 절연체(280)의 각각의 상면과 접한다.
절연체(280)에는 산화물(230b)에 도달하는 개구가 제공된다. 상기 개구 내에 산화물(230c), 산화물(230d), 절연체(250), 및 도전체(260)가 배치되어 있다. 또한, 트랜지스터(200)의 채널 길이 방향에 있어서, 도전체(242a) 및 산화물(243a)과, 도전체(242b) 및 산화물(243b) 사이에 도전체(260), 절연체(250), 산화물(230d), 및 산화물(230c)이 제공되어 있다. 절연체(250)는 도전체(260)의 측면과 접하는 영역과, 도전체(260)의 바닥면과 접하는 영역을 가진다. 또한, 산화물(230c)은 산화물(230b)과 접하는 영역과, 산화물(230d) 및 절연체(250)를 개재(介在)하여 도전체(260)의 측면과 중첩되는 영역과, 산화물(230d) 및 절연체(250)를 개재하여 도전체(260)의 바닥면과 중첩되는 영역을 가진다.
산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)에 접하는 산화물(230c)과, 산화물(230c) 위에 배치된 산화물(230d)을 가지는 것이 바람직하다.
또한 트랜지스터(200)에서는 산화물(230)이 산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d)의 4층의 적층인 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230a)과 산화물(230b)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층 구조, 산화물(230a), 산화물(230b), 및 산화물(230d)의 3층 구조, 또는 5층 이상의 적층 구조를 제공하는 구성으로 하여도 좋고, 산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d) 각각이 적층 구조를 가져도 좋다.
도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능한다. 또한, 절연체(250), 절연체(224), 및 절연체(222)는 게이트 절연체로서 기능한다. 또한, 도전체(242a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(242b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한 산화물(230)은 채널 형성 영역으로서 기능한다.
산화물(230)은, 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)(도시하지 않았음)과, 영역(234)을 끼우도록 제공되는, 소스 영역 또는 드레인 영역으로서 기능하는 영역(236)(도시하지 않았음)을 가진다. 영역(234)은, 적어도 일부가 도전체(260)와 중첩되어 있다. 산화물(230b) 위에는 도전체(242a) 및 도전체(242b)가 제공되어 있고, 영역(236)의 도전체(242a) 근방 및 도전체(242b) 근방에 저항이 더 낮은 영역이 형성되어 있다.
소스 영역 또는 드레인 영역으로서 기능하는 영역(236)은 산소 농도가 낮거나, 또는 수소, 질소, 금속 원소 등의 불순물을 포함하는 것 등에 의하여 캐리어 농도가 증가하고, 저저항화된 영역이다. 즉 영역(236)은 영역(234)과 비교하여 캐리어 농도가 높고 저항이 낮은 영역이다. 또한, 채널 형성 영역으로서 기능하는 영역(234)은 영역(236)보다 산소 농도가 높거나, 또는 불순물 농도가 낮은 것 등에 의하여, 캐리어 농도가 낮고 저항이 높은 영역이다. 또한 영역(234)과 영역(236) 사이의 산소 농도는 영역(236)의 산소 농도와 동등하거나 또는 그보다 높고, 영역(234)의 산소 농도와 동등하거나 또는 그보다 낮은 영역이 형성되어 있어도 좋다.
트랜지스터(200)에서는, 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d))로서 앞의 실시형태에서 설명한 금속 산화물을 사용하는 것이 좋다.
산화물(230)은 화학 조성이 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 또한, 산화물(230)은 산소 이외에 공통의 원소를 가지는(주성분으로 하는) 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다.
구체적으로는, 산화물(230a) 또는 산화물(230d)로서 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b) 또는 산화물(230c)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. In에 대한 원소 M의 원자수비가 높아질수록 불순물 또는 산소의 확산을 억제하기 쉬워진다. 따라서, 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230c) 위에 산화물(230d)을 가짐으로써, 산화물(230d)보다 위쪽에 형성된 구조물로부터 산화물(230c)로의 불순물의 확산을 억제할 수 있다.
바꿔 말하면, 산화물(230b) 또는 산화물(230c)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가, 산화물(230a) 또는 산화물(230d)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다. 이때, 캐리어의 주된 경로는 산화물(230b), 산화물(230c), 또는 그 근방, 예를 들어 산화물(230b)과 산화물(230c)의 계면이다. 또한, 산화물(230b) 및 산화물(230c)이 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작고, 높은 온 전류를 얻을 수 있다.
또한, 산화물(230c)을 캐리어의 주된 경로로 하기 위해서는, 산화물(230c)에서의 주성분인 금속 원소에 대한 인듐의 원자수비가 산화물(230b)에서의 주성분인 금속 원소에 대한 인듐의 원자수비보다 높은 것이 바람직하다. 인듐의 함유량이 많은 금속 산화물을 채널 형성 영역에 사용함으로써, 트랜지스터의 온 전류를 증대시킬 수 있다. 따라서, 이와 같은 구성으로 함으로써 산화물(230c)을 캐리어의 주된 경로로 할 수 있다.
또한, 산화물(230c)을 캐리어의 주된 경로로 하기 위해서는, 산화물(230c)의 전도대 하단은 산화물(230a), 산화물(230b), 및 산화물(230d)의 전도대 하단보다 진공 준위로부터 떨어져 있는 것이 바람직하다. 바꿔 말하면, 산화물(230c)의 전자 친화력이 산화물(230a), 산화물(230b), 및 산화물(230d)의 전자 친화력보다 큰 것이 바람직하다.
산화물(230b) 및 산화물(230c)은 각각 결정성을 가지는 것이 바람직하다. 특히, 산화물(230b) 및 산화물(230c)로서 앞의 실시형태에서 설명한 금속 산화물을 사용하는 것이 바람직하다. 또한, 산화물(230d)이 결정성을 가지는 구성으로 하여도 좋다.
상기 금속 산화물을 산화물(230b) 및 산화물(230c)로서 사용함으로써, 산화물(230b) 및 산화물(230c) 내의 채널이 형성되는 영역에서, 불순물 및 산소 결손을 저감할 수 있다. 이로써, 전기 특성의 변동이 억제되고, 안정된 전기 특성을 실현함과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한, 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한, 상기 금속 산화물은 상기 금속 산화물이 가지는 결정의 c축과 수직 방향으로 산소를 이동시키기 쉬운 성질을 가진다. 따라서 산화물(230c)에 포함되는 산소를 산화물(230b)에 효율적으로 공급할 수 있다.
상기 금속 산화물은 결정성이 높고 치밀한 구조를 가지고, 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이다. 특히, 금속 산화물의 형성 후에 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, 상기 금속 산화물을 더 결정성이 높고 치밀한 구조로 할 수 있다. 이와 같이 하여 상기 금속 산화물의 밀도를 더 높임으로써, 상기 금속 산화물 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 채널 형성 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동하기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산소 결손 근방의 수소가, 산소 결손에 수소가 들어간 결함(이하, VOH 결함이라고 하는 경우가 있음)을 형성하고, 캐리어가 되는 전자를 생성하는 경우가 있다. 이로써 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 따라서, 산화물 반도체 내의 채널 형성 영역에서는, 불순물 및 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 바꿔 말하면, 산화물 반도체 내의 채널 형성 영역은 캐리어 농도가 저감되고 i형화(진성화) 또는 실질적으로 i형화되어 있는 것이 바람직하다.
이에 관해서, 산화물 반도체 근방에, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함하는 절연체를 제공하고, 열처리를 수행함으로써 상기 절연체로부터 산화물 반도체로 산소를 공급할 수 있는 구성으로 하는 것이 좋다. 이에 의하여, 산화물 반도체 내의 채널 형성 영역에 포함되는 산소 결손을, 공급된 산소에 의하여 수복(修復)할 수 있다. 또한 공급된 산소가 산화물 반도체 내에 잔존한 수소와 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물 반도체에 VOH 결함이 형성되는 것을 억제할 수 있다.
그러나, 소스 영역 또는 드레인 영역에 산소가 지나치게 공급되면, 소스 영역 또는 드레인 영역의 캐리어 농도가 저감되고, 트랜지스터(200)의 온 전류의 저하, 또는 전계 효과 이동도의 저하를 일으킬 우려가 있다. 또한, 소스 영역 또는 드레인 영역에 공급되는 산소에 기판면 내에서 편차가 생김으로써, 트랜지스터를 가지는 반도체 장치의 특성에 편차가 생긴다.
따라서, 산화물 반도체 내에 있어서, 채널 형성 영역으로서 기능하는 영역(234)은 캐리어 농도가 저감되고, i형화 또는 실질적으로 i형화되어 있는 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(236)은 캐리어 농도가 높고 n형화되어 있는 것이 바람직하다. 즉, 산화물 반도체의 영역(234)에 산소를 공급하고, 영역(236)에는 산소가 지나치게 공급되지 않도록 하는 것이 바람직하다.
상술한 바와 같이, 산소 결손에 수소가 들어간 결함(VOH 결함)은 캐리어가 되는 전자를 생성하는 경우가 있다. 따라서, 산화물 반도체는 VOH 결함의 확산이 억제되어 있는 것이 바람직하다. 또한, VOH 결함은 VOH 결함으로서 확산되는 경우와, 산소 결손으로부터 이탈된 수소가 확산되고, 다른 산소 결손 내에 들어감으로써 확산되는 경우가 있다.
예를 들어, 산화물(230b)에 사용하는 금속 산화물의 결정성을 높임으로써, 산소 결손 내의 수소가 산소 결손으로부터 이탈 또는 확산되는 것을 억제할 수 있다. 따라서, 소스 영역 또는 드레인 영역으로부터 채널 형성 영역으로의 VOH 결함의 확산을 억제할 수 있다. 따라서, 산화물 반도체 내에서, i형화 또는 실질적으로 i형화된 영역과, n형화된 영역을 유지할 수 있다. 따라서, 신뢰성이 양호한 트랜지스터를 가지는 반도체 장치를 제작할 수 있다. 또한, 트랜지스터 특성의 편차가 적은 반도체 장치를 제작할 수 있다. 또한, 금속 산화물에서의 산소 결손 내의 수소의 확산, 또는 산소 결손으로부터의 이탈에 대해서는 후술한다.
또한, 예를 들어, 스퍼터링법을 사용하여 절연체(254)를 성막함으로써, 절연체(224)에 산소를 주입할 수 있다. 그리고, 절연체(224)에 주입된 산소를 산화물(230c)을 통하여 산화물(230b)에 공급한다. 이에 의하여, 영역(234)의 대부분을 차지하는 산화물(230c), 및 산화물(230b) 중 산화물(230c)에 접하는 영역에 선택적으로 산소를 공급할 수 있다.
또한, 산화물(230b)로서 앞의 실시형태에서 설명한 금속 산화물을 사용함으로써, 산화물(230b) 내의 불순물 및 산소의 확산을 저감할 수 있다. 따라서, 산화물(230b)의 영역(234)에 공급된 산소가 산화물(230b)의 영역(236)으로 확산되는 것을 저감할 수 있다.
또한, 산화물(230c)로 확산된 과잉 산소의 일부는 산화물(230d)로도 확산된다. 산화물(230d)은 산화물(230c)과 비교하여 산소가 확산되기 어렵기 때문에, 절연체(250)로의 산소의 확산은 비교적 억제되어 있다. 이에 의하여, 절연체(250)를 통하여 도전체(260)가 산화되는 것을 억제할 수 있다.
이상과 같이, 산화물 반도체의 영역(234)에 선택적으로 산소를 공급하여 영역(234)을 i형화 또는 실질적인 i형화하고, 또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(236)으로 확산되는 산소를 억제하여 영역(236)의 n형화를 유지할 수 있다. 이에 의하여, 트랜지스터(200)의 전기 특성의 변동을 억제하여, 기판면 내에서 트랜지스터(200)의 전기 특성에 편차가 생기는 것을 억제할 수 있다.
<산소 결손 내의 수소의 확산 또는 산소 결손으로부터의 이탈>
본 항목에서는 금속 산화물에서의 산소 결손 내의 수소의 확산, 또는 산소 결손으로부터의 이탈에 대하여, 계산을 사용하여 평가한다. 구체적으로는, 제일원리 분자 동역학 계산 및 화학 반응 경로 탐색 방법을 원용한 제일원리 계산을 사용한다.
<<계산 모델 1>>
여기서는, 제일원리 분자 동역학 계산에 사용하는 계산 모델에 대하여 설명한다.
계산 모델로서, 단결정의 In-Ga-Zn 산화물의 모델 및 비정질 상태의 In-Ga-Zn 산화물의 모델을 준비한다. 이후, 단결정의 In-Ga-Zn 산화물의 모델을 c-IGZO모델이라고 표기하고, 비정질 상태의 In-Ga-Zn 산화물의 모델을 a-IGZO 모델이라고 표기한다. 또한, a-IGZO 모델은 melt-quench법을 사용하여 작성하였다.
c-IGZO 모델 및 a-IGZO 모델의 조성은 In:Ga:Zn:O=1:1:1:4[원자수비]이다. 또한, c-IGZO 모델은 56개의 원자로 구성되고, a-IGZO 모델은 84개의 원자로 구성된다. 또한, a-IGZO 모델의 밀도는 5.8g/cm3이다.
다음으로, c-IGZO 모델 및 a-IGZO 모델 각각에 대하여 하나의 산소 원자를 하나의 수소 원자로 치환한다. 치환한 후의 c-IGZO 모델 및 a-IGZO 모델 각각은 산소 결손 내에 수소가 위치하는 결함(VOH 결함, 또는 HO 결함이라고 부르는 경우가 있음)을 가진다.
VOH 결함을 포함하는 c-IGZO 모델 및 a-IGZO 모델을 각각 도 22의 (A) 및 (B)에 나타내었다.
이상이 계산 모델에 대한 설명이다.
<<계산 조건 1>>
다음으로, 제일원리 분자 동역학 계산의 계산 조건에 대하여 설명한다.
제일원리 분자 동역학 계산에는 제일원리 전자 상태 계산 패키지 VASP를 사용하였다. 계산 조건을 표 5에 나타낸다.
[표 5]
Figure pct00008
전자 상태 의사 퍼텐셜에는 PAW법에 의하여 생성된 퍼텐셜을 사용하고, 범함수에는 GGA-PBE를 사용하였다. 또한, k점의 그리드는 1Х1Х1로 하였다.
또한 계산 모델의 격자 벡터(축의 길이 및 축 간의 각도)는 고정되어 있다. 즉 제일원리 분자 동역학 계산은 입자수(N), 체적(V), 온도(T)가 일정한 조건(NVT 앙상블)에서 수행된다. 또한 제일원리 분자 동역학 계산에서는, 온도를 제어하기 위한 방법으로서 Nose-Hoover thermostat이 사용된다.
VOH 결함을 포함하는 c-IGZO 모델, 및 VOH 결함을 포함하는 a-IGZO 모델 각각에 대하여 온도를 600℃, 800℃, 또는 1000℃로 설정하고, 시뮬레이션 시간을 50p(=5Х10-11)초간으로 설정하고, 제일원리 분자 동역학 계산을 수행한다.
<<산소 결손 내의 수소의 확산>>
제일원리 분자 동역학 계산 중의 수소의 궤적을 도 23의 (A) 내지 (F)에 나타내었다. 도 23의 (A) 내지 (C)는 VOH 결함을 포함하는 c-IGZO 모델에서의, 제일원리 분자 동역학 계산 내의 수소의 궤적을 나타낸 도면이다. 또한, 도 23의 (D) 내지 (F)는 VOH 결함을 포함하는 a-IGZO 모델에서의, 제일원리 분자 동역학 계산 중의 수소의 궤적을 나타낸 도면이다. 또한, 도 23의 (A) 및 (D)는 온도를 600℃로 설정하였을 때의, 제일원리 분자 동역학 계산 중의 수소의 궤적을 나타낸 도면이다. 또한, 도 23의 (B) 및 (E)는 온도를 800℃로 설정하였을 때의, 제일원리 분자 동역학 계산 중의 수소의 궤적을 나타낸 도면이다. 또한, 도 23의 (C) 및 (F)는 온도를 1000℃로 설정하였을 때의, 제일원리 분자 동역학 계산 중의 수소의 궤적을 나타낸 도면이다.
도 23의 (A) 내지 (C)에 의하여 VOH 결함을 포함하는 c-IGZO 모델에서는 어느 온도에서도 산소 결손 내의 수소는 산소 결손 내에 머무르고, 산소 결손으로부터 이탈되는 거동은 관찰되지 않았다.
한편, 도 23의 (D) 내지 (F)에 의하여, VOH 결함을 포함하는 a-IGZO 모델에서는 어느 온도에 있어서도 산소 결손 중의 수소는 산소 결손으로부터 이탈되고, 모델 내에서 확산되는 거동이 관찰되었다. 또한, 산소 결손으로부터 이탈된 수소는 격자 산소와 결합하고 확산되어 있는 거동이 확인되었다.
따라서, 금속 산화물의 결정성을 높임으로써, 산소 결손 내의 수소는 산소 결손으로부터 이탈되기 어려워지는 것이 시사된다.
<<계산 모델 2>>
다음으로, 화학 반응 경로 탐색 방법을 원용한 제일원리 계산에 사용하는 계산 모델에 대하여 설명한다.
계산 모델로서, VOH 결함을 포함하는 c-IGZO 모델 및 a-IGZO 모델을 준비한다.
또한, VOH 결함을 포함하는 c-IGZO 모델은 <<계산 조건 1>>에서 설명한 VOH 결함을 포함하는 c-IGZO 모델과 조성 및 밀도는 같지만, 구성하는 원자의 개수가 상이하다. 구체적으로는, VOH 결함을 포함하는 c-IGZO 모델은 112개의 원자로 구성된다.
또한, VOH 결함을 포함하는 a-IGZO 모델로서는, <<계산 조건 1>>에서 설명한 VOH 결함을 포함하는 a-IGZO 모델을 사용한다.
<<계산 조건 2>>
다음으로, 화학 반응 경로 탐색 방법을 원용한 제일원리 계산의 계산 조건에 대하여 설명한다.
제일원리 계산에는 제일원리 전자 상태 계산 패키지 VASP를 사용하고, 화학반응 경로 탐색 방법인 NEB(Nudged Elastic Band)법을 원용하였다. NEB법이란 초기 상태와 최종 상태의 범위에서 그 2개의 상태 사이의 상태 중, 필요한 에너지가 가장 낮은 상태를 탐색하는 방법이다. 활성화 에너지는 경로 내의 최대 에너지와, 경로상에서 가장 안정된 구조의 에너지의 차이로 한다.
NEB법을 원용한 제일원리 계산에서는 표 5에 나타낸 계산 조건을 사용하였다. 또한, k점의 그리드는 VOH 결함을 포함하는 c-IGZO 모델에서는 2Х2Х3으로 하고, VOH 결함을 포함하는 a-IGZO 모델에서는 2Х2Х2로 하였다.
도 24에, VOH 결함을 포함하는 c-IGZO 모델에서의, 산소 결손 내의 수소가 산소 결손으로부터 이탈되는 경로를 나타내었다. VOH 결함을 포함하는 c-IGZO 모델에서는, 도 24에 화살표로 나타낸 4개의 경로(경로 A 내지 경로 D)에 대하여 NEB법을 원용한 계산을 수행한다.
또한, 비정질 상태에 있어서는, 구조에 임의성이 있기 때문에, NEB법을 원용한 계산을 수행하는 것은 어렵다. 그래서, VOH 결함을 포함하는 a-IGZO 모델에 대한, 온도를 600℃로 설정하여 수행된 제일원리 분자 동역학 계산에 있어서, 산소 결손 내의 수소가 산소 결손으로부터 이탈되기 전의 원자 구조를 초기 상태로 하고, 산소 결손 내의 수소가 산소 결손으로부터 이탈된 후의 원자 구조를 최종 상태로 한다. 초기 상태의 원자 구조 및 최종 상태의 원자 구조를 사용하여, NEB법을 원용한 계산을 수행한다. 본 계산에서는, 초기 상태의 원자 구조 및 최종 상태의 원자 구조를 45쌍 준비한다. 즉, VOH 결함을 포함하는 a-IGZO 모델에서는 45개의 경로에 대하여 NEB법을 원용한 계산을 수행한다.
<<활성화 에너지>>
NEB법을 원용한 계산으로 얻어진 산소 결손 내의 수소가 산소 결손으로부터 이탈되는 과정에서의 에너지의 추이를 도 25의 (A) 및 (B)에 나타내었다. 도 25의 (A)는 VOH 결함을 포함하는 c-IGZO 모델의 경로 C(도 24 참조)에 있어서의, 에너지의 추이를 나타낸 도면이다. 또한, 도 25의 (B)는 VOH 결함을 포함하는 a-IGZO 모델에서의 어떤 경로에서의, 에너지의 추이를 나타낸 도면이다. 도 25의 (A) 및 (B)에 있어서, 가로축은 반응 좌표이고, 세로축은 에너지(eV)이다.
도 25의 (A) 및 (B)에 의하여, 산소 결손 내의 수소가 산소 결손으로부터 이탈되는 데 필요한 에너지(활성화 에너지)는, VOH 결함을 포함하는 c-IGZO 모델의 경로 C에서는 1.50eV이고, VOH 결함을 포함하는 a-IGZO 모델에서는 0.85eV이었다.
도 25의 (A)의 가로축에 나타낸 숫자의 반응 좌표에서의 원자 구조를 도 26의 (A) 내지 (G)에 나타내었다. 도 26의 (A) 내지 (G)는 각각 도 25의 (A)의 가로축에 나타낸 숫자 1 내지 7의 반응 좌표에서의 원자 구조이다. 또한, 도 25의 (B)의 가로축에 나타낸 숫자의 반응 좌표에서의 원자 구조를 도 27의 (A) 내지 (G)에 나타내었다. 도 27의 (A) 내지 (G)는 각각 도 25의 (B)의 가로축에 나타낸 숫자 1 내지 7의 반응 좌표에서의 원자 구조이다.
도 27의 (A) 내지 (G)에 의하여, VOH 결함을 포함하는 a-IGZO 모델에서는 수소를 포획하는 산소가 상기 수소에 접근함으로써, 산소 결손으로부터의 수소의 이탈을 보조하는 거동이 확인되었다. 따라서, VOH 결함을 포함하는 a-IGZO 모델에서는 산소 결손으로부터의 수소의 이탈에 관한 활성화 에너지가 VOH 결함을 포함하는 c-IGZO 모델보다 저하되어 있다고 추정된다.
다음으로, 산출한 활성화 에너지와 이하의 식에 의하여, 반응 빈도 Γ를 산출하였다.
[수학식 4]
Figure pct00009
상기 식에 있어서, Ea는 활성화 에너지이고, kB는 볼츠만 상수이고, T는 절대 온도이고, ν는 빈도 원자이다.
산출한 반응 빈도 Γ를 표 6에 나타내었다. 또한, 반응 빈도 Γ는 빈도 원자 ν를 1013s-1로 가정하고, 절대 온도 T를 125℃로 하여 산출하였다.
[표 6]
Figure pct00010
표 6에 나타낸 반응 빈도 Γ의 값에 의하여, VOH 결함을 포함하는 a-IGZO 모델에서는 125℃에서 산소 결손으로부터의 수소의 이탈이 생기기 쉬운 것을 알 수 있다. 한편, VOH 결함을 포함하는 c-IGZO 모델에서는, 125℃에서 산소 결손으로부터의 수소의 이탈이 생기기 어려운 것을 알 수 있다. 또한, VOH 결함을 포함하는 c-IGZO 모델에서는 125℃에서 VOH 결함을 포함하는 a-IGZO 모델보다 산소 결손으로부터의 수소의 이탈이 생기기 어려운 것을 알 수 있다. 따라서, 금속 산화물의 결정성을 높임으로써, 산소 결손 내의 수소는 산소 결손으로부터 이탈되기 어려워지는 것이 시사된다.
도 24에 화살표로 나타낸 4개의 경로(경로 A 내지 경로 D) 각각의 활성화 에너지를 표 7에 나타낸다.
[표 7]
Figure pct00011
표 7에 의하여, VOH 결함을 포함하는 c-IGZO 모델에서는 경로 A 내지 경로 D 중에서 경로 C의 활성화 에너지가 가장 작은 것을 알 수 있다.
VOH 결함을 포함하는 a-IGZO 모델에서의 45개의 경로의 활성화 에너지의 히스토그램을 도 28에 나타내었다. 도 28에 있어서, 가로축은 활성화 에너지 Ea(eV)이고, 세로축은 경로의 개수(Number of structures)이다. VOH 결함을 포함하는 a-IGZO 모델에서의 45개의 경로에 있어서, 활성화 에너지 Ea의 평균값은 0.75eV이고, 활성화 에너지 Ea의 최솟값은 0.25eV이다.
표 7 및 도 28에 의하여 VOH 결함을 포함하는 a-IGZO 모델에서의 산소 결손 내의 수소가 산소 결손으로부터 이탈되기 위하여 필요한 에너지(활성화 에너지)는 VOH 결함을 포함하는 c-IGZO 모델보다 매우 작은 것을 알 수 있다.
이상에 의하여, 금속 산화물의 결정성을 높임으로써, 산소 결손 내의 수소의 이탈을 억제할 수 있다. 따라서, 결정성이 높은 금속 산화물을 산화물(230)에 사용함으로써, 소스 영역 또는 드레인 영역으로부터 채널 형성 영역으로의 수소의 확산을 억제할 수 있다. 따라서, 산화물 반도체 내에서, i형화 또는 실질적으로 i형화된 영역과, n형화된 영역을 유지할 수 있다. 따라서, 신뢰성이 양호한 트랜지스터를 가지는 반도체 장치를 제작할 수 있다. 또한, 트랜지스터 특성의 편차가 적은 반도체 장치를 제작할 수 있다. 또한 미세화가 가능한 반도체 장치를 제공할 수 있다.
이상이, 금속 산화물에서의 산소 결손 내의 수소의 확산 또는 산소 결손으로부터의 이탈에 대한 설명이다.
산화물(230d)은 산화물(230c)로서 사용되는 금속 산화물을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하고, 상기 금속 원소를 모두 포함하는 것이 더 바람직하다. 예를 들어, 산화물(230c)로서 In-M-Zn 산화물, In-Zn 산화물, 또는 산화 인듐을 사용하고, 산화물(230d)로서 In-M-Zn 산화물, M-Zn 산화물, 또는 원소 M의 산화물을 사용하는 것이 좋다. 이에 의하여, 산화물(230c)과 산화물(230d)의 계면에서의 결함 준위 밀도를 낮출 수 있다.
또한 산화물(230d)은 산화물(230c)보다 산소의 확산 또는 투과를 억제하는 금속 산화물인 것이 바람직하다. 절연체(250)와 산화물(230c) 사이에 산화물(230d)을 제공함으로써, 절연체(280)에 포함되는 산소가 절연체(250)로 확산되는 것을 억제할 수 있다. 따라서 산화물(230c)을 통하여 산화물(230b)에 상기 산소를 효율적으로 공급할 수 있다.
또한 산화물(230d)로서 사용하는 금속 산화물에서, 주성분인 금속 원소에 대한 In의 원자수비를, 산화물(230c)로서 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 In의 원자수비보다 낮게 함으로써, In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우, 트랜지스터는 특성 불량을 일으킨다. 따라서, 산화물(230c)과 절연체(250) 사이에 산화물(230d)을 제공함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
여기서, 산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면, 산화물(230b)과 산화물(230c)의 계면, 및 산화물(230c)과 산화물(230d)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c), 산화물(230c)과 산화물(230d)이 산소 이외에 공통의 원소를 주성분으로서 포함함으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-M-Zn 산화물인 경우, 산화물(230a), 산화물(230c), 및 산화물(230d)에 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 산화 인듐 등을 사용하여도 좋다.
구체적으로는, 산화물(230a)로서 In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230b) 및 산화물(230c)로서 In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, 또는 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230d)로서 In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, M:Zn=2:1[원자수비] 또는 그 근방의 조성, 또는 M:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물, 또는 원소 M의 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한, 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
산화물(230a), 산화물(230b), 산화물(230c), 및 산화물(230d)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면, 산화물(230b)과 산화물(230c)의 계면, 및 산화물(230c)과 산화물(230d)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한, 트랜지스터의 채널 길이 방향의 단면시에 있어서, 산화물(230b)에 홈부를 제공하고, 상기 홈부에 CAAC-OS를 가지는 산화물(230c)을 매립하는 것이 바람직하다. 이때, 산화물(230c)은 상기 홈부의 내벽(측벽 및 바닥면)을 덮도록 배치된다.
또한, 트랜지스터의 채널 길이 방향의 단면시에 있어서, 산화물(230b)의 홈부의 깊이는 산화물(230c)의 막 두께와 실질적으로 일치하는 것이 바람직하다. 바꿔 말하면, 산화물(230b)과 중첩되는 영역의 산화물(230c)의 상면이 산화물(230b)과 산화물(243a) 또는 산화물(243b)의 계면과 실질적으로 일치하여 배치되는 것이 바람직하다. 예를 들어, 절연체(222)의 바닥면을 기준으로 하였을 때, 산화물(230b)과 산화물(243a) 또는 산화물(243b)의 계면의 높이와, 산화물(230c)과 산화물(230d)의 계면의 높이의 차이가 산화물(230c)의 막 두께 이하인 것이 바람직하고, 산화물(230c)의 막 두께의 절반 이하인 것이 더 바람직하다.
상기 구성으로 함으로써, 트랜지스터에 있어서 VOH 등의 결함이나 불순물의 영향을 저감하고, 산화물(230c)에 채널을 형성할 수 있다. 이에 의하여, 트랜지스터에 양호한 전기 특성을 부여할 수 있다. 또한, 트랜지스터 특성의 편차가 적고 신뢰성이 양호한 반도체 장치를 제공할 수 있다.
또한 도 21의 (B)에서는, 도전체(260) 등을 매립하는 개구의 측면이 산화물(230b)의 홈부도 포함하여 산화물(230b)의 피형성면에 대하여 실질적으로 수직인 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상기 개구의 바닥부가 완만한 곡면을 가지는 U자형의 형상이어도 좋다.
여기서, 산화물(230c)에 있어서, 앞의 실시형태에서 설명한 금속 산화물이 가지는 결정의 c축은 산화물(230c)의 피형성면 또는 산화물(230d)과 접하는 면에 실질적으로 수직인 방향을 향하는 것이 바람직하다. 따라서, 상기 개구의 바닥면 및 측면에 대하여 실질적으로 평행하게 되도록 결정의 층이 신장된 영역을 가진다. 또한, 산화물(230d)도 산화물(230c)과 같은 결정 구조를 가지는 것이 더 바람직하다.
또한, 도 21의 (C)에 나타낸 바와 같이, 트랜지스터(200)의 채널 폭 방향을 단면에서 보았을 때, 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가져도 좋다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어 있어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(242a) 또는 도전체(242b)와 중첩되는 영역의 산화물(230b)의 막 두께보다 작거나, 또는 산화물(230b)의 상면의, 상기 만곡면을 가지지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은, 구체적으로는 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이와 같은 형상으로 함으로써, 추후의 공정에서 형성하는 절연체(250) 및 도전체(260)의, 상기 홈부에 대한 피복성을 높일 수 있다. 또한, 산화물(230b)의 상면의, 상기 만곡면을 가지지 않는 영역의 길이의 감소를 방지하고, 트랜지스터(200)의 온 전류와 이동도의 저하를 억제할 수 있다. 따라서, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
또한, 산화물(230c)은 트랜지스터(200)마다 제공하여도 좋다. 즉, 트랜지스터(200)의 산화물(230c)과, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230c)은 접하지 않아도 된다. 또한, 트랜지스터(200)의 산화물(230c)과, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230c)을 이격하여도 좋다. 바꿔 말하면, 산화물(230c)이 트랜지스터(200)와, 상기 트랜지스터(200)에 인접한 트랜지스터(200) 사이에 배치되지 않는 구성으로 하여도 좋다.
복수의 트랜지스터(200)가 채널 폭 방향으로 배치되어 있는 반도체 장치에 있어서, 상기 구성으로 함으로써 트랜지스터(200)에 산화물(230c)이 각각 독립적으로 제공된다. 따라서, 트랜지스터(200)와, 상기 트랜지스터(200)에 인접한 트랜지스터(200) 사이에 기생 트랜지스터가 생기는 것을 억제하고, 도전체(260)를 따른 누설 경로가 생기는 것을 억제할 수 있다. 따라서, 양호한 전기 특성을 가지며 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다.
예를 들어, 트랜지스터(200)의 채널 폭 방향에 있어서 서로 대향하는, 트랜지스터(200)의 산화물(230c)의 측단부와, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230c)의 측단부 사이의 거리를 L1로서 나타내는 경우, L1을 0nm보다 크게 한다. 또한, 트랜지스터(200)의 채널 폭 방향에 있어서 서로 대향하는, 트랜지스터(200)의 산화물(230a)의 측단부와, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230a)의 측단부 사이의 거리를 L2로서 나타내는 경우, L2에 대한 L1의 비(L1/L2)의 값은, 바람직하게는 0보다 크고 1 미만, 더 바람직하게는 0.1 이상 0.9 이하, 더 바람직하게는 0.2 이상 0.8 이하이다. 또한 L2는 서로 대향하는, 트랜지스터(200)의 산화물(230b)의 측단부와, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230b)의 측단부 사이의 거리이어도 좋다.
상기 L2에 대한 L1의 비(L1/L2)를 작게 함으로써, 산화물(230c)이, 트랜지스터(200)와 상기 트랜지스터(200)에 인접한 트랜지스터(200) 사이에 배치되지 않는 영역의 위치 어긋남이 생겨도 트랜지스터(200)의 산화물(230c)과, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230c)을 이격할 수 있다.
또한, 상기 L2에 대한 L1의 비(L1/L2)를 크게 함으로써, 트랜지스터(200)와 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 간격을 좁게 하여도 최소 가공 치수의 폭을 확보할 수 있고, 반도체 장치를 더 미세화 또는 고집적화할 수 있다.
또한, 도전체(260), 절연체(250)는 각각 인접된 트랜지스터(200) 사이에서 공통적으로 사용되어도 좋다. 즉, 트랜지스터(200)의 도전체(260)는 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 도전체(260)와 연속하여 제공된 영역을 가진다. 또한, 트랜지스터(200)의 절연체(250)는 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 절연체(250)와 연속하여 제공된 영역을 가진다.
또한, 상기 구성으로 함으로써, 산화물(230d)은 트랜지스터(200)와, 상기 트랜지스터(200)에 인접한 트랜지스터(200) 사이에 절연체(224)에 접하는 영역을 가진다. 또한, 트랜지스터(200)의 산화물(230d)과, 상기 트랜지스터(200)에 인접한 트랜지스터(200)의 산화물(230d)을 이격하는 구성으로 하여도 좋다. 이때, 절연체(250)는 트랜지스터(200)와, 상기 트랜지스터(200)에 인접한 트랜지스터(200) 사이에 절연체(224)에 접하는 영역을 가진다.
절연체(212), 절연체(214), 절연체(254), 절연체(282), 절연체(283), 절연체(284), 및 절연체(286)는 물, 수소 등의 불순물이 기판 측으로부터, 또는 트랜지스터(200)의 위쪽으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(212), 절연체(214), 절연체(254), 절연체(282), 절연체(283), 절연체(284), 및 절연체(286)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한 본 명세서에서 배리어 절연막이란, 배리어성을 가지는 절연막을 가리킨다. 본 명세서에서 배리어성이란 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)으로 한다. 또는, 대응하는 물질을 포획 및 고착(게터링이라고도 함)하는 기능으로 한다.
예를 들어, 절연체(212), 절연체(283), 및 절연체(284)로서 질화 실리콘 등을 사용하고, 절연체(214), 절연체(254), 및 절연체(282)로서 산화 알루미늄 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(212) 및 절연체(214)를 통하여 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(212) 및 절연체(214)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(200)를 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(212), 절연체(214), 절연체(254), 절연체(282), 절연체(283), 및 절연체(284)로 둘러싸는 구조로 하는 것이 바람직하다.
또한, 절연체(212), 절연체(284), 및 절연체(286)의 저항률을 낮게 하는 것이 바람직한 경우가 있다. 예를 들어 절연체(212), 절연체(284), 및 절연체(286)의 저항률을 실질적으로 1Х1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(212), 절연체(284), 및 절연체(286)가 도전체(205), 도전체(242a), 도전체(242b), 도전체(260), 도전체(246a) 또는 도전체(246b)의 차지 업을 완화할 수 있는 경우가 있다. 절연체(212), 절연체(284), 및 절연체(286)의 저항률은, 바람직하게는 1Х1010Ωcm 이상 1Х1015Ωcm 이하로 한다.
또한, 절연체(283) 또는 절연체(284)는 반드시 제공할 필요는 없다.
또한, 절연체(216) 및 절연체(280)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(216) 및 절연체(280)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다.
또한 도전체(205)는 도 21의 (A)에 나타낸 바와 같이, 산화물(230)에서의 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히 도 21의 (C)에 나타낸 바와 같이, 도전체(205)는 산화물(230a) 및 산화물(230b)의 채널 폭 방향과 교차되는 단부보다 외측의 영역으로도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성이 높아진, 바꿔 말하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
또한 도 21의 (C)에 나타낸 바와 같이, 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(200)에서 도전체(205)가 도전체(205a)와 도전체(205b)를 적층하여 이루어지는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(205)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순서로 서수를 붙여 구별하는 경우가 있다.
여기서 도전체(205a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(205a)에 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(205b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205a)는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(205a)는 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄과 타이타늄 또는 질화 타이타늄의 적층으로 하여도 좋다.
또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205b)를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(222)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 더 억제하는 기능을 가지는 것이 바람직하다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터 기판 측으로의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서 절연체(222)를 제공함으로써, 수소 등의 불순물이 트랜지스터(200)의 내측으로 확산되는 것을 억제하고, 산화물(230)에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 도전체(205)가 절연체(224)나 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
또는 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(222)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시킨 것을 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 예를 들어 절연체(224)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료, 바꿔 말하면 과잉 산소 영역을 가지는 절연체 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화막이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자의 이탈량이 1.0Х1018molecules/cm3 이상, 바람직하게는 1.0Х1019molecules/cm3 이상, 더 바람직하게는 2.0Х1019molecules/cm3 이상 또는 3.0Х1020molecules/cm3 이상인 산화막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 상기 과잉 산소 영역을 가지는 절연체와, 산화물(230)이 접한 상태에서 가열 처리, 마이크로파 처리, 및 RF 처리 중 어느 하나 또는 복수를 수행하여도 좋다. 상기 처리를 수행함으로써, 산화물(230) 내의 물 또는 수소를 제거할 수 있다. 또한 수소의 일부는 도전체(242a) 및 도전체(242b)로 확산되거나 또는 도전체(242a) 및 도전체(242b)에 포획(게터링이라고도 함)되는 경우가 있다.
상기 마이크로파 처리에는, 예를 들어 고밀도 플라스마를 발생시키는 전원을 가지는 장치 또는 기판 측에 RF를 인가하는 전원을 가지는 장치를 사용하는 것이 적합하다. 예를 들어 산소를 포함하는 가스를 사용하고, 또한 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 산소 라디칼을 산화물(230) 또는 산화물(230) 근방의 절연체 내에 효율적으로 도입할 수 있다. 또한 상기 마이크로파 처리는 압력을 133Pa 이상, 바람직하게는 200Pa 이상, 더 바람직하게는 400Pa 이상으로 하면 좋다. 또한 마이크로파 처리를 수행하는 장치 내에 도입하는 가스로서, 예를 들어 산소와 아르곤을 사용하고, 산소 유량비(O2/(O2+Ar))가 50% 이하, 바람직하게는 10% 이상 30% 이하에서 수행하면 좋다.
또한 트랜지스터(200)의 제작 공정 중에서, 산화물(230)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 450℃ 이하, 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(230)에 산소가 공급되므로 산소 결손을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(230)에 대하여 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(230) 내의 산소 결손을 수복할 수 있다. 또한 산화물(230) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(230) 내에 잔존한 수소가 산소 결손과 재결합되어 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
산화물(243a) 및 산화물(243b)을 산화물(230b) 위에 제공하여도 좋다.
산화물(243a) 및 산화물(243b)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극이나 드레인 전극으로서 기능하는 도전체(242a)(도전체(242b))와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(243a)(산화물(243b))을 배치함으로써, 도전체(242a)(도전체(242b))와 산화물(230b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(200)의 전기 특성 및 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 또한, 도전체(242a)(도전체(242b))와 산화물(230b) 사이의 전기 저항을 충분히 저감할 수 있는 경우, 산화물(243a)(산화물(243b))을 제공하지 않는 구성으로 하여도 좋다.
산화물(243a) 및 산화물(243b)로서 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(243a) 및 산화물(243b)은 산화물(230b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(243a) 및 산화물(243b)로서, 산화 갈륨을 사용하여도 좋다. 또한 산화물(243a) 및 산화물(243b)로서, In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는, 산화물(243a) 및 산화물(243b)로서 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한, 산화물(243a) 및 산화물(243b)의 막 두께는 바람직하게는 0.5nm 이상 5nm 이하, 더 바람직하게는 1nm 이상 3nm 이하, 더욱 바람직하게는 1nm 이상 2nm 이하이다. 또한 산화물(243a) 및 산화물(243b)은 결정성을 가지는 것이 바람직하다. 산화물(243a) 및 산화물(243b)이 결정성을 가지는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243a) 및 산화물(243b)이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
도전체(242a)는 산화물(243a) 위에 제공되고, 도전체(242b)는 산화물(243b) 위에 제공된다. 도전체(242a) 및 도전체(242b)는 각각 트랜지스터(200)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(242a) 및 도전체(242b))에는, 예를 들어 탄탈럼을 포함한 질화물, 타이타늄을 포함한 질화물, 몰리브데넘을 포함한 질화물, 텅스텐을 포함한 질화물, 탄탈럼 및 알루미늄을 포함한 질화물, 타이타늄 및 알루미늄을 포함한 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함한 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
도전체(242a)(도전체(242b))의 측면과 도전체(242a)(도전체(242b))의 상면 사이에 만곡면을 가지는 경우가 있다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 경우가 있다. 만곡면은, 예를 들어 도전체(242a) 및 도전체(242b) 각각의 단부에서, 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 한다. 단부에 각을 가지지 않으면, 추후의 성막 공정에서의 막의 피복성이 향상된다.
또한, 산화물(243a)(산화물(243b))을 제공하지 않는 경우, 도전체(242a)(도전체(242b))와, 산화물(230b) 또는 산화물(230c)이 접함으로써, 산화물(230b) 또는 산화물(230c) 내의 산소가 도전체(242a)(도전체(242b))로 확산되어 도전체(242a)(도전체(242b))가 산화되는 경우가 있다. 도전체(242a) 및 도전체(242b)가 산화됨으로써, 도전체(242a) 및 도전체(242b)의 도전율이 저하될 개연성이 높다. 또한, 산화물(230b) 또는 산화물(230c) 내의 산소가 도전체(242a) 및 도전체(242b)로 확산되는 것을, 도전체(242a) 및 도전체(242b)가 산화물(230b) 또는 산화물(230c) 내의 산소를 흡수한다고 바꿔 말할 수 있다.
또한, 산화물(230b) 또는 산화물(230c) 내의 산소가 도전체(242a) 및 도전체(242b)로 확산됨으로써, 도전체(242a)와 산화물(230b) 사이 및 도전체(242b)와 산화물(230b) 사이, 또는 도전체(242a)와 산화물(230c) 사이 및 도전체(242b)와 산화물(230c) 사이에 층이 형성되는 경우가 있다. 상기 층은 도전체(242a) 또는 도전체(242b)보다 산소를 많이 포함하기 때문에, 상기 층은 절연성을 가지는 것으로 추정된다. 이때, 도전체(242a) 또는 도전체(242b)와, 상기 층과, 산화물(230b) 또는 산화물(230c)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조, 또는 주로 MIS 구조를 가지는 다이오드 접합 구조로 간주할 수 있다.
또한, 산화물(230b), 산화물(230c) 등에 포함되는 수소가 도전체(242a) 또는 도전체(242b)로 확산되는 경우가 있다. 특히, 도전체(242a) 및 도전체(242b)에 탄탈럼을 포함하는 질화물을 사용함으로써, 산화물(230b), 산화물(230c) 등에 포함되는 수소는 도전체(242a) 또는 도전체(242b)로 확산되기 쉽고, 확산된 수소는 도전체(242a) 또는 도전체(242b)가 가지는 질소와 결합하는 경우가 있다. 즉, 산화물(230b), 산화물(230c) 등에 포함되는 수소는 도전체(242a) 또는 도전체(242b)에 흡수되는 경우가 있다.
절연체(254)는 산화물(230a)의 측면, 산화물(230b)의 측면, 산화물(243a)의 측면, 산화물(243b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 및 도전체(242b)의 상면을 덮어 제공된다.
절연체(254)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(254)는 절연체(280)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(254)로서는 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다.
또한, 절연체(254)는 바이어스 스퍼터링법에 의하여, 산소를 포함하는 분위기에서 산화 알루미늄 또는 산화 하프늄을 성막하는 것이 바람직하다. 바이어스 스퍼터링법이란 기판에 RF 전력을 인가하면서 스퍼터링하는 방법이다. 기판에 RF 전력을 인가함으로써, 기판의 전위는 플라스마 전위에 대하여 음 전위(바이어스 전위라고 함)가 되고, 플라스마 내의 +이온은 이 바이어스 전위에 의하여 가속되어 기판에 주입된다. 바이어스 전위는 기판에 인가하는 RF 전력의 크기를 바꿈으로써 제어할 수 있다. 따라서, 바이어스 스퍼터링법에 의하여, 산소를 포함하는 분위기에서 산화 알루미늄 또는 산화 하프늄을 성막함으로써 절연체(224)에 산소를 주입할 수 있다.
또한, 바이어스 스퍼터링법에서는, 기판에 인가되는 RF 전력의 크기를 바꿈으로써, 절연체(254)의 하지가 되는 절연체(224)로 주입하는 산소의 양을 제어할 수 있다. 예를 들어, RF 전력으로서는 0.31W/cm2 이상, 바람직하게는 0.62W/cm2 이상, 더 바람직하게는 1.86W/cm2 이상의 바이어스를 기판에 인가하면 좋다. 즉, 절연체(254)를 성막할 때의 RF 전력을 바꿈으로써, 트랜지스터의 특성에 적합한 산소량을 변화시켜 주입할 수 있다. 또한, 트랜지스터의 신뢰성을 향상시키는 데 적합한 양의 산소를 주입할 수 있다. 또한, RF의 주파수는 10MHz 이상이 바람직하다. 대표적으로는 13.56MHz이다. RF의 주파수가 높을수록 기판에 주는 대미지를 작게 할 수 있다. 따라서, 기판에 인가하는 RF 전력을 조정함으로써, 절연체(224)에 주입하는 산소의 양을 제어할 수 있기 때문에, 절연체(224)에 주입하는 산소의 양을 최적화할 수 있다.
이상과 같이, 절연체(254)는 하지가 되는 막에 산소를 주입하는 기능을 가지지만, 절연체(254) 자체는 산소의 투과를 억제하는 기능을 가진다. 따라서, 추후의 공정에서 절연체(254) 위에 절연체(280)를 형성하고, 절연체(280)로부터 산소를 확산시켰을 때에 절연체(280)로부터 산화물(230a), 산화물(230b), 산화물(243a), 및 산화물(243b)이 되는 산화물층, 그리고 도전체(242a) 및 도전체(242b)가 되는 도전층에 산소가 직접 확산되는 것을 방지할 수 있다.
상기와 같은 절연체(254)를 제공함으로써, 산화물(230a), 산화물(230b), 산화물(243a), 산화물(243b), 도전체(242a), 및 도전체(242b)를 절연체(280)로부터 이격할 수 있다. 따라서 산화물(230a), 산화물(230b), 산화물(243a), 산화물(243b), 도전체(242a), 및 도전체(242b)에 절연체(280)로부터 산소가 직접 확산되는 것을 억제할 수 있다. 이에 의하여, 산화물(230)의 소스 영역 및 드레인 영역에 과잉 산소가 공급되어, 소스 영역 및 드레인 영역의 캐리어 농도가 저감되는 것을 방지할 수 있다. 또한, 도전체(242a) 및 도전체(242b)가 지나치게 산화됨으로써 저항률이 증대되어 온 전류가 저감되는 것을 억제할 수 있다.
절연체(250)는 산화물(230d)의 적어도 일부와 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로 하여 산화물(230d)의 적어도 일부와 접하여 제공함으로써, 산화물(230)의 채널 형성 영역에 산소를 효과적으로 공급하여 산화물(230)의 채널 형성 영역의 산소 결손을 저감할 수 있다. 따라서 전기 특성의 변동을 억제하고, 안정된 전기 특성을 실현하며 신뢰성이 향상된 트랜지스터를 제공할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 도 21의 (B) 및 (C)에서는 절연체(250)를 단층으로 도시하였지만, 2층 이상의 적층 구조로 하여도 좋다. 절연체(250)를 2층의 적층 구조로 하는 경우, 절연체(250)의 아래층은 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하고, 절연체(250)의 위층은 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하여 형성하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(250)의 아래층에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다. 즉, 산화물(230)에 공급하는 산소의 양이 감소되는 것을 억제할 수 있다. 또한, 절연체(250)의 아래층에 포함되는 산소로 인한 도전체(260)의 산화를 억제할 수 있다. 예를 들어, 절연체(250)의 아래층은 상술한 절연체(250)에 사용할 수 있는 재료를 사용하여 제공하고, 절연체(250)의 위층은 절연체(222)와 같은 재료를 사용하여 제공할 수 있다.
또한, 절연체(250)의 아래층에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 절연체(250)의 위층에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(250)의 아래층과 절연체(250)의 위층의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있게 된다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
절연체(250)의 위층으로서 구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물, 또는 산화물(230)로서 사용할 수 있는 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 바람직하다.
절연체(250)를 2층의 적층 구조로 함으로써, 절연체(250)의 물리적 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지할 수 있기 때문에, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 또한, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소의 양이 감소되는 것을 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 제 1 게이트 전극의 일부로서의 기능을 가지는 것이 바람직하다. 예를 들어 산화물(230)로서 사용할 수 있는 금속 산화물을 상기 금속 산화물로서 사용할 수 있다. 이 경우, 도전체(260a)를 스퍼터링법에 의하여 성막함으로써, 상기 금속 산화물의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
상기 금속 산화물을 가짐으로써, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200)의 온 전류를 향상시킬 수 있다.
도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 가지는 것이 바람직하다. 예를 들어 도전체(260a)는 도전체(260b)의 바닥면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한, 도 21의 (B) 및 (C)에 나타낸 바와 같이, 도전체(260)의 상면은 절연체(250)의 상면, 산화물(230d)의 상면, 및 산화물(230c)의 상면과 실질적으로 일치하여 배치된다. 또한 도 21의 (B) 및 (C)에서는 도전체(260)는 도전체(260a)와 도전체(260b)의 2층 구조로서 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한 트랜지스터(200)에서는 도전체(260)가 절연체(280) 등에 형성된 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 21의 (C)에 나타낸 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 도전체(260)에서 도전체(260)와 산화물(230b)이 중첩되지 않는 영역의 바닥면은 산화물(230b)의 바닥면보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 절연체(250) 등을 사이에 두고 산화물(230b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다. 절연체(222)의 바닥면을 기준으로 하였을 때의, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 바닥면의 높이와 산화물(230b)의 바닥면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하이다.
절연체(280)는 절연체(254) 위에 제공된다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
또한 절연체(280) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)는 수소 농도가 낮고, 과잉 산소 영역 또는 과잉 산소를 포함하는 것이 바람직하고, 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되어도 좋다. 또한, 절연체(280)는 상기 재료가 적층된 구조이어도 좋고, 예를 들어 스퍼터링법에 의하여 성막된 산화 실리콘과, 그 위에 CVD법에 의하여 성막된 산화질화 실리콘이 적층된 적층 구조로 하면 좋다. 또한, 더 위에 질화 실리콘을 적층하여도 좋다.
절연체(282) 또는 절연체(283)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 또한, 절연체(282) 또는 절연체(283)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(282) 및 절연체(283)로서는, 예를 들어 산화 알루미늄, 질화 실리콘, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 예를 들어, 절연체(282)로서, 산소에 대한 차단성이 높은 산화 알루미늄을 사용하고, 절연체(283)로서, 수소에 대한 차단성이 높은 질화 실리콘을 사용하면 좋다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다.
또한, 도전체(240a) 및 도전체(240b)를 각각 적층 구조로 하여도 좋다. 도전체(240a) 및 도전체(240b)를 각각 적층 구조로 하는 경우, 절연체(284), 절연체(283), 절연체(282), 절연체(280), 및 절연체(254)와 접하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 또한, 절연체(284)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는, 예를 들어 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)와 접하여 제공되기 때문에, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 바람직하다. 또한, 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한 도전체(240a)의 상면과 접하여 배선으로서 기능하는 도전체(246a), 및 도전체(240b)의 상면과 접하여 배선으로서 기능하는 도전체(246b)를 배치하여도 좋다. 도전체(246a) 및 도전체(246b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(246a) 및 도전체(246b)는 각각 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다. 또한, 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
절연체(286)는 도전체(246a) 위, 도전체(246b) 위, 및 절연체(284) 위에 제공된다. 이에 의하여, 도전체(246a)의 상면, 도전체(246a)의 측면, 도전체(246b)의 상면, 및 도전체(246b)의 측면은 절연체(286)와 접하고, 도전체(246a)의 하면 및 도전체(246b)의 하면은 절연체(284)와 접한다. 즉, 도전체(246a) 및 도전체(246b)는 각각 절연체(284) 및 절연체(286)로 감싸인 구성으로 할 수 있다. 이와 같은 구성으로 함으로써, 외방으로부터의 산소의 투과를 억제하고, 도전체(246a) 및 도전체(246b)의 산화를 방지할 수 있다. 또한, 도전체(246a) 및 도전체(246b)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있어 바람직하다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 금속 산화물을 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<반도체 장치의 변형예>
이하에서는, 도 29의 (A) 내지 (D)를 사용하여 본 발명의 일 형태인 반도체 장치의 일례에 대하여 설명한다.
도 29의 (A)에는 반도체 장치의 상면도를 나타내었다. 또한 도 29의 (B)는 도 29의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한 도 29의 (C)는 도 29의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이다. 또한 도 29의 (D)는 도 29의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 도 29의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 29의 (A) 내지 (D)에 나타낸 반도체 장치에서, <반도체 장치의 구성예>에 나타낸 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다. 또한 본 항목에서도 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
<<반도체 장치의 변형예 1>>
도 29의 (A) 내지 (D)에 나타낸 반도체 장치는 도 21의 (A) 내지 (D)에 나타낸 반도체 장치의 변형예이다. 도 29의 (A) 내지 (D)에 나타낸 반도체 장치는 도 21의 (A) 내지 (D)에 나타낸 반도체 장치와 절연체(283)의 형상이 상이하다. 또한, 절연체(287) 및 절연체(274)를 가지는 점이 상이하다. 또한, 절연체(284)를 가지지 않는 점이 상이하다.
도 29의 (A) 내지 (D)에 나타낸 반도체 장치에서는, 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(254), 절연체(280), 및 절연체(282)가 패터닝되어 있다. 또한, 절연체(287) 및 절연체(283)는 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(254), 절연체(280), 및 절연체(282)를 덮는 구조이다. 즉, 절연체(287)는 절연체(282)의 상면과, 절연체(282)의 측면과, 절연체(280)의 측면과, 절연체(254)의 측면과, 절연체(224)의 측면과, 절연체(222)의 측면과, 절연체(216)의 측면과, 절연체(214)의 측면과, 절연체(212)의 상면에 접하고, 절연체(283)는 절연체(287)의 상면 및 측면에 접하다. 이로써, 산화물(230), 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(254), 절연체(280), 및 절연체(282)는 절연체(287) 및 절연체(283)와 절연체(212)에 의하여 외부로부터 이격된다. 바꿔 말하면, 트랜지스터(200)는 절연체(287) 및 절연체(283)와 절연체(212)로 밀봉된 영역 내에 배치된다.
예를 들어, 절연체(214), 절연체(282), 및 절연체(287)를 수소를 포획 및 고착하는 기능을 가지는 재료를 사용하여 형성하고, 절연체(212) 및 절연체(283)를 수소 및 산소의 확산을 억제하는 기능을 가지는 재료를 사용하여 형성하는 것이 바람직하다. 대표적으로는, 절연체(214), 절연체(282), 및 절연체(287)로서는 산화 알루미늄을 사용할 수 있다. 또한 절연체(212) 및 절연체(283)로서는, 대표적으로는 질화 실리콘을 사용할 수 있다.
상기 구성으로 함으로써, 상기 밀봉된 영역 외에 포함되는 수소가 상기 밀봉된 영역 내에 혼입되는 것을 억제할 수 있다. 따라서, 트랜지스터 내의 수소 농도를 낮게 유지할 수 있다.
또한, 도 29의 (A) 내지 (D)에 나타낸 트랜지스터(200)에서는 절연체(212), 절연체(287), 및 절연체(283)를 단층으로서 제공하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 절연체(212), 절연체(287), 및 절연체(283) 각각을 2층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
또한, 절연체(287)는 제공하지 않아도 된다. 상기 구성으로 함으로써, 트랜지스터(200)는 절연체(212)와 절연체(283)로 밀봉된 영역 내에 배치된다. 상기 구조로 함으로써, 상기 밀봉된 영역 외에 포함되는 수소가 상기 밀봉된 영역 내에 혼입되는 것을 더 억제할 수 있다. 따라서, 트랜지스터 내의 낮은 수소 농도를 더 유지할 수 있다.
절연체(274)는 층간막으로서 기능한다. 절연체(274)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 절연체(274)는 예를 들어 절연체(280)와 같은 재료를 사용하여 제공할 수 있다.
<반도체 장치의 제작 방법>
다음으로, 도 29의 (A) 내지 (D)에 나타낸 본 발명의 일 형태인 반도체 장치의 제작 방법을 도 30의 (A) 내지 도 42의 (D)를 사용하여 설명한다.
도 30의 (A), 도 31의 (A), 도 32의 (A), 도 33의 (A), 도 34의 (A), 도 35의 (A), 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 및 도 42의 (A)는 상면도를 나타낸 것이다. 또한, 도 30의 (B), 도 31의 (B), 도 32의 (B), 도 33의 (B), 도 34의 (B), 도 35의 (B), 도 36의 (B), 도 37의 (B), 도 38의 (B), 도 39의 (B), 도 40의 (B), 도 41의 (B), 및 도 42의 (B)는 각각 도 30의 (A), 도 31의 (A), 도 32의 (A), 도 33의 (A), 도 34의 (A), 도 35의 (A), 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 및 도 42의 (A)에 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 30의 (C), 도 31의 (C), 도 32의 (C), 도 33의 (C), 도 34의 (C), 도 35의 (C), 도 36의 (C), 도 37의 (C), 도 38의 (C), 도 39의 (C), 도 40의 (C), 도 41의 (C), 및 도 42의 (C)는 각각 도 30의 (A), 도 31의 (A), 도 32의 (A), 도 33의 (A), 도 34의 (A), 도 35의 (A), 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 및 도 42의 (A)에 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 30의 (D), 도 31의 (D), 도 32의 (D), 도 33의 (D), 도 34의 (D), 도 35의 (D), 도 36의 (D), 도 37의 (D), 도 38의 (D), 도 39의 (D), 도 40의 (D), 도 41의 (D), 및 도 42의 (D)는 각각 도 30의 (A), 도 31의 (A), 도 32의 (A), 도 33의 (A), 도 34의 (A), 도 35의 (A), 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 및 도 42의 (A)에 일점쇄선 A5-A6으로 나타낸 부분의 단면도이다. 또한, 도 30의 (A), 도 31의 (A), 도 32의 (A), 도 33의 (A), 도 34의 (A), 도 35의 (A), 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 및 도 42의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 품질이 높은 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한, ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등을 사용할 수 있다.
또한 ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막할 수 있고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. PEALD(Plasma Enhanced ALD)법에서는 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소 등의 불순물이 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 XPS를 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간이 불필요하기 때문에, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(212)로서 스퍼터링법에 의하여 질화 실리콘을 성막한다. 이와 같이, 절연체(212)로서 질화 실리콘 등 구리가 투과하기 어려운 절연체를 사용함으로써, 절연체(212)보다 아래층(도시하지 않았음)의 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 절연체(212)를 통하여 위쪽으로 확산되는 것을 억제할 수 있다. 또한, 질화 실리콘과 같은, 물, 수소 등 불순물이 투과하기 어려운 절연체를 사용함으로써 절연체(212)보다 아래층에 포함되는 물, 수소 등의 불순물의 확산을 억제할 수 있다.
다음으로, 절연체(212) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(214)로서 산화 알루미늄을 사용한다.
절연체(214)의 수소 농도는 절연체(212)의 수소 농도보다 낮은 것이 바람직하다. 절연체(212)로서 스퍼터링법에 의하여 질화 실리콘을 성막함으로써, 수소 농도가 낮은 질화 실리콘을 형성할 수 있다. 또한, 절연체(214)를 산화 알루미늄으로 함으로써, 절연체(212)보다 수소 농도를 낮게 할 수 있다.
이 후의 공정에서 절연체(214) 위에 트랜지스터(200)를 형성하지만, 트랜지스터(200)에 근접되는 막은 수소 농도가 비교적 낮은 것이 바람직하고, 수소 농도가 비교적 높은 막은 트랜지스터(200)로부터 이격하여 배치하는 것이 바람직하다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(216)로서 산화 실리콘 또는 산화질화 실리콘을 사용한다. 또한, 절연체(216)는 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(216)의 수소 농도를 저감할 수 있다.
다음으로, 절연체(216)에, 절연체(214)에 도달하는 개구를 형성한다. 개구에는 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리켜 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공을 하기 위해서는 더 바람직하다. 또한 절연체(214)로서는, 절연체(216)를 에칭하여 홈을 형성하는 경우의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어 홈을 형성하는 절연체(216)에 산화 실리콘 또는 산화질화 실리콘을 사용한 경우에는, 절연체(214)에 질화 실리콘, 산화 알루미늄, 산화 하프늄을 사용하는 것이 좋다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극 중 한쪽에 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극 중 한쪽에 복수의 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 같은 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 ICP 에칭 장치 등을 사용할 수 있다.
개구의 형성 후에, 도전체(205a)가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 산소의 투과를 억제하는 기능을 가지는 도전체와 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전막을 다층 구조로 한다. 우선, 스퍼터링법에 의하여 질화 탄탈럼막을 성막하고, 상기 질화 탄탈럼막 위에 질화 타이타늄막을 적층한다. 이러한 금속 질화막을 도전체(205b)의 아래층에 사용함으로써, 후술하는 도전체(205b)가 되는 도전막으로서 구리 등 확산되기 쉬운 금속을 사용하여도 상기 금속이 도전체(205a)로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(205b)가 되는 도전막을 성막한다. 상기 도전막의 성막은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 상기 도전막으로서 구리 등 저저항 도전성 재료를 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(205a)가 되는 도전막의 일부, 그리고 도전체(205b)가 되는 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a) 및 도전체(205b)가 잔존한다. 이로써, 상면이 평탄한 도전체(205)를 형성할 수 있다(도 30의 (A) 내지 (D) 참조). 또한, 상기 CMP 처리에 의하여 절연체(216)의 일부가 제거되는 경우가 있다.
또한, 위에서는 도전체(205)를 절연체(216)의 개구에 매립되도록 형성하였지만, 본 발명의 일 형태는 이에 한정되는 것이 아니다. 예를 들어, 절연체(214) 위에 도전체(205)를 형성하고, 도전체(205) 위에 절연체(216)를 성막하고, 절연체(216)에 CMP 처리를 수행함으로써 절연체(216)의 일부를 제거하여, 도전체(205)의 표면을 노출시키면 좋다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체는 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(222)를 통하여 트랜지스터(200)의 내측으로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
이어서 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어, 질소 가스와 산소 가스의 홈합 분위기에서 가열 처리를 수행하는 경우, 산소 가스를 20% 정도로 하면 좋다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다.
또한, 상기 가열 처리에서 사용하는 가스는 고순도화되어 있는 것이 바람직하다. 예를 들어, 상기 가열 처리에서 사용하는 가스에 포함되는 수분량을 1ppb 이하, 바람직하게는 0.1ppb 이하, 더 바람직하게는 0.05ppb 이하로 하면 좋다. 고순도화된 가스를 사용하여 가열 처리를 수행함으로써, 절연체(222) 등에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
본 실시형태에서는 가열 처리로서 절연체(222)의 성막 후에 질소 가스의 유량을 4slm, 산소 가스의 유량을 1slm으로 하여 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 절연체(222)에 포함되는 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 또한, 절연체(222)로서 하프늄을 포함하는 산화물을 사용하는 경우, 상기 가열 처리에 의하여, 절연체(222)의 결정성을 향상시킬 수 있다. 또한 가열 처리는 절연체(224)의 성막 후 등의 타이밍에 수행할 수도 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(224)로서 CVD법에 의하여 산화 실리콘 또는 산화질화 실리콘막을 성막한다. 절연체(224)는 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(224)의 수소 농도를 저감할 수 있다. 절연체(224)는 추후의 공정에서 산화물(230a)과 접하는 절연체(224)가 되기 때문에, 이와 같이 수소 농도가 저감되어 있는 것이 적합하다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함한 플라스마 처리를 수행하여도 좋다. 산소를 포함한 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 수행하여도 좋다. 또한 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 수행하지 않아도 된다.
여기서, 절연체(224) 위에 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막한 후, 절연체(224)에 도달할 때까지 CMP 처리를 수행하여도 좋다. 상기 CMP 처리를 수행함으로써, 절연체(224)의 표면의 평탄화 및 평활화를 수행할 수 있다. 상기 산화 알루미늄을 절연체(224) 위에 배치하고 CMP 처리를 수행함으로써, CMP 처리의 종점 검출이 용이해진다. 또한 CMP 처리에 의하여 절연체(224)의 일부가 연마되어 절연체(224)의 막 두께가 얇아지는 경우가 있지만, 절연체(224)의 성막 시에 막 두께를 조정하면 좋다. 절연체(224)의 표면의 평탄화 및 평활화를 수행함으로써, 나중에 성막하는 산화물의 피복률의 악화를 방지하고, 반도체 장치의 수율 저하를 방지할 수 있는 경우가 있다. 또한 절연체(224) 위에 스퍼터링법에 의하여 산화 알루미늄을 성막함으로써, 절연체(224)에 산소를 첨가할 수 있어 바람직하다.
다음으로, 절연체(224) 위에 산화막(230A), 산화막(230B)을 이 순서대로 성막한다(도 30의 (A) 내지 (D) 참조). 또한 산화막(230A) 및 산화막(230B)은 대기 환경에 노출시키지 않고 연속하여 성막하는 것이 바람직하다. 대기에 개방하지 않고 성막함으로써, 산화막(230A) 위 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있어, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
예를 들어 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃 등을 사용할 수 있다.
특히, 산화막(230A)의 성막 시에 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서 상기 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30% 초과 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 신뢰성을 얻을 수 있다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 전계 효과 이동도를 얻을 수 있다. 또한 기판을 가열하면서 성막함으로써, 상기 산화막의 결정성을 향상시킬 수 있다.
본 실시형태에서는 산화막(230A) 및 산화막(230B)으로서 앞의 실시형태에서 설명한 ALD법에 의하여 앞의 실시형태에서 설명한 금속 산화물막을 성막한다.
다음으로, 산화막(230B) 위에 산화막(243A)을 성막한다(도 30의 (A) 내지 (D) 참조). 산화막(243A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 산화막(243A)은 In에 대한 Ga의 원자수비가 산화막(230B)의 In에 대한 Ga의 원자수비보다 높은 것이 바람직하다. 본 실시형태에서는 산화막(243A)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하여 성막한다.
또한 절연체(222), 절연체(224), 산화막(230A), 산화막(230B), 및 산화막(243A)을 대기에 노출시키지 않고 성막하는 것이 바람직하다. 예를 들어 멀티 체임버 방식의 성막 장치를 사용하면 좋다.
다음으로, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 산화막(230A), 산화막(230B), 및 산화막(243A)이 다결정화되지 않는 온도 범위에서 수행하면 좋고, 250℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어, 질소 가스와 산소 가스의 홈합 분위기에서 가열 처리를 수행하는 경우, 산소 가스를 20% 정도로 하면 좋다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다.
또한, 상기 가열 처리에서 사용하는 가스는 고순도화되어 있는 것이 바람직하다. 예를 들어, 상기 가열 처리에서 사용하는 가스에 포함되는 수분량을 1ppb 이하, 바람직하게는 0.1ppb 이하, 더 바람직하게는 0.05ppb 이하로 하면 좋다. 고순도화된 가스를 사용하여 가열 처리를 수행함으로써, 산화막(230A), 산화막(230B), 산화막(243A) 등에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
본 실시형태에서는, 가열 처리로서 질소 분위기에 있어서 550℃의 온도에서 1시간의 처리를 수행한 후에, 연속하여 산소 분위기에 있어서 550℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 산화막(230A), 산화막(230B), 및 산화막(243A) 내의 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 또한, 상기 가열 처리에 의하여 산화막(230B)의 결정성을 향상시켜, 더 밀도가 높고 치밀한 구조로 할 수 있다. 이에 의하여, 산화막(230B) 내에서의 산소 또는 불순물의 확산을 억제할 수 있다.
다음으로, 산화막(243A) 위에 도전막(242A)을 성막한다(도 30의 (A) 내지 (D) 참조). 도전막(242A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 도전막(242A)을 성막하기 전에 가열 처리를 수행하여도 좋다. 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 도전막(242A)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화막(243A)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화막(230A), 산화막(230B), 및 산화막(243A) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
다음으로 리소그래피법을 사용하여 산화막(230A), 산화막(230B), 산화막(243A), 및 도전막(242A)을 섬 형상으로 가공하여 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B)을 형성한다. 또한, 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한 산화막(230A), 산화막(230B), 산화막(243A), 및 도전막(242A)의 가공은 각각 다른 조건으로 수행하여도 좋다. 또한, 상기 공정에서, 절연체(224)의 산화물(230a)과 중첩되지 않는 영역의 막 두께가 얇아지는 경우가 있다(도 31의 (A) 내지 (D) 참조).
여기서 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B)은 적어도 일부가 도전체(205)와 중첩되도록 형성된다. 또한 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B)의 측면은 절연체(222)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B)의 측면을 절연체(222)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때 면적을 축소하고, 밀도를 높일 수 있다. 또는 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B)의 측면과 절연체(222)의 상면이 이루는 각이 작은 각도가 되는 구성으로 하여도 좋다. 이와 같은 형상으로 함으로써, 추후의 공정에서 절연체(254) 등의 피복성이 향상되므로 공동 등의 결함을 저감할 수 있다.
또한, 도전층(242B)의 측면과 도전층(242B)의 상면 사이에 만곡면을 가진다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어 있는 것이 바람직하다. 만곡면은, 예를 들어 도전층(242B)의 단부에서, 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 한다. 단부에 각을 가지지 않으면, 추후의 성막 공정에서의 막의 피복성이 향상된다.
다음으로 절연체(224), 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전층(242B) 위에 절연체(254)를 성막한다(도 32의 (B) 내지 (D) 참조). 절연체(254)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(254)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다.
다음으로, 절연체(254) 위에 절연체(280)가 되는 절연막을 성막한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 예를 들어, 상기 절연막으로서 스퍼터링법에 의하여 산화 실리콘막을 성막하고, 그 위에 PEALD법 또는 열 ALD법을 사용하여 산화 실리콘막을 성막하면 좋다. 또한, 상기 절연막을 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(280)의 수소 농도를 저감할 수 있다. 또한, 상기 절연막을 성막하기 전에 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 상기 절연막을 성막하여도 좋다. 이러한 처리를 수행함으로써, 절연체(254)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 산화물층(243B), 및 절연체(224) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 또한, 가열 처리에서는 상술한 가열 처리 조건을 사용할 수 있다.
다음으로, 상기 절연막에 대하여 CMP 처리를 수행하여, 상면이 평탄한 절연체(280)를 형성한다(도 32의 (B) 내지 (D) 참조). 또한, 절연체(224)와 마찬가지로, 절연체(280) 위에, 예를 들어 스퍼터링법으로 산화 알루미늄을 성막하고, 절연체(280)에 도달할 때까지 상기 산화 알루미늄에 CMP를 수행하여도 좋다.
여기서 마이크로파 처리를 수행하여도 좋다. 마이크로파 처리는 산소를 포함하는 분위기하 및 감압하에서 수행하는 것이 바람직하다. 마이크로파 처리를 수행함으로써, 산화물(230b) 및 산화물(230a) 내의 수소 농도를 저감할 수 있다. 또한, 수소의 일부는 절연체(254)를 통하여 도전층(242B)에 게터링되는 경우가 있다. 또한, 산화물(230a) 내, 산화물(230b) 내의 VO를 수복 또는 보전할 수 있다.
또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하여도 좋다. 이러한 처리를 수행함으로써, 절연체(280) 내, 산화물(230b) 내, 및 산화물(230a) 내의 수소를 더 효율적으로 제거할 수 있다. 또한 가열 처리의 온도는 300℃ 이상 500℃ 이하로 하는 것이 바람직하다.
또한 마이크로파 처리를 수행하여 절연체(280)의 막질을 개량함으로써, 수소, 물, 불순물 등의 확산을 억제할 수 있다. 따라서 절연체(280) 형성 이후의 후공정 또는 열 처리 등에 의하여 절연체(280)를 통하여 수소, 물, 불순물 등이 산화물(230)로 확산되는 것을 억제할 수 있다.
다음으로, 절연체(280)의 일부, 절연체(254)의 일부, 도전층(242B)의 일부, 및 산화물층(243B)의 일부를 가공하여 산화물(230b)까지 도달하는 개구를 형성한다. 상기 개구는 도전체(205)와 중첩되도록 형성되는 것이 바람직하다. 상기 개구의 형성에 의하여 도전체(242a), 도전체(242b), 산화물(243a), 및 산화물(243b)을 형성한다(도 33의 (A) 내지 (D) 참조).
상기 개구를 형성할 때에 산화물(230b)의 상부가 제거된다. 산화물(230b)의 일부가 제거됨으로써, 산화물(230b)에 홈부가 형성된다. 상기 홈부는 홈부의 깊이에 따라 상기 개구의 형성 공정에서 형성하여도 좋고, 상기 개구의 형성 공정과 다른 공정에서 형성하여도 좋다.
또한, 절연체(280)의 일부, 절연체(254)의 일부, 도전층(242B)의 일부, 산화물층(243B)의 일부, 및 산화물(230b)의 일부의 가공에는 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한 상기 가공은 각각 다른 조건으로 수행하여도 좋다. 예를 들어 절연체(280)의 일부를 드라이 에칭법에 의하여 가공하고, 절연체(254)의 일부를 웨트 에칭법에 의하여 가공하고, 산화물층(243B)의 일부, 도전층(242B)의 일부, 및 산화물(230b)의 일부를 드라이 에칭법에 의하여 가공하여도 좋다. 또한, 산화물층(243B)의 일부 및 도전층(242B)의 일부의 가공과 산화물(230b)의 일부의 가공은 상이한 조건으로 수행하여도 좋다.
여기서, 드라이 에칭법을 사용하여, 산화물(230b)의 일부를 제거하여 홈부를 형성할 때에 바이어스 전력을 강하게 하여 처리하는 것이 바람직하다. 예를 들어, 바이어스 전력의 전력 밀도를 0.03W/cm2 이상으로 하는 것이 바람직하고, 0.06W/cm2 이상으로 하는 것이 더 바람직하다. 또한, 드라이 에칭 처리 시간은 홈부의 깊이에 따라 적절히 설정하면 좋다.
여기서, 산화물(230a), 산화물(230b) 등의 표면에 부착되거나 또는 내부로 확산된 불순물을 제거하는 것이 바람직하다. 상기 불순물로서는, 절연체(280), 절연체(254), 및 도전층(242B)에 포함되는 성분, 상기 개구의 형성 시에 사용하는 장치에 사용되는 부재에 포함되는 성분, 에칭에 사용하는 가스 또는 액체에 포함되는 성분 등에 기인한 것을 들 수 있다. 상기 불순물로서는, 예를 들어 알루미늄, 실리콘, 탄탈럼, 플루오린, 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정 처리를 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 열 처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다. 또한, 상기 세정 처리에 의하여, 상기 홈부가 깊어지는 경우가 있다.
웨트 세정으로서는, 암모니아수, 옥살산, 인산, 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액, 순수, 탄산수 등을 사용하여 세정 처리를 수행하여도 좋다. 또한 이들 수용액, 순수, 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 또한 이들 세정을 적절히 조합하여 수행하여도 좋다.
또한, 본 명세서 등에서는 시판되는 플루오린화 수소산을 순수로 희석한 수용액을 희석 플루오린화 수소산이라고 부르고, 시판되는 암모니아수를 순수로 희석한 수용액을 희석 암모니아수라고 부르는 경우가 있다. 또한, 상기 수용액의 농도, 온도 등은 제거하고자 하는 불순물, 세정되는 반도체 장치의 구성 등에 따라 적절히 조정하면 좋다. 희석 암모니아수의 암모니아 농도는 0.01% 이상 5% 이하, 바람직하게는 0.1% 이상 0.5% 이하로 하면 좋다. 또한, 희석 플루오린화 수소산의 플루오린화 수소 농도는 0.01ppm 이상 100ppm 이하, 바람직하게는 0.1ppm 이상 10ppm 이하로 하면 좋다.
또한 초음파 세정에는 200kHz 이상, 바람직하게는 900kHz 이상의 주파수를 사용하는 것이 바람직하다. 상기 주파수를 사용함으로써, 산화물(230b) 등에 대한 대미지를 저감할 수 있다.
또한, 상기 세정 처리를 복수회 수행하여도 좋고, 세정 처리마다 세정액을 변경하여도 좋다. 예를 들어, 제 1 세정 처리로서 희석 플루오린화 수소산 또는 희석 암모니아수를 사용한 처리를 수행하고, 제 2 세정 처리로서 순수 또는 탄산수를 사용한 처리를 수행하여도 좋다.
상기 세정 처리로서, 본 실시형태에서는 희석 플루오린화 수소산을 사용하여 웨트 세정을 수행하고, 이어서 순수 또는 탄산수를 사용하여 웨트 세정을 수행한다. 상기 세정 처리를 수행함으로써, 산화물(230a), 산화물(230b) 등의 표면에 부착되거나 또는 내부로 확산된 불순물을 제거할 수 있다. 또한 산화물(230b) 위에 형성되는 산화물(230c)의 결정성을 높일 수 있다.
여기까지의 드라이 에칭 등의 가공 또는 상기 세정 처리에 의하여, 상기 개구와 중첩되고, 또한 산화물(230b)과 중첩되지 않는 영역의 절연체(224)의 막 두께가, 산화물(230b)과 중첩되는 영역의 절연체(224)의 막 두께보다 얇아지는 경우가 있다.
상기 에칭 후 또는 상기 세정 후에 가열 처리를 수행하여도 좋다. 가열 처리는 100℃ 이상 450℃ 이하, 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이에 의하여, 산화물(230a) 및 산화물(230b)에 산소를 공급함으로써, 산소 결손을 저감할 수 있다. 또한, 이와 같은 열 처리를 수행함으로써, 산화물(230b)의 결정성을 향상시켜, 산화물(230b)의 홈부에 형성되는 산화물(230c)의 결정성도 향상시킬 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 산소 분위기에서 가열 처리를 수행한 후, 이에 연속하여 대기에 노출시키지 않고 질소 분위기에서 가열 처리를 수행하여도 좋다.
다음으로, 산화막(230C)을 성막한다. 산화막(230C)의 성막 전에 가열 처리를 수행하여도 좋고, 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속적으로 산화막(230C)을 성막하는 것이 바람직하다. 또한 상기 가열 처리는 산소를 포함하는 분위기에서 수행하는 것이 바람직하다. 이러한 처리를 수행함으로써, 산화물(230b)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
여기서, 산화막(230C)은 적어도 산화물(230b)에 형성된 홈부의 내벽, 산화물(243a)의 측면의 일부, 산화물(243b)의 측면의 일부, 도전체(242a)의 측면의 일부, 도전체(242b)의 측면의 일부, 절연체(254)의 측면의 일부, 및 절연체(280)의 측면의 일부와 접하도록 제공되는 것이 바람직하다. 도전체(242a)(도전체(242b))는 산화물(243a)(산화물(243b)), 절연체(254), 및 산화막(230C)으로 둘러싸임으로써, 추후의 공정에서 도전체(242a)(도전체(242b))의 산화로 인한 도전율의 저하를 억제할 수 있다.
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 산화막(230C)에 요구되는 특성에 맞추어, 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여 산화막(230C)을 성막하면 좋다.
산화막(230C)을 스퍼터링법에 의하여 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 또는, 산화막(230C)의 성막 시에 스퍼터링 가스에 포함되는 산소의 일부가 절연체(280)에 공급되는 경우가 있다. 따라서 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다. 또한, 이와 같이 산소를 많이 포함하는 분위기에서 산화막(230C)을 성막함으로써, 산화막(230C)을 CAAC-OS화하기 쉬워진다.
산화막(230C)의 성막은 기판을 가열하면서 수행하는 것이 바람직하다. 이때, 기판 온도를 200℃ 이상으로 함으로써, 산화막(230C) 및 산화물(230b) 내의 산소 결손을 저감할 수 있다. 기판을 가열하면서 성막함으로써, 산화막(230C) 및 산화물(230b)의 결정성을 향상시킬 수 있다.
본 실시형태에서는 산화막(230C)으로서, 앞의 실시형태에서 설명한 ALD법에 의하여 앞의 실시형태에서 설명한 금속 산화물을 성막하다.
다음으로, 리소그래피법에 의하여 산화막(230C)의 일부를 선택적으로 제거한다(도 34의 (A), (C), 및 (D) 참조). 또한, 산화막(230C)의 일부는 웨트 에칭법 등을 사용하여 제거하는 것이 좋다. 본 공정에 의하여 채널 폭 방향으로 인접하는 트랜지스터(200) 사이에 위치하는 산화막(230C)의 일부를 제거할 수 있다.
또한, 상기 공정에 의하여 산화막(230C)의 일부가 제거된 영역에서는 절연체(224)의 표면, 절연체(280)의 표면이 노출된다. 이때, 상기 영역의, 절연체(224)의 막 두께 및 절연체(280)의 막 두께가 얇아지는 경우가 있다. 또한, 상기 영역의 절연체(224)가 제거되고, 절연체(222)의 표면이 노출되는 경우가 있다.
다음으로, 산화막(230D)을 성막한다(도 35의 (A) 내지 (D) 참조). 산화막(230D)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 산화막(230D)에 요구되는 특성에 맞추어, 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여 산화막(230D)을 성막하면 좋다. 본 실시형태에서는 산화막(230D)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하여 성막한다.
산화막(230D)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화막(230C)에 공급되는 경우가 있다. 또는, 산화막(230D)의 성막 시에 스퍼터링 가스에 포함되는 산소의 일부가 절연체(280)에 공급되는 경우가 있다. 따라서 산화막(230D)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
다음으로, 절연막(250A)을 성막한다(도 35의 (A) 내지 (D) 참조). 절연막(250A)의 성막 전에 가열 처리를 수행하여도 좋고, 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속적으로 절연막(250A)을 성막하여도 좋다. 또한 상기 가열 처리는 산소를 포함하는 분위기에서 수행하는 것이 바람직하다. 이러한 처리를 수행함으로써, 산화막(230D)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 산화막(230C), 및 산화막(230D) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다.
절연막(250A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 절연막(250A)을 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연막(250A)의 수소 농도를 저감할 수 있다. 절연막(250A)은 추후의 공정에서 산화물(230d)과 접하는 절연체(250)가 되기 때문에, 이와 같이 수소 농도가 저감되어 있는 것이 적합하다.
여기서, 절연막(250A)을 성막한 후에, 산소를 포함한 분위기하 및 감압하에서 마이크로파 처리를 수행하여도 좋다. 마이크로파 처리를 수행함으로써, 절연막(250A) 내, 산화막(230D) 내, 산화막(230C) 내, 산화물(230b) 내, 및 산화물(230a) 내의 수소 농도를 저감할 수 있다. 또한 수소의 일부는 도전체(242a) 및 도전체(242b)에 게터링되는 경우가 있다. 또한, 산화물(230a), 산화물(230b), 산화막(230C), 및 산화막(230D) 내의 VO를 수복 또는 보전할 수 있다.
또한 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하여도 좋다. 이러한 처리를 수행함으로써, 절연막(250A) 내, 산화막(230D) 내, 산화막(230C) 내, 산화물(230b) 내, 및 산화물(230a) 내의 수소를 효율적으로 제거할 수 있다. 또한 수소의 일부는 도전체(242a) 및 도전체(242b)에 게터링되는 경우가 있다. 또는 마이크로파 처리 후에 감압 상태를 유지한 상태에서 가열 처리를 수행하는 단계를 복수회 반복하여 수행하여도 좋다. 가열 처리를 반복적으로 수행함으로써, 절연막(250A) 내, 산화막(230D) 내, 산화막(230C) 내, 산화물(230b) 내, 및 산화물(230a) 내의 수소를 더 효율적으로 제거할 수 있다. 또한 가열 처리의 온도는 300℃ 이상 500℃ 이하로 하는 것이 바람직하다.
또한 마이크로파 처리를 수행하여 절연막(250A)의 막질을 개량함으로써, 수소, 물, 또는 불순물 등의 확산을 억제할 수 있다. 따라서 도전체(260)가 되는 도전막의 성막 등의 후공정, 또는 열 처리 등의 후처리에 의하여 절연체(250)를 통하여 수소, 물, 불순물 등이 산화물(230b), 산화물(230a) 등으로 확산되는 것을 억제할 수 있다.
다음으로, 도전막(260A), 도전막(260B)을 이 순서대로 성막한다(도 36의 (A) 내지 (D) 참조). 도전막(260A) 및 도전막(260B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 ALD법을 사용하여 도전막(260A)을 성막하고, CVD법을 사용하여 도전막(260B)을 성막한다.
다음으로, CMP 처리에 의하여 산화막(230C), 산화막(230D), 절연막(250A), 도전막(260A), 및 도전막(260B)을 절연체(280)가 노출될 때까지 연마함으로써, 산화물(230c), 산화물(230d), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 37의 (A) 내지 (D) 참조). 이로써, 산화물(230c)은 산화물(230b)에 도달하는 개구 및 산화물(230b)의 홈부의 내벽(측벽 및 바닥면)의 일부를 덮도록 배치된다. 또한 산화물(230d)은 산화물(230c)을 개재하여 상기 개구 및 상기 홈부의 내벽을 덮도록 배치된다. 또한 절연체(250)는 산화물(230c) 및 산화물(230d)을 개재하여 상기 개구 및 상기 홈부의 내벽을 덮도록 배치된다. 또한 도전체(260)는 산화물(230c), 산화물(230d), 및 절연체(250)를 개재하여 상기 개구 및 상기 홈부를 매립하도록 배치된다.
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(250) 및 절연체(280) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 또한 상기 가열 처리 후, 대기에 노출시키지 않고 연속적으로 절연체(282)의 성막을 수행하여도 좋다.
다음으로, 산화물(230c) 위, 산화물(230d) 위, 절연체(250) 위, 도전체(260) 위, 및 절연체(280) 위에 절연체(282)를 형성한다(도 38의 (B) 내지 (D) 참조). 절연체(282)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 절연체(282)로서는 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하는 것이 바람직하다. 스퍼터링법을 사용하여 산소를 포함하는 분위기에서 절연체(282)의 성막을 수행함으로써, 성막하면서 절연체(280)에 산소를 첨가할 수 있다. 이때, 기판을 가열하면서 절연체(282)를 성막하는 것이 바람직하다. 또한, 도전체(260)의 상면에 접하여 절연체(282)를 형성함으로써, 이 후의 가열 처리에 있어서 절연체(280)가 가지는 산소가 도전체(260)에 흡수되는 것을 억제할 수 있어 바람직하다.
다음으로, 절연체(282)의 일부, 절연체(280)의 일부, 절연체(254)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)의 일부, 및 절연체(214)의 일부를 가공하여 절연체(212)까지 도달하는 개구를 형성한다(도 39의 (A) 내지 (D) 참조). 상기 개구는 트랜지스터(200)를 둘러싸도록 형성되는 경우가 있다. 또는 상기 개구는 복수의 트랜지스터(200)를 둘러싸도록 형성되는 경우가 있다. 따라서, 상기 개구에서 절연체(282)의 측면, 절연체(280)의 측면, 절연체(254)의 측면, 절연체(224)의 측면, 절연체(222)의 측면, 절연체(216)의 측면, 및 절연체(214)의 측면이 노출된다.
절연체(282)의 일부, 절연체(280)의 일부, 절연체(254)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)의 일부, 및 절연체(214)의 일부의 가공에는 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한 상기 가공은 각각 다른 조건으로 수행하여도 좋다. 또한 상기 공정에서, 절연체(212)의 상기 개구와 중첩되는 영역의 막 두께가 얇아지는 경우가 있다.
다음으로, 절연체(282), 절연체(280), 절연체(254), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)를 덮어 절연체(287)를 형성한다(도 40의 (B) 내지 (D) 참조). 절연체(287)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 절연체(287)는 다층으로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 질화 실리콘을 성막하여도 좋다. 도 40의 (B) 내지 (D)에 나타낸 바와 같이, 절연체(287)는 상기 개구의 바닥면에서 절연체(212)와 접한다. 즉, 트랜지스터(200)는 상면 및 측면이 절연체(287)에, 하면이 절연체(212)에 감싸인다. 이와 같이, 배리어성이 높은 절연체(287) 및 절연체(212)로 트랜지스터(200)를 감쌈으로써, 외부로부터 수분 및 수소가 침입하는 것을 방지할 수 있다.
다음으로, 절연체(287) 위에 절연체(283)를 형성하여도 좋다(도 40의 (B) 내지 (D) 참조). 또한 절연체(283)는 피복성이 높은 성막 방법을 사용하여 성막하는 것이 바람직하다. 예를 들어, 절연체(283)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한, 절연체(283)에는 절연체(212)와 같은 재료를 사용하는 것이 바람직하다.
구체적으로는, CVD법을 사용하여 질화 실리콘을 성막하는 것이 좋다. 특히, 절연체(283)는 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 CVD법에 의하여 성막하는 것이 좋다.
다음으로, 절연체(283) 위에 절연체(274)가 되는 절연막을 성막한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 예를 들어, CVD법을 사용하여 산화 실리콘을 성막하는 것이 좋다. 또한, 상기 절연막을 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 상기 절연막의 수소 농도를 저감할 수 있다.
이어서, 절연체(274)가 되는 절연막에 대하여 CMP 처리를 수행하여, 상면이 평탄한 절연체(274)를 형성한다(도 40의 (B) 내지 (D) 참조).
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(282)의 성막에 의하여 첨가된 산소를 절연체(280)로 확산시키고, 또한 산화물(230c)을 통하여, 산화물(230a) 및 산화물(230b)에 공급할 수 있다. 또한 상기 가열 처리는 절연체(274)의 형성 후에 한정되지 않고, 절연체(282)의 성막 후, 절연체(283)의 성막 후 등에 수행하여도 좋다.
다음으로, 절연체(254), 절연체(280), 절연체(282), 절연체(287), 및 절연체(283)에, 도전체(242a)에 도달하는 개구 및 도전체(242b)에 도달하는 개구를 형성한다(도 41의 (A) 및 (B) 참조). 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다. 또한 도 41의 (A)에서 상기 개구의 형상은 상면에서 보았을 때 원형이지만, 이에 한정되는 것이 아니다. 예를 들어 상기 개구는 상면에서 보았을 때 타원 등의 대략 원형, 사각형 등의 다각형, 사각형 등의 다각형의 모서리 부분을 둥글게 한 형상이어도 좋다.
다음으로, 절연체(241a) 및 절연체(241b)가 되는 절연막을 성막하고, 상기 절연막을 이방성 에칭하여 절연체(241a) 및 절연체(241b)를 형성한다(도 41의 (A) 및 (B) 참조). 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 상기 절연막으로서는 산소의 투과를 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어 ALD법을 사용하여 산화 알루미늄막을 성막하는 것이 바람직하다. 또는, PEALD법을 사용하여 질화 실리콘막을 성막하는 것이 바람직하다. 질화 실리콘은 수소에 대한 차단성이 높기 때문에 바람직하다.
또한, 절연체(241a) 및 절연체(241b)가 되는 절연막의 이방성 에칭으로서는, 예를 들어 드라이 에칭법 등을 사용하면 좋다. 개구의 측벽부에 절연체(241a) 및 절연체(241b)를 제공함으로써 외부로부터의 산소의 투과를 억제하고, 다음으로 형성하는 도전체(240a) 및 도전체(240b)의 산화를 방지할 수 있다. 또한, 도전체(240a) 및 도전체(240b)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(240a) 및 도전체(240b)가 되는 도전막을 성막한다. 상기 도전막은 물, 수소 등 불순물의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조로 하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등의 막과, 텅스텐, 몰리브데넘, 구리 등과의 적층으로 할 수 있다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 도전체(240a) 및 도전체(240b)가 되는 도전막의 일부를 제거하여 절연체(283) 및 절연체(274)의 상면을 노출시킨다. 그 결과, 개구에만, 상기 도전막이 잔존함으로써 상면이 평탄한 도전체(240a) 및 도전체(240b)를 형성할 수 있다(도 41의 (A) 및 (B) 참조). 또한, 상기 CMP 처리에 의하여 절연체(283)의 상면의 일부 및 절연체(274)의 상면의 일부가 제거되는 경우가 있다.
다음으로, 도전체(246a) 및 도전체(246b)가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
다음으로 도전체(246a) 및 도전체(246b)가 되는 도전막을 리소그래피법에 의하여 가공하여, 도전체(240a)의 상면과 접하는 도전체(246a) 및 도전체(240b)의 상면과 접하는 도전체(246b)를 형성한다. 이때, 도전체(246a) 및 도전체(246b)와 절연체(283)가 중첩되지 않는 영역의 절연체(283)의 일부가 제거되는 경우가 있다(도 42의 (A) 및 (B) 참조).
다음으로 도전체(246a) 위, 도전체(246b) 위, 및 절연체(283) 위에 절연체(286)를 성막한다(도 29의 (A) 내지 (D) 참조). 절연체(286)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 절연체(286)는 다층으로 하여도 좋다. 예를 들어, 스퍼터링법을 사용하여 질화 실리콘을 성막하고, 상기 질화 실리콘 위에 CVD법을 사용하여 질화 실리콘을 성막하여도 좋다.
이러한 식으로, 도 29의 (A) 내지 (D)에 나타낸 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다. 도 30의 (A) 내지 도 42의 (D)에 나타낸 바와 같이, 본 실시형태에 나타낸 반도체 장치의 제작 방법을 사용함으로써, 트랜지스터(200)를 제작할 수 있다.
<반도체 장치의 변형예 2>
이하에서는, 도 43의 (A) 내지 (D)를 사용하여 본 실시형태에서의 반도체 장치의 일례에 대하여 설명한다.
도 43의 (A)에는 트랜지스터(200A)를 가지는 반도체 장치의 상면도를 나타내었다. 또한 도 43의 (B)는 도 43의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한 도 43의 (C)는 도 43의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이다. 또한 도 43의 (D)는 도 43의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 도 43의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 43의 (A) 내지 (D)에 나타낸 반도체 장치에서, <반도체 장치의 구성예> 및 <반도체 장치의 변형예 1>에 나타낸 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다. 또한 본 항목에서도 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예> 및 <반도체 장치의 변형예 1>에서 자세히 설명한 재료를 사용할 수 있다.
도 43의 (A) 내지 (D)에 나타낸 반도체 장치는 도 29의 (A) 내지 (D)에 나타낸 반도체 장치의 변형예이다. 도 43의 (A) 내지 (D)에 나타낸 반도체 장치는, 절연체(271a) 및 절연체(271b)를 가지는 점이 도 29의 (A) 내지 (D)에 나타낸 반도체 장치와 상이하다. 또한, 산화물(230c) 및 산화물(230d)을 가지지 않는 것이 상이하다.
도 43의 (A) 내지 (D)에 나타낸 반도체 장치에서는, 도전체(242a)와 절연체(254) 사이에 절연체(271a)가 제공되고, 도전체(242b)와 절연체(254) 사이에 절연체(271b)가 제공되어 있다.
여기서, 절연체(271a) 및 절연체(271b)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 이에 의하여, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242a) 및 도전체(242b)에 의한, 절연체(280)가 가지는 과잉 산소의 흡수를 억제할 수 있다. 또한 도전체(242a) 및 도전체(242b)의 산화를 억제함으로써, 트랜지스터와 배선의 접촉 저항이 증가되는 것을 억제할 수 있다. 따라서 트랜지스터(200A)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다. 절연체(271a) 및 절연체(271b)는, 예를 들어 절연체(254)와 같은 재료를 사용하여 제공할 수 있다.
또한, 도 43의 (A) 내지 (D)에 나타낸 반도체 장치의 제작 방법에 있어서, 절연체(271a) 및 절연체(271b)가 되는 절연층과, 상기 절연층 위에 제공한 도전층을 도전막(242A)의 마스크로서 기능시킴으로써, 도전체(242a) 및 도전체(242b)는 각각 측면과 상면이 교차되는 단부가 모서리 형상이 된다. 도전체(242a)(도전체(242b))의 측면과 상면이 교차되는 단부가 모서리 형상이 됨으로써, 상기 단부가 곡면을 가지는 경우보다, 도전체(242a)(도전체(242b))의 단면적이 커진다. 이로써, 도전체(242a)(도전체(242b))의 저항이 저감되기 때문에, 트랜지스터(200A)의 온 전류를 크게 할 수 있다.
또한, 산화물(230c) 및 산화물(230d)을 제공하지 않는 구성으로 함으로써, 트랜지스터(200A)와, 상기 트랜지스터(200A)에 인접하는 트랜지스터(200A) 사이에 기생 트랜지스터가 생기는 것을 억제하고, 도전체(260)를 따른 누설 경로가 생기는 것을 억제할 수 있다. 따라서, 양호한 전기 특성을 가지며 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다.
<반도체 장치의 응용예>
이하에서는 도 44의 (A) 및 (B)를 사용하여, 앞의 <반도체 장치의 구성예> 및 앞의 <반도체 장치의 변형예>에서 나타낸 것과 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다. 또한 도 44의 (A) 및 (B)에 나타낸 반도체 장치에서, <반도체 장치의 변형예>에 나타낸 반도체 장치(도 29의 (A) 내지 (D) 참조)를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다. 또한 본 항목에서 트랜지스터(200)의 구성 재료로서는 <반도체 장치의 구성예> 및 <반도체 장치의 변형예>에서 자세히 설명한 재료를 사용할 수 있다.
도 44의 (A) 및 (B)에 복수의 트랜지스터(트랜지스터(200_1) 내지 트랜지스터(200_n))를 절연체(287) 및 절연체(283)와 절연체(212)로 포괄하여 밀봉한 구성을 나타내었다. 또한, 도 44의 (A) 및 (B)에서, 복수의 트랜지스터는 채널 길이 방향으로 배열된 것으로 보이지만, 이에 한정되는 것이 아니다. 복수의 트랜지스터는 채널 폭 방향으로 배열되어 있어도 좋고, 매트릭스상으로 배치되어 있어도 좋다. 또한, 설계에 따라 규칙성을 가지지 않고 배치되어도 좋다.
도 44의 (A)에 나타낸 바와 같이, 복수의 트랜지스터(트랜지스터(200_1) 내지 트랜지스터(200_n))의 외측에서, 절연체(287) 및 절연체(283)와 절연체(212)가 접하는 부분(이하, 밀봉부(265)라고 부르는 경우가 있음)이 형성되어 있다. 밀봉부(265)는 복수의 트랜지스터(트랜지스터군이라고도 함)를 둘러싸도록 형성되어 있다. 이와 같은 구조로 함으로써, 복수의 트랜지스터를 절연체(287) 및 절연체(283)와 절연체(212)로 감쌀 수 있다. 따라서 밀봉부(265)로 둘러싸인 트랜지스터군이 기판 위에 복수 제공된다.
또한, 밀봉부(265)에 중첩시켜 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)을 제공하여도 좋다. 상기 기판은 다이싱 라인에서 분단되기 때문에, 밀봉부(265)로 둘러싸인 트랜지스터군이 하나의 칩으로 꺼내진다.
또한, 도 44의 (A)에서는, 복수의 트랜지스터(트랜지스터(200_1) 내지 트랜지스터(200_n))를 하나의 밀봉부(265)로 둘러싸는 예를 나타내었지만, 이에 한정되는 것이 아니다. 도 44의 (B)에 나타낸 바와 같이, 복수의 트랜지스터를 복수의 밀봉부로 둘러싸는 구성으로 하여도 좋다. 도 44의 (B)에서는, 복수의 트랜지스터를 밀봉부(265a)로 둘러싸고, 또한 외측의 밀봉부(265b)로도 둘러싸는 구성으로 하였다.
이와 같이, 복수의 밀봉부로 복수의 트랜지스터(트랜지스터(200_1) 내지 트랜지스터(200_n))를 둘러싸는 구성으로 함으로써, 절연체(287)와 절연체(212)가 접하는 부분이 증가하기 때문에, 절연체(287)와 절연체(212)의 밀착성을 더 향상시킬 수 있다. 이에 의하여, 더 확실하게 복수의 트랜지스터를 밀봉할 수 있다.
이 경우, 밀봉부(265a) 또는 밀봉부(265b)에 중첩시켜 다이싱 라인을 제공하여도 좋고, 밀봉부(265a)와 밀봉부(265b) 사이에 다이싱 라인을 제공하여도 좋다.
본 발명의 일 형태에 의하여 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 45 및 도 46을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태에 따른 반도체 장치(기억 장치)의 일례를 도 45에 나타내었다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서는, 앞의 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작 빈도가 매우 낮기 때문에, 기억 장치의 소비 전력을 충분히 저감할 수 있다.
도 45에 나타낸 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
또한 도 45에 나타낸 기억 장치를 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서, 도 45에 나타낸 트랜지스터(300)에서는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우에 대하여 설명하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 45에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 유전체로서 기능하는 절연체(130)를 가진다. 여기서, 절연체(130)로서는, 앞의 실시형태에 나타낸 절연체(286)로서 사용할 수 있는 절연체를 사용하는 것이 바람직하다.
또한 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한, 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다.
도 45에서는 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 절연체(130)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는, 용량 소자(100), 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328), 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 45에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218), 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(100), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다.
여기서, 앞의 실시형태에 나타낸 절연체(241a) 및 절연체(241b)와 마찬가지로, 플러그로서 기능하는 도전체(218)의 측면에 접하여 절연체(217)가 제공된다. 절연체(217)는, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에 형성된 개구의 내벽에 접하여 제공되어 있다. 즉, 절연체(217)는 도전체(218)와, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 사이에 제공되어 있다. 또한, 도전체(205)는 도전체(218)와 병행하여 형성할 수 있기 때문에, 도전체(205)의 측면에 접하여 절연체(217)가 형성되는 경우도 있다.
절연체(217)로서는, 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(217)는 절연체(212), 절연체(214), 및 절연체(222)에 접하여 제공되기 때문에, 절연체(210) 또는 절연체(216) 등으로부터 물 또는 수소 등의 불순물이 도전체(218)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 바람직하다. 또한, 절연체(210) 또는 절연체(216)에 포함되는 산소가 도전체(218)에 흡수되는 것을 방지할 수 있다.
절연체(217)는 절연체(241a) 및 절연체(241b)와 같은 방법으로 형성할 수 있다. 예를 들어, PEALD법을 사용하여 질화 실리콘을 성막하고, 이방성 에칭을 사용하여 도전체(356)에 도달하는 개구를 형성하면 좋다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어 절연체(150), 절연체(210), 절연체(352), 및 절연체(354) 등에는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어 상기 절연체는 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(214), 절연체(212), 및 절연체(350) 등으로서는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어 도전체(328), 도전체(330), 도전체(356), 도전체(218), 및 도전체(112) 등으로서는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 낮게 할 수 있다.
<산화물 반도체가 제공된 층의 배선 또는 플러그>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 가지는 절연체가 제공되는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 가지는 절연체와, 상기 과잉 산소 영역을 가지는 절연체에 제공하는 도전체 사이에 배리어성을 가지는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 45에서는 과잉 산소를 포함하는 절연체(224) 및 절연체(280)와, 도전체(240) 사이에 절연체(241)를 제공하는 것이 좋다. 절연체(241)와, 절연체(222), 절연체(282), 절연체(287), 및 절연체(283)가 접하여 제공되면, 절연체(224) 및 트랜지스터(200)는 배리어성을 가지는 절연체로 밀봉되는 구조를 가질 수 있다.
즉, 절연체(241)를 제공함으로써, 절연체(224) 및 절연체(280)에 포함되는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한 절연체(241)로서는, 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물 등을 사용할 수 있다.
또한, 앞의 실시형태와 마찬가지로, 트랜지스터(200)는 절연체(212), 절연체(214), 절연체(282), 절연체(287), 절연체(283)로 밀봉되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(274), 절연체(150) 등에 포함되는 수소가 절연체(280) 등에 혼입되는 것을 저감할 수 있다.
여기서, 절연체(283), 절연체(287), 및 절연체(282)에는 도전체(240)가 관통되고, 절연체(214) 및 절연체(212)에는 도전체(218)가 관통되어 있지만, 상술한 바와 같이, 절연체(241)가 도전체(240)에 접하여 제공되고, 절연체(217)가 도전체(218)에 접하여 제공되어 있다. 이에 의하여, 도전체(240) 및 도전체(218)를 통하여 절연체(212), 절연체(214), 절연체(282), 절연체(287), 및 절연체(283) 내측에 혼입되는 수소를 저감할 수 있다. 이러한 식으로, 절연체(212), 절연체(214), 절연체(282), 절연체(287), 절연체(283), 절연체(241), 및 절연체(217)로 트랜지스터(200)를 더 확실하게 밀봉하고, 절연체(274) 등에 포함되는 수소 등의 불순물이 외측으로부터 혼입하는 것을 저감할 수 있다.
또한, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)는, 앞의 실시형태에 나타낸 바와 같이, 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 형성되는 것이 바람직하다. 이로써, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)의 수소 농도를 저감할 수 있다.
이와 같이, 트랜지스터(200) 근방의 실리콘계 절연막의 수소 농도를 저감하여, 산화물(230)의 수소 농도를 저감할 수 있다.
<다이싱 라인>
이하에서는, 대면적 기판을 반도체 소자마다 분단함으로써, 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 우선 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인에서 절단하여, 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 45에 나타낸 바와 같이, 절연체(287)와 절연체(212)가 접하는 영역이 다이싱 라인과 중첩되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(282), 절연체(280), 절연체(254), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 개구를 제공한다.
즉, 절연체(282), 절연체(280), 절연체(254), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 제공된 상기 개구에서 절연체(212)와 절연체(287)가 접한다. 또한 절연체(282), 절연체(280), 절연체(254), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 개구를 제공하고, 절연체(212)와 절연체(287)가 접하는 구성으로 하여도 좋다. 예를 들어, 이때 절연체(212)와 절연체(287)를 동일한 재료 및 동일한 방법을 사용하여 형성하여도 좋다. 절연체(212) 및 절연체(287)를 동일한 재료 및 동일한 방법으로 제공함으로써, 밀착성을 높일 수 있다. 예를 들어, 질화 실리콘을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(212), 절연체(214), 절연체(282), 절연체(287), 및 절연체(283)로 트랜지스터(200)를 둘러쌀 수 있다. 절연체(212), 절연체(214), 절연체(282), 절연체(287), 및 절연체(283) 중 적어도 하나는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에 나타내는 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써 복수의 칩으로 가공하여도 분단된 기판의 측면 방향으로부터 수소 또는 물 등의 불순물이 혼입되어 트랜지스터(200)로 확산되는 것을 방지할 수 있다.
또한, 상기 구조에 의하여, 절연체(280) 및 절연체(224)의 과잉 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280) 및 절연체(224)의 과잉 산소는 트랜지스터(200)에서의 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여, 트랜지스터(200)에서의 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200)에서의 채널이 형성되는 산화물을 결함 준위 밀도가 낮고, 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다.
또한, 도 45에 나타낸 기억 장치에서는 용량 소자(100)의 형상을 플레이너형으로 하였지만, 본 실시형태에 나타낸 기억 장치는 이에 한정되는 것이 아니다. 예를 들어 도 46에 나타낸 바와 같이, 용량 소자(100)의 형상을 실린더형으로 하여도 좋다. 또한, 도 46에 나타낸 기억 장치는 절연체(150)보다 아래의 구성은 도 45에 나타낸 반도체 장치와 마찬가지이다.
절연체(130) 위에 절연체(150)가 제공되고, 절연체(150) 위에 절연체(142)가 제공되어 있다. 또한, 절연체(150) 및 절연체(142)에 개구가 형성되어 있다.
도 46에 나타낸 용량 소자(100)는 도전체(115)와, 도전체(115) 및 절연체(142) 위의 절연체(145)와, 절연체(145) 위의 도전체(125)를 가진다. 여기서, 상기 개구 내에 도전체(115), 절연체(145), 및 도전체(125)의 적어도 일부가 배치된다.
도전체(115)는 용량 소자(100)의 하부 전극으로서 기능하고, 도전체(125)는 용량 소자(100)의 상부 전극으로서 기능하고, 절연체(145)는 용량 소자(100)의 유전체로서 기능한다. 용량 소자(100)는 절연체(150) 및 절연체(142)의 개구에서, 바닥면뿐만 아니라 측면에서도 상부 전극과 하부 전극이 유전체를 사이에 두고 대향하는 구성을 가지기 때문에, 단위 면적당 정전 용량을 크게 할 수 있다. 따라서 상기 개구의 깊이를 깊게 할수록, 용량 소자(100)의 정전 용량을 크게 할 수 있다. 이와 같이 용량 소자(100)의 단위 면적당 정전 용량을 크게 함으로써, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다.
도전체(125) 및 절연체(145) 위에는 절연체(152)가 제공되어 있다.
절연체(152)로서는, 절연체(280)로서 사용할 수 있는 절연체를 사용하면 좋다. 또한 절연체(142)는, 절연체(150)의 개구를 형성할 때의 에칭 스토퍼로서 기능하는 것이 바람직하고, 절연체(214)로서 사용할 수 있는 절연체를 사용하면 좋다.
절연체(150) 및 절연체(142)에 형성된 개구를 상면에서 본 형상은 사각형이어도 좋고, 사각형 이외의 다각형이어도 좋고, 다각형의 모서리 부분을 만곡시킨 형상이어도 좋고, 타원을 포함하는 원형이어도 좋다. 여기서, 상면에서 보았을 때, 상기 개구와 트랜지스터(200)가 중첩되는 면적이 큰 것이 바람직하다. 이와 같은 구성으로 함으로써, 용량 소자(100)와 트랜지스터(200)를 가지는 반도체 장치의 점유 면적을 감소시킬 수 있다.
도전체(115)는 절연체(142) 및 절연체(150)에 형성된 개구와 접하여 배치된다. 도전체(115)의 상면은, 절연체(142)의 상면과 실질적으로 일치하는 것이 바람직하다. 또한 도전체(115)의 하면에는 절연체(130)의 개구를 통하여 도전체(110)와 접한다. 도전체(115)는 ALD법 또는 CVD법 등을 사용하여 성막하는 것이 바람직하고, 예를 들어 도전체(205)로서 사용할 수 있는 도전체를 사용하면 좋다.
절연체(145)는 도전체(115) 및 절연체(142)를 덮도록 배치된다. 예를 들어 ALD법 또는 CVD법 등을 사용하여 절연체(145)를 성막하는 것이 바람직하다. 절연체(145)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 지르코늄, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다. 예를 들어 절연체(145)로서는, 산화 지르코늄, 산화 알루미늄, 산화 지르코늄이 이 순서대로 적층된 절연막을 사용할 수 있다.
또한 절연체(145)에는 산화질화 실리콘 등의 절연 내력이 큰 재료 또는 고유전율(high-k) 재료를 사용하는 것이 바람직하다. 또는 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 질화물 등이 있다. 이와 같은 high-k 재료를 사용함으로써, 절연체(145)를 두껍게 하여도 용량 소자(100)의 정전 용량을 충분히 확보할 수 있다. 절연체(145)를 두껍게 함으로써, 도전체(115)와 도전체(125) 사이에 발생하는 누설 전류를 억제할 수 있다.
한편, 절연 내력이 큰 재료로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 수지 등이 있다. 예를 들어 ALD법을 사용하여 성막한 질화 실리콘, PEALD법을 사용하여 성막한 산화 실리콘, ALD법을 사용하여 성막한 질화 실리콘이 이 순서대로 적층된 절연막을 사용할 수 있다. 이와 같은 절연 내력이 큰 절연체를 사용함으로써, 절연 내력을 향상시키고 용량 소자(100)의 정전 파괴를 억제할 수 있다.
도전체(125)는 절연체(142) 및 절연체(150)에 형성된 개구를 매립하도록 배치된다. 또한 도전체(125)는 도전체(140) 및 도전체(153)를 통하여 배선(1005)에 전기적으로 접속되어 있다. 도전체(125)는 ALD법 또는 CVD법 등을 사용하여 성막하는 것이 바람직하고, 예를 들어 도전체(205)로서 사용할 수 있는 도전체를 사용하면 좋다.
또한 도전체(153)는 절연체(154) 위에 제공되어 있고, 절연체(156)로 덮여 있다. 도전체(153)로서는 도전체(112)로서 사용할 수 있는 도전체를 사용하면 좋고, 절연체(156)로서는 절연체(152)로서 사용할 수 있는 절연체를 사용하면 좋다. 여기서, 도전체(153)는 도전체(140)의 상면과 접하고, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)의 단자로서 기능한다.
상술한 바와 같이, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 47의 (A), (B), 및 도 48의 (A) 내지 (H)를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고, 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 47의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 가진다. 프리차지 회로는 배선을 프리차지하는 기능을 가진다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터 입력되는 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 가진다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 47의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일한 평면에 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어 도 47의 (B)에 나타낸 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)를 제공하여도 좋다. 예를 들어 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 48의 (A) 내지 (H)는 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 48의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서는, 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 48의 (A)에 나타낸 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
여기서 도 48의 (A)에 나타낸 메모리 셀(1471)의 트랜지스터(M1)는 트랜지스터(200)에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 48의 (B)에 나타낸 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 48의 (C)에 나타낸 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀이어도 좋다.
앞의 실시형태에서 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 48의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 48의 (D)에 나타낸 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 가진다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서는, 트랜지스터(M2)로서 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
여기서, 도 48의 (D)에 나타낸 메모리 셀(1474)은, 도 45에 나타낸 기억 장치에 대응한다. 즉, 트랜지스터(M2)는 트랜지스터(200)에, 용량 소자(CB)는 용량 소자(100)에, 트랜지스터(M3)는 트랜지스터(300)에, 배선(WBL)은 배선(1003)에, 배선(WOL)은 배선(1004)에, 배선(BGL)은 배선(1006)에, 배선(CAL)은 배선(1005)에, 배선(RBL)은 배선(1002)에, 배선(SL)은 배선(1001)에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 48의 (E)에 나타낸 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 48의 (F)에 나타낸 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀이어도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 48의 (G)에 나타낸 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475) 내지 메모리 셀(1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높은 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)로서 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여, 기억 장치를 고집적화할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 48의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 48의 (H)에 나타낸 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5), 트랜지스터(M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 나타낸 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 49의 (A) 및 (B)를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 49의 (A)에 나타낸 바와 같이, 칩(1200)은 CPU(1211), GPU(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 49의 (B)에 나타낸 바와 같이, 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)으로서 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)로서 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리로서는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산(product-sum operation)에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비 전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211)와 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크용 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 공정으로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 공정을 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에 나타낸 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
우선, 기억 장치(720)가 제공된 전자 부품의 예를 도 50의 (A) 및 (B)를 사용하여 설명한다.
도 50의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 50의 (A)에 나타낸 전자 부품(700)은 몰드(711) 내에 기억 장치(720)를 가진다. 도 50의 (A)는 전자 부품(700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(700)은 몰드(711) 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 기억 장치(720)와 와이어(714)에 의하여 전기적으로 접속되어 있다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
기억 장치(720)는 구동 회로층(721)과 기억 회로층(722)을 가진다.
도 50의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(720)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(720)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 '재배선 기판' 또는 '중간 기판'이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편, 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 기억 장치(720)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 50의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 51의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 51의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
도 51의 (B)는 SD 카드의 외관의 모식도이고, 도 51의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
도 51의 (D)는 SSD의 외관의 모식도이고, 도 51의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 52의 (A) 내지 (H)에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 가지는 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 정보 단말기용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 전자책 단말기, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 GPU 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 52의 (A) 내지 (H)에 전자 기기의 예를 나타내었다.
[정보 단말기]
도 52의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다.
정보 단말기(5100)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5102)에 표시하는 애플리케이션, 표시부(5102)에 가지는 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5102)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
도 52의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 가진다.
노트북형 정보 단말기(5200)는 상술한 정보 단말기(5100)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 노트북형 정보 단말기(5200)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 앞에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 52의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등이 있다.
[게임기]
도 52의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 나타낸 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 가진다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(도시하지 않았음)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(도시하지 않았음)에 출력할 수 있다. 이때 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이에 의하여, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 앞의 실시형태에서 설명한 칩을 포함시킬 수 있다.
또한 도 52의 (D)는 게임기의 일례인 거치형 게임기(5400)를 나타낸 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속된다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비 전력의 게임기를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5300)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대용 게임기(5300)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5300)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 게임 중에 이벤트가 발생하는 타이밍, 게임에 등장하는 인물의 언동 등은 게임의 프로그램에 의하여 한정되지 않고 변화시켜 표현할 수 있게 된다.
또한 휴대용 게임기(5300)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 52의 (C), (D)에서는, 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[대형 컴퓨터]
본 발명의 일 형태의 GPU 또는 칩은 대형 컴퓨터에 적용될 수 있다.
도 52의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 나타낸 것이다. 도 52의 (F)는 슈퍼컴퓨터(5500)가 가지는 랙 마운트형 계산기(5502)를 나타낸 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과, 복수의 랙 마운트형 계산기(5502)를 가진다. 또한 복수의 계산기(5502)는 랙(5501)에 격납되어 있다. 또한 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 앞의 실시형태에서 설명한 GPU 또는 칩을 탑재할 수 있다.
슈퍼컴퓨터(5500)는 주로 과학 기술 계산에 이용되는 대형 컴퓨터이다. 과학 기술 계산에서는 방대한 연산을 고속으로 처리할 필요가 있기 때문에, 소비 전력이 높고, 칩의 발열이 크다. 슈퍼컴퓨터(5500)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 소비 전력이 낮은 슈퍼컴퓨터를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 52의 (E), (F)에서는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터로서는, 예를 들어 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 52의 (G)는 이동체의 일례인 자동차의 실내에서의 앞유리 주변을 나타낸 것이다. 도 52의 (G)에서는 대시 보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차의 외측에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[전자 제품]
도 52의 (H)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
10: 트랜지스터, 21: 층, 22: 층, 31: 층, 32: 층, 41: 층, 50: 구조체, 51: 영역, 53: 영역, 54: 영역, 100: 용량 소자, 110: 도전체, 112: 도전체, 115: 도전체, 120: 도전체, 125: 도전체, 130: 절연체, 140: 도전체, 142: 절연체, 145: 절연체, 150: 절연체, 152: 절연체, 153: 도전체, 154: 절연체, 156: 절연체, 200: 트랜지스터, 200_n: 트랜지스터, 200_1: 트랜지스터, 200A: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 217: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 230d: 산화물, 230D: 산화막, 231a: 영역, 231b: 영역, 234: 영역, 236: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242a: 도전체, 242A: 도전막, 242b: 도전체, 242B: 도전층, 243a: 산화물, 243A: 산화막, 243b: 산화물, 243B: 산화물층, 246a: 도전체, 246b: 도전체, 250: 절연체, 250A: 절연막, 254: 절연체, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 265: 밀봉부, 265a: 밀봉부, 265b: 밀봉부, 271a: 절연체, 271b: 절연체, 274: 절연체, 280: 절연체, 282: 절연체, 283: 절연체, 284: 절연체, 286: 절연체, 287: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 601: 전구체, 602: 반응재, 700: 전자 부품, 702: 인쇄 기판, 704: 실장 기판, 711: 몰드, 712: 랜드, 713: 전극 패드, 714: 와이어, 720: 기억 장치, 721: 구동 회로층, 722: 기억 회로층, 730: 전자 부품, 731: 인터포저, 732: 패키지 기판, 733: 전극, 735: 반도체 장치, 901: 영역, 902: 영역, 903: 영역, 911a: 영역, 911b: 영역, 911c: 영역, 911d: 영역, 911e: 영역, 912a: 영역, 912b: 영역, 912c: 영역, 912d: 영역, 912e: 영역, 913a: 영역, 913b: 영역, 913c: 영역, 913d: 영역, 913e: 영역, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1200: 칩, 1201: PCB, 1202: 범프, 1203: 마더 보드, 1204: GPU 모듈, 1211: CPU, 1212: GPU, 1213: 아날로그 연산부, 1214: 메모리 컨트롤러, 1215: 인터페이스, 1216: 네트워크 회로, 1221: DRAM, 1222: 플래시 메모리, 1400: 기억 장치, 1411: 주변 회로, 1420: 행 회로, 1430: 열 회로, 1440: 출력 회로, 1460: 칸트롤 로직 회로, 1470: 메모리 셀 어레이, 1471: 메모리 셀, 1472: 메모리 셀, 1473: 메모리 셀, 1474: 메모리 셀, 1475: 메모리 셀, 1476: 메모리 셀, 1477: 메모리 셀, 1478: 메모리 셀, 4000: 성막 장치, 4002: 반입 반출실, 4004: 반입 반출실, 4006: 반송실, 4008: 성막실, 4009: 성막실, 4010: 성막실, 4014: 반송 암, 4020: 체임버, 4021: 원료 공급부, 4021a: 원료 공급부, 4021b: 원료 공급부, 4022a: 고속 밸브, 4022b: 고속 밸브, 4023: 원료 도입구, 4023a: 원료 도입구, 4023b: 원료 도입구, 4024: 원료 배출구, 4025: 배기 장치, 4026: 기판 홀더, 4027: 히터, 4028: 플라스마 발생 장치, 4029: 코일, 4030: 기판, 4031: 원료 공급부, 4033: 원료 도입구, 4100: 플라스마 ALD 장치, 4111: 플라스마 생성실, 4120: 반응실, 4123: 원료 도입구, 4124: 원료 배출구, 4126: 기판 홀더, 4128: 플라스마 생성 장치, 4130: 기판, 4131: 플라스마, 4133: 원료 도입구, 4200: 플라스마 ALD 장치, 4213: 전극, 4214: 샤워 헤드, 4215: 전원, 4217: 콘덴서, 4220: 체임버, 4223: 원료 도입구, 4224: 원료 배출구, 4226: 기판 홀더, 4230: 기판, 4231: 플라스마, 4300: 플라스마 ALD 장치, 4313: 전극, 4314: 샤워 헤드, 4315: 전원, 4317: 콘덴서, 4319: 메시, 4320: 체임버, 4321: 전원, 4322: 콘덴서, 4323: 원료 도입구, 4324: 원료 배출구, 4326: 기판 홀더, 4330: 기판, 4331: 플라스마, 5100: 정보 단말기, 5101: 하우징, 5102: 표시부, 5200: 노트북형 정보 단말기, 5201: 본체, 5202: 표시부, 5203: 키보드, 5300: 휴대 게임기, 5301: 하우징, 5302: 하우징, 5303: 하우징, 5304: 표시부, 5305: 접속부, 5306: 조작 키, 5400: 거치형 게임기, 5402: 컨트롤러, 5500: 슈퍼컴퓨터, 5501: 랙, 5502: 계산기, 5504: 기판, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 문, 5803: 냉동실용 문

Claims (5)

  1. 결정을 가지는 금속 산화물로서,
    상기 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 구조를 가지고,
    상기 제 1 층, 상기 제 2 층, 및 상기 제 3 층은 각각 상기 금속 산화물의 피형성면과 실질적으로 평행하고,
    상기 제 1 층은 제 1 금속과 산소를 가지고,
    상기 제 2 층은 제 2 금속과 산소를 가지고,
    상기 제 3 층은 제 3 금속과 산소를 가지고,
    상기 제 1 층은 팔면체형 구조를 가지고,
    상기 제 2 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고,
    상기 제 3 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고,
    상기 제 1 층이 가지는 상기 팔면체형 구조는, 중심에 상기 제 1 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 2 층이 가지는 상기 삼각 쌍뿔 구조 또는 상기 사면체형 구조는 중심에 상기 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 3 층이 가지는 상기 삼각 쌍뿔 구조 또는 상기 사면체형 구조는 중심에 상기 제 3 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 1 금속의 가수는 상기 제 2 금속의 가수와 같고,
    상기 제 1 금속의 가수는 상기 제 3 금속의 가수와 상이한, 금속 산화물.
  2. 결정을 가지는 금속 산화물로서,
    상기 결정은 제 1 층과, 제 2 층과, 제 3 층이 적층된 구조를 가지고,
    상기 제 1 층, 상기 제 2 층, 및 상기 제 3 층은 각각 상기 금속 산화물의 피형성면과 실질적으로 평행하고,
    상기 제 1 층, 상기 제 2 층은 각각 제 1 금속과, 제 2 금속과, 산소를 가지고,
    상기 제 3 층은 제 3 금속과 산소를 가지고,
    상기 제 1 층은 팔면체형 구조를 가지고,
    상기 제 2 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고,
    상기 제 3 층은 삼각 쌍뿔 구조 또는 사면체형 구조를 가지고,
    상기 제 1 층이 가지는 상기 팔면체형 구조는, 중심에 상기 제 1 금속 또는 상기 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 2 층이 가지는 상기 삼각 쌍뿔 구조 또는 상기 사면체형 구조는 중심에 상기 제 1 금속의 원자 또는 상기 제 2 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 3 층이 가지는 상기 삼각 쌍뿔 구조 또는 상기 사면체형 구조는 중심에 상기 제 3 금속의 원자가 존재하고, 정점에 산소 원자가 존재하고,
    상기 제 1 금속의 가수는 상기 제 2 금속의 가수와 같고,
    상기 제 1 금속의 가수는 상기 제 3 금속의 가수와 상이한, 금속 산화물.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 결정은 YbFe2O4형 구조 또는 Yb2Fe3O7형 구조를 가지는, 금속 산화물.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 금속은 인듐이고,
    상기 제 2 금속은 갈륨이고,
    상기 제 3 금속은 아연인, 금속 산화물.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 금속 산화물을 채널 형성 영역에 가지는, 트랜지스터.
KR1020217041266A 2019-06-12 2020-06-01 금속 산화물, 및 금속 산화물을 가지는 트랜지스터 KR20220020829A (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2019109490 2019-06-12
JPJP-P-2019-109490 2019-06-12
JP2019123682 2019-07-02
JPJP-P-2019-123682 2019-07-02
JPJP-P-2019-157820 2019-08-30
JP2019157820 2019-08-30
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI525818B (zh) * 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
JP6141777B2 (ja) * 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10692452B2 (en) * 2017-01-16 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6904769B2 (ja) * 2017-04-20 2021-07-21 株式会社半導体エネルギー研究所 表示装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186

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