JP3713409B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に、パストランジスタ論理回路に関する。
【0002】
【従来の技術】
大規模集積回路(LSI)の消費電力を低減する手段の一つとしてパストランジスタ論理回路がある。神戸大学の李らは「NMOSおよびCMOS−TGパストランジスタ論理による加算器の設計と比較評価」(DAシンポジウム’98)において、パストランジスタの論理部をNチャネルMOSトランジスタにより構成した場合とトランスミッションゲート(TG)により構成した場合との比較を行っている。彼らは、「5.おわりに」において、「NMOSとCMOS−TGを比較した結果、パス入力ではNMOSがセレクト入力ではCMOS−TGが良好な遅延性能を示した」としている。つまり、パス入力となる信号の遅延が問題となるような箇所ではNMOSパストランジスタ論理を用い、セレクト入力となる信号の遅延が問題となる箇所ではCMOS−TGパストランジスタ論理を用いるのがよく、適材適所に使い分けることが良いとしている。
【0003】
【発明が解決しようとする課題】
しかしながら、2種類のセルを用いることは、設計すべきセルの数が増えるとともに、使い分けの条件判断という難しい問題があり、1種類のみのセルを用いることが望ましい。
【0004】
本発明は上記問題点に鑑みてなされたもので、その目的は、パス入力信号が速く伝達するというNMOSパストランジスタ論理と、セレクト入力が速く伝達するというCMOS−TGパストランジスタ論理との両者の特徴を兼備したパストランジスタ論理回路を提供することである。
【0005】
【課題を解決するための手段】
本発明の一態様によれば、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、ゲートに前記セレクト信号が入力され、ソースおよびドレインの一方に前記第1および第2のMOSトランジスタのソースまたはドレインが接続される第2導電型の第3MOSトランジスタとを備え、かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たすように構成されていることを特徴とする半導体集積回路が提供される。
【0006】
上記構成において、上記第3MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタをさらに備え、かつ、上記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されているものとすると、パス入力信号の各経路において上記効果を得ることができる。
【0007】
上記各構成において、上記反転信号を生成するインバータを備えたものとするとよい。
【0008】
上記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第5MOSトランジスタ及び第2導電型の第6MOSトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、かつ、上記第5及び第6のMOSトランジスタのゲート幅をW5及びW6、ゲート長をL5及びL6とすると、不等式(W6/L6)>2×(W5/L5)の関係を満たすように構成されているものとすると、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0009】
上記インバータの構成は、NMOSパストランジスタ論理回路や、2個のNチャネルMOSトランジスタを主たるパス入力信号伝達素子とするCMOS−TGパストランジスタ論理回路に適用した場合にも、同様の効果を得ることができる。
【0010】
また、本発明の一態様によれば、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第2MOSトランジスタ及び第2導電型の第3MOSトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、ゲートに前記反転信号が入力され、ソースおよびドレインの一方に前記第1MOSトランジスタのソースまたはドレインが接続される第1導電型の第4MOSトランジスタとを備え、かつ、前記第2及び第3MOSトランジスタのゲート幅をW2及びW3、ゲート長をL2及びL3とすると、不等式(W3/L3)>2×(W2/L2)の関係を満たすように構成されていることを特徴とする半導体集積回路が提供される。
【0011】
また、上記第1MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第2導電型の第5MOSトランジスタと、上記第4MOSトランジスタに並列接続され、ゲートに上記セレクト信号が入力される第2導電型の第6MOSトランジスタとを備え、かつ、上記第1,第4,第5及び第6MOSトランジスタのゲート幅をW1,W4,W5及びW6とすると、不等式W1>W5及び不等式W4>W6の関係を満たすように構成されているものとすると、上記同様の効果を得ることができる。
本発明に係る半導体集積回路の実施の一形態によれば、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
上記第1MOSトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
上記第3MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、上記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、上記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路の他の実施の形態によれば、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第2MOSトランジスタ及び第2導電型の第3MOSトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、上記セレクト信号の反転信号を生成するインバータと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタと、
上記第1MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第2導電型の第5MOSトランジスタと、
上記第4MOSトランジスタに並列接続され、ゲートに上記セレクト信号が入力される第2導電型の第6MOSトランジスタとを備え、
かつ、上記第2及び第3MOSトランジスタのゲート幅をW2及びW3、ゲート長をL2及びL3とすると、不等式(W3/L3)>2×(W2/L2)の関係を満たし、上記第1,第4,第5及び第6MOSトランジスタのゲート幅をW1,W4,W5及びW6とすると、不等式W1>W5及び不等式W4<W6の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路のさらに他の実施の形態によれば、
信号A,Bを入力信号とし、信号S1をセレクト信号とし、信号Dを出力信号とする第1パストランジスタ論理回路と、
信号C,Dを入力信号とし、信号S2をセレクト信号とし、信号Eを出力信号とする第2パストランジスタ論理回路と、
信号D,Eを入力信号とし、信号S3をセレクト信号とし、信号Zを出力信号とする第3パストランジスタ論理回路とを備え、
上記第1,第2,第3パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
上記第1MOSトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
上記第3MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、上記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、上記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路のまたさらに他の実施の形態によれば、
信号A1,B1を入力信号とし、信号S1をセレクト信号とし、信号C1を出力信号とする第1パストランジスタ論理回路と、
信号A2,B2を入力信号とし、信号S1をセレクト信号とし、信号C2を出力信号とする第2パストランジスタ論理回路と、
信号C1,C2を入力信号とし、信号S2をセレクト信号とし、信号Zを出力信号とする第3パストランジスタ論理回路とを備え、
上記第1,第2,第3パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
上記第1MOSトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
上記第3MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、上記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、上記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明に係る半導体集積回路であるパストランジスタ論理回路の実施の形態について、図面を参照しながら説明する。
【0013】
前述のように、LSIの省電力化技術の一つとして、パストランジスタ論理回路があり、なかでも単線論理のパストランジスタ論理回路は、きわめて少ない数のトランジスタによって論理回路を実現できる手段として注目されている。
【0014】
本発明は、パストランジスタ論理回路に関する発明であって、(1)セレクト入力信号が変化したときの出力信号の変化が速いこと、(2)パス入力信号が変化したときの出力信号の変化が速いこと、(3)従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装できること、を特徴としている。
【0015】
図1は、本発明の第1の実施の形態に係るパストランジスタ論理回路の構成を示した回路図である。
【0016】
図1に示した本発明の第1の実施の形態に係るパストランジスタ論理回路は、ドレインがパス信号入力ノードAに接続され、ゲートがセレクト信号入力ノードSに接続され、ソースが信号出力ノードZに接続された第1のNチャネルMOSトランジスタNM1と、ソースがパス信号入力ノードBに接続され、ゲートがセレクト信号入力ノードSに接続され、ドレインが信号出力ノードZに接続された第1のPチャネルMOSトランジスタPM1と、第1のNチャネルMOSトランジスタNM1に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードSに接続された第2のPチャネルMOSトランジスタPM2と、第1のPチャネルMOSトランジスタPM1に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードSに接続された第2のNチャネルMOSトランジスタNM2とを備え、かつ、第1,第2のNチャネルMOSトランジスタNM1,NM2のゲート幅をWNM1,WNM2,第1,第2のPチャネルMOSトランジスタPM1,PM2のゲート幅をWPM1,WPM2とすると、不等式WNM1 >WPM2及び不等式WPM1>WNM2の関係を満たすように構成されているものであ り、2入力1出力のマルチプレクサ回路である。
【0017】
前述の李らの論文第67頁にも記載されているように、従来のCMOS−TGパストランジスタ論理回路では、トランスミッションゲートを構成するPチャネルMOSトランジスタとNチャネルMOSトランジスタとは同程度のサイズとすることが多い。あるいは、シリコン中のホールの移動度が電子の移動度の約半分であることから、PチャネルMOSトランジスタのゲート幅をNチャネルMOSトランジスタのゲート幅の2倍程度とすることが多い。
【0018】
本発明の第1の実施の形態に係るパストランジスタ論理回路においては、NチャネルMOSトランジスタ及びPチャネルMOSトランジスタの両方を用いているが、セレクト入力信号Sがそのままゲートに入力される第1のNチャネルMOSトランジスタNM1及び第1のPチャネルMOSトランジスタPM1のゲート幅WNM1及びWPM1を相対的に大きくし、セレクト入力信号Sの反転信号がゲートに入力される第2のNチャネルMOSトランジスタNM2及び第2のPチャネルMOSトランジスタPM2のゲート幅WNM2及びWPM2を相対的に小さくしておく。即ち、不等式WNM1>WPM2及び不等式WPM1>WNM2の関係を満たすように、各MOSトランジスタを形成しておく。
【0019】
パス入力信号A,Bが変化した場合、第1のNチャネルMOSトランジスタNM1及び第1のPチャネルMOSトランジスタPM1が主として信号を伝達する。従来のCMOS−TGパストランジスタ論理回路においては、セレクト入力信号Sの反転信号がゲートに入力される第2のNチャネルMOSトランジスタNM2及び第2のPチャネルMOSトランジスタPM2のサイズが、セレクト入力信号Sがそのままゲートに入力される第1のNチャネルMOSトランジスタNM1及び第1のPチャネルMOSトランジスタPM1のサイズとほぼ同程度と相対的に大きいので、第2のNチャネルMOSトランジスタNM2及び第2のPチャネルMOSトランジスタPM2の拡散容量が大きく、パス入力信号A,Bの変化に対して出力信号Zの変化が遅かった。
【0020】
これに対し、本発明の第1の実施の形態に係るパストランジスタ論理回路においては、第2のNチャネルMOSトランジスタNM2及び第2のPチャネルMOSトランジスタPM2のゲート幅WNM2及びWPM2を相対的に小さくしたので、拡散容量も小さくなり、拡散容量による信号伝達遅延も小さく抑制される。一方、NMOSパストランジスタ論理回路のように、閾値降下による負荷回路のリーク電流発生という問題も生じない。結果として、従来のNMOSパストランジスタ論理回路の負荷回路に必要であったフィードバックPチャネルMOSトランジスタも不要となる(前述の李らの論文参照)。
【0021】
ここで、セレクト入力信号Sが変化した場合について考察する。セレクト入力信号SがL(Low)レベルからH(High)レベルに変化した場合、信号の遅延を 決定するのは第1のNチャネルMOSトランジスタNM1である。オフになっていた第1のNチャネルMOSトランジスタNM1がオンになり、パス入力信号Aを伝達する。また、セレクト入力信号SがHレベルからLレベルに変化した場合、信号の遅延を決定するのは第1のPチャネルMOSトランジスタPM1である。オフになっていた第1のPチャネルMOSトランジスタPM1がオンになり、パス入力信号Bを伝達する。
【0022】
以上の各場合において、第2のPチャネルMOSトランジスタPM2、第2のNチャネルMOSトランジスタNM2がオンになるのは、第1のNチャネルMOSトランジスタNM1,第1のPチャネルMOSトランジスタPM1がオンになってから、セレクト入力信号Sの反転信号を生成するインバータINV1の遅延分だけ後のことになるが、第1のNチャネルMOSトランジスタNM1,第1のPチャネルMOSトランジスタPM1によって、パストランジスタ回路の論理部の出力信号Zが負荷回路を構成するインバータINV1の回路閾値を超えるとインバータの出力信号は変化するので、論理部の信号遅延に与える影響は小さい。
【0023】
以上のように、パストランジスタ論理回路を構成する各MOSトランジスタのゲート幅について、不等式WNM1>WPM2及び不等式WPM1>WNM2の関係を満たすようにすることによって、CMOS−TGパストランジスタ論理回路及びNMOSパストランジスタ論理回路の両方の長所を兼備するパストランジスタ論理回路を構成することができる。即ち、本発明の第1の実施の形態に係るパストランジスタ論理回路によれば、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0024】
本発明の第1の実施の形態に係るパストランジスタ論理回路においては、2入力1出力のマルチプレクサ回路を例示したが、本発明に係るパストランジスタ論理回路の構成は、その組み合わせにより構成することができる総てのパストランジスタ論理回路に適用することができる。
【0025】
また、図1に示した本発明の第1の実施の形態に係るパストランジスタ論理回路においては、第2のPチャネルMOSトランジスタPM2及び第2のNチャネルMOSトランジスタNM2への入力信号となるセレクト入力信号Sの反転信号を生成するインバータINV1を内蔵しているが、セレクト入力信号Sの反転信号は、外部から供給されるものであってもよい。
【0026】
図2は、本発明の第1の実施の形態に係るパストランジスタ論理回路の第1の応用例の構成を示した回路ブロック図である。正確には、図2(a)が、本発明の第1の実施の形態に係るパストランジスタ論理回路の第1の応用例の構成を示したブロック図であり、図2(a)の簡略化のため、本発明の第1の実施の形態に係るパストランジスタ論理回路を図2(b)に示す記号PTで表している。
【0027】
図2に示した本発明の第1の実施の形態に係るパストランジスタ論理回路の第1の応用例は、信号A,Bをパス入力信号とし、信号S1をセレクト入力信号とし、信号Dを出力信号とする第1のパストランジスタ論理回路PT1と、信号C,Dをパス入力信号とし、信号S2をセレクト入力信号とし、信号Eを出力信号とする第2のパストランジスタ論理回路PT2と、信号D,Eをパス入力信号とし、信号S3をセレクト入力信号とし、信号Zを出力信号とする第3のパストランジスタ論理回路PT3とから構成されている。
【0028】
各パストランジスタ論理回路PT1,PT2,PT3は、いずれも本発明の第1の実施の形態に係るパストランジスタ論理回路であり、各回路を構成する各MOSトランジスタのゲート幅の関係は上述した不等式の関係を満たすように構成されている。このような本発明の第1の実施の形態に係るパストランジスタ論理回路を組み合わせて構成した回路においても、本発明の第1の実施の形態に係るパストランジスタ論理回路と同様の効果を得ることができる。
【0029】
図3は、本発明の第1の実施の形態に係るパストランジスタ論理回路の第2の応用例の構成を示した回路図である。
【0030】
図3に示した本発明の第1の実施の形態に係るパストランジスタ論理回路の第2の応用例は、信号A1,B1をパス入力信号とし、信号S1をセレクト入力信号とし、信号C1を出力信号とする第1のパストランジスタ論理回路と、信号A2,B2をパス入力信号とし、信号S1をセレクト入力信号とし、信号C2を出力信号とする第2のパストランジスタ論理回路と、信号C1,C2をパス入力信号とし、信号S2をセレクト入力信号とし、信号Zを出力信号とする第3のパストランジスタ論理回路とから構成されている。
【0031】
第1のパストランジスタ論理回路は、ドレインがパス信号入力ノードA1に接続され、ゲートがセレクト信号入力ノードS1に接続され、ソースが信号出力ノードC1に接続された第1のNチャネルMOSトランジスタNM1と、ソースがパス信号入力ノードB1に接続され、ゲートがセレクト信号入力ノードS1に接続され、ドレインが信号出力ノードC1に接続された第1のPチャネルMOSトランジスタPM1と、第1のNチャネルMOSトランジスタNM1に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードS1に接続された第2のPチャネルMOSトランジスタPM2と、第1のPチャネルMOSトランジスタPM1に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードS1に接続された第2のNチャネルMOSトランジスタNM2とを備え、各MOSトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【0032】
第2のパストランジスタ論理回路は、ドレインがパス信号入力ノードA2に接続され、ゲートがセレクト信号入力ノードS1に接続され、ソースが信号出力ノードC2に接続された第3のNチャネルMOSトランジスタNM3と、ソースがパス信号入力ノードB2に接続され、ゲートがセレクト信号入力ノードS1に接続され、ドレインが信号出力ノードC2に接続された第3のPチャネルMOSトランジスタPM3と、第3のNチャネルMOSトランジスタNM3に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードS1に接続された第4のPチャネルMOSトランジスタPM4と、第3のPチャネルMOSトランジスタPM3に並列接続され、ゲートがインバータINV1を介してセレクト信号入力ノードS1に接続された第4のNチャネルMOSトランジスタNM4とを備え、各MOSトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【0033】
第3のパストランジスタ論理回路は、ドレインがパス信号入力ノードC2に接続され、ゲートがセレクト信号入力ノードS2に接続され、ソースが信号出力ノードZに接続された第5のNチャネルMOSトランジスタNM5と、ソースがパス信号入力ノードC1に接続され、ゲートがセレクト信号入力ノードS1に接続され、ドレインが信号出力ノードZに接続された第5のPチャネルMOSトランジスタPM5と、第5のNチャネルMOSトランジスタNM5に並列接続され、ゲートがインバータINV2を介してセレクト信号入力ノードS2に接続された第6のPチャネルMOSトランジスタPM6と、第5のPチャネルMOSトランジスタPM5に並列接続され、ゲートがインバータINV2を介してセレクト信号入力ノードS2に接続された第6のNチャネルMOSトランジスタNM6とを備え、各MOSトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【0034】
図3に示した本発明の第1の実施の形態に係るパストランジスタ論理回路の第2の応用例においては、第1及び第2のパストランジスタ論理回路に共通のセレクト入力信号S1が入力されているので、セレクト入力信号S1の反転信号を生成するインバータINV1を第1及び第2のパストランジスタ論理回路で共用するように構成したものである。このような本発明の第1の実施の形態に係るパストランジスタ論理回路の応用例においても、本発明の第1の実施の形態に係るパストランジスタ論理回路と同様の効果を得ることができる。
【0035】
図4は、本発明の第2の実施の形態に係るパストランジスタ論理回路の構成を示した回路図である。
【0036】
図4に示した本発明の第2の実施の形態に係るパストランジスタ論理回路は、ドレインがパス信号入力ノードAに接続され、ゲートがセレクト信号入力ノードSに接続され、ソースが信号出力ノードZに接続された第1のNチャネルMOSトランジスタNM1と、ソースがパス信号入力ノードBに接続され、ゲートがセレクト信号入力ノードSに接続され、ドレインが信号出力ノードZに接続された第1のPチャネルMOSトランジスタPM1と、電源電位ノードVDDと接地電位ノードGNDとの間に直列接続されたインバータ用PチャネルMOSトランジスタPM0及びインバータ用NチャネルMOSトランジスタNM0からなり、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のゲートにセレクト入力信号Sが入力され、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のドレインからセレクト入力信号Sの反転信号が出力されるセレクト入力信号反転用インバータSL−INVと、第1のNチャネルMOSトランジスタNM1に並列接続され、ゲートがセレクト入力信号反転用インバータSL−INVの反転信号出力ノードに接続された第2のPチャネルMOSトランジスタPM2と、第1のPチャネルMOSトランジスタPM1に並列接続され、ゲートがセレクト入力信号反転用インバータSL−INVの反転信号出力ノードに接続された第2のNチャネルMOSトランジスタNM2とを備え、かつ、第1,第2のNチャネルMOSトランジスタNM1,NM2のゲート幅をWNM1,WNM2,第1,第2のPチャネルMOSトランジスタPM1,PM2のゲート幅をWPM1,WPM2とすると、不等式WNM1>WPM2及び不等式WPM1 >WNM2の関係を満たし、さらに、インバータ用PチャネルMOSトランジスタ PM0のゲート長をLPM0,ゲート幅をWPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長をLNM0,ゲート幅をWNM0とすると、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすように構成されているものであり、2入力1出力のマルチプレクサ回路である。尚、インバータ用MOSトランジスタとは、説明の便宜上使用する名称であって、特に説明のない限り、特殊な素子を意味するものではない。
【0037】
本発明の第2の実施の形態に係るパストランジスタ論理回路は、本発明の第1の実施の形態に係るパストランジスタ論理回路とほぼ同様の構成であるが、セレクト入力信号反転用インバータSL−INVを構成する各MOSトランジスタのゲート長及びゲート幅が上記条件を満たすように構成されている点に特徴がある。
【0038】
ここで、再度、本発明の第1の実施の形態に係るパストランジスタ論理回路の動作について考察すると、この回路構成においては、第1のPチャネルMOSトランジスタPM1及び第2のNチャネルMOSトランジスタNM2によりパス入力信号Bが伝達されている。パス入力信号AがHレベル、パス入力信号BがLレベル、セレクト入力信号SがHレベルであったとすると、このときの回路の出力信号ZはHレベルである。その後、セレクト入力信号SがHレベルからLレベルに変化すると、第1のPチャネルMOSトランジスタPM1がオンになり、信号出力ノードZにLレベル信号を伝達する。
【0039】
しかし、PチャネルMOSトランジスタはNチャネルMOSトランジスタに比較してオン抵抗が大きい上に、Lレベル信号を伝達する場合には閾値降下したLレベル信号しか伝達することができない。
【0040】
従って、Lレベル信号をより高い精度で伝達させるためには、補助的に機能する第2のNチャネルMOSトランジスタNM2が早くオンになる必要がある。そのためには、セレクト入力信号Sの反転信号を生成するインバータ回路の出力信号がLレベルからHレベルに変化するタイミングを早める必要がある。
【0041】
そこで、本発明の第2の実施の形態に係るパストランジスタ論理回路においては、セレクト入力信号反転用インバータSL−INVの論理閾値をVDD/2よりも高くし、セレクト入力信号SがHレベルからLレベルに変化する際には、セレクト入力信号反転用インバータSL−INVから出力されるセレクト入力信号Sの反転信号が高速にLレベルからHレベルに変化する構成としたものである。具体的には、上述のように、インバータ用PチャネルMOSトランジスタPM0のゲート長をLPM0,ゲート幅をWPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長をLNM0,ゲート幅をWNM0とすると、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすような構成となっている。
【0042】
本発明の第2の実施の形態に係るパストランジスタ論理回路の構成においては、セレクト入力信号SがLレベルからHレベルに変化する際には、セレクト入力信号Sの反転信号がHレベルからLレベルに変化するのが遅くなる。その結果、第2のPチャネルMOSトランジスタPM2がオンになるのが遅くなるので、第1のNチャネルMOSトランジスタNM1によりHレベル信号を伝達する際に、問題となる可能性のあることが、回路構成上は考えられる。しかし、NチャネルMOSトランジスタは、PチャネルMOSトランジスタに比較してオン抵抗が小さく、信号伝達能力が高いので、第1のPチャネルMOSトランジスタPM1によりLレベル信号を伝達しようとする場合と比較すると、実際上は、全く問題にならない。
【0043】
以上のように、パストランジスタ論理回路を構成する各MOSトランジスタのゲート幅について、不等式WNM1>WPM2及び不等式WPM1>WNM2の関係を満たし、さらに、セレクト入力信号反転用インバータSL−INVを構成する各MOSトランジスタのゲート長及びゲート幅について、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすようにすることによって、CMOS−TGパストランジスタ論理回路及びNMOSパストランジスタ論理回路の両方の長所をより高いレベルで兼備するパストランジスタ論理回路を構成することができる。即ち、本発明の第2の実施の形態に係るパストランジスタ論理回路によれば、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0044】
尚、本発明の第2の実施の形態に係るパストランジスタ論理回路についても、本発明の第1の実施の形態に係るパストランジスタ論理回路と同様に、複数組の回路を組み合わせてマルチプレクサ回路を構成することができ、さらに、共通のセレクト入力信号が入力されるマルチプレクサ回路が複数存在する場合には、セレクト入力信号の反転信号を生成するためのインバータをそれらの回路間で共用するように構成することができる。
【0045】
図5は、本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例の構成を示した回路図である。
【0046】
図5に示した本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例は、ドレインがパス信号入力ノードAに接続され、ゲートがセレクト信号入力ノードSに接続され、ソースが信号出力ノードZに接続された第1のNチャネルMOSトランジスタNM1と、電源電位ノードVDDと接地電位ノードGNDとの間に直列接続されたインバータ用PチャネルMOSトランジスタPM0及びインバータ用NチャネルMOSトランジスタNM0からなり、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のゲートにセレクト入力信号Sが入力され、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のドレインからセレクト入力信号Sの反転信号が出力されるセレクト入力信号反転用インバータSL−INVと、ドレインがパス信号入力ノードBに接続され、ゲートがセレクト入力信号反転用インバータSL−INVの反転信号出力ノードに接続され、ソースが信号出力ノードZに接続された第2のNチャネルMOSトランジスタNM2とを備え、かつ、インバータ用PチャネルMOSトランジスタPM0のゲート長をLPM0,ゲート幅をWPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長をLNM0,ゲート幅 をWNM0とすると、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満 たすように構成されているものであり、2入力1出力のマルチプレクサ回路である。
【0047】
図4に示した本発明の第2の実施の形態に係るパストランジスタ論理回路においては、パス入力信号を主に伝達する素子として第1のNチャネルMOSトランジスタNM1及び第1のPチャネルMOSトランジスタPM1を用いているが、本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例であるNMOSパストランジスタ論理回路においては、パス入力信号を伝達する素子として2個のNチャネルMOSトランジスタ、即ち、第1,第2のNチャネルMOSトランジスタNM1,NM2を用いている点が異なっている。
【0048】
しかし、特徴的な点は全く同様であり、第1のNチャネルMOSトランジスタNM1がオン、第2のNチャネルMOSトランジスタNM2がオフになっている状態から、第1のNチャネルMOSトランジスタNM1がオフ、第2のNチャネルMOSトランジスタNM2がオンになる状態に高速に切り換える必要がある場合を想定して、セレクト入力信号Sの反転信号を生成するインバータ回路の出力信号がLレベルからHレベルに変化するタイミングを早める構成としたものである。
【0049】
即ち、本発明の第2の実施の形態に係るパストランジスタ論理回路と同様に、セレクト入力信号反転用インバータSL−INVの論理閾値をVDD/2よりも高くし、セレクト入力信号SがHレベルからLレベルに変化する際には、セレクト入力信号反転用インバータSL−INVから出力されるセレクト入力信号Sの反転信号が高速にLレベルからHレベルに変化する構成となっている。具体的には、上述のように、インバータ用PチャネルMOSトランジスタPM0のゲート長をLPM0,ゲート幅をWPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長をLNM0,ゲート幅をWNM0とすると、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすような構成となっている。
【0050】
本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例においても、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0051】
尚、NチャネルMOSトランジスタは、PチャネルMOSトランジスタに比較してオン抵抗が小さく、信号伝達能力が高く、実装面積も小さくできるので、パストランジスタ論理回路の2個のパス入力信号伝達素子として同一の導電型のMOSトランジスタを用いる場合にはNチャネルMOSトランジスタを用いるのが通常である。しかし、何等かの理由により2個のPチャネルMOSトランジスタをパス入力信号伝達素子として用いてパストランジスタ論理回路を構成する場合には、同様に本発明の構成を適用することができる。この場合、パス入力信号Aが入力される第1のPチャネルMOSトランジスタPM1がオン、パス入力信号Bが入力される第2のPチャネルMOSトランジスタPM2がオフになっている状態から、第1のPチャネルMOSトランジスタPM1がオフ、第2のPチャネルMOSトランジスタPM2がオンになる状態に高速に切り換える必要がある場合を想定すると、インバータ用PチャネルMOSトランジスタPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長及びゲート幅について、不等式(WPM0/LPM0)<2×(WNM0/LNM0)の関係を満たすような構成とする必要がある。
【0052】
図6は、本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例の構成を示した回路図である。
【0053】
図6に示した本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例は、ドレインがパス信号入力ノードAに接続され、ゲートがセレクト信号入力ノードSに接続され、ソースが信号出力ノードZに接続された第1のNチャネルMOSトランジスタNM1と、電源電位ノードVDDと接地電位ノードGNDとの間に直列接続されたインバータ用PチャネルMOSトランジスタPM0及びインバータ用NチャネルMOSトランジスタNM0からなり、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のゲートにセレクト入力信号Sが入力され、PチャネルMOSトランジスタPM0及びNチャネルMOSトランジスタNM0のドレインからセレクト入力信号Sの反転信号が出力されるセレクト入力信号反転用インバータSL−INVと、ドレインがパス信号入力ノードBに接続され、ゲートがセレクト入力信号反転用インバータSL−INVの反転信号出力ノードに接続され、ソースが信号出力ノードZに接続された第2のNチャネルMOSトランジスタNM2と、第2のNチャネルMOSトランジスタNM2に並列接続され、ゲートがセレクト信号入力ノードSに接続された第1のPチャネルMOSトランジスタPM1と、第1のNチャネルMOSトランジスタNM1に並列接続され、ゲートがセレクト入力信号反転用インバータSL−INVの反転信号出力ノードに接続された第2のPチャネルMOSトランジスタPM2とを備え、かつ、第1,第2のNチャネルMOSトランジスタNM1,NM2のゲート幅をWNM1,WNM2,第1,第2のPチャネルMOSトランジスタPM1,PM2のゲート幅をWPM1,WPM2とすると、不等式WNM1>WPM2及び不等式WNM2>WPM1の関係を満たし、さらに、インバータ用PチャネルMOSトランジスタPM0のゲート長をLPM0,ゲート幅をWPM0,インバータ用NチャネルMOSトランジスタNM0のゲート長をLNM0,ゲート幅をWNM0とすると、不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすように構成されているものであり、2入力1出力のマルチプレクサ回路である。
【0054】
本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例は、本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例におけるパス入力信号伝達素子である第2,第1のNチャネルMOSトランジスタNM2,NM1に対し、パス入力信号伝達の際に補助的に機能する第1,第2のPチャネルMOSトランジスタPM1,PM2をそれぞれ付加したものであり、NチャネルMOSトランジスタを主たるパス入力信号伝達素子とするCMOS−TGパストランジスタ論理回路である。
【0055】
即ち、本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例は、第1のNチャネルMOSトランジスタNM1がオン、第2のNチャネルMOSトランジスタNM2がオフになっている状態から、第1のNチャネルMOSトランジスタNM1がオフ、第2のNチャネルMOSトランジスタNM2がオンになる状態に高速に切り換え、かつ、第1,第2のNチャネルMOSトランジスタNM1,NM2により伝達されるHレベル信号をより高い精度で伝達する必要がある場合を想定して、セレクト入力信号Sの反転信号を生成するインバータ回路の出力信号がLレベルからHレベルに変化するタイミングを早めるとともに、パス入力信号伝達素子である第2,第1のNチャネルMOSトランジスタNM2,NM1に対し、パス入力信号伝達の際に補助的に機能する第1,第2のPチャネルMOSトランジスタPM1,PM2をそれぞれ付加した構成としたものである。
【0056】
具体的には、ゲート幅について不等式WNM1>WPM2及び不等式WNM2>WPM1の関係を満たす第1,第2のPチャネルMOSトランジスタPM1,PM2を第2,第1のNチャネルMOSトランジスタNM2,NM1に対しそれぞれ付加し、また、本発明の第2の実施の形態に係るパストランジスタ論理回路と同様に、セレクト入力信号反転用インバータSL−INVの論理閾値をVDD/2よりも高くし、セレクト入力信号SがHレベルからLレベルに変化する際には、セレクト入力信号反転用インバータSL−INVから出力されるセレクト入力信号Sの反転信号が高速にLレベルからHレベルに変化する構成となっている。
【0057】
セレクト入力信号反転用インバータSL−INVから出力されるセレクト入力信号Sの反転信号を高速にLレベルからHレベルに変化させるために、上述のように、インバータ用MOSトランジスタのゲート長及びゲート幅について不等式(WPM0/LPM0)>2×(WNM0/LNM0)の関係を満たすような構成となっている。
【0058】
本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例においても、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、Hレベル信号がより高い精度で伝達され、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0059】
【発明の効果】
本発明に係る半導体集積回路によれば、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、上記第1MOSトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、ゲートに上記セレクト信号が入力される第2導電型の第3MOSトランジスタとを備え、かつ、上記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たすように構成されているので、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0060】
上記構成において、上記第3MOSトランジスタに並列接続され、ゲートに上記反転信号が入力される第1導電型の第4MOSトランジスタをさらに備え、かつ、上記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されているものとすると、パス入力信号の各経路において上記効果を得ることができる。
【0061】
上記各構成において、上記反転信号を生成するインバータを備えたものとした場合に、上記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第5MOSトランジスタ及び第2導電型の第6MOSトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、かつ、上記第5及び第6のMOSトランジスタのゲート幅をW5及びW6、ゲート長をL5及びL6とすると、不等式(W6/L6)>2×(W5/L5)の関係を満たすように構成されているものとしたので、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のCMOS−TGパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【0062】
上記インバータの構成は、NMOSパストランジスタ論理回路や、2個のNチャネルMOSトランジスタを主たるパス入力信号伝達素子とするCMOS−TGパストランジスタ論理回路に適用した場合にも、同様の効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るパストランジスタ論理回路の構成を示した回路図。
【図2】本発明の第1の実施の形態に係るパストランジスタ論理回路の第1の応用例の構成を示した回路ブロック図。
【図3】本発明の第1の実施の形態に係るパストランジスタ論理回路の第2の応用例の構成を示した回路図。
【図4】本発明の第2の実施の形態に係るパストランジスタ論理回路の構成を示した回路図。
【図5】本発明の第2の実施の形態に係るパストランジスタ論理回路の第1の応用例の構成を示した回路図。
【図6】本発明の第2の実施の形態に係るパストランジスタ論理回路の第2の応用例の構成を示した回路図。
【符号の説明】
NM NチャネルMOSトランジスタ
PM PチャネルMOSトランジスタ
INV インバータ
PT パストランジスタ論理回路
SL−INV セレクト入力信号反転用インバータ
Claims (10)
- ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ゲートに前記セレクト信号が入力され、ソースおよびドレインの一方に前記第1および第2のMOSトランジスタのソースまたはドレインが接続される第2導電型の第3MOSトランジスタとを備え、
かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たすように構成されていることを特徴とする半導体集積回路。 - 前記第3MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第1導電型の第4MOSトランジスタをさらに備え、
かつ、前記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする請求項1に記載の半導体集積回路。 - 前記反転信号を生成するインバータを備えたことを特徴とする請求項1又は2に記載の半導体集積回路。
- 前記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第5MOSトランジスタ及び第2導電型の第6MOSトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、
かつ、前記第5及び第6のMOSトランジスタのゲート幅をW5及びW6、ゲート長をL5及びL6とすると、不等式(W6/L6)>2×(W5/L5)の関係を満たすように構成されていることを特徴とする請求項3に記載の半導体集積回路。 - ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第2MOSトランジスタ及び第2導電型の第3MOSトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、
ゲートに前記反転信号が入力され、ソースおよびドレインの一方に前記第1MOSトランジスタのソースまたはドレインが接続される第1導電型の第4MOSトランジスタとを備え、
かつ、前記第2及び第3MOSトランジスタのゲート幅をW2及びW3、ゲート長をL2及びL3とすると、不等式(W3/L3)>2×(W2/L2)の関係を満たすように構成されていることを特徴とする半導体集積回路。 - 前記第1MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第2導電型の第5MOSトランジスタと、
前記第4MOSトランジスタに並列接続され、ゲートに前記セレクト信号が入力される第2導電型の第6MOSトランジスタとを備え、
かつ、前記第1,第4,第5及び第6MOSトランジスタのゲート幅をW1,W4,W5及びW6とすると、不等式W1>W5及び不等式W4>W6の関係を満たすように構成されていることを特徴とする請求項5に記載の半導体集積回路。 - ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
前記第3MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、前記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする半導体集積回路。 - ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第1導電型の第2MOSトランジスタ及び第2導電型の第3MOSトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記反転信号が入力される第1導電型の第4MOSトランジスタと、
前記第1MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第2導電型の第5MOSトランジスタと、
前記第4MOSトランジスタに並列接続され、ゲートに前記セレクト信号が入力される第2導電型の第6MOSトランジスタとを備え、
かつ、前記第2及び第3MOSトランジスタのゲート幅をW2及びW3、ゲート長をL2及びL3とすると、不等式(W3/L3)>2×(W2/L2)の関係を満たし、前記第1,第4,第5及び第6MOSトランジスタのゲート幅をW1,W4,W5及びW6とすると、不等式W1>W5及び不等式W4<W6の関係を満たすように構成されていることを特徴とする半導体集積回路。 - 信号A,Bを入力信号とし、信号S1をセレクト信号とし、信号Dを出力信号とする第1パストランジスタ論理回路と、
信号C,Dを入力信号とし、信号S2をセレクト信号とし、信号Eを出力信号とする第2パストランジスタ論理回路と、
信号D,Eを入力信号とし、信号S3をセレクト信号とし、信号Zを出力信号とする第3パストランジスタ論理回路とを備え、
前記第1,第2,第3パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
前記第3MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、前記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする半導体集積回路。 - 信号A1,B1を入力信号とし、信号S1をセレクト信号とし、信号C1を出力信号とする第1パストランジスタ論理回路と、
信号A2,B2を入力信号とし、信号S1をセレクト信号とし、信号C2を出力信号とする第2パストランジスタ論理回路と、
信号C1,C2を入力信号とし、信号S2をセレクト信号とし、信号Zを出力信号とする第3パストランジスタ論理回路とを備え、
前記第1,第2,第3パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第1信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第1導電型の第1MOSトランジスタと、
前記第1MOSトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第2導電型の第2MOSトランジスタと、
ソース及びドレインのうち一方が第2信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第2導電型の第3MOSトランジスタと、
前記第3MOSトランジスタに並列接続され、ゲートに前記反転信号が入力される第1導電型の第4MOSトランジスタとを備え、
かつ、前記第1及び第2MOSトランジスタのゲート幅をW1及びW2とすると、不等式W1>W2の関係を満たし、前記第3及び第4MOSトランジスタのゲート幅をW3及びW4とすると、不等式W3>W4の関係を満たすように構成されていることを特徴とする半導体集積回路。
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US6768338B1 (en) | 2003-01-30 | 2004-07-27 | Xilinx, Inc. | PLD lookup table including transistors of more than one oxide thickness |
US6768335B1 (en) * | 2003-01-30 | 2004-07-27 | Xilinx, Inc. | Integrated circuit multiplexer including transistors of more than one oxide thickness |
US7098755B2 (en) * | 2003-07-16 | 2006-08-29 | Analog Devices, Inc. | High power, high linearity and low insertion loss single pole double throw transmitter/receiver switch |
US7099227B1 (en) * | 2004-01-16 | 2006-08-29 | Xilinx, Inc. | PLD hardwire programming with multiple functional modes |
US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
US7298175B1 (en) * | 2005-06-22 | 2007-11-20 | Xilinx, Inc. | Low leakage power programmable multiplexers |
KR100933668B1 (ko) * | 2008-04-30 | 2009-12-23 | 주식회사 하이닉스반도체 | 출력회로 |
CN107316865B (zh) * | 2011-05-16 | 2021-02-02 | 株式会社半导体能源研究所 | 可编程逻辑装置 |
US9762246B2 (en) * | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
US8766701B1 (en) * | 2013-03-08 | 2014-07-01 | Xilinx, Inc. | Analog multiplexing with independent power supplies |
US9197216B2 (en) * | 2013-07-22 | 2015-11-24 | Broadcom Corporation | Multiplexing for systems with multiple supply sources |
EP3244449A1 (en) * | 2016-05-13 | 2017-11-15 | NXP USA, Inc. | Integrated circuit with spare cells |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4541067A (en) * | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
US5568069A (en) * | 1995-02-27 | 1996-10-22 | Hughes Aircraft Company | High speed, low power pipelined logic circuit |
TW298686B (ja) * | 1995-04-25 | 1997-02-21 | Hitachi Ltd | |
JPH0993118A (ja) * | 1995-09-22 | 1997-04-04 | Kawasaki Steel Corp | パストランジスタ論理回路 |
US5955912A (en) * | 1995-10-25 | 1999-09-21 | Texas Instruments Incorporated | Multiplexer circuits |
-
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