JP2008171477A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】メモリセル１１は、一端に書き込み電圧を印加され絶縁膜破壊でデータを書き込む不可逆性記憶素子１２と、一端が前記不可逆性記憶素子の他端に接続される書き込みゲートＮ型及び読み出しゲートＮ型トランジスタ１３、１４とを備える。各メモリセル１１には、書き込みゲートＮ型及び読み出しゲートＮ型トランジスタ１３、１４のゲートに接続された書き込みワード線ＷＬＷｐ、読み出しワード線ＷＬＲｐと、書き込みゲートＮ型及び読み出しゲートＮ型トランジスタ１３、１４の他端に接続された書き込みビット線ＢＬＷｎ、読み出しビット線ＢＬＲｐとが接続する。書き込みワード線ＷＬＷｐ及び読み出しワード線ＷＬＲｐは、選択的に駆動するローデコーダ２、読み出しビット線ＢＬＲｐは、データ書き込み時、所定電圧に充電するライトディスターブ保護回路３３を設ける。
【選択図】図１

Description

本発明は、電気的に読み出し及び書き込み可能な不揮発性半導体記憶装置に関する。

近年、半導体集積回路において、同チップ上に混載することができ、電源を落としても、記載した情報を保持し続ける比較的小規模の混載型の不揮発性半導体記憶装置が不可欠となっている。そして、その需要は、ＤＲＡＭ、ＳＲＡＭといった大容量メモリのリダンダンシ用途や、暗号キー等のコード格納用途や、製造履歴の管理用途などに広がっている。

これまでこれら用途の不揮発性半導体記憶装置用の記憶素子として、レーザフューズが使用されてきた。しかし、レーザフューズの利用には、特別なフューズブロウ装置とそれを用いたブロウ工程が必要であるため、書き込みコストが高いという問題がある。また、レーザフューズの最小寸法は、使用するレーザ光の波長で決まるため、その他の半導体素子の微細化と歩調が合わず、次第にレーザフューズの占有面積の割合が大きくなるという問題がある。さらに、レーザを用いて書き込みを行うため、書き込み時にレーザフューズが露出している必要があり、パッケージ後にデータを書き込む必要がある場合には、使用できないという問題がある。そのため、最近では、電気的に書き込み可能な不揮発性記憶素子への期待が大きくなっている。

電気的に書き込み可能な不揮発性記憶素子の例として、ＭＯＳ構造のアンチフューズ素子（例えば、特許文献１参照）が知られている。その素子に対するデータの書き込み動作において、素子の両端に高電圧を印加し、絶縁膜を破壊することによりデータを書き込む。一方、データの読み出しにおいては、アンチフューズ素子の両端に絶縁膜を破壊しないほどの低い電圧をかけ、アンチフューズに流れる電流の大小により絶縁膜の破壊の有無を検知し、１ビットの情報を読み出す。このようにアンチフューズ素子は、そのデータ書き込み及び読み出し動作が、その両端に電圧を印加するたけという単純なものであるため、今後の利用が最も期待されている不揮発性記憶素子である。

しかしながら、ＭＯＳ構造のアンチフューズ素子を利用する不揮発性半導体記憶装置には、主に、以下に示す２つの問題があった。

まず、一つ目の問題は、ライトディスターブ不良である。ＭＯＳ構造のアンチフューズ素子に対してデータを書き込む際、アンチフューズ素子を破壊するため、装置を構成する他の素子をも破壊するほどの高電圧を扱わなければならない。そのため、他の回路から生じるノイズや、メモリセルを構成する素子に存在する微小欠陥に伴うリーク電流に対する耐性が低く、稀に、意図しないメモリセルに対して誤書き込みが発生する。この誤書き込みが、ライトディスターブ不良と呼ばれるものである。

次に、二つ目の問題点は、テストカバレッジ不足である。ＭＯＳ構造のアンチフューズ素子は、その内部構造を破壊することによりデータを保持する不可逆性の不揮発性記憶素子であり、一度データを書き込むとそのデータを消去することができない。そのため、その書き込み動作及び読み出し動作を保証するために、試験的にデータを書き込む等という手段を用いることができない。つまり、テストカバレッジ不足となっている。

つまり、ライトディスターブ不良及びテストカバレッジ不足の問題点を解消した、信頼性の高い不揮発性半導体記憶装置が望まれる。
特開平５−２２６５９９号公報

本発明は、信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る不揮発性半導体記憶装置は、一端に書き込み電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続される第１トランジスタと、一端が前記不可逆性記憶素子の他端側に接続される第２トランジスタとを備えたメモリセルを格子状に複数配置して構成されるメモリセルアレイと、データ書き込み時において前記メモリセルを行方向において選択するため前記第１トランジスタのゲートに接続された複数の書き込みワード線と、データ読み出し時において前記メモリセルを行方向において選択するため前記第２トランジスタのゲートに接続された複数の読み出しワード線と、前記メモリセルへのデータ書き込みを行うため前記第１トランジスタの他端に接続された書き込みビット線と、前記メモリセルからのデータ読み出しを行うため前記第２トランジスタの他端に接続された読み出しビット線と、アドレス信号に従い前記書き込みワード線及び前記読み出しワード線を選択的に駆動するローデコーダと、データ書き込み時において、前記読み出しビット線を所定電圧まで充電するライトディスターブ保護回路とを備えたことを特徴とする。

また、本発明の一態様に係る不揮発性半導体記憶装置は、一端に書き込み電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続される第１トランジスタと、一端が前記不可逆性記憶素子の他端側に接続される第２トランジスタとを備えたメモリセルを格子状に複数配置して構成されるメモリセルアレイと、データ書き込み時において前記メモリセルを行方向において選択するため前記第１トランジスタのゲートに接続された複数の書き込みワード線と、データ読み出し時において前記メモリセルを行方向において選択するため前記第２トランジスタのゲートに接続された複数の読み出しワード線と、前記メモリセルへのデータ書き込みを行うため前記第１トランジスタの他端に接続された書き込みビット線と、前記メモリセルからのデータ読み出しを行うため前記第２トランジスタの他端に接続された読み出しビット線と、アドレス信号及びテスト信号に従い前記書き込みワード線及び前記読み出しワード線を選択的に駆動するローデコーダと、入力信号及び前記テスト信号に従い前記書き込みビット線に第一電圧を印加し、前記読み出しビット線に前記第一電圧と異なる第二電圧を印加するデータ入出力ブロックとデータ入出力ブロックとを備えたことを特徴とする。

本発明によれば、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
（第１実施形態の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、主に、格子状に配置されたメモリセルアレイ１と、ローデコーダ２と、データ入出力ブロック３とから構成されている。

メモリセルアレイ１は、複数のメモリセル１１を格子状に配置して構成される。なお、図１では、４×４＝１６ビットのメモリセルアレイ１１を例示するが、本発明がこれに限定されるものでないことは言うまでもない。

行をなす複数のメモリセル１１には、それぞれ一対の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞と読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞が接続されている。同様に、列をなす複数のメモリセル１１には、それぞれ一対の書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞と読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続されている。ここで、上述してきた信号線名に付けられた「ｐ」又は「ｎ」の添字は、それぞれ信号線の論理が「正論理」であるか「負論理」であるかを示している。

メモリセル１１は、アンチフューズ素子１２、書き込みゲートＮ型トランジスタ１３、読み出しゲートＮ型トランジスタ１４から構成されている。アンチフューズ素子１２の一端は、メモリセル電源ＶＢＰに接続されており、他端は、書き込みゲートＮ型トランジスタ１３のドレイン端子、及び読み出しゲートＮ型トランジスタ１４のドレイン端子に接続されている。書き込みゲートＮ型トランジスタ１３のゲート端子は、書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞に接続され、そのソース端子は、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞に接続されている。また、読み出しゲートＮ型トランジスタ１４のゲート端子は、読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞に接続され、そのソース端子は、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続されている。

ローデコーダ２は、複数のワード線駆動回路２１から構成されている。各ワード線駆動回路２１は、行アドレス信号線ＡＤＬに接続されている。各ワード線駆動回路２１は、行アドレス信号線ＡＤＬを介する行アドレス信号addressを受け、任意の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞及び読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を選択的に駆動する。それぞれのワード線駆動回路２１は、行アドレス信号addressの入力を受け付ける行選択論理回路２２と、行選択論理回路２２の出力を受け付ける書き込みワード線駆動回路２３と、行選択論理回路２２の出力を受け付ける第一読み出しワード線駆動回路２４とから構成されている。行選択論理回路２２、及び書き込みワード線駆動回路２３は、ＡＮＤ回路、第一読み出しワード線駆動回路２４は、ＸＯＲ回路から構成されている。

書き込みワード線駆動回路２３は、書き込み動作制御信号線ＷＥＬに接続されている。各書き込みワード線駆動回路２３は、書き込み動作制御信号線ＷＥＬを介する書き込み動作制御信号ＷＥｐと行選択論理回路２２の出力信号との論理積の結果により、その結果が「１」の時に書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞を電源ＶＤＤの電位、例えば３Ｖに駆動する。また、書き込みワード線駆動回路２３は、論理積の結果が「０」の時に書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞を接地電位０Ｖに駆動する。

第一読み出しワード線駆動回路２４は、同様に、書き込み動作制御信号ＷＥｐと行選択論理回路２２の出力信号との排他的論理和の結果により、その結果が「１」の時に読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を電源ＶＤＤの電位、例えば３Ｖに駆動する。また、第一読み出しワード線駆動回路２４は、排他的論理和の結果が「０」の時に読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を接地電位０Ｖに駆動する。

データ入出力ブロック３は、複数のデータ入出力バッファ３１により構成されている。各データ入出力バッファ３１は、記憶装置外から与えられる書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞の入力を受け付け、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動する。また、データ入出力バッファ３１は、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を介する読み出し信号を増幅して、記憶装置外へ読み出し信号ＤＯｐ＜０＞〜ＤＯｐ＜３＞を出力する。このような機能を有するデータ入出力バッファ３１は、各々、第一書き込みビット線駆動回路３２と、誤書き込みを防止するライトディスターブ保護回路３３と、読み出しセンスアンプ３４とから構成されている。

第一書き込みビット線駆動回路３２は、記憶装置外から与えられる書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞の入力を受け付け、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動する。第一書き込みビット線駆動回路３２は、インバータの機能を有している。書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞は、書き込み動作時に低電位電源と同じ０Ｖとなり、それ以外の時、電源ＶＤＤと同じ電位、例えば３Ｖとなる。

ライトディスターブ保護回路３３は、ソース端子が電源ＶＤＤに接続され、ドレイン端子が読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続され、ゲート端子が負論理の書き込み制御信号ＷＥｎが流れる書き込み制御信号線ＷＥＬに接続されたＰ型ＭＯＳトランジスタにより構成される。負論理の書き込み制御信号ＷＥｎは、書き込み制御回路４により、外部から与えられる書き込み動作制御信号ＷＥｐから生成され、全てのライトディスターブ保護回路３３へ共通に入力される。この負論理の書き込み制御信号ＷＥｎを受けて、ライトディスターブ保護回路３３は、書き込み動作時にそれぞれ全ての読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を電源ＶＤＤと同じ電位、例えば３Ｖに保持する。この動作により、非選択セルに対する誤書き込みが防止される。

読み出しセンスアンプ３４は、差動増幅器から構成されている。読み出しセンスアンプ３４の非反転入力端子に、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続され、読み出しセンスアンプ３４の反転入力端子に参照電源線ＶＳＡＲＥＦＬを介して中間電位となる参照電源ＶＳＡＲＥＦが接続されている。読み出しセンスアンプ３４は、プラス端子とマイナス端子との間に生じる微小な電位差を増幅して、データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜３＞を０Ｖ又は３Ｖに駆動する。なお、読み出しセンスアンプ３４は、差動増幅器のほか、初期化トランジスタやラッチ回路など要素から構成されるものであってもよい。

（第１実施形態の読み出し動作）
次に、図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。

図２は、第１実施形態における不揮発性半導体記憶装置の読み出し動作の様子を示す説明図である。図２では、説明の簡略化のため、図１記載の４つのメモリセル１１のみが説明されるが、図２において図示されない他の非選択メモリセル１１も同様に動作するものである。また、図２は、図１と同じ構成要素には同じ符号を付している。なお、図２に示す例において、メモリセル１１ａは、既にアンチフューズ素子１２ａの絶縁膜が破壊された書き込み状態（データ「１」）となっているものとする。以下に示す読み出し動作は、メモリセル１１ａを対象に行う。

読み出し動作において、はじめに、メモリセル電源ＶＢＰは、低電圧３Ｖとなる。低電圧３Ｖであれば、アンチフューズ素子１２ｂ〜１２ｄが破壊されることはない。メモリセル電源ＶＢＰは、低電圧３Ｖの状態を保ちながら、各ワード線駆動回路２１は、行アドレス信号address及び書き込み制御信号ＷＥｐに基づき、選択する読み出しワード線ＷＬＲｐ＜０＞のみを３Ｖに保持し、他の読み出しＷＬＲｐ＜１＞と、全ての書き込みワード線ＷＬＷｐ＜０＞、ＷＬＷｐ＜１＞とを０Ｖに初期化する。

その後、各データ入出力バッファ３１は、負論理の書き込み制御信号ＷＥｎ等に基づき、全ての読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞を、０Ｖに初期化する。その後、各データ入出力バッファ３１は、全ての読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞をハイインピーダンス状態ＨｉＺとする。この動作により、任意の一行のメモリセル、図２ではメモリセル１１ａ、１１ｂがそれぞれ読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞に電気的に接続される。一方、その他のメモリセル１１ｃ、１１ｄは電気的に切断される。なお、全ての書き込みゲートＮ型トランジスタ１３ａ〜１３ｄは、遮断状態となるので、書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞にかかる電圧は、接地電位から電源ＶＤＤの電位（０Ｖ〜３Ｖ）の範囲内であればよいが、図２の例では便宜上０Ｖとしている。

上記の状態を保持すると、「１」データを保持するアンチフューズ素子１２ａは、そのゲート絶縁膜が破壊されているため、３Ｖのメモリセル電源ＶＢＰから破壊されたゲート絶縁膜を介して、他端に向かって電流が流れる（図２に示す、符号Ａの向き）。その電流（符号Ａ）により、読み出しゲートＮ型トランジスタ１４ａを介して、ハイインピーダンス状態の読み出しビット線ＢＬＲｐ＜０＞は充電され、高電位状態へ遷移する。このとき、メモリセル１１ａの電圧電流特性が必ずしも線形ではない。さらに、読み出しトランジスタ１４ａで生じるＶｔ落ちと呼ばれる現象により、読み出しビット線ＢＬＲｐ＜０＞は、メモリセル電源ＶＢＰの電位３Ｖにまでは達しないものの、ある程度高い中間電位、例えば２Ｖまで達する。

一方、「０」データを保持するメモリセル１１ｂは、そのゲート絶縁膜は破壊されておらず、メモリセル電源ＶＢＰの電位が３Ｖ程度の状態では、他端に向かう電流は略流れない。したがって、読み出しゲートＮ型トランジスタ１４ｂが導通状態であっても、電流は略流れず、ハイインピーダンス状態の読み出しビット線ＢＬＲｐ＜１＞は、比較的低電位の状態、例えば１Ｖ程度に留まる。

所定時間経過後、参照電源ＶＳＡＲＥＦは、中間電位、例えば、１．５Ｖを与える。読み出しセンスアンプ３４は、それぞれ読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞の電位と参照電源ＶＳＡＲＥＦの電源とを比較する。読み出しビット線ＢＬＲｐ＜０＞のように、その電位が参照電源ＶＳＡＲＥＦより高ければ、読み出しセンスアンプ３４は、選択されたメモリセル１１ａには「１」データが保存されていると判断し、その出力ＤＯｐ＜０＞を電源ＶＤＤの電位、例えば３Ｖに駆動する。以上が、第１実施形態に係る不揮発性半導体記憶装置の読み出し動作である。

（第１実施形態の昇圧動作）
次に、図３を参照して、第１実施形態に係る不揮発性半導体記憶装置の昇圧動作について説明する。図３は、第１実施形態に係る不揮発性半導体記憶装置の昇圧動作及び書き込み動作についての説明図である。図３では、説明の簡略化のため、図１記載の４つのメモリセル１１のみが説明されるが、図３において図示されない他の非選択メモリセル１１も同様に動作するものである。また、図３は、図１と同じ構成要素には同じ符号を付している。なお、図３に示す例においては、全てのメモリセル１１ａ〜１１ｄにおいて、アンチフューズ素子１２ａ〜１２ｄの絶縁膜は、破壊されていない状態（データ「０」）であるとする。また、以下に示す昇圧動作は、メモリセル１１ａを対象に行う。

昇圧動作において、はじめに、メモリセル電源ＶＢＰは、低電圧３Ｖとなる。メモリセル電源ＶＢＰが低電圧３Ｖであれば、アンチフューズ素子１２ａ〜１２ｄの絶縁膜が破壊されることはない。

メモリセル電源ＶＢＰが低電圧３Ｖになると同時に、データ入出力バッファ３１は、負論理の書き込み制御信号ＷＥｎ等に基づき、全ての書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞と読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞とを、電源ＶＤＤと同電位、例えば３Ｖにする。さらに、各ワード線駆動回路２１は、行アドレス信号address、書き込み制御信号ＷＥｐ等に基づき、全ての読み出しワード線ＷＬＲｐ＜０＞、ＷＬＲｐ＜１＞を選択状態（電源ＶＤＤと同電位）、例えば３Ｖにする。一方、各ワード線駆動回路２１は、全ての書き込みワード線ＷＬＷｐ＜０＞、ＷＬＷｐ＜１＞を非選択状態（接地電位０Ｖ）に保持しておく。このような電位状態にすることにより、全てのアンチフューズ素子１１ａ〜１１ｄのゲート端子には読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞から、読み出しゲートＮ型トランジスタ１４ａ〜１４ｄを介して電流が供給され、その電位はある程度の高電位状態、例えば２Ｖ程度になる。その後、その遷移速度は遅くなるが、この状態で放置することにより、やがて全てのアンチフューズ素子１１ａ〜１１ｄのゲート端子は、電源ＶＤＤの近傍の電位、例えば２．５Ｖ程度にまで達する。その後、さらに、メモリセル電源ＶＢＰを昇圧し、アンチフューズ素子１２ａ〜１２ｄのゲート絶縁膜を破壊するのに十分なほど高圧、例えば６Ｖにする。

この時、既に全てのアンチフューズ素子１２ａ〜１２ｄのゲート端子の電位は、電源ＶＤＤと略同じ電位にまで達しており、その効果により、アンチフューズ１２ａ〜１２ｄに印加される高電圧ストレスが緩和される。このような動作により、メモリセル電源ＶＢＰを昇圧時に発生する誤書き込みを防止することができる。以上が、第１実施形態に係る不揮発性半導体記憶装置の昇圧動作である。

（第１実施形態の書き込み動作）
次に、引き続き図３を参照して、第１実施形態に係る不揮発性半導体記憶装置の書込み動作について説明する。なお、この例においては、メモリセル１１ａに書き込みを行うものとする。

まず、ワード線駆動回路２１は、行アドレス信号address、書き込み制御信号ＷＥｐ等に基づき、書き込み対象のメモリセル１１ａを選択する書き込みワード線ＷＬＷｐ＜０＞を、選択状態（電源ＶＤＤと同電位）、例えば３Ｖとする。次に、ワード線駆動回路２１は、メモリセル１１ａに接続されている読み出しワード線ＷＬＲｐ＜０＞を非選択状態（接地電位０Ｖ）とする。また、ワード線駆動回路２１は、その他の書き込みワード線ＷＬＷｐ＜１＞を非選択状態（接地電位０Ｖ）に保ち、その他の読み出しワード線ＷＬＲｐ＜１＞を選択状態（電源ＶＤＤと同電位）、例えば３Ｖに保つ。

この状態を保持して、データ入出力バッファ３１は、負論理の書き込み制御信号ＷＥｎ等に基づき、書き込み対象のメモリセル１１ａが接続されている書き込みビット線ＢＬＷｎ＜０＞の電位を接地電位の０Ｖとする。すると、導通状態の書き込みゲートＮ型トランジスタ１３ａを介して、アンチフューズ素子１２ａのゲート端子の電位が０Ｖとなり、アンチフューズ素子１２ａに対して、６Ｖの高電圧ストレスが印加される。

この状態でしばらく経過すると、やがてアンチフューズ素子１２ａのゲート絶縁膜がブレークダウンを起し、そのゲート絶縁膜を介してメモリセル電源ＶＢＰからゲート端子へむけて数ミリアンペア程の電流が流れはじめる（図３に示す、符号Ｂの向き）。その後もしばらく書き込みビット線ＢＬＷｎ＜０＞を接地電位０Ｖに駆動し続けることにより、アンチフューズ素子１２ａのゲート絶縁膜は、完全に破壊される。このように破壊されたゲート絶縁膜は、元の良好な絶縁特性に戻ることはない。

ここで、書き込み対象のメモリセル１１ａと同様に、書き込みワード線ＷＬＷｐ＜０＞に接続されるメモリセル１１ｂに接続される書き込みビット線ＢＬＷｎ＜１＞は、電源ＶＤＤの電位、例えば３Ｖに保持されている。また、メモリセル１１ｂのアンチフューズ素子１２ｂのゲート端子の電位は、書き込みゲートＮ型トランジスタ１３ｂを介して高電位に保持されている。この動作により、アンチフューズ素子１２ｂには、高電圧ストレスが印加されず、そのゲート絶縁膜が破壊されることはなく、誤書き込みは生じない。

同様に、非選択状態にあるメモリセル１１ｃ、１１ｄについては、次のような動作により誤書き込みが防止される。非選択状態にあるメモリセル１１ｃ、１１ｄに接続される読み出しワード線ＷＬＲｐ＜１＞が選択状態（電源ＶＤＤと同電位）、例えば３Ｖに保持されることにより、その読み出しゲートＮ型トランジスタ１４ｃ、１４ｄが導通状態となる。その読み出しゲートＮ型トランジスタ１４ｃ、１４ｄを介して電源ＶＤＤと同電位、例えば３Ｖの読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞が電気的に接続され、アンチフューズ素子１２ｃ、１２ｄのゲート端子は高電位状態に保持される。

書き込みの終了動作は次のようになる。まず、データ入出力バッファ３１は、書き込み対象のメモリセル１１ａに接続された書き込みビット線ＢＬＷｎ＜０＞を再び電源ＶＤＤと同電位、例えば３Ｖにする。その後、ワード線駆動回路２１は、書き込み制御信号ＷＥｐ等に基づき、書き込み対象のメモリセル１１ａに接続された書き込みワード線ＷＬＷｐ＜０＞を非選択状態（接地電位０Ｖ）に戻す。同じく書き込み対象のメモリセル１１ａに接続された読み出しワード線ＷＬＲｐ＜０＞を選択状態（電源ＶＤＤと同電位）、例えば３Ｖに戻す。その後、メモリセル電源ＶＢＰを遮断し、その電位が電源ＶＤＤと略同電位になった後に、ワード線駆動回路２１は、全ての読み出しワード線ＷＬＲｐ＜０＞を非選択状態（接地電位０Ｖ）に戻す。以上が、第１実施形態に係る不揮発性半導体記憶装置の書き込み動作である。

つまり、第一実施形態における書き込み動作を端的に述べると、書き込み動作時、ライトディスターブ保護回路３３は、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞を所定電圧３Ｖまで充電する。そして、書き込み動作時、ローデコーダ２は、選択したメモリセル１１ａが接続される読み出しワード線ＷＬＲｐ＜０＞を非活性化させて読み出しゲートＮ型トランジスタ１４ａを非導通状態にさせる一方、非選択のメモリセル１１ｃ及び１１ｄが接続される読み出しワード線ＷＬＲｐ＜１＞を活性化させて読み出しゲートＮ型トランジスタ１４ｃ及び１４ｄを導通状態にさせる。

（第１実施形態による効果）
次に、第１実施形態の不揮発性半導体記憶装置による効果を説明する。

ここで、複数のメモリセルの各々が、一つのアンチフューズ素子と、一つのＮ型トランジスタ（選択ゲート）により構成されている不揮発性半導体記憶装置を第１実施形態の比較例として説明する。この比較例において、Ｎ型トランジスタは、そのドレインをアンチフューズ素子のゲート端子に接続し、そのソースをビット線に接続し、そのゲートをワード線に接続している。

比較例では、書き込み対象のメモリセルに対してデータを書き込む場合、そのメモリセルに接続されたワード線を選択状態として、メモリセルに接続されるビット線を０Ｖにする。この動作により、書き込み対象のメモリセルを構成するアンチフューズ素子には、メモリセル電源の電位６Ｖとビット線の電位０Ｖにより、高電圧ストレスが印加される。この時、０Ｖになるビット線に接続された他の非選択メモリセルに対しては、遮断状態の選択ゲートを介して流れるリーク電流により、非選択状態のメモリセルを構成するアンチフューズ素子に高電圧ストレスが印加される場合がある。それにより発生する誤書き込み不良がライトディスターブ不良である。

その原因として、ノイズ等の影響で本来接地電位０Ｖであるべき非選択のワード線の電位が上昇して選択ゲートが瞬間的に導通状態となり生じるリーク電流や、選択ゲートを構成するＮ型トランジスタに存在する微小な欠陥によるリーク電流等の影響が考えられる。

アンチフューズ素子を用いた不揮発性半導体記憶装置では、アンチフューズ素子の絶縁膜を破壊するほどの高電圧のメモリセル電源が用いられる。加えて、アンチフューズ素子を用いた不揮発性半導体記憶装置では、アンチフューズ素子のゲート端子の電位が、そのゲート絶縁膜を流れる微小なリーク電流と選択ゲートを構成するＮ型トランジスタのカットオフ電流とのバランスで決まる。そのため、選択ゲートを構成するＮ型トランジスタの微小なリーク電流によりアンチフューズ素子のゲート端子の電位が極端に低下する。つまり、比較例の不揮発性半導体記憶装置においては、ノイズや微小欠陥に対する耐性が極端に弱い。

対して、第１実施形態の不揮発性半導体記憶装置においては、上述したようにデータ書き込み時に、非選択メモリセル１１ｂ〜１１ｄの読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞を所定電圧まで充電する、所謂、高電圧ストレスの保護機能を有している。したがって、第１実施形態の不揮発性半導体記憶装置は、ノイズや微小欠陥に対する耐性を大幅に向上させ、書き込み動作時に発生する意図しないメモリセルに対する誤書き込み不良、換言すると、ライトディスターブ不良の発生を防止している。つまり、第１実施形態の不揮発性半導体記憶装置は、非選択メモリセルに対する高電圧ストレスの保護機能を具備することにより、高信頼性を得ている。

［第２実施形態］
（第２実施形態の構成）
図４は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略図を示す。
第２実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子にデータを書き込む前に、１データを読み出し可能であるか否かを確認するテスト読み出し機能を具備し、テストカバレッジを大幅に向上させ、高信頼性を実現したものである。なお、第２実施形態において、第１実施形態と同様の構成要素には、同一符号を付し、その説明を省略する。

第２実施形態の不揮発性半導体記憶装置は、第１実施形態と比較して、ローデコーダ２’、及びデータ入出力ブロック３’の構成が異なる。また、第２実施形態の不揮発性半導体記憶装置には、さらに、テスト読み出し制御信号線ＴＲＬが追加されている。テスト読み出し制御信号線ＴＲＬには、テスト読み出し制御信号ＴＲｐが入力される。テスト読み出し制御信号ＴＲｐは、メモリセル１１がデータ書き込み可能か否かを確認する時に用いられる信号である。

ローデコーダ２’は、第一実施形態と異なる複数のワード線駆動回路２１’を有する。また、ローデコーダ２’は、更に書き込みワード線駆動制御回路２５を有している。書き込みワード線駆動制御回路２５は、テスト読み出し信号ＴＲｐ、及び書き込み制御信号ＷＥｐの論理和信号を生成して、書き込みワード線駆動回路２３へ出力する。

ワード線駆動回路２１’は、第一実施形態と同様に、行選択論理回路２２と、書き込みワード線駆動回路２３とを有している。ワード線駆動回路２１’の第一実施形態と異なる構成は、第一実施形態の第一読み出しワード線駆動回路２４と異なる論理を有する第二読み出しワード線駆動回路２６を備える点である。第二読み出しワード線駆動回路２６は、２つの入力端子を有するＡＮＤ回路であり、その片方の入力端子には、入力信号である書き込み制御信号ＷＥｐを反転する機能を有している。

第二読み出しワード線駆動回路２６は、書き込み制御信号ＷＥｐの反転信号と行選択論理回路２２の出力信号との論理積により、読み出しワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞を駆動する。

データ入出力ブロック３’は、第一実施形態と異なる複数のデータ入出力バッファ３１’を有する。データ入出力バッファ３１’は、第一実施形態と同様に、ライトディスターブ保護回路３３と、読み出しセンスアンプ３４を有している。データ入出力バッファ３１’は、更に第一実施形態の第一書き込みビット線駆動回路３２と異なる論理を有する第二書き込みビット線駆動回路３５を有する。第二書き込みビット線駆動回路３５は、２つの入力端子を有するＯＲ回路であり、その片方の入力端子には、入力信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞を反転する機能を有している。

第二書き込みビット線駆動回路３５は、テスト読み出し制御信号ＴＲｐと、各入力データ線ＤＩｐ＜０＞〜ＤＩｐ＜３＞の反転信号の論理和により、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動する。

（第２実施形態のテスト読み出し動作）
次に、図５を参照して、第２実施形態の特徴的な動作であるテスト読み出し動作について説明する。図５は、第２実施形態の不揮発性半導体記憶装置におけるテスト読み出し動作についての説明図である。図５では、説明の簡略化のため、図４記載の４つのメモリセル１１のみが説明されるが、図５において図示されない他の非選択メモリセル１１も同様に動作するものである。また、図５において、図４と同じ構成には同じ符号を付した。なお、図５に示す例においては、テスト読み出し動作をメモリセル１１ａに対して行うものとする。

テスト読み出し動作において、はじめに、メモリセル電源ＶＢＰは、アンチフューズ素子１２ａ〜１２ｄのゲート絶縁膜を破壊しないほどの低電圧３Ｖとなる。ワード線駆動回路２１’は、行アドレス信号address及び書き込み制御信号ＷＥｐに基づき、この状態を保ちながら、メモリセル１１ａ、１１ｂに接続される読み出しワード線ＷＬＲｐ＜０＞と書き込みワード線ＷＬＷｐ＜０＞を選択状態（電源ＶＤＤと同電位）、例えば３Ｖとする。一方、ワード線駆動回路２１’は、その他の読み出しワード線ＷＬＲｐ＜１＞と書き込みワード線ＷＬＷｐ＜１＞を非選択状態（接地電位０Ｖ）とする。この操作により、任意の一行のメモリセル１１ａ、１１ｂがそれぞれ読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞に電気的に接続され、その他のメモリセル１１ｃ、１１ｄは、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞から電気的に切断される。また、データ入出力バッファ３１’は、全ての書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞を電源ＶＤＤと同電位、例えば３Ｖとする。この状態を保ちながら、各データ入出力バッファ３１’は、全ての読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞を一度、０Ｖに初期化する。

その後、各データ入出力バッファ３１’は、全ての読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞をハイインピーダンス状態ＨｉＺにする。また、同様に選択された一行のメモリセル１１ａ、１１ｂの書き込みゲートＮ型トランジスタ１３ａ、１３ｂが導通状態となり、書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞に接続され、他のメモリセル１１ｃ、１１ｄは、書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞から切断される。

以上の動作により、書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞から、書き込みゲートＮ型トランジスタ１３ａ、１３ｂ、アンチフューズ１２ａ、１２ｂのゲート端子、及び読み出しゲートＮ型トランジスタ１４ａ、１４ｂを経由して、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞へ達する電流経路（図５中、符号Ｃ，符号Ｄ）が形成される。この状態で、上述した読み出し動作と同様に、それぞれ、データ入出力バッファ３１’の読み出しセンスアンプ３４は、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞の電位と参照電位ＶＳＡＲＥＦとを比較し、その結果を読み出す。これにより選択したメモリセル１１ａ、１１ｂ内にオープン不良や０フィックス不良の存在を検知することができる。

例えば、図５に示されるように、メモリセル１１ａ内にオープン不良や０フィックス不良が存在しない場合、そのメモリセル１１ａが接続される読み出しビット線ＢＬＲｐ＜０＞は、比較的高電位となる。このように正常なメモリセル１１ａに接続される読み出しビット線ＢＬＲｐ＜０＞は比較的高電位（例えば、２Ｖ）となる。読み出しセンスアンプ３４は、このように正常なメモリセル１１ａに接続される読み出しビット線ＢＬＲｐ＜０＞の電位が参照電位ＶＳＡＲＥＦと比較して高いことを検知する。そして、読み出しセンスアンプ３４は、その出力ＤＯｐ＜０＞を電源ＶＤＤと同電位、例えば３Ｖに駆動する。

一方、図５に示されるように、メモリセル１１ｂ内に符号Ｅで示されるようなオープン不良や０フィックス不良が存在する場合、メモリセル１１ｂ内の電流パスが阻害されることになる。つまり、電流パス阻害の影響により、メモリセル１１ｂが接続される読み出しビット線ＢＬＲｐ＜１＞は、比較的低電位（例えば、１Ｖ）に留まる。読み出しセンスアンプ３４は、このように不良が存在するメモリセル１１ｂに接続される読み出しビット線ＢＬＲｐ＜１＞の電位が参照電位ＶＳＡＲＥＦに比べて低いことを検知して、その出力信号ＤＯｐ＜１＞を接地電位０Ｖに駆動する。以上が、第２実施形態に係る不揮発性半導体記憶装置のテスト読み出し動作である。

つまり、第二実施形態におけるテスト読み出し動作を端的に述べると、テスト読み出し動作時、データ入出力ブロック３’は、入力信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞及びテスト読み出し信号ＴＲｐに従い書き込みビット線ＢＬＷｎ＜０＞、ＢＬＷｎ＜１＞に３Ｖ（第一電圧）を印加し、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞をハイインピーダンス状態ＨｉＺとする。換言すると、データ入出力ブロック３’は、読み出しビット線ＢＬＲｐ＜０＞、ＢＬＲｐ＜１＞に３Ｖと異なる第二電圧を印加する。そして、ローデコーダ２’は、アドレス信号address及びテスト読み出し信号ＴＲｐに基づき選択したメモリセル１１ａ及び１１ｂが接続される書き込みワード線ＷＬＷｐ＜０＞及び読み出しワード線ＷＬＲｐ＜０＞を活性化させて書き込みゲートＮ型トランジスタ１３及び読み出しゲートＮ型トランジスタ１４を導通状態にさせる一方、非選択のメモリセル１１ｃ及び１１ｄが接続される書き込みワード線ＷＬＷｐ＜１＞及び読み出しワード線ＷＬＲｐ＜１＞を非活性化させて書き込みゲートＮ型トランジスタ１３ｃ及び１３ｄ及び読み出しゲートＮ型トランジスタ１４ｃ及び１４ｄを非導通状態にさせる。

（第２実施形態による効果）
次に、第２実施形態の不揮発性半導体記憶装置による効果を説明する。

ここで、複数のメモリセル各々が、一つのアンチフューズ素子と、一つのＮ型トランジスタ（選択ゲート）により構成されている不揮発性半導体記憶装置を第２実施形態の比較例として説明する。この比較例において、Ｎ型トランジスタは、そのドレインをアンチフューズ素子のゲート端子に接続し、そのソースをビット線に接続し、そのゲートをワード線に接続している。また、複数あるメモリセルのいずれかの内にオープン不良もしくは０フィックス不良が存在しているものとする。比較例においては、不良をメモリセルに対して書き込み動作をする前に検知することは困難である。例えば、メモリセルが接続されるワード線を選択状態（電源ＶＤＤと同電位）、例えば３Ｖにする。この操作によって、不良メモリセルに接続されるビット線の電位は、比較的低電位、例えば１Ｖ程に留まる。一方、同時に選択される不良がないメモリセルが接続されるビット線の電位も、書き込み前のアンチフューズ素子は略電流を流さないため、比較的低電位、例えば１Ｖ程に留まる。比較例は、このような状態となるので、メモリセル内にオープン不良もしくは０フィックス不良が存在しているか否かを区別することは困難である。

これに対して、第２実施形態の不揮発性半導体記憶装置は、上述したテスト読み出し動作によって、メモリセル内に内在するオープン不良や０フィックス不良を検知することができる。つまり、第２実施形態のようにテスト読み出し機能を具備することにより、テストカバレッジを大幅に向上させて、高信頼性を得ることができる。

［第３実施形態］
（第３実施形態の構成）
図６は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略図を示す。
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態及び第２実施形態の機能を併せ持つものである。なお、第３実施形態において、第１及び第２実施形態と同様の構成要素には、同一符号を付し、その説明を省略する。

第３実施形態の不揮発性半導体記憶装置は、第２実施形態と比較して、ローデコーダ２’’の構成が異なる。

ローデコーダ２’’は、第２実施形態のローデコーダ２’の構成において第二読み出しワード線駆動回路２６を第一読み出しワード線駆動回路２４に置き換えたものである。

第３実施形態に係る不揮発性半導体記憶装置の動作は、第１及び第２実施形態に記載の動作と同様であるので説明を省略する。

以上、第３実施形態の不揮発性半導体記憶装置は、書き込み動作時に発生する非選択メモリセルへの高電圧ストレスに対する保護機能を具備し、ライトディスターブ不良を防止することができる。また、第３実施形態の不揮発性半導体記憶装置は、アンチフューズ素子にデータを書き込む前に１データを読み出すことができるか否かを確認するテスト読み出し機能を具備し、テストカバレッジの向上を図ることができる。

［第４実施形態］
（第４実施形態の構成）
図７は、本発明の第４実施形態に係る不揮発性半導体記憶装置の概略図を示す。
第４実施形態に係る不揮発性半導体記憶装置は、書き込み動作時に発生する非選択メモリセルへの高電圧ストレスに対する保護機能を具備し、ライトディスターブ不良を防止する機能を具備している。さらに、第３実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子にデータを書き込む前に１データを読み出すことができるか否かを確認するテスト読み出し機能を具備し、テストカバレッジの向上を図るものである。なお、第４実施形態において、第１乃至第３実施形態と同様の構成要素には、同一符号を付し、その説明を省略する。

第４実施形態の不揮発性半導体記憶装置は、第３実施形態と比較して、メモリセルアレイ１’の構成が異なる。メモリセルアレイ１’は、第３実施形態と異なる複数のメモリセル１１’を有する。メモリセル１１’には、アンチフューズ素子１２のゲート端子と書き込みゲートＮ型トランジスタ１３との間に書き込み制御Ｎ型トランジスタ１５が設けられている。同様に、アンチフューズ１２のゲート端子と読み出しゲートＮ型トランジスタ１４との間に、読み出しバリアＮ型トランジスタ１６が設けられている。

書き込み制御Ｎ型トランジスタ１５のゲート端子には書き込み制御信号線ＷＥＬが接続されている。読み出しバリアＮ型トランジスタ１６には電源ＶＤＤが接続されている。

（第４実施形態の書き込み動作）
書き込み制御Ｎ型トランジスタ１５と読み出しバリアＮ型トランジスタ１６との役割は、書き込み動作時において、それぞれ、書き込みゲートＮ型トランジスタ１３と読み出しゲートＮ型トランジスタ１４に印加される高電位ストレスを緩和することにある。図８を参照して、第４実施形態の不揮発性半導体記憶装置の書き込み動作を説明する。図８は、第４実施形態の不揮発性半導体記憶装置の書き込み動作についての説明図である。図８では、説明の簡略化のため、図７記載の４つのメモリセル１１’のみが説明されるが、図８において図示されない他の非選択メモリセル１１’同様に動作するものである。また、図８において、図７と同じ構成要素には、同じ符号を付した。なお、第４実施形態の書き込み動作は、第１実施形態と同様であるため、詳細な説明を省略し、ここでは、書き込み制御Ｎ型トランジスタ１５と読み出しバリアＮ型トランジスタ１６の高電位ストレスの緩和効果について説明する。また、図８においては、その書き込み対象をメモリセル１１’ａとする。

ワード線駆動回路２１は、行アドレス信号address及び書き込み制御信号ＷＥｐ等に基づき、メモリセル１１’ａに接続される書き込みワード線ＷＬＷｐ＜０＞を選択状態（電源ＶＤＤと同電位）、例えば３Ｖにし、対となる読み出しワード線ＷＬＲｐ＜０＞を非選択状態（接地電位０Ｖ）とする。また、ワード線駆動回路２１は、書き込み対象のメモリセル１１’ａに接続される書き込みビット線ＢＬＷｎ＜０＞を接地電位０Ｖとし、対となる読み出しビット線ＢＬＲｐ＜０＞を電源ＶＤＤと同電位、例えば３Ｖとする。ワード線駆動回路２１は、この状態を保持することにより、アンチフューズ素子１２ａには、メモリセル電源ＶＢＰの電位、例えば６Ｖの電圧ストレスが印加され、データが書き込まれる。この書き込み動作は、書き込みゲートＮ型トランジスタ１３と読み出しゲートＮ型トランジスタ１４の有無に関わらず、第１実施形態と同様である。

このとき、書き込み対象のメモリセル１１’ａと同じ行のメモリセル１１’ｂにおいて、読み出しバリアＮ型トランジスタ１６ｂの働きによる読み出しゲートＮ型トランジスタ１４ｂに対する高電位ストレスを緩和する効果が得られる。メモリセル１１’ｂにデータが書き込まれている場合、アンチフューズ素子１２ｂは導通状態であるので、そのゲート端子の電位はメモリセル電源ＶＢＰと同電位、例えば６Ｖになる。もしここで、読み出しバリアＮ型トランジスタ１６ｂが挿入されていない場合、読み出しゲートＮ型トランジスタ１４ｂのドレイン端子は６Ｖになり、０Ｖの読み出しワード線ＷＬＲｐ＜０＞が接続されたゲート端子との間に６Ｖの高電圧ストレスが印加されることになる。ここに、ゲート端子が電源ＶＤＤに接続された読み出しバリアＮ型トランジスタ１６ｂが挿入されることにより、読み出しゲートＮ型トランジスタ１４ｂのドレイン端子の電位は電源ＶＤＤの電位、例えば３Ｖ以下に抑えられる。また、読み出しバリアＮ型トランジスタ１６ｂのゲート端子が電源ＶＤＤに接続されているため、読み出しバリアＮ型トランジスタ１６ｂ自体に対する高電圧ストレスも緩和される。

同様に、他のメモリセル１１’ｃ、１１’ｄにおいて、書き込み制御Ｎ型トランジスタ１５ｃ、１５ｄの働きによる書き込みゲートＮ型トランジスタ１３ｃ、１３ｄに対する高電位ストレスを緩和する効果が現れる。メモリセル１１’ｃ、１１’ｄにデータが書き込まれている場合、アンチフューズ１２ｃ、１２ｄは導通状態であるので、それらゲート端子の電位はメモリセル電源ＶＢＰと同電位、例えば６Ｖになる。

もしここで、書き込み制御Ｎ型トランジスタ１５ｃ、１５ｄが挿入されていない場合、書き込みゲートＮ型トランジスタ１３ｃ、１３ｄのドレイン端子は６Ｖになり、０Ｖの書き込みワード線ＷＬＷｐ＜１＞が接続されたゲート端子との間に６Ｖの高電圧ストレスが印加されることになる。

ここに、ゲート端子が書き込み制御信号ＷＥｐに接続された書き込み制御Ｎ型トランジスタ１５ｃ、１５ｄが設けられていることにより、書き込みゲートＮ型トランジスタ１３ｃ、１３ｄのドレイン端子の電位は電源ＶＤＤの電位、例えば３Ｖ以下に抑えられる。また、書き込み制御信号ＷＥｐの電位を、メモリセル電源ＶＢＰが高電圧状態、例えば６Ｖであるときに、電源ＶＤＤと同電位、例えば３Ｖに維持されるなら、書き込み制御Ｎ型トランジスタ１５ｃ、１５ｄ自体に対する高電圧ストレスも緩和される。

以上、第４実施形態に係る不揮発性半導体記憶装置は、書き込み動作時に発生する非選択メモリセルへの高電圧ストレスに対する保護機能を具備し、ライトディスターブ不良を防止することが可能である。また、第４実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子にデータを書き込む前に１データを読み出すことができるかを確認するテスト読み出し機能を具備し、テストカバレッジの向上を図ることが可能である。また、第４実施形態に係る不揮発性半導体記憶装置は、ゲート端子が電源電位に固定された読み出しバリアＮ型トランジスタ１６を具備することにより、書き込みゲートと読み出しゲートに印加される高電圧ストレスを緩和することができる。すなわち、第４実施形態に係る不揮発性半導体記憶装置は、高信頼性を得ることができる。

以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態においては、メモリセル１１、１１’のトランジスタ１３、１４、１５、１６は、Ｎ型であるが、Ｐ型とし、ローデコーダ２、２’、２’’をそれに伴う回路構成に変更しても良い。また、データ入出力バッファ３１、３１’のトランジスタは、Ｐ型であるが、Ｎ型とし、データ入出力バッファ３１、３１’をそれに伴う回路構成に変更しても良い。

本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の読み出し動作の説明図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の昇圧動作及び書き込み動作の説明図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のテスト読み出し動作の説明図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の書き込み動作の説明図である。

符号の説明

１、１’…メモリセルアレイ、１１、１１’…メモリセル、１２…アンチフューズ素子、１３…書き込みゲートＮ型トランジスタ、１４…読み出しゲートＮ型トランジスタ、１５…書き込み制御Ｎ型トランジスタ、１６…読み出しバリアＮ型トランジスタ、２、２’、２’’…ローデコーダ、２１、２１’…ワード線駆動回路、２２…行選択論理回路、２３…ワード線駆動回路、２４…第一読み出しワード線駆動回路、２５…書き込みワード線駆動制御回路、２６…第二読み出しワード線駆動回路、３、３’…データ入出力ブロック、３１、３１’…データ入出力バッファ、３２…第一書き込みビット線駆動回路、３３…ライトディスターブ保護回路、３４…読み出しセンスアンプ、３５…第二書き込みビット線駆動回路。

Claims (5)

1. 一端に書き込み電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続される第１トランジスタと、一端が前記不可逆性記憶素子の他端側に接続される第２トランジスタとを備えたメモリセルを格子状に複数配置して構成されるメモリセルアレイと、
   データ書き込み時において前記メモリセルを行方向において選択するため前記第１トランジスタのゲートに接続された複数の書き込みワード線と、
   データ読み出し時において前記メモリセルを行方向において選択するため前記第２トランジスタのゲートに接続された複数の読み出しワード線と、
   前記メモリセルへのデータ書き込みを行うため前記第１トランジスタの他端に接続された書き込みビット線と、
   前記メモリセルからのデータ読み出しを行うため前記第２トランジスタの他端に接続された読み出しビット線と、
   アドレス信号に従い前記書き込みワード線及び前記読み出しワード線を選択的に駆動するローデコーダと、
   データ書き込み時において、前記読み出しビット線を所定電圧まで充電するライトディスターブ保護回路と
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記ローデコーダは、データ書き込み時において、
   選択した前記メモリセルが接続される前記読み出しワード線を非活性化させて前記第２トランジスタを非導通状態にさせる一方、
   非選択の前記メモリセルが接続される前記読み出しワード線を活性化させて前記第２トランジスタを導通状態にさせる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 一端に書き込み電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続される第１トランジスタと、一端が前記不可逆性記憶素子の他端側に接続される第２トランジスタとを備えたメモリセルを格子状に複数配置して構成されるメモリセルアレイと、
   データ書き込み時において前記メモリセルを行方向において選択するため前記第１トランジスタのゲートに接続された複数の書き込みワード線と、
   データ読み出し時において前記メモリセルを行方向において選択するため前記第２トランジスタのゲートに接続された複数の読み出しワード線と、
   前記メモリセルへのデータ書き込みを行うため前記第１トランジスタの他端に接続された書き込みビット線と、
   前記メモリセルからのデータ読み出しを行うため前記第２トランジスタの他端に接続された読み出しビット線と、
   アドレス信号及びテスト信号に従い前記書き込みワード線及び前記読み出しワード線を選択的に駆動するローデコーダと、
   入力信号及び前記テスト信号に従い前記書き込みビット線に第一電圧を印加し、前記読み出しビット線に前記第一電圧と異なる第二電圧を印加するデータ入出力ブロックと
   を備えたことを特徴とする不揮発性半導体記憶装置。
4. 前記ローデコーダは、
   アドレス信号及びテスト信号に基づき選択した前記メモリセルが接続される前記書き込みワード線及び前記読み出しワード線を活性化させて前記第１トランジスタ及び前記第２トランジスタを導通状態にさせる一方、
   非選択の前記メモリセルが接続される前記書き込みワード線及び前記読み出しワード線を非活性化させて前記第１トランジスタ及び前記第２トランジスタを非導通状態にさせる
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリセルは、
   前記不可逆性記憶素子と前記第１トランジスタの一端との間に両端を接続し、ゲートに所定電圧が印加される第３トランジスタと、
   前記不可逆性記憶素子と前記第２トランジスタの一端との間に両端を接続し、ゲートに所定電圧が印加される第４トランジスタと
   を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。

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