KR101027734B1 - 전기 퓨즈 회로 및 전자 부품 - Google Patents

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Abstract

본 발명은 신뢰성이 높은 전기 퓨즈 회로를 제공하는 것을 과제로 한다.
본 발명의 전기 퓨즈 회로는 전기 퓨즈를 구성하는 커패시터(101)와, 라이트 신호에 따라 상기 커패시터의 단자에 전압을 인가함으로써, 상기 커패시터의 절연막을 파괴하는 라이트 회로(103)와, 상기 커패시터 및 상기 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터(112, 102)를 포함하는 것을 특징으로 한다.

Description

전기 퓨즈 회로 및 전자 부품{ELECTRIC FUSE CIRCUIT AND ELECTRONIC COMPONENT}
본 발명은 전기 퓨즈 회로 및 전자 부품에 관한 것이다.
도 28은 레이저 퓨즈를 갖는 반도체 메모리 칩을 나타낸 도면이다. 최근의 반도체 메모리에서는, 레이저 퓨즈를 사용한 용장 메모리 셀을 가지며, 불량 메모리 셀을 용장 메모리 셀로 치환하는 것이 일반적으로 행해지고 있다. 레이저 퓨즈는 배선층에 레이저를 조사하여 절단함으로써 기록을 행하는 불휘발성의 ROM이며(예컨대 미절단 상태이면 전기적으로 도통 상태로 0, 절단 상태이면 전기적으로 비도통 상태로 1), 이 ROM에 불량 메모리 셀의 어드레스를 기억시킴으로써 용장 메모리 셀에의 치환을 행한다. 패키징 시의 열 등의 영향에 의해, 메모리 칩(1601) 내의 DRAM의 리프레시 특성이 악화하는 등의 현상이 알려져 있다. 그러나, 패키징 후에 레이저 LS의 조사를 행할 수는 없다. 그래서 전기적으로 기록 가능한 전기 퓨즈를 불휘발성의 ROM으로서 사용하여 이 ROM에 불량 메모리 셀의 어드레스를 기억시킴으로써 용장 메모리 셀에의 치환을 행하는 방법이 검토되고 있다.
도 29는 전기 퓨즈 회로의 구성예를 도시하는 도이다. 이하, 전계 효과 트랜 지스터를 단순히 트랜지스터라고 한다. 전기 퓨즈 커패시터(101)는 전압(VRR) 및 노드(n3) 사이에 접속된다. n채널 트랜지스터(102)는 보호 트랜지스터이며, 게이트가 전압(VPP)에 접속되고, 드레인은 노드(n3)에 접속되며, 소스가 노드(n2)에 접속된다. 전압(VPP)은 예컨대 3V이다. n채널 트랜지스터(103)는 라이트(write) 회로이며, 게이트가 라이트 신호(WRT)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 그라운드에 접속된다.
다음으로, 리드(read) 회로(110)의 구성을 설명한다. n채널 트랜지스터(111)는 게이트가 리드 신호(RD)에 접속되며, 드레인이 노드(n2)에 접속되고, 소스가 노드(n4)에 접속된다. n채널 트랜지스터(113)는 게이트가 노드(n5)에 접속되며, 드레인이 노드(n4)에 접속되고, 소스가 저항(114)을 통해 그라운드에 접속된다. p채널 트랜지스터(112)는 게이트가 노드(n5)에 접속되며, 소스가 전압(VII)에 접속되고, 드레인이 노드(n4)에 접속된다. 전압(VII)은 예컨대 1.6V이다. 부정 논리곱(NAND) 회로(115)는 전원 전압(VII)에 접속되며, 입력 단자가 노드(n4) 및 신호(RSTb)의 선에 접속되고, 출력 단자가 노드(n5)에 접속된다. 부정(NOT) 회로(116)는 입력 단자가 노드(n5)에 접속되며, 출력 단자가 신호(EFA)의 선에 접속된다.
또한, 하기의 특허 문헌 1에서는, 전류 차단 회로는 전류 경로가 제1 및 제2 퓨즈와 직렬 접속된 제1 및 제2 전계 효과 트랜지스터와, 상기 제1 전계 효과 트랜지스터의 게이트에 접속된 패드 전극과, 전원과 상기 제1 전계 효과 트랜지스터의 게이트 사이에 접속된 부하 저항과, 결함 구제의 필요와 불필요에 따라 상기 제2 전계 효과 트랜지스터의 도통 상태를 결정하는 퓨즈 회로를 구비하고 있다.
또한, 하기의 특허 문헌 2에는, DRAM의 용장행 디코더에 있어서, 각 퓨즈의 한쪽 단자와 접지 전위(GND)의 라인 사이에, 각각 게이트가 함께 대응하는 워드선에 할당된 프리디코드(pre-decode) 신호를 받는 복수의 n채널 MOS 트랜지스터를 직렬 접속하는 반도체 기억 장치가 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2002-197889호 공보
[특허 문헌 2] 일본 특허 공개 제2001-338495호 공보
최근, GIDL(Gate Induce Drain Leak) 전류라고 불리는 누설 전류가 MOS 트랜지스터에 존재하는 경우가 알려지고 있다. 예컨대, 트랜지스터(102)의 게이트 전압이 0V인 상태로 드레인 전압을 4V 이상으로 올리면(게이트 드레인 사이의 전위차가 4V 이상으로 되면), 드레인 백게이트(벌크) 사이에 누설 전류가 발생한다는 것이다. 복수의 전기 퓨즈에의 기록 동작은 시프트 레지스터 등을 사용하여 하나씩 행해지지만, 어떤 전기 퓨즈에의 기록 동작이 행해진 후에 별도의 전기 퓨즈에의 기록 동작을 행할 때, 기록이 완료된 전기 퓨즈 회로의 보호 트랜지스터(102)는 게이트 전압이 VPP= 3V, 드레인 전압이 VRR=8V가 된다. 그 게이트 드레인 사이의 전위차는 5V가 되며, GIDL 전류가 발생한다. 반도체 칩 내에 설치된 8V의 VRR를 발생하는 승압 펌프 회로는 전류 공급 능력이 작고 (수십 ㎂ 정도), 수백 ㎂의 GIDL 전류가 발생하면 8V라는 고전압을 발생할 수 없으므로, 기록 동작이 정상적으로 행해지지 않는 경우가 있다고 하는 과제가 있다.
또한, 절연막 파괴 후의 전기 퓨즈 저항치의 편차가 큰 것도 알려져 있고, 「기록 동작은 행해졌지만, 저항치가 너무 커져서 검출 회로가 도통한다고 판단할 수 없다」라는 것이 제기될 확률이 충분히 낮다고는 할 수 없고, 충분한 신뢰성을 얻는 것이 어렵다고 하는 과제가 있다.
또한, 전기 퓨즈의 기록 동작에는 8V라는 고전압을 인가해야 하지만, MOS 트랜지스터의 소스/드레인을 형성하는 확산층과 웰 사이의 PN 접합이 상기 고전압에 의해 파괴되게 될 위험이 있다고 하는 과제가 있다.
최근, 전자 부품의 소형화를 목적으로, 메모리 칩과 논리(프로세서) 칩을 동일 패키지 내에 실장한 SIP(System In Package) 등이 알려져 있지만, 패키징 공정에서 메모리 칩이 불량품이 되게 되면 동일 패키지 내에 실장된 고가의 논리 칩도 아울러 불량이 되어 버리고, 비용이 높아지게 된다고 하는 과제가 있다.
본 발명의 목적은 신뢰성이 높은 전기 퓨즈 회로 및 전자 부품을 제공하는 것이다.
본 발명의 하나의 관점에 따르면, 전기 퓨즈를 구성하는 커패시터와, 라이트 신호에 따라 상기 커패시터의 단자에 전압을 인가함으로써, 상기 커패시터의 절연막을 파괴하는 라이트 회로와, 상기 커패시터 및 상기 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터를 갖는 것을 특징으로 하는 전기 퓨즈 회로가 제공된다.
본 발명의 상이한 관점에 따르면, 적어도 2개의 전기 퓨즈의 제1 및 제2 커패시터와, 상기 제1 및 제2 커패시터의 저항을 기초로 1 비트의 데이터를 출력하는 출력 회로를 갖는 것을 특징으로 하는 전기 퓨즈 회로가 제공된다.
본 발명의 또 다른 관점에 따르면, 전기 퓨즈를 탑재한 반도체 메모리 칩과, 상기 반도체 메모리 칩과는 상이한 반도체 칩과, 상기 반도체 메모리 칩 및 상기 반도체 칩을 함께 패키징하는 패키지를 갖는 것을 특징으로 하는 전자 부품이 제공된다.
적어도 2개의 트랜지스터의 직렬 접속을 설치함으로써, 게이트 및 드레인 사이의 전위차를 작게 할 수 있으므로, GIDL 전류를 방지하며, 커패시터에의 기록 동작을 정상적으로 행할 수 있다.
기록에 의한 제1 및 제2 커패시터의 저항치에 편차가 생겼을 때이더라도, 제1 및 제2 커패시터의 저항에 따른 적절한 데이터를 판독할 수 있으며, 신뢰성을 향상시킬 수 있다.
반도체 메모리 칩 및 반도체 칩을 함께 패키징하는 경우, 수율을 향상시킬 수 있으며 비용을 저감시킬 수 있다.
(제1 실시형태)
도 27은 본 발명의 제1 실시형태에 따른 반도체 메모리 칩의 구성예를 나타내는 도이다. 전기 퓨즈 회로(1501)는 보통(normal) 메모리 셀 어레이(1503) 내의 불량 메모리 셀의 어드레스를 기억하는 불휘발성 ROM이며, 그 불량 메모리 셀의 어드레스를 어드레스 비교기(1502)에 출력한다. 어드레스 비교기(1502)는 그 불량 메모리 셀의 어드레스와 입력된 어드레스를 비교하여 양 어드레스의 비교 결과를 보통 메모리 셀 어레이(1503) 및 용장 메모리 셀 어레이(1504)에 출력한다. 양 어드레스가 일치하지 않는 때에는, 보통 메모리 셀 어레이(1503)는 입력 어드레스에 대응하는 메모리 셀에 대해, 데이터(DQ)를 리드 또는 라이트한다. 양 어드레스가 일치할 때에는 용장 메모리 셀 어레이(1504)는 입력 어드레스에 대응하는 메모리 셀 에 대해, 데이터(DQ)를 리드 또는 라이트한다. 이에 따라, 보통 메모리 셀 어레이(1503) 내에 불량 메모리 셀이 있었던 경우, 그 불량 메모리 셀을 용장 메모리 셀 어레이(1504) 내의 메모리 셀로 대체할 수 있다.
도 1은 본 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 도 1은 도 29에 대해, n채널 전계 효과 트랜지스터(121)를 추가한 것이다. 이하, 전계 효과 트랜지스터를 단순히 트랜지스터라고 한다. 커패시터(101)는 전압(VRR) 및 노드(n3) 사이에 접속되어 전기 퓨즈를 구성한다. n채널 트랜지스터(121)는 보호 트랜지스터이며, 게이트가 전압(VRRH)에 접속되고, 드레인이 노드(n3)에 접속되며, 소스가 노드(n1)에 접속된다. 전압(VRRH)은 예컨대 5.5V이다. n채널 트랜지스터(102)는 보호 트랜지스터이며, 게이트가 전압(VPP)에 접속되고, 드레인이 노드(n1)에 접속되며, 소스가 노드(n2)에 접속된다. 전압(VPP)은 예컨대 3V이다. n채널 트랜지스터(103)는 라이트 회로이며, 게이트가 라이트 신호(WRT)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 그라운드(기준 전위)에 접속된다. 트랜지스터(102 및 121)의 백게이트(벌크)는 그라운드에 접속된다.
다음으로, 리드 회로(110)의 구성을 설명한다. n채널 트랜지스터(111)는 게이트가 리드 신호(RD)에 접속되며, 드레인이 노드(n2)에 접속되고, 소스가 노드(n4)에 접속된다. n채널 트랜지스터(113)는 게이트가 노드(n5)에 접속되며, 드레인이 노드(n4)에 접속되고, 소스가 저항(114)을 통해 그라운드(기준 전위)에 접속된다. p채널 트랜지스터(112)는 게이트가 노드(n5)에 접속되며, 소스는 전압(VII)에 접속되고, 드레인이 노드(n4)에 접속된다. 전압(VII)은 예컨대 1.6V이다. 부정 논리곱(NAND) 회로(115)는 전원 전압(VII)에 접속되며, 입력 단자가 노드(n4) 및 신호(RSTb)의 선에 접속되고, 출력 단자가 노드(n5)에 접속된다. 부정(NOT) 회로(116)는 입력 단자가 노드(n5)에 접속되며, 출력 단자가 신호(EFA)의 선에 접속된다.
도 30은 전기 퓨즈 회로(215) 및 그 주변 회로의 구성예를 나타내는 도이며, 도 31은 전기 퓨즈 회로의 기록 동작의 예를 나타내는 타이밍도이다. 전기 퓨즈 회로(215)는 도 1의 전기 퓨즈 회로에 대응한다. 승압(펌프) 회로 및 레벨 제어 회로(201)는 전압의 승압 및 레벨 제어를 행하며, 전압(VRR, VRRH, VPP, VII) 등을 복수의 유닛 회로(203)에 공급한다. 전기 퓨즈 제어 회로(202)는 신호(RD, RSTb, EF-WRITE, EF-START, EF-CLK, EF-STRB)를 복수의 유닛 회로(203)에 출력한다. 각 유닛 회로(203)는 플립플롭(FF)(211, 212), NAND 회로(213), NOT 회로(214) 및 전기 퓨즈 회로(215)를 갖는다. 복수의 유닛 회로(203) 내의 플립플롭(211)은 어드레스 신호(A0∼A2) 및 유효 신호(VALID)를 입력받으며, 어드레스 레지스터(204)를 구성한다. 간단히 설명하면, 3 비트의 어드레스 신호(A0∼A2)의 경우를 예로 설명한다. 유효 신호(VALID)는 어드레스 신호(A0∼A2)에 대응하는 전기 퓨즈의 기억 내용을 유효하게 하는지의 여부를 나타내는 신호이다. 예컨대, 불량 메모리 셀이 존재하지 않고, 용장 메모리 셀로의 치환을 행할 필요가 없는 때에는, 유효 신호(VALID)를 로우 레벨로 하면 좋다. 복수의 유닛 회로(203) 내의 플립플롭(212)은 시프트 레지스터(205)를 구성한다.
시각(t1) 이전에는, 신호(EF-STRB)의 펄스가 플립플롭(211)의 클록 단자에 입력되며, 어드레스 신호(A0∼A22)가 플립플롭(211)의 입력 단자에 입력된다. 예컨대, 어드레스 신호(A0)가 로우 레벨, 어드레스 신호(A1)가 하이 레벨, 어드레스 신호(A2)가 로우 레벨, 유효 신호(VALID)가 하이 레벨이며, 이들의 신호를 전기 퓨즈에 기록하는 예를 설명한다. 어드레스 신호(A0)의 레지스터(211)는 로우 레벨을 출력한다. 어드레스 신호(A1)의 레지스터(211)는 하이 레벨을 출력한다. 어드레스 신호(A2)의 레지스터(211)는 로우 레벨을 출력한다. 유효 신호(VALID)의 레지스터(211)는 하이 레벨을 출력한다.
시각(t1) 이후, 클록 신호(CLK)는 일정 주파수의 클록 펄스가 된다. 신호(EF-WRITE)는 클록(EF-CLK)과 동일한 주기의 펄스이다. 시각(t1)에서는, 스타트 신호(EF-START)가 하이 레벨에서 로우 레벨로 된다. 그렇게 되면, 시프트 레지스터(212)는 스타트 신호(EF-START)를 시프트하여, 다음 시프트 레지스터(212)에 출력한다. 이에 따라, 어드레스 신호(A0)의 레지스터(212), 어드레스 신호(A1)의 레지스터(212), 어드레스 신호(A2)의 레지스터(212) 및 유효 신호(VALID)의 레지스터(212)는 각각 시프트된 펄스를 출력한다.
시각(t1) 이후, 어드레스 신호(A0)의 NOT 회로(214)는 라이트 신호(WRT)로서 로우 레벨을 유지하여 펄스를 출력하지 않는다. 시각(t2) 이후, 어드레스 신호(A1)의 NOT 회로(214)는 라이트 신호(WRT)로서 하이 레벨의 펄스를 출력한다. 시각(t3) 이후, 어드레스 신호(A2)의 NOT 회로(214)는 라이트 신호(WRT)로서 로우 레벨을 유지하여 펄스를 출력하지 않는다. 시각(t4) 이후, 유효 신호(VALID)의 NOT 회로(214)는 라이트 신호(WRT)로서 하이 레벨의 펄스를 출력한다.
도 1에 있어서, 상기 라이트 신호(WRT)가 하이 레벨이 되면, 트랜지스터(103)가 온한다. 커패시터(101)에는, 고전압(VRR)(예컨대 8V)이 인가된다. 전기 퓨즈는 커패시터(101)로 구성되며, 아무것도 하지 않는 상태에서는 전기적으로 비도통 상태이다. 상기 커패시터(101)의 양 단자간에 고전압(예컨대 8V)을 인가하면, 커패시터(101)의 절연막이 파괴되어 전기적으로 도통 상태가 된다. 이 2개의 상태를 데이터 0 및 1에 할당한다. 예컨대, 커패시터(101)의 절연막이 파괴되어 있지 않은 상태로 전기적으로 비도통이면 0, 절연막이 파괴된 상태로 전기적으로 도통이면 1로 할당한다. 이 커패시터(101)는 불휘발성 ROM으로서 사용할 수 있다.
전기 퓨즈의 절연막을 파괴하는 동작(이후, 이것을 기록 동작이라고 부름)을 행할 때에 필요해지는 고전압은 반도체 칩 내에 설치된 승압 회로(201)에 의해 생성된다. 또한, 기록 동작을 행할 때에 복수의 커패시터(101)에 동시에 기록하고자 하면, 많은 전류가 흐를 가능성이 있으므로, 시프트 레지스터(205)를 설치하여 하나씩 커패시터(101)에 기록을 행한다.
커패시터(전기 퓨즈)(101)에의 기록 동작에 대해 설명한다. 우선, 승압 회로(201)는 복수의 커패시터(101)의 공통 노드의 전압(VRR)을 고전압(예컨대 8V)으로 승압한다. 이 때, 커패시터(101)의 다른 한 쪽의 단자 노드(n3)는 플로우팅 상태이므로, 노드(n3)의 전위도 상승한다. 이 상태에서는 아직 커패시터(101)의 양 단자간의 전위차는 작다. 그 후 시프트 레지스터(205)에 의해 선택된 라이트 신호(WRT)의 기록 트랜지스터(103)를 온시키며, 노드(n3)를 그라운드로 하여, 커패시터(101)의 양 단자간에 고전압을 인가하여 커패시터(101)의 절연막을 파괴한다. 이 때, 비선택 라이트 신호(WRT)에 대응하는 커패시터(101)에 있어서는, 노드(n3)가 플로우팅 상태에 있고, 비선택 커패시터(101)의 양 단자간에 고전압이 인가되지 않는다.
도 32는 전기 퓨즈 회로를 포함하는 반도체 메모리 칩의 전원 기동시의 타이밍도이다. 전원 전압(VDD)은 반도체 메모리 칩의 전원 전압이며, 예컨대 1.8V이다. 전원 기동에 의해, 전압(VDD, VRR 및 RD)이 서서히 상승한다. 이윽고, 전압(VRR)은 약 1.6V를 유지한다. 신호(RSTb)는 로우 레벨을 유지한다. 도 1에 있어서, 신호(RSTb)가 로우 레벨일 때, 노드(n5)는 하이 레벨이 된다. 그렇게 하면, 트랜지스터(112)가 오프되며, 트랜지스터(113)가 온한다. 그 결과, 노드(n4)는 플로우팅 상태로부터 로우 레벨이 된다. 그 후, 신호(RSTb)가 로우 레벨로부터 하이 레벨이 된다. 커패시터(101)가 도통 상태일 때에는, 노드(n4)가 하이 레벨이 되며, 출력 신호(EFA)는 하이 레벨이 된다. 이에 대해, 커패시터(101)가 비도통 상태일 때, 노드(n4)가 로우 레벨이 되며, 출력 신호(EFA)는 로우 레벨이 된다. 그 후, 전압(VRR) 및 리드 신호(RD)가 그라운드가 되며, 트랜지스터(111)는 오프하며, 출력 신호(EFA)는 유지된다. 리드 회로(110)는 상기의 동작에 의해, 커패시터(101)의 상태를 신호(EFA)로서 출력한다.
도 30에 있어서, 복수의 전기 퓨즈 회로(215)는 시프트 레지스터(205)에 의해 타이밍을 변동한 기록이 행해진다. 어떤 전기 퓨즈 회로(215) 내의 커패시터(101)가 기록에 따라 도통 상태가 된다고 생각한다. 다음으로, 그 외의 전기 퓨즈 회로(215)의 기록 처리를 행하는 경우, 전압(VRR)은 다시 8V가 된다. 도 1 에 있어서, 커패시터(101)가 도통 상태이면, 트랜지스터(121)의 드레인 노드(n3)의 전압은 8V가 된다. 트랜지스터(121)의 게이트 전압(VRRH)은 5.5V이다. 상기와 같이, 게이트 드레인 사이의 전위차가 4V 이상이 되면, 드레인 및 백게이트 사이에 GIDL 전류(누설 전류)가 발생한다. 트랜지스터(121)의 게이트 드레인 사이의 전위차는 8-5.5=2.5V가 되므로, 누설 전류를 방지할 수 있다.
또한, 트랜지스터(121)는 게이트 전압(VRRH)가 5.5V이므로, 소스 노드(n1)의 전압도 5.5V가 된다. 트랜지스터(102)의 드레인 노드(n1)는 트랜지스터(121)의 소스 노드(n1)에 접속되어 있으므로, 5.5V가 된다. 트랜지스터(102)의 게이트 전압(VPP)은 3V이다. 따라서, 트랜지스터(102)의 게이트 드레인 사이의 전위차는 5.5- 3= 2.5V가 되므로, GIDL 전류를 방지할 수 있다.
8V의 VRR를 발생하는 승압 회로(201)는 전류 공급 능력이 작고 (수십 ㎂ 정도), 수백 ㎂의 GIDL 전류가 발생하면 8V라는 고전압을 발생할 수 없고, 기록 동작이 정상적으로 행할 수 없다. 본 실시형태에 따르면, 트랜지스터(102 및 121)의 GIDL 전류를 방지할 수 있으므로, 승압 회로(201)는 8V의 VRR를 생성할 수 있으며, 기록 동작을 정상적으로 행할 수 있다.
이상과 같이, 본 실시형태는 전기 퓨즈를 구성하는 커패시터(101)와, 라이트 신호(WRT)에 따라 커패시터(101)의 단자에 전압을 인가함으로써, 커패시터(101)의 절연막을 파괴하는 라이트 회로(103)와, 커패시터(101) 및 라이트 회로(103) 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터(121, 102)를 갖는다. 제1 트랜지스터(121)는 커패시터(101)에 대해 제2 트랜지스터(102)보다도 가깝게 접속 된다. 제1 트랜지스터(121)의 게이트 전압(VRRH)은 제2 트랜지스터(102)의 게이트 전압(VPP)보다도 높다.
(제2 실시형태)
도 2는 본 발명의 제2 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 도 2는 도 1에 대해, 트랜지스터(102 및 121)의 백게이트의 접속처가 상이하다. 도 1에서는, 트랜지스터(102 및 121)의 백게이트는 그라운드에 접속되어 있다. 그 때문에, 트랜지스터(121)의 드레인 노드(n3)에 8V가 인가되면, 트랜지스터(121)는 드레인 노드(n3) 및 백게이트 사이의 전위차가 8- 0= 8V의 고전압이 되며, PN 접합이 파괴될 우려가 있다.
본 실시형태(도 2)에서는, 트랜지스터(121)는 백게이트가 소스 노드(n1)에 접속된다. 트랜지스터(102)는 백게이트가 소스 노드(n2)에 접속된다. 커패시터(101)가 기록에 따라 도통 상태가 되면, 트랜지스터(121)의 드레인 노드(n3)는 8V가 된다. 트랜지스터(121)는 게이트 전압(VRRH)이 5.5V이므로, 소스 노드(n1)도 5.5V가 된다. 트랜지스터(121)의 백게이트는 소스 노드(n1)에 접속되어 있으므로, 5.5V가 된다. 따라서, 트랜지스터(121)는 드레인 노드(n3) 및 백게이트 간의 전위차가 8- 5.5= 2.5V의 저전압이 되며, PN 접합의 파괴를 방지할 수 있다.
또한, 트랜지스터(102)의 드레인 노드(n1)는 트랜지스터(121)의 소스 노드(n1)에 접속되어 있으므로, 5.5V가 된다. 트랜지스터(102)는 게이트 전압(VPP)이 3V이므로, 소스 노드(n2)도 3V가 된다. 트랜지스터(102)의 백게이트는 소스 노드(n2)에 접속되어 있으므로, 3V가 된다. 따라서, 트랜지스터(102)는 드레인 노 드(n1) 및 백게이트 사이의 전위차가 5.5- 3= 2.5V의 저전압이 되며, PN 접합의 파괴를 방지할 수 있다.
(제3 실시형태)
도 3은 본 발명의 제3 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태는 제2 실시형태의 트랜지스터(102, 103, 121) 및 커패시터(101)의 구조예를 나타낸다. 도 3은 상단이 회로도를 나타내며, 하단이 그에 대응하는 반도체 기판의 단면도를 나타낸다. 커패시터(101)는 p채널 트랜지스터에 의해 구성된다. 그 p채널 트랜지스터(101)는 게이트가 노드(n3)에 접속되며, 소스, 드레인 및 백게이트가 전압(VRR)에 접속된다.
p형 기판(301)은 기준 전위(그라운드)(VSS)에 접속된다. p형 기판(301)에는, 트랜지스터(101∼103, 121)가 형성된다. 트랜지스터(103)의 소스(S) 및 드레인(D)는 n형 확산 영역이며, p형 기판(301) 내에 형성된다. n채널 트랜지스터(103)는 게이트(G)가 라이트 신호(WRT)에 접속되며, 소스(S)가 기준 전위(VSS)에 접속되고, 드레인(D)이 노드(n2)에 접속된다. p형 기판(301) 내에는, 3개의 트랜지스터(102, 121, 101)를 위한 3개의 n형 웰(302)이 형성된다.
n채널 트랜지스터(102)의 구성을 설명한다. 트랜지스터(102)는 n형 웰(302) 내에 설치된다. p형 웰(303)은 n형 웰(302) 내에 형성된다. 소스(S) 및 드레인(D)은 n형 확산 영역이며, p형 웰(303) 내에 설치된다. n형 웰(302) 및 p형 웰(303)은 노드(n2)에 접속된다. 트랜지스터(102)는 소스(S)가 노드(n2)에 접속되며, 게이트가 전압(VPP)에 접속되고, 드레인(D)이 노드(n1)에 접속된다.
다음으로, n채널 트랜지스터(121)의 구성을 설명한다. 트랜지스터(121)는 n형 웰(302) 내에 설치된다. p형 웰(303)은 n형 웰(302) 내에 형성된다. 소스(S) 및 드레인(D)은 n형 확산 영역이며, p형 웰(303) 내에 설치된다. n형 웰(302) 및 p형 웰(303)은 노드(n1)에 접속된다. 트랜지스터(121)는 소스(S)가 노드(n1)에 접속되며, 게이트가 전압(VRRH)에 접속되고, 드레인(D)이 노드(n3)에 접속된다.
다음으로, p채널 트랜지스터(101)의 구성을 설명한다. 트랜지스터(101)는 n형 웰(302) 내에 설치된다. 소스(S) 및 드레인(D)은 p형 확산 영역이며, n형 웰(302) 내에 설치된다. 트랜지스터(101)는 소스(S) 및 드레인(D)이 전압(VRR)에 접속되며, 게이트가 노드(n3)에 접속된다. n형 웰(302)은 소스(S) 및 드레인(D)에 접속된다.
이상과 같이, 트랜지스터(102 및 121)는 트리플 웰 구조를 구비하므로, 내압 특성이 우수하다. 트랜지스터(102, 103, 121)의 게이트 산화막(절연막)은 두껍고, 트랜지스터(101)의 게이트 산화막(절연막)은 이들보다 얇다.
(제4 실시형태)
도 4는 본 발명의 제4 실시형태에 따른 전압 생성 회로의 구성예를 나타내는 회로도이다. 이 전압 생성 회로는 전압(VRR 및 VPP)을 기초로 전압(VRRH)를 생성할 수 있다. 승압 회로 및 레벨 제어 회로(201)는 전압(VRR 및 VPP)을 생성한다. 전압(VRR)은 0V로부터 8V까지의 사이에서 변화하는 전압이다. 전압(VPP)은 3V이다. 다이오드(411)는 한계치 전압(Vth)이 예컨대 0.7V이며, 애노드가 전압(VRR)의 단자에 접속되며, 캐소드가 저항(R1)을 통해 전압(VRRH)의 단자에 접속된다. 저항(R2) 은 전압(VRRH) 및 전압(VPP)의 단자 사이에 접속된다.
도 6은 전압(VRRH)을 나타내는 그래프이다. 횡축이 전압(VRR)이며, 종축이VRRH를 나타낸다. 전압(VRR)은 0V에서 8V까지의 사이에서 변화한다. 전압(VPP)은 3V 고정이다. 그 경우, 전압(VRRH)은 다음식으로 나타낸다.
VRRH= (VRR-Vth)×R2/(R1+R2) + VPP×R1/(R1+R2)
이에 따라, 전압(VRRH)을 전압(VPP) 및 전압(VRR)의 중간 전위로 할 수 있으며, 제1 실시형태와 같이, GIDL 전류를 방지할 수 있다.
(제5 실시형태)
도 5는 본 발명의 제5 실시형태에 따른 전압 생성 회로의 구성예를 나타내는 회로도이며, 도 4에 대해, 트랜지스터(511, 513) 및 저항(512)을 추가한 것이다. n채널 트랜지스터(513)는 게이트가 파워 온 리셋 신호(POR)에 접속되며, 소스가 기준 전위에 접속되고, 드레인이 저항(512)을 통해 전압(VRRH)의 단자에 접속된다. 파워 온 리셋 신호(POR)는 전원 기동시에 하이 레벨의 펄스가 발생하는 신호이다. p채널 트랜지스터(511)는 게이트가 트랜지스터(513)의 드레인에 접속되며, 소스가 전압(VRRH)에 접속되고, 드레인이 전압(VPP)에 접속된다.
저항(R2)은 저항치가 크므로, 전원 기동시에 전압(VRRH)이 전압(VPP)에 달하기까지의 시간이 길다. 그래서, 파워 온 리셋 신호(POR)를 이용하여 전원 기동시만 전압(VRRH)과 전압(VPP) 사이의 저항을 내린다. 즉, 전원 기동시에는, 파워 온 리셋 신호(POR)가 하이 레벨이 되며, 트랜지스터(513)가 온하고, 트랜지스터(511)가 온한다. 그 결과, 전압(VRRH)의 단자는 트랜지스터(511)를 통해 전압(VPP)의 단자 에 접속된다. 이에 따라, 전원 기동시에는, 전압(VRRH)이 고속으로 전압(VPP)에 도달한다. 전원 기동후는, 파워 온 리셋 신호(POR)가 로우 레벨이 되며, 트랜지스터(513 및 511)가 오프하고, 제4 실시형태와 동일한 동작을 하여 전압(VRRH)이 생성된다.
(제6 실시형태)
도 7은 본 발명의 제6 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태(도 7)는 도 29에 대해, 2조의 회로(701A 및 701B)를 병렬로 접속한 것이다.
제1 회로(701A) 및 제2 회로(702B)는 동일한 구성을 갖는다. 이하, 회로(701A 및 701B)의 구성을 설명한다. 커패시터(101)는 전압(VRR) 및 노드(n3) 사이에 접속된다. n채널 트랜지스터(102)는 보호 트랜지스터이며, 게이트가 전압(VPP)에 접속되고, 드레인이 노드(n3)에 접속되며, 소스가 노드(n2)에 접속된다. 전압(VPP)은 예컨대 3V이다. n채널 트랜지스터(103)는 라이트 회로이며, 게이트가 라이트 신호(WRT<A> 또는 WRT<B>)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 그라운드에 접속된다. n채널 트랜지스터(111)는 리드 회로이며, 게이트가 리드 신호(RD<A> 또는 RD<B>)에 접속되고, 드레인이 노드(n2)에 접속되며, 소스가 노드(n4)에 접속된다. 제1 회로(701A)에는 트랜지스터(103)의 게이트가 라이트 신호(WRT<A>)에 접속되며, 트랜지스터(111)의 게이트가 리드 신호(RD<A>)에 접속된다. 제2 회로(701B)에서는 트랜지스터(103)의 게이트가 라이트 신호(WRT<B>)에 접속되며, 트랜지스터(111)의 게이트가 리드 신호(RD<B>)에 접속된다. 제1 회 로(701A) 및 제2 회로(701B)는 노드(n4)에 대해 병렬로 접속된다.
다음으로, 검출 및 래치 회로(출력 회로)(702)의 구성을 설명한다. n채널 트랜지스터(113)는 게이트가 노드(n5)에 접속되며, 드레인이 노드(n4)에 접속되고, 소스가 저항(114)을 통해 그라운드에 접속된다. p채널 트랜지스터(112)는 게이트가 노드(n5)에 접속되며, 소스가 전압(VII)에 접속되고, 드레인이 노드(n4)에 접속된다. 전압(VII)은 예컨대 1.6V이다. NAND 회로(115)는 전원 전압(VII)에 접속되며, 입력 단자가 노드(n4) 및 신호(RSTb)의 선에 접속되고, 출력 단자가 노드(n5)에 접속된다. NOT 회로(116)는 입력 단자가 노드(n5)에 접속되며, 출력 단자가 신호(EFA)의 선에 접속된다.
기본적인 동작은 제1 실시형태와 동일하다. 커패시터(101)는 기록에 따라 절연막을 파괴하여 도통 상태가 된다. 그러나, 복수의 전기 퓨즈 회로(215) 내의 커패시터(101)는 도통 상태시의 저항치에 편차가 생긴다. 저항치가 낮은 커패시터(101)는 신호(EFA)가 하이 레벨로서 출력된다. 그러나, 커패시터(101)의 절연막이 파괴되어 있더라도 저항치가 비교적 높은 경우에는, 신호(EFA)가 잘못하여 로우 레벨로서 출력되게 된다.
본 실시형태에서는, 제1 회로(701A) 및 제2 회로(701B)의 커패시터(101)에 동일한 데이터를 기록한다. 즉, 회로(701A) 및 701B의 커패시터(101)는 함께 도통 상태, 또는 함께 비도통 상태가 된다. 다만, 라이트 신호(WRT<A>) 및 라이트 신호(WRT<B>)의 타이밍을 다르게 하여 상이한 타이밍으로 제1 회로(701A) 및 제2 회로(701B)의 커패시터(101)에 기록을 행한다. 그것은, 후에 도 15를 참조하면서 상 세하게 설명한다.
커패시터(101)의 데이터를 판독할 때에는, 리드 신호(RD<A> 및 RD<B>)를 동일한 타이밍에서 하이 레벨로 한다. 회로(701A 및 701B)의 커패시터(101)의 양쪽의 절연막을 기록에 따라 파괴한 경우, 회로(701A 및 701B)의 커패시터(101)의 저항치에 편차가 생기는 경우가 있다. 회로(701A 및 701B)의 커패시터(101)의 양쪽의 저항치가 낮은 경우에는, 회로(701A 및 701B)에 의해, 노드(n4)가 하이 레벨이 되며, 신호(EFA)를 정확하게 하이 레벨로 할 수 있다. 또한, 회로(701A)의 커패시터(101)의 저항치가 낮고, 회로(701B)의 커패시터(101)의 저항치가 높은 경우에도, 회로(701A)에 의해, 노드(n4)가 하이 레벨이 되며, 신호(EFA)를 정확하게 하이 레벨로 할 수 있다. 또한, 회로(701A)의 커패시터(101)의 저항치가 높고, 회로(701B)의 커패시터(101)의 저항치가 낮은 경우에도, 회로(701B)에 의해, 노드(n4)가 하이 레벨이 되며, 신호(EFA)를 정확하게 하이 레벨로 할 수 있다. 이상과 같이, 커패시터(101)의 저항치에 편차가 있는 경우이더라도, 회로(701A 및 701B)의 커패시터(101)의 적어도 1개의 커패시터(101)의 저항치가 낮으면, 신호(EFA)를 정확하게 하이 레벨로 할 수 있다. 이에 따라, 전기 퓨즈 회로의 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 실시형태는, 적어도 2개의 제1 회로(701A)의 커패시터(101) 및 제2 회로(701B)의 커패시터(101)와, 제1 회로(701A) 및 제2 회로(701B)의 커패시터(101)의 저항을 기초로 1 비트의 데이터를 출력하는 출력 회로(702)를 갖는다. 출력 회로(702)는 제1 회로(701A) 및 제2 회로(701B)의 커패시터(101) 중 어느 하 나의 저항이 낮으면, 저저항인 것을 나타내는 신호(EFA)를 출력한다. 또한, 출력 회로(702)는 제1 회로(701A)의 커패시터(101)의 저항치에 따른 전압 및 제2 회로(701B)의 커패시터(101)의 저항치에 따른 전압을 공통으로 검출하는 1개의 검출 회로를 갖는다.
(제7 실시형태)
도 8은 본 발명의 제7 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태가 제6 실시형태와 상이한 점을 설명한다. 도 7에서는, 회로(701A)의 트랜지스터(111)의 게이트는 리드 신호(RD<A>)에 접속되며, 회로(701B)의 트랜지스터(111)의 게이트는 리드 신호(RD<B>)에 접속된다. 이 리드 신호(RD<A> 및 RD<B>)은 동일한 신호이다. 그래서, 본 실시형태에서는, 회로(701A 및 701B)의 트랜지스터(111)의 게이트를 접속하며, 이들 게이트에 동일한 리드 신호(RD)를 공급한다. 본 실시형태의 동작은 제6 실시형태의 동작과 동일하다.
(제8 실시형태)
도 9는 본 발명의 제8 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태(도 9)는 도 7에 대해, 제1 실시형태와 동일하게, 트랜지스터(121)를 추가한 것이다. 이하, 본 실시형태가 제6 실시형태와 상이한 점을 설명한다. 회로(701A 및 701B) 내에서, n채널 트랜지스터(121)는 게이트가 전압(VRRH)에 접속되며, 드레인이 노드(n3)에 접속되고, 소스가 노드(n1)에 접속된다. 커패시터(101)는 전압(VRR) 및 노드(n3) 사이에 접속된다. 트랜지스터(102)의 드레인은 노드(n1)에 접속된다. 본 실시형태는 제1 및 제6 실시형태의 양쪽의 효과 를 갖는다.
이상과 같이, 본 실시형태는 제1 회로(701A)의 커패시터(101) 및 라이트 회로(103) 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터(121, 102)와, 제2 회로(701B)의 커패시터(101) 및 라이트 회로(103) 사이에 직렬 접속되는 적어도 2개의 제3 및 제4 트랜지스터(121, 102)를 갖는다.
(제9 실시형태)
도 10은 본 발명의 제9 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태가 제8 실시형태와 상이한 점을 설명한다. 도 7에서는 회로(701A)의 트랜지스터(111)의 게이트는 리드 신호(RD<A>)에 접속되며, 회로(701B)의 트랜지스터(111)의 게이트는 리드 신호(RD<B>)에 접속된다. 이 리드 신호(RD<A> 및 RD<B>)는 동일한 신호이다. 그래서, 본 실시형태에서는, 제7 실시형태와 동일하게, 회로(701A 및 701B)의 트랜지스터(111)의 게이트를 접속하며, 이들의 게이트에 동일한 리드 신호(RD)를 공급한다. 본 실시형태의 동작은 제8 실시형태의 동작과 동일하다.
(제10 실시형태)
도 11은 본 발명의 제10 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태(도 11)는 도 7에 대해, 검출 및 래치 회로(702) 대신에, 검출 및 래치 회로(702A 및 702B)를 설치한 것이다.
검출 및 래치 회로(702A 및 702B)는 동일한 구성을 가지고, 도 7의 NOT 회로(116)를 삭제한 것이다. 이하, 검출 및 래치 회로(702A 및 702B)의 구성을 설명 한다. n채널 트랜지스터(113)는 게이트가 노드(n5)에 접속되며, 드레인이 노드(n4)에 접속되고, 소스가 저항(114)을 통해 기준 전위에 접속된다. p채널 트랜지스터(112)는 게이트가 노드(n5)에 접속되며, 소스가 전압(VII)에 접속되고, 드레인이 노드(n4)에 접속된다. 전압(VII)은 예컨대 1.6V이다. NAND 회로(115)는 전원 전압(VII)에 접속되며, 입력 단자가 노드(n4) 및 신호(RSTb)의 선에 접속되고, 출력 단자가 노드(n5)에 접속된다.
NAND 회로(1101)는 입력 단자가 회로(702A 및 702B)의 노드(n5)에 접속되며, 출력 단자가 신호(EFA)의 선에 접속된다.
도 7에서는, 검출 및 래치 회로(702)는 2개의 회로(701A 및 701B)에 대해 공통으로 데이터의 검출 및 래치를 행한다. 본 실시형태에서는, 회로(701A)에 대응하는 검출 및 래치 회로(702A)와, 회로(701B)에 대응하는 검출 및 래치 회로(702B)를 별도로 설치한다. 본 실시형태의 동작은 제6 실시형태와 동일하다.
이상과 같이, 본 실시형태의 출력 회로는 제1 회로(701A)의 커패시터(101)의 저항치에 따른 전압을 검출하는 제1 검출 회로(702A)와, 제2 회로(701B)의 커패시터(101)의 저항치에 따른 전압을 검출하는 제2 검출 회로(702B)를 갖는다.
(제11 실시형태)
도 12는 본 발명의 제11 실시형태에 따른 전기 퓨즈 회로(1501)의 구성예를 나타내는 도이다. 본 실시형태가 제10 실시형태와 상이한 점을 설명한다. 도 11에서는 회로(701A)의 트랜지스터(111)의 게이트는 리드 신호(RD<A>)에 접속되며, 회로(701B)의 트랜지스터(111)의 게이트는 리드 신호(RD<B>)에 접속된다. 이 리드 신 호(RD<A> 및 RD<B>)는 동일한 신호이다. 그래서, 본 실시형태에서는, 제7 실시형태와 동일하게, 회로(701A 및 701B)의 트랜지스터(111)의 게이트를 접속하며, 이들의 게이트에 동일한 리드 신호(RD)를 공급한다. 본 실시형태의 동작은 제10 실시형태의 동작과 동일하다.
(제12 실시형태)
도 13은 본 발명의 제12 실시형태에 따른 전기 퓨즈 회로(215) 및 그 주변 회로의 구성예를 나타내는 도이며, 도 15는 전기 퓨즈 회로의 기록 동작의 예를 나타내는 타이밍도이다. 이하, 본 실시형태(도 13)가 제1 실시형태(도 30)와 상이한 점을 설명한다. 전기 퓨즈 회로(215)는 도 7 또는 도 11에 나타낸 전기 퓨즈 회로이다. 전기 퓨즈 제어 회로(202)는 신호(RSTb, EF-WRITE, EF-START, EF-CLK, EF-STRB) 외에, 신호(RD<A>, RD<B>, A-ENb, B-ENb)를 복수의 유닛 회로(203)에 출력한다. 부정 논리합(NOR) 회로(214A)는 NAND 회로(213)의 출력 신호 및 인에이블 신호(A-ENb)의 부정 논리합 신호를 라이트 신호(WRT<A>)로서 전기 퓨즈 회로(215)에 출력한다. NOR 회로(214B)는 NAND 회로(213)의 출력 신호 및 인에이블 신호(B-ENb)의 부정 논리합 신호를 라이트 신호(WRT<B>)로서 전기 퓨즈 회로(215)에 출력한다.
시각(t1) 이전에는, 신호(EF-STRB)의 펄스가 플립플롭(211)의 클록 단자에 입력되며, 어드레스 신호(A0∼A22)가 플립플롭(211)의 입력 단자에 입력된다. 예컨대, 어드레스 신호(A0)가 로우 레벨, 어드레스 신호(A1)가 하이 레벨, 어드레스 신호(A2)가 로우 레벨, 유효 신호(VALID)가 하이 레벨이며, 이들 신호를 전기 퓨즈에 기록하는 예를 설명한다. 어드레스 신호(A0)의 레지스터(211)는 로우 레벨을 출력 한다. 어드레스 신호(A1)의 레지스터(211)는 하이 레벨을 출력한다. 어드레스 신호(A2)의 레지스터(211)는 로우 레벨을 출력한다. 유효 신호(VALID)의 레지스터(211)는 하이 레벨을 출력한다. 전기 퓨즈 제어 회로(202)는 인에이블 신호(A-ENb)를 로우 레벨로 하며, 인에이블 신호(B-ENb)를 하이 레벨로 한다.
시각(t1) 이후, 클록 신호(CLK)는 일정 주파수의 클록 펄스가 된다. 신호(EF-WRITE)는 클록(EF-CLK)과 동일한 주기의 펄스이다. 시각(t1)에서는, 스타트 신호(EF-START)를 하이 레벨로부터 로우 레벨로 한다. 그렇게 하면, 시프트 레지스터(212)는 스타트 신호(EF-START)를 시프트하며, 다음 시프트 레지스터(212)에 출력한다. 이에 따라, 어드레스 신호(A0)의 레지스터(212), 어드레스 신호(A1)의 레지스터(212), 어드레스 신호(A2)의 레지스터(212) 및 유효 신호(VALID)의 레지스터(212)는 각각 시프트된 펄스를 출력한다.
시각(t1∼t5)에서는, 인에이블 신호(B-ENb)는 하이 레벨이므로, 모든 유닛 회로(203)의 NOR 회로(214B)가 출력하는 라이트 신호(WRT<B>)는 로우 레벨이 된다. 이에 비해, 인에이블 신호(A-ENb)는 로우 레벨이므로, 라이트 신호(WRT<A>)는 어드레스 신호 및 유효 신호에 따라 레벨이 결정된다.
시각(t1) 이후, 어드레스 신호(A0)의 NOR 회로(214A)는 라이트 신호(WRT<A>)로서 로우 레벨을 유지하여 펄스를 출력하지 않는다. 시각(t2) 이후, 어드레스 신호(A1)의 NOR 회로(214A)는 라이트 신호(WRT<A>)로서 하이 레벨의 펄스를 출력한다. 시각(t3) 이후, 어드레스 신호(A2)의 NOR 회로(214A)는 라이트 신호(WRT<A>)로서 로우 레벨을 유지하여 펄스를 출력하지 않는다. 시각(t4) 이후, 유효 신 호(VALID)의 NOR 회로(214A)는 라이트 신호(WRT<A>)로서 하이 레벨의 펄스를 출력한다.
다음으로, 시각(t5) 이후에는, 전기 퓨즈 제어 회로(202)는 인에이블 신호(A-ENb)를 하이 레벨로 하며, 인에이블 신호(B-ENb)를 로우 레벨로 한다.
시각(t6∼t10)에서는, 인에이블 신호(A-ENb)는 하이 레벨이므로, 모든 유닛 회로(203)의 NOR 회로(214A)가 출력하는 라이트 신호(WRT<A>)는 로우 레벨이 된다. 이에 비해, 인에이블 신호(B-ENb)는 로우 레벨이므로, 라이트 신호(WRT<B>)는 어드레스 신호 및 유효 신호에 따라 레벨이 결정된다.
시각(t6) 이후, 어드레스 신호(A0)의 NOR 회로(214B)는 라이트 신호(WRT<B>)로서 로우 레벨을 유지하며 펄스를 출력하지 않는다. 시각(t7) 이후, 어드레스 신호(A1)의 NOR 회로(214B)는 라이트 신호(WRT<B>)로서 하이 레벨의 펄스를 출력한다. 시각(t8) 이후, 어드레스 신호(A2)의 NOR 회로(214B)는 라이트 신호(WRT<B>)로서 로우 레벨을 유지하며 펄스를 출력하지 않는다. 시각(t9) 이후, 유효 신호(VALID)의 NOR 회로(214B)는 라이트 신호(WRT<B>)로서 하이 레벨의 펄스를 출력한다.
이상과 같이, 시각(t1∼t5)에 있어서, 제1 회로(701A)의 커패시터(101)에 대해 기록 처리를 행하며 그것과는 상이한 시각(t6∼t10)에 있어서, 제2 회로(701B)의 커패시터(101)에 대해 기록 처리를 행한다. 회로(701A 및 701B)의 커패시터(101)에 동시에 기록하고자 하면, 많은 전류가 흐를 가능성이 있으므로, 회로(701A 및 701B)의 커패시터(101)는 상이한 타이밍으로 기록 처리를 행한다.
또한, 1개의 전기 퓨즈 회로(215)는 제1 회로(701A) 및 제2 회로(701B)를 갖고, 그 제1 회로(701A) 및 제2 회로(701B)에는 동일한 어드레스 신호 또는 유효 신호의 데이터가 기록된다.
이상과 같이, 본 실시형태에 따르면, 제1 라이트 신호(WRT<A>)에 따라 제1 회로(701A)의 커패시터(101)의 단자에 전압을 인가함으로써, 제1 회로(701A)의 커패시터의 절연막을 파괴하는 제1 회로(701A)의 라이트 회로(103)와, 제2 라이트 신호(WRT<B>)에 따라 제2 회로(701B)의 커패시터(101)의 단자에 전압을 인가함으로써, 제2 회로(701B)의 커패시터(101)의 절연막을 파괴하는 제2 회로(701B)의 라이트 회로(103)를 갖는다. 제1 회로(701A) 및 제2 회로(701B)의 라이트 회로(103)는 상이한 타이밍으로 제1 회로(701A)의 커패시터(101) 및 제2 회로(701B)의 커패시터(101)에 상기 전압을 인가한다.
(제13 실시형태)
도 14는 본 발명의 제13 실시형태에 따른 전기 퓨즈 회로(215) 및 그 주변 회로의 구성예를 나타내는 도이다. 이하, 본 실시형태(도 14)는 제12 실시형태(도 13)에 비해, 리드 신호(RD)가 상이하다. 이하, 본 실시형태가 제12 실시형태와 상이한 점을 설명한다. 전기 퓨즈 회로(215)는 도 8 또는 도 12에 나타낸 전기 퓨즈 회로이다. 전기 퓨즈 제어 회로(202)는 리드 신호(RD<A> 및 RD<B>) 대신에, 리드 신호(RD)를 복수의 유닛 회로(203)에 출력한다. 리드 신호(RD)는 도 8 또는 도 12에 나타낸 바와 같이 제1 회로(701A) 및 제2 회로(701B)에 입력된다.
(제14 실시형태)
도 16은 본 발명의 제14 실시형태에 따른 시스템인 패키지(SIP)의 전자 부품의 구성예를 나타내는 도이다. 패키지(401) 내에는, 메모리 칩(402) 및 논리칩(403)이 설치된다. 메모리 칩(402)은 전기 퓨즈 회로(404)를 갖는다. 메모리 칩(402)은 도 27의 반도체 메모리 칩에 대응하며, 전기 퓨즈 회로(404)는 도 27의 전기 퓨즈 회로(1501)에 대응한다. 논리칩(403)은 메모리 컨트롤러(405)를 가지고, 외부 핀(406)에 접속된다. 메모리 컨트롤러(405)는 어드레스선, 데이터선 및 제어선을 통해, 메모리 칩(402)을 제어한다.
도 17은 논리칩(403) 및 메모리 칩(402) 사이의 접속선의 예를 나타내는 도이다. 논리칩(403)은 메모리 칩(402)에 대해, 신호(/CE, /OE, /WE, /UB, /LB, A0∼A22)를 출력한다. 또한, 논리칩(403)은 메모리 칩(402)에 대해, 데이터(DQ)를 입출력한다. 신호(/CE)는 칩 인에이블 신호이다. 신호(/OE)는 출력 허가 신호이다. 신호(/WE)는 기록 인에이블 신호이다. 신호(/UB)는 상위 바이트 인에이블 신호이다. 신호(/LB)는 하위 바이트 인에이블 신호이다. 신호(A0∼A22)는 23 비트의 어드레스 신호이다.
도 18은 논리칩(403) 내의 메모리 컨트롤러(405)로부터 메모리 칩(402)에 출력하는 전기 퓨즈 오퍼레이션 코드의 예를 나타내는 도이다.
코드 번호「0」은 어드레스 스트로브 모드 진입(Address Strobe Mode Entry)의 코드이며, 어드레스 신호(A0∼A22)를 전부 0으로 한다. 이 코드는 도 30의 어드레스 레지스터(204)에의 어드레스 신호 취득 개시를 지시하기 위한 코드이다.
코드 번호「1」은 어드레스 스트로브 모드 종료(Address Strobe Mode Exit) 의 코드이며, 어드레스 신호(A1∼A22)를 0으로 하며, 어드레스 신호(A0)를 1로 한다. 이 코드는 도 30의 어드레스 레지스터(204)에의 어드레스 신호 취득 종료를 지시하기 위한 코드이다.
코드 번호「2」는 전기 퓨즈 라이트 모드 진입(Write eFuse Mode Entry)의 코드이며, 어드레스 신호(A0, A2∼A22)를 0으로 하며, 어드레스 신호(A1)를 1로 한다. 이 코드는 도 31의 시각(t1) 이후의 전기 퓨즈에의 기록 개시를 지시하기 위한 코드이다.
코드 번호「3」은 전기 퓨즈 라이트 모드 종료(Write eFuse Mode Exite)의 코드이며, 어드레스 신호(A2∼A22)를 0으로 하며, 어드레스 신호(A0, A1)를 1로 한다. 이 코드는 전기 퓨즈에의 기록 종료를 지시하기 위한 코드이다.
도 19는 도 18의 전기 퓨즈 오퍼레이션 코드가 입력되는 전기 퓨즈 제어 회로(202)(도 30)의 구성예를 나타내는 회로도이며, 도 20은 그 동작예를 나타내는 타이밍도이다. 전기 퓨즈 제어 회로(202)는 메모리 칩(402) 내에 설치된다. 전기 퓨즈 오퍼레이션 코드가 입력되기 위해서는, 어드레스 신호(A5∼A22)를 0으로 하며, 칩 인에이블 신호(/CE)를 로우 레벨로 하고, 기록 인에이블 신호(/WE)를 로우 레벨로 하며, 출력 허가 신호(/OE)로서 4개의 펄스를 입력한다. 파워 온 리셋 신호(POR)는 전원 투입시에 하이 레벨의 펄스를 갖는 신호이다. 파워 온 리셋 신호(POR)에 의해, 리셋 신호(RST)는 4개의 플립플롭(FF)을 리셋한다. 출력 인에이블 신호(/OE)의 4개의 펄스에 의해, 최종단의 플립플롭은 신호(TEST-ENTRY)로서 하이 레벨의 펄스를 출력한다.
도 21은 도 19에 접속되는 전기 퓨즈 제어 회로(202)(도 30)의 구성예를 나타내는 회로도이다. 상기의 신호(TEST-ENTRY)가 하이 레벨이 되며, 어드레스 신호(A2∼A4)가 0이 되었을 때, 이하와 같이 동작한다. 어드레스 신호(A0 및 A1)가 0일 때, 도 18의 코드 번호가 「0」이 되며, 신호(MODE_ADDSTRB)가 하이 레벨이 된다. 어드레스 신호 A0가 1, A1이 0일 때, 도 18의 코드 번호가「1」이 되며, 신호(MODE_ADDSTRB)가 로우 레벨이 된다. 어드레스 신호 A0가 0, A1이 1일 때, 도 18의 코드 번호가「2」가 되며, 신호(MODE_WRITE_EFUSE)가 하이 레벨이 된다. 어드레스 신호(A0 및 A1)가 1일 때, 도 18의 코드 번호가「3」가 되며, 신호(MODE_WRITE_EFUSE)가 로우 레벨이 된다. 또한, 파워 온 리셋 신호(POR)에 의해, 전원 투입시에는, 신호(MODE_ADDSTRB 및 MODE_WRITE_EFUSE)가 로우 레벨로 리셋된다.
도 22는 도 21에 접속되는 전기 퓨즈 제어 회로(202)(도 30)의 구성예를 나타내는 회로도이며, 도 23은 그 동작예를 나타내는 타이밍도이다. 신호(MODE_ADDSTRB)가 도 21의 회로로부터 입력된다. 신호(MODE_ADDSTRB)가 하이 레벨일 때, 칩 인에이블 신호(/CE)를 로우 레벨로 하며, 기록 인에이블 신호(/WE)를 하이 레벨로 하고, 출력 허가 신호(/OE)를 로우 레벨로부터 하이 레벨로 변화시킴으로써, 신호(EF-STRB)에 하이 레벨의 펄스가 생긴다. 이 신호(EF-STRB)가 도 30의 신호(EF-STRB)이다.
도 24는 도 21에 접속되는 전기 퓨즈 제어 회로(202)(도 30)의 구성예를 나타내는 회로도이며, 도 25는 그 동작예를 나타내는 타이밍도이다. 신 호(MODE_WRITE_EFUSE)가 도 21의 회로로부터 입력된다. 신호(MODE_WRITE_EFUSE)가 하이 레벨일 때, 상위 바이트 인에이블 신호(/UB)로서 일정 주기의 펄스가 입력된다. 노드(Q0 및 Q1)는 각각 2개의 플립플롭의 출력 노드의 전압을 나타낸다. 이 회로에 의해, 클록 신호(EF-CLK), 라이트 신호(EF-WRITE) 및 프리차지 신호(PRE)가 생성된다. 클록 신호(EF-CLK) 및 라이트 신호(EF-WRITE)가 도 30 및 도 31의 클록 신호(EF-CLK) 및 라이트 신호(EF-WRITE)이다.
도 26은 도 16의 논리칩(403) 내의 메모리 컨트롤러(405)가 메모리 칩(402) 내의 전기 퓨즈 회로(404)에의 기록을 행하는 처리예를 나타내는 흐름도이다.
단계 S1401에서, 메모리 컨트롤러(405)는 도 18의 코드 번호「0」의 어드레스 스트로브 모드 진입을 메모리 칩(402) 내의 전기 퓨즈 제어 회로(202)에 지시한다. 구체적으로는, 메모리 컨트롤러(405)는 도 20에 나타내는 신호를 전기 퓨즈 제어 회로(202)에 출력한다.
다음으로, 단계 S1402에서, 메모리 컨트롤러(405)는 도 23에 나타내는 신호를 전기 퓨즈 제어 회로(202)에 출력한다. 그렇게 하면, 전기 퓨즈 제어 회로(202)는 어드레스 레지스터(204)에서 어드레스 신호 및 유효 신호를 취득한다.
다음으로, 단계 S1403에서, 메모리 컨트롤러(405)는 도 18의 코드 번호「1」의 어드레스 스트로브 모드 종료를 메모리 칩(402) 내의 전기 퓨즈 제어 회로(202)에 지시한다. 구체적으로는, 메모리 컨트롤러(405)는 도 20에 나타내는 신호를 전기 퓨즈 제어 회로(202)에 출력한다. 이에 따라, 전기 퓨즈 제어 회로(202)는 상기의 취득 처리를 종료한다.
다음으로, 단계 S1404에서, 메모리 컨트롤러(405)는 도 18의 코드 번호「2」의 전기 퓨즈 라이트 모드 진입을 메모리 칩(402) 내의 전기 퓨즈 제어 회로(202)에 지시한다. 구체적으로, 메모리 컨트롤러(405)는 도 20에 나타내는 신호를 전기 퓨즈 제어 회로(202)에 출력한다.
다음으로, 단계 S1405에서, 메모리 컨트롤러(405)는 도 25에 나타내는 상기 바이트 인에이블 신호(/UB)를 클록킹시켜 전기 퓨즈 제어 회로(202)에 출력한다. 그렇게 하면, 전기 퓨즈 제어 회로(202)는 전기 퓨즈 회로(215)에의 기록 처리를 행한다.
다음으로, 단계 S1406에서, 메모리 컨트롤러(405)는 도 18의 코드 번호「3」의 전기 퓨즈 라이트 모드 종료를 메모리 칩(402) 내의 전기 퓨즈 제어 회로(202)에 지시한다. 구체적으로는, 메모리 컨트롤러(405)는 도 20에 나타내는 신호를 전기 퓨즈 제어 회로(202)에 출력한다. 이에 따라, 전기 퓨즈 제어 회로(202)는 상기의 기록 처리를 종료한다.
이상과 같이, 본 실시형태는 도 16에 나타낸 바와 같이, 전기 퓨즈(404)를 탑재한 반도체 메모리 칩(402)과, 반도체 메모리 칩(402)과는 상이한 반도체 칩(403)과, 반도체 메모리 칩(402) 및 반도체 칩(403)을 함께 패키징하는 패키지(401)를 갖는다. 반도체 메모리 칩(402)은 도 27에 나타낸 바와 같이, 전기 퓨즈 회로(1501)와, 복수의 메모리 셀을 포함하는 보통 메모리 셀 어레이(1503)와, 보통 메모리 셀 어레이(1503) 내의 메모리 셀을 치환하기 위한 메모리 셀을 갖는 용장 메모리 셀 어레이(1504)를 갖는다. 전기 퓨즈 회로(1501)는 보통 메모리 셀 어레 이(1503) 내의 상기 치환하는 메모리 셀의 어드레스를 기억한다. 반도체 칩(403)은 반도체 메모리 칩(402)에 대해 전기 퓨즈 회로(404) 내의 커패시터(101)에의 기록 동작을 제어하는 메모리 컨트롤러(405)를 갖는다. 또한, 전기 퓨즈 회로(1501)는 상기 제1∼제13 실시형태의 전기 퓨즈 회로를 적용할 수 있다.
이상과 같이, 제1∼제14 실시형태에 따르면, 전기 퓨즈를 탑재한 반도체 집적 회로 및 그것을 패키징한 전자 부품의 신뢰성을 높일 수 있다. 또한, 반도체 메모리 칩과 상이한 반도체 칩을 동일 패키지 내에 실장한 SIP의 수율 향상의 효과가 있으므로, 신뢰성이 높은 저렴한 소형 전자 부품을 제공할 수 있다.
또한, 상기 실시형태는, 어느쪽도 본 발명을 실시하는데 있어서의 구체화된 예를 나타낸 것에 지나지 않고, 이들에 따라 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
본 발명의 실시형태는, 예컨대 이하와 같이 여러 가지의 적용이 가능하다.
(부기 1)
전기 퓨즈를 구성하는 커패시터와,
라이트(write) 신호에 따라 상기 커패시터의 단자에 전압을 인가함으로써, 상기 커패시터의 절연막을 파괴하는 라이트 회로와,
상기 커패시터 및 상기 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터를 포함하는 것을 특징으로 하는 전기 퓨즈 회로.
(부기 2)
상기 제1 트랜지스터는 상기 커패시터에 대해 상기 제2 트랜지스터보다도 가깝게 접속되며,
상기 제1 트랜지스터의 게이트 전압은 상기 제2 트랜지스터의 게이트 전압보다도 높은 것을 특징으로 하는 부기 1에 기재한 전기 퓨즈 회로.
(부기 3)
상기 커패시터는 소스 및 드레인이 서로 접속된 제3 트랜지스터에 의해 구성되며,
상기 제1 및 제2 트랜지스터의 게이트 절연막은 상기 제3 트랜지스터의 게이트 절연막보다도 두꺼운 것을 특징으로 하는 부기 1에 기재한 전기 퓨즈 회로.
(부기 4)
상기 제1 및 제2 트랜지스터의 백게이트는 기준 전위에 접속되어 있는 것을 특징으로 하는 부기 1에 기재한 전기 퓨즈 회로.
(부기 5)
상기 제1 트랜지스터는 백게이트가 소스에 접속되며, 상기 제2 트랜지스터는 백게이트가 소스에 접속되어 있는 것을 특징으로 하는 부기 1에 기재한 전기 퓨즈 회로.
(부기 6)
상기 제1 트랜지스터는 p형 기판 상의 제1 n형 웰 내의 제1 p형 웰 내에 설치되는 n채널 트랜지스터이며, 그 소스가 상기 제1 n형 웰 및 상기 제1 p형 웰에 접속되며,
상기 제2 트랜지스터는 상기 p형 기판 상의 제2 n형 웰 내의 제2 p형 웰 내에 설치되는 n채널 트랜지스터이고, 그 소스가 상기 제2 n형 웰 및 상기 제2 p형 웰에 접속되어 있는 것을 특징으로 하는 부기 1에 기재한 전기 퓨즈 회로.
(부기 7)
상기 커패시터는 제1 단자측이 제1 전위에 접속되며, 제2 단자측이 상기 제1 및 제2 트랜지스터의 직렬 접속에 접속되고,
상기 제2 트랜지스터의 게이트에 제2 전위가 공급되며, 상기 전기 퓨즈 회로는,
상기 제1 전위 및 상기 제1 트랜지스터의 게이트 사이에 접속되는 제1 저항 및 제1 다이오드의 직렬 접속 회로와,
상기 제1 및 제2 트랜지스터의 게이트 사이에 접속되는 제2 저항을 더 포함하는 것을 특징으로 하는 부기 2에 기재한 전기 퓨즈 회로.
(부기 8)
전원 투입시에 상기 제1 트랜지스터의 게이트 및 상기 제2 전위를 접속하기 위한 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 부기 7에 기재한 전기 퓨즈 회로.
(부기 9)
적어도 2개의 전기 퓨즈의 제1 및 제2 커패시터와,
상기 제1 및 제2 커패시터의 저항을 기초로 1 비트의 데이터를 출력하는 출력 회로를 포함하는 것을 특징으로 하는 전기 퓨즈 회로.
(부기 10)
제1 라이트 신호에 따라 상기 제1 커패시터의 단자에 전압을 인가함으로써, 상기 제1 커패시터의 절연막을 파괴하는 제1 라이트 회로와,
제2 라이트 신호에 따라 상기 제2 커패시터의 단자에 전압을 인가함으로써, 상기 제2 커패시터의 절연막을 파괴하는 제2 라이트 회로를 더 포함하고,
상기 제1 및 제2 라이트 회로는 상이한 타이밍으로 상기 제1 커패시터 및 상기 제2 커패시터에 상기 전압을 인가하는 것을 특징으로 하는 부기 9에 기재한 전기 퓨즈 회로.
(부기 11)
상기 출력 회로는 상기 제1 및 제2 커패시터 중 어느 한쪽의 저항이 낮으면, 저저항인 것을 나타내는 신호를 출력하는 것을 특징으로 하는 부기 9에 기재한 전기 퓨즈 회로.
(부기 12)
상기 출력 회로는 상기 제1 커패시터의 저항치에 따른 전압 및 상기 제2 커패시터의 저항치에 따른 전압을 공통으로 검출하는 1개의 검출 회로를 포함하는 것을 특징으로 하는 부기 9에 기재한 전기 퓨즈 회로.
(부기 13)
상기 출력 회로는 상기 제1 커패시터의 저항치에 따른 전압을 검출하는 제1 검출 회로와, 상기 제2 커패시터의 저항치에 따른 전압을 검출하는 제2 검출 회로를 포함하는 것을 특징으로 하는 부기 9에 기재한 전기 퓨즈 회로.
(부기 14)
상기 제1 커패시터 및 상기 제1 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터와,
상기 제2 커패시터 및 상기 제2 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제3 및 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 부기 10에 기재한 전기 퓨즈 회로.
(부기 15)
전기 퓨즈를 탑재한 반도체 메모리 칩과,
상기 반도체 메모리 칩과는 상이한 반도체 칩과,
상기 반도체 메모리 칩 및 상기 반도체 칩을 함께 패키징하는 패키지를 포함하는 것을 특징으로 하는 전자 부품.
(부기 16)
상기 반도체 메모리 칩은,
전기 퓨즈 회로와,
복수의 메모리 셀을 포함하는 보통 메모리 셀 어레이와,
상기 보통 메모리 셀 어레이 내의 메모리 셀을 치환하기 위한 메모리 셀을 갖는 용장 메모리 셀 어레이를 포함하고,
상기 전기 퓨즈 회로는 상기 보통 메모리 셀 어레이 내의 상기 치환하는 메모리 셀의 어드레스를 기억하는 것을 특징으로 하는 부기 15에 기재한 전자 부품.
(부기 17)
상기 전기 퓨즈 회로는,
전기 퓨즈를 구성하는 커패시터와,
라이트 신호에 따라 상기 커패시터의 단자에 전압을 인가함으로써, 상기 커패시터의 절연막을 파괴하는 라이트 회로와,
상기 커패시터 및 상기 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터를 포함하는 것을 특징으로 하는 부기 15에 기재한 전자 부품.
(부기 18)
상기 전기 퓨즈 회로는,
적어도 2개의 전기 퓨즈의 제1 및 제2 커패시터와,
상기 제1 및 제2 커패시터의 저항을 기초로 1 비트의 데이터를 출력하는 출력 회로를 포함하는 것을 특징으로 하는 부기 15에 기재한 전자 부품.
(부기 19)
상기 반도체 칩은 상기 반도체 메모리 칩에 대해 전기 퓨즈에의 기록 동작을 제어하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 부기 15에 기재한 전자 부품.
도 1은 본 발명의 제1 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 2는 본 발명의 제2 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 3은 본 발명의 제3 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 4는 본 발명의 제4 실시형태에 따른 전압 생성 회로의 구성예를 도시하는 회로도.
도 5는 본 발명의 제5 실시형태에 따른 전압 생성 회로의 구성예를 도시하는 회로도.
도 6은 전압(VRRH)을 도시하는 그래프.
도 7은 본 발명의 제6 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 8은 본 발명의 제7 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 9는 본 발명의 제8 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 10은 본 발명의 제9 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 11은 본 발명의 제10 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 12는 본 발명의 제11 실시형태에 따른 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 13은 본 발명의 제12 실시형태에 따른 전기 퓨즈 회로 및 그 주변 회로의 구성예를 도시하는 도면.
도 14는 본 발명의 제13 실시형태에 따른 전기 퓨즈 회로 및 그 주변 회로의 구성예를 도시하는 도면.
도 15는 전기 퓨즈 회로의 기록 동작의 예를 도시하는 타이밍도.
도 16은 본 발명의 제14 실시형태에 따른 시스템 인 패키지(SIP)의 구성예를 도시하는 도면.
도 17은 논리칩 및 메모리 칩 사이의 접속선의 예를 도시하는 도면.
도 18은 논리칩 내의 메모리 컨트롤러로부터 메모리 칩에 출력하는 전기 퓨즈 오퍼레이션 코드의 예를 도시하는 도면.
도 19는 도 18의 전기 퓨즈 오퍼레이션 코드가 입력되는 전기 퓨즈 제어 회로의 구성예를 도시하는 회로도.
도 20은 도 19의 회로의 동작예를 도시하는 타이밍도.
도 21은 도 19에 접속되는 전기 퓨즈 제어 회로의 구성예를 도시하는 회로도.
도 22는 도 21에 접속되는 전기 퓨즈 제어 회로의 구성예를 도시하는 회로 도.
도 23은 도 22의 회로의 동작예를 도시하는 타이밍도.
도 24는 도 21에 접속되는 전기 퓨즈 제어 회로의 구성예를 도시하는 회로도.
도 25는 도 24의 회로의 동작예를 도시하는 타이밍도.
도 26은 도 16의 논리칩 내의 메모리 컨트롤러가 메모리 칩 내의 전기 퓨즈 회로에의 기록을 행하는 처리예를 도시하는 흐름도.
도 27은 본 발명의 제1 실시형태에 따른 반도체 메모리 칩의 구성예를 도시하는 도면.
도 28은 레이저 퓨즈를 갖는 반도체 메모리 칩을 도시한 도면.
도 29는 전기 퓨즈 회로의 구성예를 도시하는 도면.
도 30은 전기 퓨즈 회로 및 그 주변 회로의 구성예를 도시하는 도면.
도 31은 전기 퓨즈 회로의 기록 동작의 예를 도시하는 타이밍도.
도 32는 전기 퓨즈 회로를 포함하는 반도체 메모리 칩의 전원 기동시의 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 커패시터
102, 103, 111∼113, 121 : 트랜지스터
110 : 리드 회로
114 : 저항
115 : NAND 회로
116 : NOT 회로

Claims (5)

  1. 각각 하나의 전기 퓨즈를 구성하는 제1 및 제2 커패시터를 포함하는 2개 이상의 커패시터와;
    상기 제1 및 제2 커패시터의 저항을 기초로 1 비트의 데이터를 출력하는 출력 회로
    를 포함하고,
    상기 출력 회로는 상기 제1 및 제2 커패시터 중 어느 하나라도 도통 상태로 판정되면, 저저항인 것을 나타내는 신호를 출력하는 것을 특징으로 하는 전기 퓨즈 회로.
  2. 제1항에 있어서,
    제1 라이트 신호에 따라 상기 제1 커패시터의 단자에 전압을 인가함으로써, 상기 제1 커패시터의 절연막을 파괴하는 제1 라이트 회로와;
    제2 라이트 신호에 따라 상기 제2 커패시터의 단자에 전압을 인가함으로써, 상기 제2 커패시터의 절연막을 파괴하는 제2 라이트 회로
    를 더 포함하고,
    상기 제1 및 제2 라이트 회로는 상이한 타이밍으로 상기 제1 커패시터 및 상기 제2 커패시터에 상기 전압을 인가하는 것을 특징으로 하는 전기 퓨즈 회로.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 커패시터 및 상기 제1 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제1 및 제2 트랜지스터와;
    상기 제2 커패시터 및 상기 제2 라이트 회로 사이에 직렬 접속되는 적어도 2개의 제3 및 제4 트랜지스터
    를 더 포함하는 것을 특징으로 하는 전기 퓨즈 회로.
  5. 제1항에 기재된 전기 퓨즈 회로를 탑재한 반도체 메모리 칩과;
    상기 반도체 메모리 칩과는 상이한 반도체 칩과;
    상기 반도체 메모리 칩 및 상기 반도체 칩을 함께 패키징하는 패키지
    를 포함하는 것을 특징으로 하는 전자 부품.
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