JP2021149996A - 半導体記憶装置、及び半導体記憶装置の制御方法 - Google Patents

Abstract

【課題】アンチヒューズ素子に接続されるトランジスタの耐圧をより低下させることが可能な半導体記憶装置を提供することである。【解決手段】本実施形態に係る半導体記憶装置は、アンチヒューズ素子と、第１素子とを備える。アンチヒューズ素子は、書き込み電圧を印加可能な第１端子に一端が接続され、ゲート酸化膜を有する。第１素子は、アンチヒューズ素子の他端に接続される。ゲート酸化膜を破壊する書き込み電圧が第１端子に印加され、且つゲート酸化膜を破壊しない場合に、第１素子は、一端と他端との間の電位差がゲート酸化膜を破壊する電位未満となる第２電位を他端に供給する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の制御方法
に関する。

アンチヒューズ素子は、基本的にコンデンサと同等の構成である。このアンチヒューズ素子は書き込まれない状態では両端子間がオープンであり、書き込まれるとコンデンサの誘電体層が短絡され両端子間が短絡状態になる。このアンチヒューズ素子を利用することでより半導体記憶装置をより小型化できる。ところが、キャパシタ構造のアンチヒューズ素子によるカップリング作用により、アンチヒューズ素子に接続されるトランジスタに高い電圧がかかってしまい、高耐圧のトランジスタが必要となってしまう。

特開２０１５−１４９６９４号公報 特許６５０５６２４号公報

本発明が解決しようとする課題は、アンチヒューズ素子に接続されるトランジスタの耐圧をより低下させることが可能な半導体記憶装置を提供することである。

本実施形態に係る半導体記憶装置は、アンチヒューズ素子と、第１素子とを備える。アンチヒューズ素子は、書き込み電圧を印加可能な第１端子に一端が接続され、ゲート酸化膜を有する。第１素子は、アンチヒューズ素子の他端に接続される。ゲート酸化膜を破壊する書き込み電圧が第１端子に印加され、且つゲート酸化膜を破壊しない場合に、第１素子は、一端と他端との間の電位差がゲート酸化膜を破壊する電位未満となる第２電位を他端に供給する。

半導体記憶装置のブロック図。 アンチヒューズメモリ回路の構成例を示す図。 アンチヒューズメモリ回路に印可される電圧と各モードとの関係を示す表。 第１電圧生成回路の詳細な構成例を示す回路図。 レベルシフタ回路の構成例を示す図。 レベルシフタ回路の動作例を説明する図。 第１電圧生成回路の真理値表。 第２電圧生成回路の構成例を示す図。 第２電圧生成回路の真理値表。 電源回路の詳細な構成例を示す図。 第２実施形態に係るアンチヒューズメモリ回路の構成例を示す図。 ２実施形態に係るアンチヒューズメモリ回路に印可される電圧と各モードとの関係を示す表。 レベルシフタ回路の真理値表。 レベルシフタ回路の構成例を示す図。 第２実施形態に係る電源回路の構成例を示す図。 ＰＭＯＳトランジスタで構成されるレベルダウン回路の真理値表。 ＰＭＯＳトランジスタで構成されるレベルダウン回路の構成例と動作例を示す図。 ＮＭＯＳトランジスタで構成されるレベルダウン回路の真理値表。 ＮＭＯＳトランジスタで構成されるレベルダウン回路の構成例と動作例を示す図。

以下、本発明の実施形態に係る半導体記憶装置、及び半導体記憶装置の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
（第１実施形態）

図１は、半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、アンチヒューズ素子の書き込みが可能な装置であり、アンチヒューズメモリ回路１０と、第１電圧生成回路２０と、第２電圧生成回路３０と、電源回路４０と、を備える。半導体記憶装置１は、シリコン基板（Ｐ−ｓｕｂｓｔｒａｔｅ）上にＤｅｅｐ Ｎ−ｗｅｌｌ、そのＤｅｅｐ Ｎ−ｗｅｌｌ内にＰ−ｗｅｌｌを置き、そのＰ−ｗｅｌｌ内にＮＭＯＳトランジスタを配置する構成の一般的なシリコンプロセス のほか、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置することもできる。

アンチヒューズメモリ回路１０は、複数のアンチヒューズ素子を有する。アンチヒューズ素子は、ゲート酸化膜を有する。このアンチヒューズ素子は、キャパシタ構造であり、書き込み前は２端子間がオープン状態である。一方で、書き込みにより２端子間に高電圧が印加され、ゲート酸化膜を破壊されると、２端子間が短絡する。なお、アンチヒューズメモリ回路１０の詳細は後述する。また、本実施形態では、一つのアンチヒューズ素子について説明するが、他のアンチヒューズ素子も同様の構成を有する。

第１電圧生成回路２０は、例えば電源回路４０から供給される第１電圧Ｖ１、第２電圧Ｖ２、第３電圧Ｖ３に基づき、アンチヒューズメモリ回路１０に供給する第４電圧ＶＢＰを生成する。なお、本実施系形態では、第１電圧Ｖ１をＶＤＤ、第２電圧Ｖ２を２×ＶＤＤ、第３電圧Ｖ３を３×ＶＤＤとして扱う。また、Ｖ０を基準電位とし、説明を簡単にするため０ボルトとする。

第２電圧生成回路３０は、例えば電源回路４０から供給される第１電圧Ｖ１、第２電圧Ｖ２に基づき、アンチヒューズメモリ回路１０に供給するゲート電圧ＰＲＧ２＿Ｘを生成する。第１電圧生成回路２０、及び第２電圧生成回路３０の詳細も後述する。

電源回路４０は、第１電圧生成回路２０に例えば第１電圧Ｖ１、第２電圧Ｖ２、及び第３電圧Ｖ３を供給する。また、電源回路４０は、第２電圧生成回路３０に例えば第１電圧Ｖ１、第２電圧Ｖ２を供給する。なお、電源回路４０の詳細も後述する。

図２は、アンチヒューズメモリ回路１０の構成例を示す図である。図３は、アンチヒューズメモリ回路１０に印可される電圧と各モードとの関係を示す表である。アンチヒューズメモリ回路１０は、例えばアンチヒューズ素子ＭＰ０と、トランジスタＭＮ３、ＭＮ０、ＭＮ１、ＭＮ２とセンスアンプＳ／Ａを有している。例えば、本実施形態では、トランジスタＭＮ３、ＭＮ０、ＭＮ１、ＭＮ２の耐圧をＶＤＤ＋２ｘ閾値電圧Ｖｔｈとする。

図２に示すように、アンチヒューズ素子ＭＰ０（Ｃｅｌｌ）は、例えばＰＭＯＳトランジスタのソース、ドレイン端子を接続して構成される。ソース、ドレイン端子が接続されるノードＮａには、端子Ｔ０を介して電圧ＶＢＰが印可可能に構成される。また、ノードＮｂには、ダイオードＤ１を介して第２電圧Ｖ２が印可可能に構成される。

アンチヒューズ素子ＭＰ０のゲート端子と基準電位Ｖ０の間には、トランジスタＭＮ３、ＭＮ０、ＭＮ１が直列に接続される。トランジスタＭＮ３は、例えばＮＭＯＳトランジスタであり、ノードＮ１、Ｎ１０のそれぞれにソース、ドレインが接続される。トランジスタＭＮ３のゲートには端子Ｔ１を介して電圧ＰＲＧ２＿Ｘが印可可能に構成される。

トランジスタＭＮ０は、例えばＮＭＯＳトランジスタであり、ノードＮ１０、Ｎ０のそれぞれにソース、ドレインが接続される。トランジスタＭＮ０のゲートには端子Ｔ２を介して電圧ＶＢＴが印可可能に構成される。

トランジスタＭＮ１は、例えばＮＭＯＳトランジスタであり、ノードＮ１と基準電位Ｖ０のノードＮ４のそれぞれにソース、ドレインが接続される。トランジスタＭＮ１のゲートには端子Ｔ３を介して電圧ＰＲＧ１が印可可能に構成される。

トランジスタＭＮ０のドレインとトランジスタＭＮ１のソースが接続されるノードＮ０にはノードＮ７を介してセンスアンプＳ／Ａと、トランジスタＭＮ２のソースが接続される。

トランジスタＭＮ２は、例えばＮＭＯＳトランジスタであり、ドレインがノードＮ６を介して基準電位Ｖ０に接続される。トランジスタＭＮ２のゲートには端子Ｔ５を介して電圧ＤＣｐが印可可能に構成される。

図３においてＰＲＧｍｏｄｅは、後述する第１電圧生成回路２０と、第２電圧生成回路３０の入力端子に印可される電圧を示している。ＰＲＧ１は端子Ｔ３に印可される電圧ＰＲＧ１を示している。また、ＤＣｐは端子Ｔ５に印可される電圧ＤＣｐを示し、ｓｔａｔｅは、アンチヒューズメモリ回路１０の状態を示している。また、端子Ｔ０に印可される電圧ＶＢＰをＶＢＰで示し、端子Ｔ２に印可される電圧ＶＢＴをＶＢＴで示し、端子Ｔ１に印可される電圧ＰＲＧ２＿ＸをＰＲＧ２＿Ｘが示している。さらにまた、Ｎ１がノードＮ１の電圧を示し、Ｎ０がノードＮ０の電圧を示し、Ｓ／ＡｏｕｔがセンスアンプＳ／Ａの出力を示す。

まず、アンチヒューズメモリ回路１０のプログラム（ｐｒｏｇｒａｍｕ）状態のｃｅｌｌ書き込みでは、端子Ｔ０に印可される電圧ＶＢＰが３ｘＶＤＤであり、端子Ｔ１、Ｔ２、Ｔ３に印可される電圧ＰＲＧ２＿Ｘ、ＶＢＴ、ＰＲＧ１がそれぞれＶＤＤである。また、Ｔ５に印可される電圧が０ボルトである。これにより、トランジスタＭＮ３、ＭＮ０、ＭＮ１は導通状態となり、トランジスタＭＮ２は非導通状態となる。このため、ノードＮ１は基準電位Ｖ０となる。これにより、端子Ｔ０とノードＮ１間の電圧が３ｘＶＤＤとなり、アンチヒューズ素子ＭＰ０のゲート酸化膜が破壊される。そして、アンチヒューズ素子ＭＰ０のゲートと、ソース、ドレイン、バックゲート間は導通状態となる。

一方で、ゲート酸化膜が破壊しないためには、例えば端子Ｔ０と端子Ｎ１との電圧をＶＤＤ＋閾値電圧Ｖｔｈ以内に抑制する必要がある。換言する端子Ｔ０と端子Ｎ１との電圧をＶＤＤ＋閾値電圧Ｖｔｈ以内に抑制する様に非書き込み時の設計値が設定されている。また、ノードＮ１は電圧ＶＢＰとアンチヒューズ素子ＭＰ０のカップリング（ｃｏｕｐｌｉｎｇ）により電圧ＶＢＰに近い高電圧になる。すなわち、電圧ＶＢＰが３ｘＶＤＤである場合に、ノードＮ１は３ｘＶＤＤに近い高電圧になる場合がある。

換言すると、非書き込み時に、ノードＮ１を（２ｘＶＤＤ）−Ｖｔｈ未満へ低下させなければアンチヒューズ素子ＭＰ０のゲート酸化膜は破壊されない。すなわち、電圧ＰＲＧ２＿Ｘを２ｘＶＤＤにすれば、ノードＮ１を（２ｘＶＤＤ）＋閾値電圧Ｖｔｈの電圧よりも上昇させないよう抑えることができる。このため、本実施形態では、非書き込み時に、ノードＮ１に接続されるトランジスタＭＮ３のゲートに、端子Ｔ０とノードＮ１との間の電位差がゲート酸化膜を破壊する電位未満となる電位ＰＲＧ２＿Ｘ＝２ｘＶＤＤを印可する。これにより、非書き込み時にゲート酸化膜が破壊することが抑制される。

また、トランジスタＭＮ３、ＭＮ０のバックゲートは、解放されており、ノードＮ１、Ｎ０の電圧はフローティング状態である。このため、ノードＮ１、Ｎ０間の電位差はランジスタＭＮ３、ＭＮ０により分圧される。これにより、ノードＮ０には０からＶＤＤ、ノードＮ１０にはＶＤＤから２ＶＤＤ、ノードＮ１には２ＶＤＤから３ＶＤＤが印可され、上述のように、各トランジスタＭＮ３、ＭＮ０、ＭＮ１を耐圧ＶＤＤ＋２ｘ閾値電圧Ｖｔｈ以内の低耐圧により構成可能である

次に、リード（Ｒｅａｄ）する場合、端子Ｔ０に印可される電圧ＶＢＰがＶＤＤであり、端子Ｔ１、Ｔ２、Ｔ３に印可される電圧ＰＲＧ２＿Ｘ、ＶＢＴ、ＰＲＧ１がそれぞれＶＤＤ、ＶＤＤ、０ボルトである。また、Ｔ５に印可される電圧がＶＤＤである。すなわち、リード（Ｒｅａｄ）前にＤＣｐをＶＤＤとしてノードＮ０の電位を十分Ｖ０へ近づける。そして、一定時間経過したのちセンスアンプＳ／ＡでノードＮ０の電位を検知する。アンチヒューズ素子ＭＰ０が書き込み済みならば、ゲート酸化膜が破壊され導通状態であるので、電圧ＶＢＰの電圧ＶＤＤから閾値電圧Ｖｔｈ低下した電圧が計測される。一方で、アンチヒューズ素子ＭＰ０が未書き込みであれば、ゲート酸化膜が非導通状態であるので、０ボルトの電圧が計測される。

ここで、図４乃至図７に基づき第１電圧生成回路２０の詳細な構成を説明する。図４は、第１電圧生成回路２０の詳細な構成例を示す回路図である。図４に示すように、第１電圧生成回路２０は、レベルシフタ回路２０ａと、レベルシフタ回路２０ｂと、を備える。図４に示すように、レベルシフタ回路２０ａと、レベルシフタ回路２０ｂとが２段構成となっている。端子ＴＰＲＧに電圧ＰＲＧｍｏｄｅが供給される。

図５は、レベルシフタ回路２０ａの構成例を示す図である。図５に示すように、レベルシフタ回路２０ａは、ＮＭＯＳトランジスタＮｎ１１、Ｎｎ１２、Ｎｎ３１．Ｎｎ３２．Ｎｎ５１、Ｎｎ５２と、ＰＭＯＳトランジスタＮｐ１２、Ｎｐ２２、Ｎｐ４１．Ｎｐ４２．Ｎｐ６１、Ｎｐ６２とを有する。トランジスタＮｎ１１とトランジスタＮｐ２１がカスケード接続され、トランジスタＮｎ３１とトランジスタＮｐ４１がカスケード接続され、トランジスタＮｎ５１とトランジスタＮｐ６１がカスケード接続され、トランジスタＮｎ１２とトランジスタＮｐ２２がカスケード接続され、トランジスタＮｎ３２とトランジスタＮｐ４２がカスケード接続され、トランジスタＮｎ５２とトランジスタＮｐ６２がカスケード接続される。

また、トランジスタＮｎ１１のドレインとトランジスタＮｐ２１のソースとの接続ノードｎ１１２２は、トランジスタＮｎ１２とトランジスタＮｐ２２のゲートに接続される。更に接続ノードｎ１１２２は、トランジスタＮｎ３１のドレインに接続される。トランジスタＮｐ４１のソースはノードｎ５１５２に接続される。そして、トランジスタＮｐ６１のドレインとトランジスタＮｎ５１のソースの接続ノードｎ５１５２は、トランジスタＮｐ６２とトランジスタＮ５２のゲートに接続される。トランジスタＮｎ１１のゲートとトランジスタＮｐ２１のゲートの接続部が端子ＴＰＲＧであり、電圧ＰＧＲｍｏｄｅが印可される。また、トランジスタＮｐ６２のドレインとトランジスタＮｎ５２のソースの接続部に出力端子ＯＵＴ１が接続される。

図６は、レベルシフタ回路２０ａの動作例を説明する図である。左側が端子ＴＰＲＧに電圧ＶＤＤが印可されたときの動作例であり、右側が端子ＴＰＲＧに０ボルトが印可されたときの動作例である。

まず、端子ＴＰＲＧに電圧ＶＤＤが印可されるとトランジスタＮｎ１１、Ｎｎ３１、Ｎｎ５１、Ｎｐ２２、Ｎｐ４２、Ｎｐ６２が導通状態となり、残りのトランジスタが非導通状態となる。これにより、端子ＯＵＴ０＿Ｘは０ボルト、端子ＯＵＴ０は２×ＶＤＤとなる。また、端子ＯＵＴ１＿ＸはＶＤＤ、端子ＯＵＴ１は２×ＶＤＤとなる。

次に、端子ＴＰＲＧに基準電位Ｖ０（０ボルト）が印可されるとトランジスタＮｎ１１、Ｎｎ３１、Ｎｎ５１、Ｎｐ２２、Ｎｐ４２、Ｎｐ６２が非導通状態となり、残りのトランジスタが導通状態となる。これにより、端子ＯＵＴ０＿Ｘは２×ＶＤＤ、端子ＯＵＴ０は０ボルトとなる。また、端子ＯＵＴ１＿Ｘは２×ＶＤＤ、端子ＯＵＴ１はＶＤＤとなる。

再び図４に戻ると、レベルシフタ回路２０ｂはレベルシフタ回路２０ａと同等の構成である。このため、ノードＮ２を介して入力される電圧が２×ＶＤＤ又はＶＤＤである。すなわち、端子ＴＰＲＧに電圧ＶＤＤが印可されると端子Ｔ０は３×ＶＤＤとなり、端子ＴＰＲＧに０ボルトが印可されると端子Ｔ０はＶＤＤとなる。

図７は、第１電圧生成回路２０の真理値表であり、電圧ＰＲＧｍｏｄが端子ＴＰＲＧに印可される電圧を示し、Ｎ２がノードＮ２の電圧を示し、ＶＢＰが端子Ｔ０の電圧を示す。このように、第１電圧生成回路２０は、電圧ＰＲＧｍｏｄがＶＤＤのときに、３×ＶＤＤを端子Ｔ０に出力し、電圧ＰＲＧｍｏｄが０ボルトのときに、ＶＤＤを端子Ｔ０に出力する。これにより、図２に示す端子Ｔ０に電圧ＶＢＰとして、ＶＤＤ、又は３×ＶＤＤを供給可能となる。

図８は、第２電圧生成回路３０の構成例を示す図である。図８に示すように、第２電圧生成回路３０は、レベルシフタ回路３０ａと、アンド回路３０ｂとを備える。レベルシフタ回路３０ａは、レベルシフタ回路２０ａと同等の構成であり、ノードｎ８０にアンド回路３０ｂが接続されている。アンド回路３０ｂには端子ＴＰＲＧと、反転端子ＴＰＡＲＧ１が接続されている。

図９は、第２電圧生成回路２０の真理値表である。ＰＲＧｍｏｄｅが端子ＴＰＲＧに印可される電圧であり、ＰＡＲＧ１が端子反転端子ＴＰＡＲＧ１に印可される電圧である。また、レベルシフタ回路２０ａの出力端子ＴＰＲＧ２＿Ｘの電圧をＰＲＧ２＿Ｘで示す。電圧ＰＲＧｍｏｄｅがＶＤＤ且つ電圧ＰＡＲＧ１がＶＤＤの場合、レベルシフタ回路３０ａの出力は０ボルトであり、電圧ＰＲＧ２＿Ｘは、ＶＤＤとなる。一方で、電圧ＰＲＧｍｏｄｅがＶＤＤ且つ電圧ＰＡＲＧ１が０ボルトの場合、レベルシフタ回路３０ａの出力はＶＤＤであり、電圧ＰＲＧ２＿Ｘは、２×ＶＤＤとなる。また、電圧ＰＲＧｍｏｄｅが０ボルト且つ電圧ＰＡＲＧ１が０ボルトの場合、レベルシフタ回路３０ａの出力は０ボルトであり、電圧ＰＲＧ２＿Ｘは、ＶＤＤとなる。このように、第２電圧生成回路２０は、図２のＴ１端子に、２×ＶＤＤ又はＶＤＤを印可可能である。

図１０は、電源回路４０の詳細な構成例を示す図である。電源回路４０は、第１昇圧回路４０ａと、第２昇圧回路４０ｂと、を備える。すなわち第１昇圧回路４０ａは、一般的な昇圧回路（例えばｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｓｗｉｔｃｈｅｄ ｃａｐａｃｉｔｏｒｓ型ｖｏｌｔａｇｅ ｄｏｕｂｌｅｒ回路）と同様の回路である。第１昇圧回路４０ａは、入力端子Ｔ４０ａに入力される振幅ＶＤＤのクロック信号ＣＬＫ＿Ｖ１を増幅し、出力端子Ｔ４０ｂから２×ＶＤＤを出力する。第２昇圧回路４０ｂは、第１昇圧回路４０ａの入力部をレベルシフタ回路４００ｂで構成した点で第１昇圧回路４０ａと相違する。すなわち、第２昇圧回路４０ｂの入力クロックは振幅が２×ＶＤＤとなり、出力端子Ｔ４０ｃから３×ＶＤＤを出力する。このように電源回路４０は、安定的に電圧、２×ＶＤＤ、３×ＶＤＤを、第１電圧生成回路２０、及び第２電圧生成回路３０に供給可能である。

以上説明したように、本実施形態によれば、アンチヒューズ素子ＭＰ０の端子Ｔ０にゲート酸化膜を破壊する書き込み電圧が印加され、且つゲート酸化膜を破壊しない場合に、アンチヒューズ素子ＭＰ０の他端であるノードＮ１に接続されるトランジスタＭＮ３のゲートに、端子Ｔ０とノードＮ１との間の電位差がゲート酸化膜を破壊する電位未満となる電位ＰＲＧ２＿Ｘを印可する。これにより、アンチヒューズ素子ＭＰ０の非書き込み時にゲート酸化膜の破壊が抑制され、且つ電圧ＰＲＧ２＿Ｘと基準電位ＶＯの電位差をトランジスタＭＮ０、ＭＮ３、ＭＮ１で分圧可能であり、トランジスタＭＮ０、ＭＮ３、ＭＮ１の低耐圧化が可能である。また、アンチヒューズ素子ＭＰ０の非書き込み時に印可される可能性のあるカップリングによる高電圧が印可されても、トランジスタＭＮ０、ＭＮ３に分圧が可能であり、トランジスタＭＮ０、ＭＮ３の低耐圧化が可能である。

（第２実施形態）
第２実施形態に係る半導体記憶装置１は、ノードＮ１に係る電圧をトランジスタＭＮ３のゲート電圧により制御していたが、本実施形態に係る半導体記憶装置２は、レベルシフタ回路Ｌ／Ｓにより制御することで相違する。以下では、第１実施形態と相違する点を説明する。なお、第２実施形態に係る半導体記憶装置１では、第２電圧生成回路３０は、アンチヒューズメモリ回路１０に含まれてもよい。

図１１は、第２実施形態に係るアンチヒューズメモリ回路１０の構成例を示す図である。図１２は、第２実施形態に係るアンチヒューズメモリ回路１０に印可される電圧と各モードとの関係を示す表である。

第２実施形態に係るアンチヒューズメモリ回路１０は、例えばアンチヒューズ素子ＭＰ０と、レベルシフタ回路Ｌ／Ｓと、トランジスタＭＮ０、ＭＮ２とセンスアンプＳ／Ａを有している。図１１に示すようにノードＮ１と基準電位Ｖ０の間には、トランジスタＭＮ０、ＭＮ２が直列接続されている。また、ノードＮ１にレベルシフタ回路Ｌ／Ｓが接続されている。

図１２のＰＲＧｍｏｄｅは、端子ＴＰＲＧに印可される電圧を示し、ＰＲＧ１は端子ＴＰＲＧ１に印可される電圧を示す。
まず、アンチヒューズメモリ回路１０のプログラム（ｐｒｏｇｒａｍｕ）状態のｃｅｌｌ書き込みでは、端子Ｔ０に印可される電圧ＶＢＰが３ｘＶＤＤであり、端子ＴＰＲＧ、端子ＴＰＲＧ１、Ｔ２、Ｔ５に印可される電圧ＰＲＧｍｏｄｅ、ＰＲＧ１、ＶＧＴ、Ｄｃｐは、それぞれＶＤＤである。これにより、トランジスタＭＮ０、ＭＮ２は導通状態となる。このため、端子Ｔ０とノードＮ１間の電圧差が３ｘＶＤＤとなり、アンチヒューズ素子ＭＰ０のゲート酸化膜が破壊される。これにより、アンチヒューズ素子ＭＰ０のゲートと、ソース、ドレイン、バックゲート間は導通状態となる。

上述のように、アンチヒューズ素子ＭＰ０のゲート酸化膜を破壊しないためには、例えば端子Ｔ０と端子Ｎ１との電圧をＶＤＤ＋閾値電圧Ｖｔｈ以内に抑制する必要がある。そこで、本実施形態では、非書き込み時に、ノードＮ１にレベルシフタ回路Ｌ／Ｓから２ｘＶＤＤの電圧を印加する。これにより、アンチヒューズ素子ＭＰ０のゲート酸化膜の破壊が抑制される。

図１３は、レベルシフタ回路Ｌ／Ｓの真理値表である。ＬＳｏｕｔはレベルシフタ回路Ｌ／Ｓの出力電圧であり、ノードＮ１に印可される。電圧ＰＲＧｍｏｄｅ、ＰＲＧ１がそれぞれＶＤＤの場合に、ＬＳｏｕｔは０ボルトとなる。また、圧ＰＲＧｍｏｄｅ、ＰＲＧ１がそれぞれＶＤＤ、０ボルトの場合に、ＬＳｏｕｔは２×ＶＤＤとなる。更に、電圧ＰＲＧｍｏｄｅ、ＰＲＧ１がそれぞれボルト、ＶＤＤの場合に、ＬＳｏｕｔはフローティングとなり、０〜ＶＤＤの間の値をとる。

図１４は、レベルシフタ回路Ｌ／Ｓの構成例を示す図ある。図５で示したレベルシフタ回路２０ａと基本構成は同様であり、トランジスタＮｎ３２のゲートにオア回路が接続され、トランジスタＮｐ２１とトランジスタＮｎ１１のゲートの接続点に、更に直列接続されたトランジスタＮｐ０１とトランジスタＮｎ０１とが接続される点でレベルシフタ回路２０ａと相違する。

このような構成によりＴＰＲＧに電圧ＶＤＤが印可される場合には、レベルシフタ回路２０ａと同様に動作する。ただし、トランジスタＮｐ０１とトランジスタＮｎ０１とが接続されるため、電圧ＰＲＧ１が０ボルトのときに、２×ＶＤＤを出力し、ＶＤＤのときに０ボルトを出力する。

図１５は、第２実施形態に係る電源回路４０の構成例を示す図である。第２実施形態に係る電源回路４０は、降圧回路５０ａと、レベルダウン回路５０ｂと、昇圧回路４０ａとを有する。降圧回路５０ａは、振幅がＶ２である入力クロック信号ＣＬＫ＿Ｖ２を降圧し、電圧Ｖ１を出力する（参照：特許文献２）。また、昇圧回路４０ａは、図１０で示した昇圧回路４０ａと同等の構成である。レベルダウン回路５０ｂは、例えば、２つのＰＭＯＳトランジスタで構成される。第１のＰＭＯＳトランジスタの一端に第２のＮＭＯＳトランジスタのゲートが接続され、第２のＮＭＯＳトランジスタのソースに電圧Ｖ１が印可され、ドレインが第１のＰＭＯＳトランジスタの他端に接続される。このような構成により、電圧Ｖ３と電圧Ｖ１が第１電圧生成回路２０に供給される。なあ、第２実施形態に係る電源回路４０を第１実形態の電源回路と使用することも可能である。一方で、第１実施形態に係る電源回路４０を第２実形態の電源回路と使用することも可能である。

図１６は、こＰＭＯＳトランジスタで構成されるレベルダウン回路の真理値表である。また、図１７は、ＰＭＯＳトランジスタで構成されるレベルダウン回路の構成例と動作例を示す図である。２ｘＶＤＤが入力された場合には、２ｘＶＤＤを出力し、０ボルトが印可された場合にはＶＤＤを出力する。

図１８は、ＮＭＯＳトランジスタで構成されるレベルダウン回路の真理値表である。図１９はＮＭＯＳトランジスタで構成されるレベルダウン回路の構成例と動作例を示す図である。図１９で示すレベルダウン回路は、例えば、２つのＮＭＯＳトランジスタで構成される。第１のＮＭＯＳトランジスタの一端に第２のＮＭＯＳトランジスタのゲートが接続され、第２のＮＭＯＳトランジスタのソースに電圧Ｖ１が印可され、ドレインが第１のＮＭＯＳトランジスタの他端に接続される。２ｘＶＤＤが入力された場合には、ＶＤＤを出力し、０ボルトが印可された場合には０ボルトを出力する。

以上説明したように、本実施形態によれば、アンチヒューズ素子ＭＰ０の端子Ｔ０にゲート酸化膜を破壊する書き込み電圧が印加され、且つゲート酸化膜を破壊しない場合に、アンチヒューズ素子ＭＰ０の他端であるノードＮ１に接続されるレベルシフタ回路Ｌ／Ｓが、端子Ｔ０とノードＮ１との間の電位差がゲート酸化膜を破壊する電位未満となる電位２×ＶＤＤを印可する。これにより、アンチヒューズ素子ＭＰ０の非書き込み時にゲート酸化膜の破壊が抑制され、且つ電圧ＰＲＧ２＿Ｘと基準電位ＶＯをトランジスタＭＮ０、ＭＮ２で分圧可能であり、トランジスタＭＮ０、ＭＮ２の低耐圧化が可能である。また、
レベルシフタ回路Ｌ／Ｓにより電圧を印加するので、ノードＮ１から基準電位Ｖ０までの回路構成によらずに目的とする電圧をノードＮ１に印可できる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置、方法及びプログラムは、その他の様々な形態で実施することができる。また、本明細書で説明した装置、方法及びプログラムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。

１：半導体記憶装置、１０：アンチヒューズメモリ回路、２０：第１電圧生成回路、２０ａ、２０ｂ：レベルシフタ回路、３０：第２電圧生成回路、４０：電源回路、ＭＰ０：アンチヒューズ素子、ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３：トランジスタ、Ｌ／Ｓ：レベルシフタ回路。

Claims (10)

1. 書き込み電圧を印加可能な第１端子に一端が接続され、ゲート酸化膜を有するアンチヒューズ素子と、
   前記アンチヒューズ素子の他端に接続される第１素子と、
   を備え、
   前記ゲート酸化膜を破壊する前記書き込み電圧が前記第１端子に印加され、且つ前記ゲート酸化膜を破壊しない場合に、前記第１素子は、前記一端と前記他端との間の電位差が前記ゲート酸化膜を破壊する電位未満となる第２電位を前記他端に供給する、半導体記憶装置。
2. 前記第１素子は一端が前記他端に接続された第１トランジスタであり、
   前記第１トランジスタの他端に一端が接続される第２トランジスタと、
   前記第２トランジスタの他端に一端が接続され、他端に基準電位が供給される第３トランジスタと、を備え、
   前記ゲート酸化膜を破壊しない場合に、前記アンチヒューズ素子の他端と前記第３トランジスタの一端との間の電圧を前記第１トランジスタ及び前記第２トランジスタで分圧する、請求項１に記載の半導体記憶装置。
3. 前記第１トランジスタと前記第２トランジスタとはＭＯＳトランジスタである、請求項２に記載の半導体記憶装置。
4. 前記ゲート酸化膜を破壊しない場合に、前記第１トランジスタのゲートには、前記アンチヒューズ素子の他端が前記第２電位となるゲート電圧が印加される、請求項２又は３に記載の半導体記憶装置。
5. 前記第１素子はレベルシフタ回路であり、前記ゲート酸化膜を破壊しない場合に、前記第２電位を前記アンチヒューズ素子の他端に供給する、請求項１に記載の半導体記憶装置。
6. 前記第１端子に前記書き込み電圧を供給可能な第１電圧生成回路を更に備える、請求項４に記載の半導体記憶装置。
7. 前記第１電圧生成回路は、レベルシフタ回路を複数備える、請求項６に記載の半導体記憶装置。
8. 前記ゲート電圧を生成する第２電圧生成回路を更に備える、請求項６又は７に記載の半導体記憶装置。
9. 前記第１電圧生成回路と前記第２電圧生成回路とに電圧を供給可能な電源回路を更に備える、請求項８に記載の半導体記憶装置。
10. 書き込み電圧を印加可能な第１端子に一端が接続され、ゲート酸化膜を有するアンチヒューズ素子と、
    前記アンチヒューズ素子の他端に接続される第１素子と、
    を備える半導体記憶装置の制御方法であって、
    前記ゲート酸化膜を破壊する前記書き込み電圧が前記第１端子に印加され、且つ前記ゲート酸化膜を破壊しない場合に、前記第１素子が、前記一端と前記他端との間の電位差が前記ゲート酸化膜を破壊する電位未満となる第２電位を前記他端に供給するように制御する半導体記憶装置の制御方法。

Images