JP6284989B2 - 電圧ブースト可能な小規模アンチヒューズ回路を備えるメモリシステム - Google Patents

電圧ブースト可能な小規模アンチヒューズ回路を備えるメモリシステム Download PDF

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Description

本発明は、メモリシステム、より詳細には、電圧をブーストする能力を有する小規模アンチヒューズ回路を備えるメモリシステムを示す。
不揮発性メモリは、電力がメモリブロックに供給されないときでも、記憶する情報を保持するタイプのメモリである。いくつかの例は、磁気デバイスと、光学ディスクと、フラッシュメモリと、他の半導体ベースのメモリトポロジーと、を含む。不揮発性メモリは、電気的アドレスシステム（つまり、読み出し専用メモリ）及び機械的アドレスシステム（つまり、ハードディスク、光学ディスク、磁気テープ、ホログラフィメモリ等）に分類することができる。詳細には、不揮発性メモリは、そのメモリデータを定期的にリフレッシュする必要がないため、二次ストレージ又は長期間一貫性（consistent）ストレージに用いられる。
概して、技術の進歩により、高密度又は高キャパシティベースの不揮発性メモリがビックデータアクセシビリティを容易化するべく必要とされている。ゆえに、プログラミング状態又は読出状態で動作するメモリを駆動する、大規模な電圧回路が必須である。メモリが、ラプチャ処理（つまり、例えば、メモリセルのアンチヒューズトランジスタがラプチャし、ＭＯＳキャパシタとして行動する）を用いてプログラマブルなアンチヒューズベースのメモリであるときでも、アンチヒューズベースのメモリを駆動する、アンチヒューズ回路も必要とされる。結果として、回路規模の制約があるので、電圧回路及び／又はアンチヒューズ回路をチップ上の最適位置に置くことができず、パフォーマンス又は設計柔軟性を低下させることにつながる。
本発明の実施形態において、メモリシステムを開示する。メモリシステムは、制御ブロックと、アンチヒューズ電圧生成器と、アレイ電圧生成器と、メモリアレイと、を含む。制御ブロックは、メモリ制御データ信号を受信するように構成された入力端子と、第一制御信号を出力するように構成された第一出力端子と、第二制御信号を出力するように構成された第二出力端子と、第三制御信号を出力するように構成された第三出力端子と、第四制御信号を出力するように構成された第四出力端子と、を含む。アンチヒューズ電圧生成器は、制御ブロックの第二出力端子に結合されており、第二制御信号を受信するように構成された第一入力端子と、駆動電圧を受けるように構成された第二入力端子と、アンチヒューズ制御信号を出力するように構成された出力端子と、含む。アレイ電圧生成器は、制御ブロックの第三出力端子に結合されており、第三制御信号を受信するように構成された第一入力端子と、駆動電圧を受けるように構成された第二入力端子と、選択信号を出力するように構成された第一出力端子と、次制御信号を出力するように構成された第二出力端子と、を含む。メモリアレイは、制御ブロック、アンチヒューズ電圧生成器及びアレイ電圧生成器に結合されており、第一制御信号、アンチヒューズ制御信号、選択信号及び次制御信号に従って、データにアクセスするように構成されている。第一制御信号は、当該メモリアレイのアドレス情報を含む。
本発明のこれらの目的及び他の目的は、種々の図面（figures and drawings）に示される好ましい実施形態の次の詳細な説明を理解することで、当業者には疑いなく明らかとなるものである。
図１は、本発明の実施形態に係る、メモリシステムのブロック図を示す。 図２は、図１のメモリシステムのメモリセルの構造を示す。 図３は、図１のメモリシステムのメモリアレイ上のメモリセル配置の概略図を示す。 図４は、図１のメモリシステムのアンチヒューズ電圧生成器の構造を示す。 図５は、読出動作時の、図４のアンチヒューズ電圧生成器の概略図を示す。 図６は、プログラミング動作時の、図４のアンチヒューズ電圧生成器の概略図を示す。 図７は、プルローゲート信号での、図６のアンチヒューズ電圧生成器のトランジスタのクロス電圧の概略図を示す。 図８は、プルハイゲート信号での、図６のアンチヒューズ電圧生成器のトランジスタのクロス電圧の概略図を示す。 図９は、プログラミング動作時の、図１のメモリシステムのアンチヒューズ電圧生成器の他の構造を示す。 図１０は、プルローゲート信号での、図９のアンチヒューズ電圧生成器のトランジスタのクロス電圧の概略図を示す。 図１１は、プルハイゲート信号での、図９のアンチヒューズ電圧生成器のトランジスタのクロス電圧の概略図を示す。 図１２は、本発明の他の実施形態に係る、メモリシステムのブロック図を示す。
図１は、本発明の実施形態に係る、メモリシステム１００のブロック図を示す。メモリシステム１００は、制御ブロック１０と、アンチヒューズ電圧生成器１１と、アレイ電圧生成器１２と、メモリアレイ１３と、センスアンプ１４と、を含む。制御ブロックは、入力端子と、第一出力端子と、第二出力端子と、第三出力端子と、第四出力端子と、を含む。入力端子は、メモリ制御データ信号ＭＣＤＳを受信するのに用いられる。詳細には、メモリ制御データ信号ＭＣＤＳは、メモリシステム１００の全ての情報を担う外部データ信号であることができる。メモリアレイ１３のアドレス情報、全ての構成情報、駆動情報、動作モード情報等である。メモリ制御データ信号ＭＣＤＳはユーザ定義のデータ信号であることもできる。第一出力端子は、第一制御信号ＡＳを出力するのに用いられる。第一制御信号ＡＳは、メモリアレイ１３のアドレス情報を搬送することができ、それに応じて、メモリアレイ１３の特定アドレスに位置する特定メモリセルをイネーブルとすることができる。第二出力端子は、第二制御信号ＢＳＴを出力するのに用いられる。第三出力端子は、第三制御信号を出力するのに用いられる。第四出力端子は、第四制御信号を出力するのに用いられる。アンチヒューズ電圧生成器１１は、第一入力端子と、第二入力端子と、出力端子と、を含む。第一入力端子は、制御ブロック１０の第二出力端子に結合されており、第二制御信号ＢＳＴを受信する。第二入力端子は、駆動電圧ＶＤＤＩＮを受けるのに用いられる。出力端子は、アンチヒューズ制御信号ＡＦを出力するのに用いられる。アレイ電圧生成器１２は、第一入力端子と、第二入力端子と、第一出力端子と、第二出力端子と、を含む。第一入力端子は、制御ブロック１０の第三出力端子と結合されており、第三制御信号Ｃ３を受信する。第二入力端子は、駆動電圧ＶＤＤＩＮを受けるのに用いられる。第一出力端子は、選択信号ＳＬを出力するのに用いられる。第二出力端子は、次制御信号ＦＬ（following control signal）を出力するのに用いられる。メモリアレイ１３は、制御ブロック１０、アンチヒューズ電圧生成器１１、アレイ電圧生成器１２に結合されており、第一制御信号ＡＳ、アンチヒューズ制御信号ＡＦ、選択信号ＳＬ及び次制御信号ＦＬに従って、データにアクセスする。特に、メモリアレイ１３は、不揮発性メモリセルアレイであることができる。メモリアレイ１３は、複数のメモリセルを含む。各メモリセルは、読出動作及びプログラミング動作を行うことができる。さらに、センスアンプ１４は、制御ブロック１０の第四端子及びメモリアレイ１３に結合されており、メモリアレイ１３のビット列電流を検出し、これと参照電流を比較する。次に、メモリセルの構造と、読出動作時及びプログラミング動作時にメモリセルを駆動する方法を記載する。
図２は、メモリシステム１００のメモリセルＭＣ１の構造を示す。メモリセルＭＣ１は四つのトランジスタ及び一つのバラクタ（４Ｔ１Ｖ）ベースのメモリセルであることができる。特には、メモリセルＭＣ１は、プログラミング選択トランジスタＰＳＴと、次ゲートトランジスタＦＬＴ（following gate transistor）と、アンチヒューズ要素ＡＦＥと、読出回路ＲＣと、含む。プログラミング選択トランジスタＰＳＴは、第一端子と、第二端子と、制御端子と、を含む。第二端子は、ビット列プログラム信号ＢＬＰを受信するのに用いられる。制御端子は、ワード列プログラム信号ＷＬＰを受信するのに用いられる。次ゲートトランジスタＦＬＴは、第一端子と、第二端子と、制御端子と、を含む。第二端子は、プログラミング選択トランジスタＰＳＴの第一端子に結合されている。制御端子は、次制御信号ＦＬを受信するのに用いられる。アンチヒューズ要素ＡＦＥは、第一端子と、第二端子と、を含む。第一端子は、アンチヒューズ制御信号ＡＦを受信するのに用いられる。第二端子は、次ゲートトランジスタＦＬＴの第一端子に結合されている。読出回路ＲＣは、次ゲートトランジスタＦＬＴの第二端子に結合されており、メモリセルＭＣ１の読出動作時に、ビット列読出信号ＢＬＲ、ワード列読出信号ＷＬＲ及び選択信号ＳＬに従って、読出電流ＩＲＥＡＤを形成する。ここで、アンチヒューズ要素ＡＦＥはバラクタであることができる。次ゲートトランジスタＦＬＴは、ネイティブデバイス（native device）、ショートチャネルデバイス（short channel device）又はバラクタにより実装することができる。詳細には、読出回路ＲＣは、メモリセルＭＣ１の読出動作時の駆動性能を改善するための、補助回路と見なすことができる。読出回路ＲＣの動作は、後述する。メモリセルＭＣ１において、読出回路ＲＣは、読出トランジスタＲＴと、読出選択トランジスタＲＳＴと、を含む。読出トランジスタは、第一端子と、第二端子と、制御端子と、を含む。第一端子は、選択信号ＳＬを受信するのに用いられる。制御端子は、次ゲートトランジスタＦＬＴの第二端子に結合されている。読出選択トランジスタＲＳＴは、第一端子と、第二端子と、制御端子と、を含む。第一端子は、読出トランジスタＲＴの第二端子に結合されている。第二端子は、ビット列読出信号ＢＬＲを受信するのに用いられる。制御端子は、ワード列読出信号ＷＬＲを受信するのに用いられる。メモリセルＭＣ１において、プログラミング選択トランジスタＰＳＴ、次ゲートトランジスタＦＬＴ、読出トランジスタＲＴ及び読出選択トランジスタＲＳＴは、Ｎ型金属酸化物半導体電界効果トランジスタであることができる。メモリセルＭＣ１の動作を以下に記載する。
メモリセルＭＣ１が読出モードで動作するとき、ビット列プログラム信号ＢＬＰは、０ボルトに等しい第二電圧にある。ワード列プログラム信号は、第一電圧ＶＤＤから第二電圧（０Ｖ）に変化する。ここで、第一電圧ＶＤＤは、０ボルトより大きい所定の回路電圧であることができる（つまり、例えば、第一電圧ＶＤＤは１ボルトであることができる）。次制御信号ＦＬは、第一電圧ＶＤＤにある。アンチヒューズ制御信号ＡＦは、第一電圧ＶＤＤにある。ビット列読出信号ＢＬＲは、第一電圧ＶＤＤにある。選択信号ＳＬは、第二電圧にある（０Ｖ）。ワード列読出信号ＷＬＲは、第一電圧ＶＤＤにある。表Ａは、下記に示すように、読出動作時のメモリセルＭＣ１の全ての信号ステータスを示す。
Figure 0006284989
そのようにすることによって、プログラミング選択トランジスタＰＳＴはイネーブルであり、制御端子が、第一電圧ＶＤＤから０Ｖになることを受けるので、その後ディスエーブルになる。ゆえに、ノードＡの当初電圧は、０Ｖに等しい。次ゲートトランジスタＦＬＴは、制御端子が、第一電圧ＶＤＤである次制御信号ＦＬを受信するので、イネーブルである。読出選択トランジスタは、制御端子が、第一電圧ＶＤＤであるワード列読出信号ＷＬＲを受信するので、イネーブルである。提示の完全性のため、論理「０」である読出モードと論理「１」である読出モードを、さらに、以下に説明する。
メモリセルＭＣ１が論理「０」である読出モードで動作するときは、アンチヒューズ要素ＡＦＥはラプチャ状態（ruptured state）で動作し、導電性のある抵抗と見なすことができる。ゆえに、ノードＡの電圧は、グラウンド電圧（０Ｖ）から（ＶＤＤ−Ｖｘ）に上昇する。ここで、Ｖｘは、次ゲートトランジスタＦＬＴがイネーブルとなるので、小さいオフセット電圧である。一旦、ノードＡの電圧が（ＶＤＤ−Ｖｘ）になると、読出トランジスタＲＴも、制御端子が（ＶＤＤ−Ｖｘ）に等しい高電圧を受けるため、イネーブルとなる。結果として、読出トランジスタＲＴ及び読出選択トランジスタＲＳＴがイネーブルであるため、読出電流ＩＲＥＡＤをビット列読出信号ＢＬＲの端子から、選択信号ＳＬの端子まで生成することができる。
メモリセルＭＣ１が論理「１」である読出モードで動作するときは、アンチヒューズ要素ＡＦＥは、非ラプチャ状態（non-ruptured state）で動作し、絶縁体と見なすことができる。ゆえに、ノードＡの電圧は、グラウンド電圧（０Ｖ）周辺に維持される。ノードＡの電圧がグラウンド電圧（０Ｖ）に実質的に等しいので、読出トランジスタＲＴは、ディスエーブルである。結果として、読出トランジスタＲＴはディスエーブルであるため、読出電流ＩＲＥＡＤがビット列読出信号ＢＬＲの端子から、選択信号ＳＬの端子までもたらされない。
簡潔には、メモリセルＭＣ１が論理「０」である読出モードで動作するときは、アンチヒューズ要素ＡＦＥはラプチャ状態で動作する。ゆえに、読出電流ＩＲＥＡＤが生成される。メモリセルが論理「１」である読出モードで動作するときは、アンチヒューズ要素ＡＦＥは非ラプチャ状態で動作する。ゆえに、読出電流ＩＲＥＡＤは生成されない。
さらに、論理「０」であるプログラミングモード及び論理「１」であるプログラミングモードを以下に説明する。メモリセルＭＣ１が論理「０」であるプログラミングモードで動作するときは、ビット列プログラム信号ＢＬＰは、０ボルトに等しい第二電圧にある。ワード列プログラム信号ＷＬＰは、第一電圧ＶＤＤにある。ここで、第一電圧ＶＤＤは、０ボルトより大きい所定の回路電圧であることができる（つまり、例えば、第一電圧ＶＤＤは１ボルトであることができる）。次制御信号ＦＬは、第一電圧ＶＤＤと第三電圧ＶＰＰとの間の電圧レベルにある。例えば、次制御信号ＦＬは、第三電圧ＶＰＰの半分の電圧にあることができる。ここで、第三電圧ＶＰＰは、第一電圧ＶＤＤよりも大きい。例えば、第三電圧は７ボルトであることができる。アンチヒューズ制御信号ＡＦは、第三電圧ＶＰＰにある。ビット列読出信号ＢＬＲは、第一電圧ＶＤＤにある。選択信号ＳＬは、第一電圧ＶＤＤにある。ワード列読出信号ＷＬＲは、第一電圧ＶＤＤにある。そうすることによって、プログラミング選択トランジスタＰＳＴは、制御端子が、第一電圧ＶＤＤであるワード列プログラム信号を受信するので、イネーブルである（つまり、制御端子と第二端子との間にあるクロス電圧Ｖｇｓは、第一電圧ＶＤＤに実質的に等しい）。プログラミング選択トランジスタＰＳＴがイネーブルであるので、ノードＡの電圧は、０ボルトに等しい（つまり、ビット列プログラム信号ＢＬＰは０ボルトに等しい）。ここで、次ゲートトランジスタＦＬＴは、制御端子が、第一電圧ＶＤＤよりも大きい電圧ＶＰＰ／２である次制御信号ＦＬを受信するので、イネーブルである。ゆえに、次ゲートトランジスタＦＬＴがイネーブルであるので、ノードＢの電圧は０ボルトでノードＡの電圧と等しい（つまり、ノードＡ及びノードＢは等価的に二つのグラウンド端子となる）。結果として、アンチヒューズ要素ＡＦＥの第一端子と第二端子とのクロス電圧は、第三電圧ＶＰＰと実質的に等しい。アンチヒューズ要素ＡＦＥをラプチャする回路ループが存在する。例えば、第三電圧ＶＰＰを７ボルトとして設計するとき、アンチヒューズ要素ＡＦＥのクロス電圧は、アンチヒューズ要素ＡＦＥのラプチャ処理をトリガするのに十分な程度に高い。
メモリセルＭＣ１が論理「１」であるプログラミングモードで動作するときは、アンチヒューズ制御信号ＡＦ、次制御信号ＦＬ、ワード列プログラム信号ＷＬＰ、ビット列読出信号ＢＬＲ，ワード列読出信号ＷＬＲ及び選択信号ＳＬは、論理「０」であるプログラミングモードと同様である。違いは、ビット列プログラム信号ＢＬＰが第一電圧ＶＤＤにあることである。そのようにすることによって、プログラミング選択トランジスタＰＳＴは、ソース端子とドレイン端子との間のクロス電圧が小さすぎるので、ディスエーブルとなり得る。結果として、アンチヒューズ要素ＡＦＥをラプチャする回路ループは存在しない。アンチヒューズ要素ＡＦＥのラプチャ処理はトリガされない。
表Ｂは、プログラミング動作時のメモリセルＭＣ１の全ての信号ステータスを示す。
Figure 0006284989
上述した構造のように、メモリアレイ１３は、複数のメモリセルを含む。例えば、メモリアレイ１３は、Ｎ×Ｍメモリセルを含むことができる。ここで、Ｎ及びＭは二つの正の整数である。提示の簡潔性のため、四つのメモリアレイ１３を導入する。図３は、メモリアレイ１３上のメモリセル配置の概略図を示す。ここで、メモリアレイ１３は、メモリセルＭＣ１と、メモリセルＭＣ２と、メモリセルＭＣ３と、メモリセルＭＣ４と、を含む。全てのメモリセルは、図２に示した同一の回路構造を有する。詳細には、アドレス情報を担う第一制御信号ＡＳに従って、メモリセルＭＣ１が読出動作又はプログラミング動作の駆動について選択される。メモリセルＭＣ２、メモリセルＭＣ３及びメモリセルＭＣ４は非選択メモリセルと見なすことができる。言い換えると、メモリセルＭＣ１が読出モードで動作するときは、メモリセルＭＣ２、メモリセルＭＣ３及びメモリセルＭＣ４は読出禁止モードで動作する。メモリセルＭＣ１がプログラミング動作モードで動作するときは、メモリセルＭＣ２、メモリセルＭＣ３及びメモリセルＭＣ４はプログラミング禁止モードで動作する。提示の完全性のため、メモリセルＭＣ１が駆動するとき、メモリセルＭＣ１からメモリセルＭＣ４の全ての信号を表Ｃ及び表Ｄにリストする。ここで、表Ｃは、メモリセルＭＣ１が読出モードで動作する一方、メモリセルＭＣ２からＭＣ４が読出禁止モードで動作するときの、メモリアレイ１３の信号ステータスを示す。
Figure 0006284989
さらに、表Ｄは、メモリセルＭＣ１がプログラミングモードで動作する一方、メモリセルＭＣ２からＭＣ４がプログラミング禁止モードで動作するときの、メモリアレイ１３の信号ステータスを示す。
Figure 0006284989
メモリシステム１００において、二つの動作モード（つまり、読出モードとプログラミングモード）が導入されるので、適切なアンチヒューズ電圧生成器１１が、対応するアンチヒューズ制御信号ＡＦを出力するのに必要とされる。例えば、メモリセルＭＣ１は￥が読出動作時にイネーブルであるとき、アンチヒューズ制御信号ＡＦは第一電圧ＶＤＤ（つまり、１ボルト）に等しい電圧ボルトにある。メモリセルＭＣ１がプログラミング動作時にイネーブルであるときは、アンチヒューズ制御信号ＡＦは、第三電圧ＶＰＰ（つまり、７ボルト）に等しい電圧レベルにある。次に、アンチヒューズ電圧生成器の構造を記載する。
図４は、アンチヒューズ電圧生成器１１ａの構造を示す。アンチヒューズ電圧生成器１１ａは、メモリシステム１００のアンチヒューズ電圧生成器１１に適用することができる。アンチヒューズ電圧生成器１１ａは、振動子ＲＯＳＣと、電圧ダブラＶＢＯＯＳＴと、第一トランジスタＴ１と、第二トランジスタＴ２と、第三トランジスタＴ３と、を含む。振動子ＲＯＳＣは、第一入力端子と、第二入力端子と、第三入力端子と、出力端子と、を含む。第一入力端子は、第二制御信号ＢＳＴを受信するのに用いられる。第二入力端子は、駆動電圧ＶＤＤＩＮを受けるのに用いられる。第三入力端子は、第二電圧ＶＳＳを受けるのに用いられる。出力端子は、クロック信号ＣＬＫを出力するのに用いられる。ここで、振動子ＲＯＳＣは、任意のタイプの振動子であることができ、リング型振動子等がある。電圧ダブラＶＢＯＯＳＴは、第一入力端子と、第二入力端子と、第三入力端子と、出力端子と、を含む。第一入力端子は、駆動電圧ＶＤＤＩＮを受けるのに用いられる。第二入力端子は、第二電圧ＶＳＳを受けるのに用いられる。第三入力端子は、振動子ＲＯＳＣの出力端子に結合されており、クロック信号ＣＬＫを受信する。出力端子は、プログラミング動作時にアンチヒューズ制御信号ＡＦを出力するのに用いられる。第一トランジスタＴ１は、第一端子と、第二端子と、制御端子と、を含む。第一端子は、第二電圧ＶＳＳを受けるのに用いられる。制御端子は、第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するのに用いられる。第二トランジスタは、第一端子と、第二端子と、制御端子と、を含む。第一端子は、第一トランジスタＴ１の第二端子に結合されている。第二端子は、電圧ダブラＶＢＯＯＳＴの出力端子に結合されている。制御端子は、第二制御信号ＢＳＴに従い、論理回路ＬＣを通じてゲート信号Ｇを受信するのに用いられる。論理回路ＬＣは、遅延論理回路であることができる。第三トランジスタＴ３は、第一端子と、第二端子と、制御端子と、を含む。第一端子は、駆動電圧ＶＤＤＩＮを受けるのに用いられる。第二端子は、第二トランジスタＴ２の第二端子に結合されており、読出動作時にアンチヒューズ制御信号ＡＦを出力するのに用いられる。制御端子は、第二トランジスタＴ２の第一端子に結合されている。アンチヒューズ電圧生成器１１ａにおいて、駆動電圧ＶＤＤＩＮは、第二電圧ＶＳＳよりも高い。例えば、駆動電圧ＶＤＤＩＮは、１ボルト又は３．５ボルトに等しくあることができる。第二電圧ＶＳＳは、０ボルトに等しいグラウンド電圧であることができる。第一トランジスタＴ１は、Ｎ型金属酸化物半導体電界効果トランジスタであることができる。第二トランジスタＴ２及び第三トランジスタＴ３は、Ｐ型金属酸化物半導体電界効果トランジスタであることができる。メモリアレイ１３の読出動作時及びプログラミング動作時のアンチヒューズ電圧生成器１１ａの駆動モードを以下に説明する。
図５は、読出動作時のアンチヒューズ電圧生成器１１ａの概略図である。ここで、第二電圧ＶＳＳは、グラウンド電圧（０ボルト）に等しい。第二制御信号ＢＳＴは、グラウンド電圧（０ボルト）に等しい。第二制御信号ＢＳＴの逆信号ＺＢＳＴは、第一電圧ＶＤＤ（１ボルト）に等しい。ゲート信号Ｇは、駆動電圧ＶＤＤＩＮ（１ボルト）に等しい。アンチヒューズ制御信号ＡＦは、駆動電圧（１ボルト）に等しい。読出動作時のアンチヒューズ電圧生成器１１ａの全ての信号ステータスを表Ｅにリストすることができる。
Figure 0006284989
アンチヒューズ電圧生成器１１ａの動作モードを以下に示すことができる。読出動作時は、電圧ダブラＶＢＯＯＳＴは、１ボルトに等しい駆動電圧ＶＤＤＩＮを受け、クロック信号ＣＬＫは０ボルト又は１ボルトに等しいレベルに固定されているので、電圧ダブラＶＢＯＯＳＴはディスエーブルであり、無効デバイス（void device）と見なされる。ゆえに、電圧ダブラＶＢＯＯＳＴの出力端子は、浮遊（floating）端子となる。さらに、第一トランジスタＴ１の制御端子は、１ボルトに等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、第一トランジスタＴ１は、イネーブルである。ゆえに、ノードＶＺＲＤの電圧は、０ボルト（第二電圧ＶＳＳ）に等しい。第二トランジスタＴ２の制御端子は、１ボルトに等しいゲート信号Ｇを受信するので、第二トランジスタＴ２は、ディスエーブルである。詳細には、第三トランジスタＴ３の制御信号は、０ボルトに等しいノードＶＺＲＤの電圧を受けるので、第三トランジスタＴ３は、イネーブルである。結果として、アンチヒューズ制御信号ＡＦの電圧は、電流ＩＶＣ１が第三トランジスタの第一端子から第二端子まで形成されることができるので、第三トランジスタＴ３の第一端子により受けた駆動電圧ＶＤＤＩＮ（１Ｖ）に等しい。そのようにすることで、１ボルトを備えるアンチヒューズ制御信号ＡＦを、読出動作時（又は、読出動作の期間（time interval）という）にアンチヒューズ電圧生成器１１ａから出力することができ、メモリアレイ１３が正確に動作することができる。
図６は、プログラミング動作時のアンチヒューズ電圧生成器１１ａの概略図を示す。ここで、第二電圧ＶＳＳグラウンド電圧（０ボルト）に等しい。第二制御信号ＢＳＴは、３．５ボルトに等しい。第二制御信号ＢＳＴの逆信号ＺＢＳＴはグラウンド電圧（０ボルト）に等しい。ゲート信号Ｇは、駆動電圧ＶＤＤＩＮ（３．５ボルト）からグラウンド電圧（０ボルト）に変化する。ゲート信号Ｇは、ゲート信号Ｇが駆動電圧ＶＤＤＩＮ（３．５ボルト）からグラウンド電圧（０ボルト）に変化した後に、さらにグラウンド電圧（０ボルト）から駆動電圧ＶＤＤＩＮ（３．５ボルト）に変化することができる。アンチヒューズ制御信号ＡＦは、駆動電圧ＶＤＤＩＮの二倍（つまり、７ボルト）に等しい。プログラミング動作時のアンチヒューズ電圧生成器１１ａの全ての信号ステータスを表Ｆにリストすることができる。
Figure 0006284989
言い換えると、プログラミング動作時のアンチヒューズ電圧生成器１１ａについては、ゲート信号Ｇは三つのステータスになる。当初ステータスにおいて、ゲート信号Ｇの電圧は期間Ｓ１時、駆動電圧ＶＤＤＩＮ（３．５ボルト）に等しい。動作ステータスにおいて、ゲート信号Ｇの電圧は期間Ｓ２時、第二電圧（０ボルト）に等しい。最終ステータスにおいて、ゲート信号Ｇの電圧は期間Ｓ３時、駆動電圧ＶＤＤＩＮ（３．５ボルト）に等しい。アンチヒューズ電圧生成器１１の動作が読出動作からプログラミング動作になるとき、ゲート信号Ｇの電圧は、当初ステータスから動作ステータスに変化する。詳細には、ゲート信号Ｇの電圧が第二電圧ＶＳＳ（０ボルト）に等しいときは、アンチヒューズ電圧生成器１１ａの動作モードは以下に説明することができる。電圧ダブラＶＢＯＯＳＴが３．５ボルトに等しい駆動電圧ＶＤＤＩＮを受けるので、クロック信号ＣＬＫは、３．５ボルトと０ボルトとの間で切り替える。ゆえに、電圧ダブラＶＢＯＯＳＴはイネーブルであり、振動子ＲＯＳＣから出力されたクロック信号に従って、駆動電圧ＶＤＤＩＮの二倍（７ボルト）に等しいアンチヒューズ制御信号ＡＦを生成することができる。ここで、第一トランジスタＴ１の制御端子が、０ボルトに等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、第一トランジスタＴ１はディスエーブルである。第二トランジスタＴ２の制御端子が０ボルトに等しいゲート信号Ｇを受信するので、第二トランジスタＴ２はイネーブルである。ゆえに、ノードＶＺＲＤの電圧は、７ボルト（つまり、アンチヒューズ制御信号ＡＦの電圧）に等しい。さらに、第三トランジスタの制御端子が７ボルトに等しいノードＶＺＲＤの電圧を受けるため、第三トランジスタはディスエーブルである。結果として、第三トランジスタがディスエーブルであるので、第三トランジスタＴ３の第二端子（７ボルト）から第一端子（３．５ボルト）までの漏出電流ＩＬＣが消失している。そのようにすることで、７ボルトを備えるアンチヒューズ制御信号ＡＦを、プログラミング動作時（又は、プログラミング動作の期間と言う）にアンチヒューズ電圧生成器１１ａから出力することができ、メモリアレイ１３が正確に動作することができる。
簡潔には、アンチヒューズ電圧生成器１１ａは読出動作時にイネーブルであるときは、アンチヒューズ制御信号ＡＦは、第三トランジスタＴ３から生成された電流ＩＶＣに従って、１ボルトに等しい電圧レベルで出力される。アンチヒューズ電圧生成器１１ａがプログラミング動作時にイネーブルであるときは、アンチヒューズ制御信号ＡＦは、電圧ダブラＶＢＯＯＳＴから生成された電流ＩＶＣ２に従って、７ボルトに等しい電圧レベルで出力される。図６においては、アンチヒューズ電圧生成器１１ａは、期間Ｓ２時に、７ボルトに等しい電圧レベルでアンチヒューズ制御信号ＡＦを出力することができる。その後、ゲート信号Ｇは依然として０ボルトに等しい電圧レベルを備える信号のままである。ゲート信号Ｇは、期間Ｓ３時に、３．５ボルトに等しい電圧レベルを備える信号に変化する。次に、ゲート信号Ｇの様々な最終ステータスについてのアンチヒューズ電圧生成器１１ａのトランジスタの効果を説明する。
図７は、プルローゲート信号Ｇでのアンチヒューズ電圧生成器１１ａのトランジスタＴ１からＴ３のクロス電圧の概略図を示す。ここで、プルローゲート信号Ｇは、期間Ｓ２時のゲート信号として規定する。図６の上述した動作のように、第一トランジスタＴ１はディスエーブルである。第二トランジスタはイネーブルである。第三トランジスタはディスエーブルである。結果として、第一トランジスタＴ１の第一端子と制御端子との間のクロス電圧は０ボルトに等しい。第一トランジスタＴ１の第二端子と制御端子との間のクロス電圧は、７ボルトに等しい。ゆえに、第一トランジスタＴ１は、高クロス電圧効果（high cross voltage effect）を受け、寿命を縮めることにつながる。第二トランジスタＴ２の第一端子と制御端子との間のクロス電圧は７ボルトに等しい。第二トランジスタＴ２の第二端子と制御端子との間のクロス電圧は７ボルトに等しい。ゆえに、第二トランジスタＴ２は高クロス電圧効果を受け、寿命を縮めることつながる。第三トランジスタＴ３の第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第三トランジスタＴ３の第二端子と制御端子のクロス電圧は０ボルトに等しい。ゆえに、高クロス電圧効果は第三トランジスタＴ３にはもたらされない。結果として、ゲート信号Ｇがプルローゲート信号になり、プルローのステータスのままでいるときは、高クロス電圧効果が第一トランジスタＴ１及び第二トランジスタＴ２にもたらされる。言い換えると、図７におけるアンチヒューズ電圧生成器１１ａの動作が、プログラミング動作時にアンチヒューズ制御信号ＡＦの電圧レベル（７ボルト）を提供することができても、第一トランジスタＴ１及び第二トランジスタＴ２の寿命が、高クロス電圧効果により縮まる可能性がある。
図８は、プルハイゲート信号Ｇでのアンチヒューズ電圧生成器１１ａのトランジスタＴ１からＴ３のクロス電圧の概略図を示す。ここで、プルハイゲート信号Ｇは期間Ｓ３時でのゲート信号として規定する。ここで、第一トランジスタは、制御端子が０に等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、ディスエーブルである。ゆえに、第一トランジスタの第一端子と制御端子との間のクロス電圧は、０ボルトに等しい。第一トランジスタの第二端子と制御端子との間のクロス電圧は、７ボルトに等しい（つまり、第二端子の過渡電圧は７ボルトに等しい）。ゆえに、第一トランジスタＴ１は、高クロス電圧効果を受け、寿命を縮めることにつながる。第二トランジスタＴ２の第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第二トランジスタＴ２の第二端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。ゆえに、高クロス電圧効果は第二トランジスタにはもたらされない。第三トランジスタの第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第三トランジスタの第二端子と制御端子との間のクロス電圧は、０ボルトに等しい。ゆえに、高クロス電圧効果は第三トランジスタＴ３にはもたらされない。結果として、ゲート信号Ｇが期間Ｓ３時にプルハイゲートとなるときは、高クロス電圧効果が第一トランジスタＴ１にもたらされる。言い換えると、図７におけるアンチヒューズ電圧生成器１１ａの動作が、プログラミング動作時にアンチヒューズ制御信号ＡＦの電圧レベル（７ボルト）を提供することができても、第一トランジスタＴ１の寿命が、高クロス電圧効果により縮まる可能性がある。図７及び図８での動作を比較すると、高クロス電圧を有する少なくとも一つのトランジスタが存在する。高クロス電圧効果を回避するため、以下に他のアンチヒューズ電圧生成器を導入し、説明する。
図９は、プログラミング動作時のアンチヒューズ電圧生成器１１ｂの他の構成を示す。アンチヒューズ電圧生成器１１ｂは、メモリシステム１００のアンチヒューズ電圧生成器１１に適用することができる。詳細には、アンチヒューズ電圧生成器１１ｂの構造は、アンチヒューズ電圧生成器１１ａの構造と類似する。差異点は、追加的なトランジスタＴ４（つまり、以下、「第四トランジスタＴ４」という）が、アンチヒューズ電圧生成器１１ｂに導入されていることである。アンチヒューズ電圧生成器１１ｂの振動子ＲＯＳＣ，電圧ダブラＶＢＯＯＳＴ、第一トランジスタＴ１、第二トランジスタＴ２及び第三トランジスタＴ３アンチヒューズ電圧生成器１１ａのものと類似するので、これらのコンポーネントについての説明はここでは省略する。アンチヒューズ電圧生成器１１ｂにおいては、第四トランジスタは、第一端子と、第二端子と、制御端子と、を含む。第一端子は、第一トランジスタＴ１の第二端子に結合されている。第二端子は、第二トランジスタＴ２の第一端子に結合されている。結合端子は、駆動電圧ＶＤＤＩＮ（３．５Ｖ）を受けるのに用いられる。第四トランジスタＴ４はＮ型金属酸化物半導体電界効果トランジスタであることができる。詳細には、第四トランジスタは、制御端子が３．５Ｖに等しい駆動電圧ＶＤＤＩＮを受けるので、イネーブルである。ゆえに、アンチヒューズ電圧生成器１１ｂの第四トランジスタＴ４は読出動作時（つまり、１ボルトに等しいＶＤＤＩＮ）及びプログラミング動作時（つまり、３．５Ｖに等しいＶＤＤＩＮ）は常にイネーブルなので、読出動作時及びプログラミング動作時の対応するアンチヒューズ制御信号ＡＦを生成する駆動方法は、アンチヒューズ電圧生成器１１ａの駆動方法に類似する。ゆえに、これらの説明についてもここでは省略する。図９においては、同様に、アンチヒューズ電圧生成器１１ｂは、期間Ｓ２時に７ボルトに等しい電圧レベルでアンチヒューズ制御信号ＡＦを出力することができる。その後、ゲート信号Ｇは０ボルトに等しい電圧レベルを備える信号のままでいることができる。ゲート信号Ｇは、期間Ｓ３時に３．５Ｖ（ＶＤＤＩＮ）に等しい電圧レベルを備える信号に変化することもできる。次に、ゲート信号Ｇの様々な最終ステータスについて、アンチヒューズ電圧生成器１１ｂのトランジスタの効果を説明する。
図１０は、プルローゲート信号Ｇでのアンチヒューズ電圧生成器１１ｂのトランジスタＴ１からＴ４のクロス電圧の概略図を示す。ここで、プルローゲート信号Ｇは、期間Ｓ２時のゲート信号として規定する。上述した動作のように、第一トランジスタＴ１はディスエーブルである。第二トランジスタはイネーブルである。第三トランジスタはディスエーブルである。第四トランジスタはイネーブルである。ノードＫは、（３．５−Ｖｔｈｎ）周辺の電圧であることができることに留意されたい。ここで、Ｖｔｈｎは、Ｔ４の所定の閾値電圧であることができる。ゆえに、過渡電流が第一トランジスタＴ１にもたらされず、第一トランジスタＴ１の制御端子が、０ボルトに等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、第一トランジスタＴ１のクロス電圧は小さい。ゆえに、高クロス電圧効果は、第一トランジスタにもたらされない。第四トランジスタの第一端子と制御端子との間のクロス電圧はＶｔｈｎボルトに等しい。第四トランジスタの第二端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。ゆえに、高クロス電圧効果は、第四トランジスタにもたらされない。第二トランジスタＴ２の第一端子と制御端子との間のクロス電圧は７ボルトに等しい。第二トランジスタＴ２の第二端子と制御端子との間のクロス電圧は７ボルトに等しい。ゆえに、第二トランジスタＴ２は高クロス電圧効果を受ける。第三トランジスタＴ３の第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第三トランジスタＴ３の第二端子と制御端子のクロス電圧は０ボルトに等しい。ゆえに、高クロス電圧効果は第三トランジスタＴ３にはもたらされない。結果として、ゲート信号Ｇがプルローゲート信号になり、プルローのステータスのままでいるときは、高クロス電圧効果が第二トランジスタＴ２にもたらされる。言い換えると、図１０におけるアンチヒューズ電圧生成器１１ｂの動作が、プログラミング動作時にアンチヒューズ制御信号ＡＦの電圧レベル（７ボルト）を提供することができても、第二トランジスタＴ２の寿命が、高クロス電圧効果により縮まる可能性がある。一方、第一トランジスタＴの高クロス電圧効果は低減される。
図１１は、プルハイゲート信号Ｇでのアンチヒューズ電圧生成器１１ｂのトランジスタＴ１からＴ４のクロス電圧の概略図を示す。ここで、プルハイゲート信号Ｇは期間Ｓ３時でのゲート信号として規定する。ここで、第一トランジスタは、制御端子が、０に等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、ディスエーブルである。第一トランジスタは、ディスエーブルであり、開回路状態で動作することに留意されたい。結果として、過渡電流は、第一トランジスタにもたらされず、第一トランジスタＴ１の制御端子は、０に等しい第二制御信号ＢＳＴの逆信号ＺＢＳＴを受信するので、第一トランジスタＴ１のクロス電圧は小さい。ゆえに、高クロス電圧効果は第一トランジスタＴ１にもたらされない。第四トランジスタの第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。図１０における第四トランジスタのステータスと同様に、高クロス電圧効果は図１１における第四トランジスタにはもたらされない。第二トランジスタＴ２の第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第二トランジスタＴ２の第二端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。ゆえに、高クロス電圧効果は第二トランジスタにはもたらされない。第三トランジスタの第一端子と制御端子との間のクロス電圧は、３．５ボルトに等しい。第三トランジスタの第二端子と制御端子との間のクロス電圧は、０ボルトに等しい。ゆえに、高クロス電圧効果は第三トランジスタＴ３にはもたらされない。結果として、ゲート信号Ｇが期間Ｓ３時にプルハイゲートとなるときは、高クロス電圧効果はアンチヒューズ電圧生成器１１ｂにはもたらされない。言い換えると、図１１におけるアンチヒューズ電圧生成器１１ｂの動作が、プログラミング動作時にアンチヒューズ制御信号ＡＦの電圧レベル（７ボルト）を提供することができる。全てのトランジスタＴ１からＴ４も高クロス電圧効果を回避することができる。ゆえに、アンチヒューズ電圧生成器１１ｂの寿命を延ばすことができる。
一般性を失うことなく、外部電源スイッチを備える他のメモリシステムを導入する。図１２は、本発明の他の実施形態に係る、メモリシステム２００のブロック図を示す。特に、メモリシステム２００のブロック図は、メモリシステム１００のブロック図に類似する。差異点は、電源スイッチ１５をメモリシステム２００に導入したことである。電源スイッチ１５は、アンチヒューズ電圧生成器１１及びアレイ電圧生成器１２に結合されている。メモリシステム２００において、電源スイッチ１５は、アンチヒューズ電圧生成器１１及びアレイ電圧生成器１２に向けた駆動電圧ＶＤＤＩＮを生成することができる。詳細には、メモリ制御データ信号ＭＣＤＳの制御情報を、電源スイッチ１５、アンチヒューズ電圧生成器１１及びアレイ電圧生成器１２により抽出することができる。例えば、メモリ制御データ信号ＭＣＤＳの読出動作の情報を、電源スイッチ１５、アンチヒューズ電圧生成器１１及びアレイ電圧生成器１２により抽出することができる。ゆえに、電源スイッチ１５は、１ボルトに等しい駆動電圧ＶＤＤＩＮを出力することができる。アンチヒューズ電圧生成器１１は、１ボルトに等しいアンチヒューズ制御信号を出力することができる。アレイ電圧生成器１２は、１ボルトに等しい次制御信号ＦＬ及び０ボルトに等しい選択信号ＳＬを出力することができる。言い換えると、電源スイッチ１５、アンチヒューズ電圧生成器１１及びアレイ電圧生成器１２は、メモリシステム２００の全ての動作モードを容易にするように同期化されることができる。追加的には、電源スイッチ１５は、ユーザによって制御される外部デバイスであることもできる。メモリ制御データ信号ＭＣＤＳはユーザによって規定される外部信号であることもできる。その結果として、メモリシステム２００は十分な設計柔軟性を提供する。
まとめると、本発明は、メモリセルとつながって、電圧をブーストする能力を有する小規模なアンチヒューズ電圧生成器を備えるメモリシステムを示す。アンチヒューズ電圧生成器は、並列に接続された二つのサブ回路を有する。第一サブ回路は、アンチヒューズ電圧生成器がプログラミング動作時にイネーブルであるときに電圧をブーストする電圧ダブラを含む。第二サブ回路は、アンチヒューズ電圧生成器が読出動作時にイネーブルであるときに適切な電圧を出力する複数のトランジスタを含む。アンチヒューズ電圧生成器は、複雑性の低い複数のシンプルな回路を用いることによって達成される。アンチヒューズ電圧生成器の回路規模も縮小することができる。結果として、アンチヒューズ電圧生成器の回路規模を縮小することにより、アンチヒューズ電圧生成器をチップ上の最適位置に置くことができ、動作パフォーマンス及び設計柔軟性を改善することにつながる。
当業者は、本発明の教示を保持しながら、装置及び方法の多くの修正及び変更がなされ得ることを容易に理解するものである。従って、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈すべきである。

Claims (14)

  1. 制御ブロックであって、
    メモリ制御データ信号を受信するように構成された入力端子と、
    第一制御信号を出力するように構成された第一出力端子と、
    第二制御信号を出力するように構成された第二出力端子と、
    第三制御信号を出力するように構成された第三出力端子と、
    第四制御信号を出力するように構成された第四出力端子と、を含む制御ブロックと、
    アンチヒューズ電圧生成器であって、
    前記制御ブロックの第二出力端子に結合されており、前記第二制御信号を受信するように構成された第一入力端子と、
    駆動電圧を受けるように構成された第二入力端子と、
    アンチヒューズ制御信号を出力するように構成された出力端子と、含むアンチヒューズ電圧生成器と、
    アレイ電圧生成器であって、
    前記制御ブロックの第三出力端子に結合されており、前記第三制御信号を受信するように構成された第一入力端子と、
    前記駆動電圧を受けるように構成された第二入力端子と、
    選択信号を出力するように構成された第一出力端子と、
    次制御信号を出力するように構成された第二出力端子と、を含むアレイ電圧生成器と、
    メモリアレイであって、前記制御ブロック、前記アンチヒューズ電圧生成器及び前記アレイ電圧生成器に結合されており、前記第一制御信号、前記アンチヒューズ制御信号、前記選択信号及び前記次制御信号に従って、データにアクセスするように構成されたメモリアレイと、
    を含むメモリシステムであって、
    前記第一制御信号は、当該メモリアレイのアドレス情報を含み、
    前記アンチヒューズ電圧生成器は、
    振動子であって、
    前記第二制御信号を受信するように構成された第一入力端子と、
    前記駆動電圧を受けるように構成された第二入力端子と、
    第二電圧を受けるように構成された第三入力端子と、
    クロック信号を出力するように構成された出力端子と、を含む振動子と、
    電圧ダブラであって、
    前記駆動電圧を受けるように構成された第一入力端子と、
    前記第二電圧を受けるように構成された第二入力端子と、
    前記振動子の出力端子に結合されており、前記クロック信号を受信するように構成された第三入力端子と、
    プログラミング動作時に、前記アンチヒューズ制御信号を出力するように構成された出力端子と、を含む電圧ダブラと、
    第一トランジスタであって、
    前記第二電圧を受けるように構成された第一端子と、
    第二端子と、
    前記第二制御信号の逆信号を受信するように構成された制御端子と、を含む第一トランジスタと、
    第二トランジスタであって、
    前記第一トランジスタの第二端子に結合された第一端子と、
    前記電圧ダブラの出力端子に結合された第二端子と、
    前記第二制御信号に従って、論理回路を通じてゲート信号を受信するように構成された制御端子と、を含む第二トランジスタと、
    第三トランジスタであって、
    前記駆動電圧を受けるように構成された第一端子と、
    前記第二トランジスタの第二端子に結合されており、読出動作時に前記アンチヒューズ制御信号を出力するように構成された第二端子と、
    前記第二トランジスタの第一端子に結合された制御端子と、を含む第三トランジスタと、を含み、
    前記駆動電圧は、前記第二電圧よりも高い、メモリシステム。
  2. 前記振動子はリング型振動子である、請求項１に記載のメモリシステム。
  3. 前記第一トランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタであり、前記第二トランジスタ及び前記第三トランジスタは、Ｐ型金属酸化物半導体電界効果トランジスタである、請求項１に記載のメモリシステム。
  4. 前記アンチヒューズ電圧生成器が前記読出動作時にイネーブルであるときは、前記第二電圧はグラウンド電圧に等しく、前記第二制御信号は該グラウンド電圧に等しく、前記第二制御信号の逆信号は第一電圧に等しく、前記ゲート信号は前記駆動電圧に等しく、前記アンチヒューズ制御信号は前記駆動電圧に等しい、請求項１に記載のメモリシステム。
  5. 前記アンチヒューズ電圧生成器が前記プログラミング動作時にイネーブルであるときは、前記第二電圧はグラウンド電圧に等しく、前記第二制御信号は第一電圧に等しく、前記第二制御信号の逆信号は該グラウンド電圧に等しく、前記ゲート信号は前記駆動電圧から前記グラウンド電圧に変化し、前記アンチヒューズ制御信号は前記駆動電圧の二倍に等しい、請求項１に記載のメモリシステム。
  6. 前記プログラミング動作時の前記アンチヒューズ電圧生成器の駆動電圧は、前記読出動作時の前記アンチヒューズ電圧生成器の駆動電圧よりも大きい、請求項５に記載のメモリシステム。
  7. 前記ゲート信号は、前記ゲート信号が前記駆動電圧から前記グラウンド電圧に変化した後に、前記グラウンド電圧から前記駆動電圧に変化する、請求項５に記載のメモリシステム。
  8. 制御ブロックであって、
    メモリ制御データ信号を受信するように構成された入力端子と、
    第一制御信号を出力するように構成された第一出力端子と、
    第二制御信号を出力するように構成された第二出力端子と、
    第三制御信号を出力するように構成された第三出力端子と、
    第四制御信号を出力するように構成された第四出力端子と、を含む制御ブロックと、
    アンチヒューズ電圧生成器であって、
    前記制御ブロックの第二出力端子に結合されており、前記第二制御信号を受信するように構成された第一入力端子と、
    駆動電圧を受けるように構成された第二入力端子と、
    アンチヒューズ制御信号を出力するように構成された出力端子と、含むアンチヒューズ電圧生成器と、
    アレイ電圧生成器であって、
    前記制御ブロックの第三出力端子に結合されており、前記第三制御信号を受信するように構成された第一入力端子と、
    前記駆動電圧を受けるように構成された第二入力端子と、
    選択信号を出力するように構成された第一出力端子と、
    次制御信号を出力するように構成された第二出力端子と、を含むアレイ電圧生成器と、
    メモリアレイであって、前記制御ブロック、前記アンチヒューズ電圧生成器及び前記アレイ電圧生成器に結合されており、前記第一制御信号、前記アンチヒューズ制御信号、前記選択信号及び前記次制御信号に従って、データにアクセスするように構成されたメモリアレイと、
    を含むメモリシステムであって、
    前記第一制御信号は、当該メモリアレイのアドレス情報を含み、
    前記アンチヒューズ電圧生成器は、
    振動子であって、
    前記第二制御信号を受信するように構成された第一入力端子と、
    前記駆動電圧を受けるように構成された第二入力端子と、
    第二電圧を受けるように構成された第三入力端子と、
    クロック信号を出力するように構成された出力端子と、を含む振動子と、
    電圧ダブラであって、
    前記駆動電圧を受けるように構成された第一入力端子と、
    前記第二電圧を受けるように構成された第二入力端子と、
    前記振動子の出力端子に結合されており、前記クロック信号を受信するように構成された第三入力端子と、
    プログラミング動作時に、前記アンチヒューズ制御信号を出力するように構成された出力端子と、を含む電圧ダブラと、
    第一トランジスタであって、
    前記第二電圧を受けるように構成された第一端子と、
    第二端子と、
    前記第二制御信号の逆信号を受信するように構成された制御端子と、を含む第一トランジスタと、
    第四トランジスタであって、
    前記第一トランジスタの第二端子に結合された第一端子と、
    第二端子と、
    前記駆動電圧を受けるように構成された制御端子と、を含む第四トランジスタと、
    第二トランジスタであって、
    前記第四トランジスタの第二端子に結合された第一端子と、
    前記電圧ダブラの出力端子に結合された第二端子と、
    前記第二制御信号に従って、論理回路を通じてゲート信号を受信するように構成された制御端子と、を含む第二トランジスタと、
    第三トランジスタであって、
    前記駆動電圧を受けるように構成された第一端子と、
    前記第二トランジスタの第二端子に結合されており、読出動作時に前記アンチヒューズ制御信号を出力するように構成された第二端子と、
    前記第二トランジスタの第一端子に結合された制御端子と、を含む第三トランジスタと、を含み、
    前記駆動電圧は、前記第二電圧よりも高い、メモリシステム。
  9. 前記振動子はリング型振動子である、請求項８に記載のメモリシステム。
  10. 前記第一トランジスタ及び前記第四トランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタであり、前記第二トランジスタ及び前記第三トランジスタは、Ｐ型金属酸化物半導体電界効果トランジスタである、請求項８に記載のメモリシステム。
  11. 前記アンチヒューズ電圧生成器が前記読出動作時にイネーブルであるときは、前記第二電圧はグラウンド電圧に等しく、前記第二制御信号は該グラウンド電圧に等しく、前記第二制御信号の逆信号は第一電圧に等しく、前記ゲート信号は前記駆動電圧に等しく、前記アンチヒューズ制御信号は前記駆動電圧に等しい、請求項８に記載のメモリシステム。
  12. 前記アンチヒューズ電圧生成器が前記プログラミング動作時にイネーブルであるときは、前記第二電圧はグラウンド電圧に等しく、前記第二制御信号は第一電圧に等しく、前記第二制御信号の逆信号は該グラウンド電圧に等しく、前記ゲート信号は前記駆動電圧から前記グラウンド電圧に変化し、前記アンチヒューズ制御信号は前記駆動電圧の二倍に等しい、請求項８に記載のメモリシステム。
  13. 前記プログラミング動作時の前記アンチヒューズ電圧生成器の駆動電圧は、前記読出動作時の前記アンチヒューズ電圧生成器の駆動電圧よりも大きい、請求項１２に記載のメモリシステム。
  14. 前記ゲート信号は、前記ゲート信号が前記駆動電圧から前記グラウンド電圧に変化した後に、前記グラウンド電圧から前記駆動電圧に変化する、請求項１２に記載のメモリシステム。
JP2016160279A 2015-08-18 2016-08-18 電圧ブースト可能な小規模アンチヒューズ回路を備えるメモリシステム Active JP6284989B2 (ja)

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