CN106469726B - 反熔丝型一次编程的存储单元及其相关的阵列结构 - Google Patents

反熔丝型一次编程的存储单元及其相关的阵列结构 Download PDF

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Abstract

本发明公开一种反熔丝型一次编程的存储单元结构及其相关的阵列结构。第一掺杂区、第二掺杂区、第三掺杂区与第四掺杂区形成于阱区内。栅极氧化层覆盖于阱区的表面。第一栅极形成于第一掺杂区与第二掺杂区之间的栅极氧化层上，且第一栅极连接至字符线。第二栅极形成于第三掺杂区与第四掺杂区之间的栅极氧化层上，且第二栅极连接至字符线。第三栅极形成于第二掺杂区与第三掺杂区之间的栅极氧化层上，且第三栅极连接至反熔丝控制线。第一掺杂区与第四掺杂区连接至位线。

Description

反熔丝型一次编程的存储单元及其相关的阵列结构
技术领域
本发明涉及一种非挥发性存储体(Non-volatile memory)，且特别是涉及一种反熔丝型一次编程的存储单元(antifuse-type one time programming memory cell)及其相关的阵列结构(array structure)。
背景技术
众所周知，非挥发性存储体在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储体制造完成并出厂后，使用者即可以编程(program)非挥发性存储体，进而将数据记录在非挥发性存储体中。
而根据编程的次数，非挥发性存储体可进一步区分为：多次编程的存储体(multi-time programming memory，简称MTP存储体)、一次编程的存储体(one time programmingmemory，简称OTP存储体)或者光掩模式只读存储体(Mask ROM存储体)。
基本上，使用者可以对MTP存储体进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储体，一旦OTP存储体编程完成之后，其存储数据将无法修改。而Mask ROM存储体于出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取MaskROM存储体中的存储数据，而无法进行编程。
再者，OTP存储体根据其特性可区分为熔丝型(fuse type)OTP存储体与反熔丝型(antifuse-type)OTP存储体。熔丝型OTP存储体的存储单元(memory cell)尚未进行编程(program)时，其为低电阻值的存储状态；而进行编程之后的存储单元，其具备高电阻值的存储状态。
反熔丝型OTP存储体的存储单元尚未进行编程(program)时，其具备高电阻值的存储状态；而进行编程之后的存储单元，其具备低电阻值的存储状态。
随着半导体制作工艺的演进，OTP存储体的制作工艺已经可以相容于CMOS的半导体制作工艺。而在CMOS半导体制作工艺持续进步下，更需要改进OTP存储体的结构使得OTP存储体具备更可靠的效能。
发明内容
本发明的主要目的在于提供一种全新的反熔丝型一次编程存储单元及其相关的阵列结构，一次编程存储单元中具有二条导通通道(conduction channel)可运用于编程动作(program)与读取(read)动作。
本发明是有关于一种反熔丝型一次编程的存储单元，包括：一阱区；一第一掺杂区、一第二掺杂区、一第三掺杂区与一第四掺杂区，形成于该阱区的一表面；一栅极氧化层，覆盖于该阱区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一字符线；一第二栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该字符线；一第三栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第三栅极连接至一反熔丝控制线；以及，一金属层，经由一第一穿透洞连接至该第一掺杂区并经由一第二穿透洞连接至该第四掺杂区，其中该金属层为一位线。
本发明是有关于一种反熔丝型一次编程的存储单元，包括：一第一选择晶体管，具有一第一漏源端连接至一位线，一栅极端连接至一字符线，以及一第二漏源端；一反熔丝晶体管，具有一第一漏源端连接至该第一选择晶体管的该第二漏源端，一栅极端连接至一反熔丝控制线，以及一第二漏源端；以及一第二选择晶体管，具有一第一漏源端连接至该反熔丝晶体管的该第二漏源端，一栅极端连接至该字符线，以及一第二漏源端连接至该位线。
本发明是有关于一种阵列结构，连接至一第一位线、一第一字符线、一第二字符线、一第一反熔丝控制线与一第二反熔丝控制线，该阵列结构包括：一第一存储单元，包括：一第一掺杂区、一第二掺杂区、一第三掺杂区与一第四掺杂区，形成于一阱区的一表面；一栅极氧化层，覆盖于该阱区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，并连接至该第一字符线；一第二栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，并连接至该第一字符线；一第三栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，并连接至该第一反熔丝控制线；以及，一第一金属层，经由一第一穿透洞连接至该第一掺杂区并经由一第二穿透洞连接至该第四掺杂区，且该第一金属层为该第一位线；以及一第二存储单元，包括：该第四掺杂区、一第五掺杂区、一第六掺杂区与一第七掺杂区，形成于该阱区的该表面；一第四栅极，形成于该第四掺杂区与该第五掺杂区之间的该栅极氧化层上，并连接至该第二字符线；一第五栅极，形成于该第六掺杂区与该第七掺杂区之间的该栅极氧化层上，并连接至该第二字符线；一第六栅极，形成于该第五掺杂区与该第六掺杂区之间的该栅极氧化层上，并连接至该第二反熔丝控制线；以及，该第一金属层，经由一第三穿透洞连接至该第七掺杂区。
本发明是有关于一种阵列结构，连接至一第一位线、一第一字符线、一第二字符线、一第一反熔丝控制线与一第二反熔丝控制线，该阵列结构包括：一第一存储单元，包括：一第一选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第一字符线，以及一第二漏源端；一第一反熔丝晶体管，具有一第一漏源端连接至该第一选择晶体管的该第二漏源端，一栅极端连接至该第一反熔丝控制线，以及一第二漏源端；以及一第二选择晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，一栅极端连接至该第一字符线，以及一第二漏源端连接至该第一位线；以及一第二存储单元，包括：一第三选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第二字符线，以及一第二漏源端；一第二反熔丝晶体管，具有一第一漏源端连接至该第三选择晶体管的该第二漏源端，一栅极端连接至该第二反熔丝控制线，以及一第二漏源端；以及一第四选择晶体管，具有一第一漏源端连接至该第二反熔丝晶体管的该第二漏源端，一栅极端连接至该第二字符线，以及一第二漏源端连接至该第一位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1A所绘示为本发明第一实施例反熔丝型一次编程存储单元的上视图；
图1B为本发明第一实施例OTP存储单元沿着AA’方向的剖视图；
图1C为本发明第一实施例OTP存储单元的等效电路图；
图2A至图2D，其所绘示为本发明第一实施例OTP存储单元进行编程动作与读取动作时的偏压示意图；
图3所绘示为本发明OTP存储单元的第二实施例；
图4A所绘示为本发明OTP存储单元所组成的阵列结构的上视图；
图4B为阵列结构的沿着CC’方向的剖视图；
图4C为阵列结构的等效电路图。
符号说明
110、120、122、130、140、501～510：掺杂区
112：轻掺杂漏结构
115、125、135：栅极
150、550：栅极氧化层
160、170：金属层
具体实施方式
请参照图1A，其所绘示为本发明第一实施例反熔丝型一次编程存储单元(以下简称为OTP存储单元)的上视图。图1B为本发明第一实施例OTP存储单元沿着AA’方向的剖视图。图1C为本发明第一实施例OTP存储单元的等效电路图。
如图1A与图1B所示，OTP存储单元c1制作于P型阱区(P-Well)PW中。P型阱区PW的表面下方形成第一掺杂区110、第二掺杂区120、第三掺杂区130、第四掺杂区140。另外，P型阱区PW的表面上方覆盖一栅极氧化层(gate oxide layer)150。其中，上述四个掺杂区110、120、130、140为N型掺杂区。
再者，第一栅极115形成于第一掺杂区110与第二掺杂区120之间的栅极氧化层150上方，第一栅极115连接至OTP存储单元c1的字符线(word line)WL。第二栅极135形成于第三掺杂区130与第四掺杂区140之间的栅极氧化层150上方，第二栅极135连接至OTP存储单元c1的字符线WL。第三栅极125形成于第二掺杂区120与第三掺杂区130之间的栅极氧化层150上方，第三栅极125连接至OTP存储单元c1的反熔丝控制线(antifuse control line)AF。再者，上述三个栅极115、125、135的材料为多晶硅(poly-silicon)。
另外，第一金属层160位于三个栅极115、125、135的上方，经由二个穿透洞(via)连接至第一掺杂区110与第四掺杂区140，第一金属层160作为OTP存储单元c1位线(bit line)BL。再者，第二金属层170连接于第一栅极115与第二栅极135。
如图1C所示，第一掺杂区110、第二掺杂区120与第一栅极115形成第一选择晶体管(select transistor)Ts1；第三掺杂区130、第四掺杂区140与第二栅极135形成第二选择晶体管Ts2；第二掺杂区120、第三掺杂区130与第三栅极125形成反熔丝晶体管(antifusetransistor)Taf。
再者，第一选择晶体管Ts1的第一漏源端(drain/source terminal)连接至位线BL、第一选择晶体管Ts1的栅极端(gate terminal)连接至字符线WL；反熔丝晶体管Taf的第一漏源端连接至第一选择晶体管Ts1的第二漏源端；反熔丝晶体管Taf的栅极端连接至反熔丝控制线AF；第二选择晶体管Ts2的第一漏源端连接至反熔丝晶体管Taf的第二漏源端、第二选择晶体管Ts1的栅极端连接至字符线WL；第二选择晶体管Ts2的第二漏源端连接至位线BL。
请参照图2A至图2D，其所绘示为本发明第一实施例OTP存储单元进行编程动作与读取动作时的偏压示意图。如图2A所示，将OTP存储单元c1编程为第一存储状态时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字符线WL，提供第一编程电压Vp1至反熔丝控制线AF。其中，选择电压Vdd约为0.75V～3.6V，第一编程电压Vp1约为4V～11V。
当字符线WL提供选择电压Vdd，位线BL提供接地电压时，第一选择晶体管Ts1与第二选择晶体管Ts2开启，使得反熔丝晶体管Taf的栅极氧化层上承受了Vp1的偏压。由于第一编程电压Vp1已超过栅极氧化层的耐压范围，所以反熔丝晶体管Taf的栅极氧化层会破裂(rupture)，而破裂的栅极氧化层即形成一低电阻，其电阻值约为数千欧姆。再者，OTP存储单元c1(编程)中所产生二个编程电流Ip1与Ip2分别经由第一选择晶体管Ts1与第二选择晶体管Ts2流向位线BL。换言之，OTP存储单元c1中，反熔丝控制线AF与反熔丝晶体管Taf的二个漏源端之间连接一低电阻，即可视为第一存储状态。
如图2B所示，将OTP存储单元c1编程为第二存储状态时，提供选择电压(selectvoltage)Vdd至字符线WL与位线BL，提供第一编程电压Vp1至反熔丝控制线AF。其中，选择电压Vdd约为0.75V～3.6V，第一编程电压Vp1约为4～11V。
当字符线WL与位线BL提供选择电压Vdd时，第一选择晶体管Ts1与第二选择晶体管Ts2关闭(turn off)。虽然反熔丝晶体管Taf的栅极氧化层接收了Vp1的偏压，但由于第一选择晶体管Ts1与第二选择晶体管Ts2被关闭，所以这样的偏压并不会使得反熔丝晶体管Taf的栅极氧化层破裂，而未破裂的栅极氧化层即形成一高电阻，其电阻值约为数百万欧姆(mega ohm)以上。再者，OTP存储单元c1几乎不会产生二个编程电流Ip1与Ip2。换言之，OTP存储单元c1中，反熔丝控制线AF与反熔丝晶体管Taf的二个漏源端之间连接一高电阻，即可视为第二存储状态。
于读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字符线WL，提供读取电压Vread至反熔丝控制线AF。并且，根据位线BL上的电流大小即可判断OTP存储单元c1为第一存储状态或者第二存储状态。其中，选择电压Vdd约为0.75V～3.6V，读取电压Vread约为0.75V～3.6V。
如图2C所示，由于OTP存储单元c1为第一存储状态，当第一选择晶体管Ts1与第二选择晶体管Ts2接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Taf中产生第一读取电流Ir1与Ir2分别经由第一选择晶体管Ts1与第二选择晶体管Ts2流向位线BL。因此，位线BL上接收的总电流即为Ir1+Ir2，且此总电流约为数μA。
如图2D所示，由于OTP存储单元c1为第二存储状态，当第一选择晶体管Ts1与第二选择晶体管Ts2接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Taf中产生几乎为零的第一读取电流Ir1与Ir2。因此，位线BL上接收的总电流几乎为零，远低于1μA。
换言之，于读取动作时，根据位线BL上的电流大小即可判断OTP存储单元c1为第一存储状态或者第二存储状态。
根据本发明的第一实施例，于编程动作或者读取动作时，OTP存储单元c1中提供二条导通通道(conduction channel)，可以提高OTP存储单元c1编程成功的机率，同时也可以提高OTP存储单元c1读取成功的机率。
再者，为了要提高OTP存储单元c1编程成功的机率，熟知此技术的人士可以在OTP存储单元c1的制作工艺过程中，蚀刻反熔丝晶体管Taf中的栅极氧化层，使得反熔丝晶体管Taf中栅极氧化层的厚度小于二个选择晶体管中的栅极氧化层的厚度。
再者，图1A公开的OTP存储单元c1中，第一栅极115与第二栅极135是利用第二金属层170来进行连接。当然，本发明并不限定于此，也可以在制作第一栅极115与第二栅极135时，直接利用多晶硅层形成互相连接的第一栅极115与第二栅极135。
请参照图3，其所绘示为本发明OTP存储单元的第二实施例。相较于第一实施例，其差异仅在于第二实施例中具有一合并掺杂区(merged doped region)122。说明如下：
在半导体的CMOS制作工艺中，可在掺杂区中形成轻掺杂漏(lightly dopeddrain、简称LDD)结构。举例来说，如图3中，第一掺杂区110中具有LDD结构112。
而根据本发明的第二实施例，于OTP存储单元c2中，设计相互靠近的第二掺杂区与第三掺杂区，而在形成LDD结构时，第二掺杂区的LDD结构与第三掺杂区的LDD结构会互相重叠(overlap)而形成合并掺杂区122。举例来说，原来制造第二掺杂区与第三掺杂区时，是进行核心元件(core device)LDD布植制作工艺来完成。如果将此制作工艺改为输出入元件(I/O device)LDD布植制作工艺时，较深度的LDD布植制作工艺进行之后即可形成上述的合并掺杂区122。
再者，第二实施例的OTP存储单元c2的编程动作与读取动作与第一实施例相同，此处不再赘述。
请参照图4A，其所绘示为本发明OTP存储单元所组成的阵列结构的上视图。图4B为阵列结构的沿着CC’方向的剖视图。图4C为阵列结构的等效电路图。
如图4A与图4B所示，阵列结构由3×3个OTP存储单元c11～c33所组成。再者，OTP存储单元可为本发明第一实施例的OTP存储单元或者第二实施例的OTP存储单元。以下以第一位线BL1所连接的一列(row)OTP存储单元c11～c13来作说明。而第二位线BL2连接至OTP存储单元c21～c23，第三位线BL3连接至OTP存储单元c31～c33也具有类似的结构。
三个OTP存储单元c11～c13制作于P型阱区PW中。P型阱区PW的表面下方形成十个掺杂区501～510。另外，P型阱区PW的表面上方覆盖一栅极氧化层550。另外，上述十个掺杂区501～510为N型掺杂区。
再者，于OTP存储单元c11中，第一栅极形成于第一掺杂区501与第二掺杂区502之间的栅极氧化层550上方，第一栅极连接至存储单元c11的第一字符线WL1。第二栅极形成于第三掺杂区503与第四掺杂区504之间的栅极氧化层550上方，第二栅极连接至存储单元c11的第一字符线WL1。第三栅极形成于第二掺杂区502与第三掺杂区503之间的栅极氧化层550上方，第三栅极连接至存储单元c11的第一反熔丝控制线AF1。
于OTP存储单元c12中，第一栅极形成于第四掺杂区504与第五掺杂区505之间的栅极氧化层550上方，第一栅极连接至存储单元c12的第二字符线WL2。第二栅极形成于第六掺杂区506与第七掺杂区507之间的栅极氧化层550上方，第二栅极连接至存储单元c12的第二字符线WL2。第三栅极形成于第五掺杂区505与第六掺杂区506之间的栅极氧化层550上方，第三栅极连接至存储单元c12的第二反熔丝控制线AF2。
由以上的说明可知，OTP存储单元c11与OTP存储单元c12之间共用第四掺杂区504。另外，由于OTP存储单元c11与OTP存储单元c12之间共用第四掺杂区504，所以二个OTP存储单元c11、c12之间不需要制作浅沟槽隔离结构(shallow trench isolation structure)进行隔离。
于OTP存储单元c13中，第一栅极形成于第七掺杂区507与第八掺杂区508之间的栅极氧化层550上方，第一栅极连接至存储单元c13的第三字符线WL3。第二栅极形成于第九掺杂区509与第十掺杂区510之间的栅极氧化层550上方，第二栅极连接至存储单元c13的第三字符线WL3。第三栅极形成于第八掺杂区508与第九掺杂区509之间的栅极氧化层550上方，第三栅极连接至存储单元c13的第三反熔丝控制线AF3。
同理，OTP存储单元c12与OTP存储单元c13之间共用第七掺杂区507。另外，由于OTP存储单元c12与OTP存储单元c13之间共用第七掺杂区507，所以二个OTP存储单元c12、c13之间不需要制作浅沟槽隔离结构进行隔离。
再者，如图4C所示，OTP存储单元c11包括一第一选择晶体管Ts1、一第二选择晶体管Ts2与一反熔丝晶体管Taf。第一选择晶体管Ts1的第一漏源端连接至第一位线BL1、第一选择晶体管Ts1的栅极端连接至第一字符线WL1；反熔丝晶体管Taf的第一漏源端连接至第一选择晶体管Ts1的第二漏源端；反熔丝晶体管Taf的栅极端连接至第一反熔丝控制线AF1；第二选择晶体管Ts2的第一漏源端连接至反熔丝晶体管Taf的第二漏源端、第二选择晶体管Ts2的栅极端连接至第一字符线WL1、第二选择晶体管Ts2的第二漏源端连接至第一位线BL1。
另外，其他OTP存储单元也具备相同结构。其中，存储单元c12连接至第二字符线WL2、第二反熔丝控制线AF2、第一位线BL1；存储单元c13连接至第三字符线WL3、第三反熔丝控制线AF3、第一位线BL1；存储单元c21连接至第一字符线WL1、第一反熔丝控制线AF1、第二位线BL2；存储单元c22连接至第二字符线WL2、第二反熔丝控制线AF2、第二位线BL2；存储单元c23连接至第三字符线WL3、第三反熔丝控制线AF3、第二位线BL2；存储单元c31连接至第一字符线WL1、第一反熔丝控制线AF1、第三位线BL3；存储单元c32连接至第二字符线WL2、第二反熔丝控制线AF2、第三位线BL3；存储单元c33连接至第三字符线WL3、第三反熔丝控制线AF3、第三位线BL3。
由以上的说明可知，本发明提出一种反熔丝型一次编程的存储单元及其相关的阵列结构。再者，OTP存储单元中由二个选择晶体管与一个反熔丝晶体管所组成。而OTP存储单元中更提供二条导通通道(conduction channel)用于写入动作与读取动作，因此可以提高OTP存储单元编程成功的机率，同时也可以提高OTP存储单元读取成功的机率。
综上所述，虽然已结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。

Claims (14)

1.一种反熔丝型一次编程的存储单元，包括：
阱区；
第一掺杂区、第二掺杂区、第三掺杂区与第四掺杂区，形成于该阱区的一表面；
栅极氧化层，覆盖于该阱区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一字符线；
第二栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该字符线；
第三栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第三栅极连接至一反熔丝控制线；以及
第一金属层，经由一第一穿透洞连接至该第一掺杂区并经由一第二穿透洞连接至该第四掺杂区，其中该第一金属层为一位线。
2.如权利要求1所述的反熔丝型一次编程的存储单元，其中该第三栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度，且该第三栅极下方的该栅极氧化层的厚度小于该第二栅极下方的该栅极氧化层的厚度。
3.如权利要求1所述的反熔丝型一次编程的存储单元，还包括第二金属层，连接于该第一栅极与该第二栅极之间。
4.如权利要求1所述的反熔丝型一次编程的存储单元，其中该第一栅极与该第二栅极为相互连接的一多晶硅层。
5.如权利要求1所述的反熔丝型一次编程的存储单元，其中该第二掺杂区与该第三掺杂区形成一合并的掺杂区。
6.一种反熔丝型一次编程的存储单元，包括：
第一选择晶体管，具有第一漏源端，连接至一位线，一栅极端连接至一字符线，以及第二漏源端；
反熔丝晶体管，具有第一漏源端，连接至该第一选择晶体管的该第二漏源端，栅极端，连接至一反熔丝控制线，以及第二漏源端；以及
第二选择晶体管，具有第一漏源端，连接至该反熔丝晶体管的该第二漏源端，栅极端，连接至该字符线，以及第二漏源端，连接至该位线。
7.一种阵列结构，连接至一第一位线、一第一字符线、一第二字符线、一第一反熔丝控制线与一第二反熔丝控制线，该阵列结构包括：
第一存储单元，包括：第一掺杂区、第二掺杂区、第三掺杂区与第四掺杂区，形成于一阱区的一表面；栅极氧化层，覆盖于该阱区的该表面；第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，并连接至该第一字符线；第二栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，并连接至该第一字符线；第三栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，并连接至该第一反熔丝控制线；以及，第一金属层，经由一第一穿透洞连接至该第一掺杂区并经由一第二穿透洞连接至该第四掺杂区，且该第一金属层为该第一位线；以及
第二存储单元，包括：该第四掺杂区、第五掺杂区、第六掺杂区与第七掺杂区，形成于该阱区的该表面；第四栅极，形成于该第四掺杂区与该第五掺杂区之间的该栅极氧化层上，并连接至该第二字符线；第五栅极，形成于该第六掺杂区与该第七掺杂区之间的该栅极氧化层上，并连接至该第二字符线；第六栅极，形成于该第五掺杂区与该第六掺杂区之间的该栅极氧化层上，并连接至该第二反熔丝控制线；以及，该第一金属层，经由一第三穿透洞连接至该第七掺杂区。
8.如权利要求7所述的阵列结构，其中该第三栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度，且该第三栅极下方的该栅极氧化层的厚度小于该第二栅极下方的该栅极氧化层的厚度；以及，该第六栅极下方的该栅极氧化层的厚度小于该第四栅极下方的该栅极氧化层的厚度，且该第六栅极下方的该栅极氧化层的厚度小于该第五栅极下方的该栅极氧化层的厚度。
9.如权利要求7所述的阵列结构，还包括第二金属层，连接于该第一栅极与该第二栅极之间；以及第三金属层，连接于该第四栅极与该第五栅极之间。
10.如权利要求7所述的阵列结构，其中该第一栅极与该第二栅极为相互连接的一第一多晶硅层且该第四栅极与该第五栅极之间为相互连接的一第二多晶硅层。
11.如权利要求7所述的阵列结构，其中该第二掺杂区与该第三掺杂区形成一第一合并的掺杂区；以及该第五掺杂区与该第六掺杂区形成一第二合并的掺杂区。
12.如权利要求7所述的阵列结构，其中该阵列结构还包括：
第三存储单元，包括：第八掺杂区、第九掺杂区、第十掺杂区与第十一掺杂区，形成于该阱区的该表面；第七栅极，形成于该第八掺杂区与该第九掺杂区之间的该栅极氧化层上，并连接至该第一字符线；第八栅极，形成于该第十掺杂区与该第十一掺杂区之间的该栅极氧化层上，并连接至该第一字符线；第九栅极，形成于该第九掺杂区与该第十掺杂区之间的该栅极氧化层上，并连接至该第一反熔丝控制线；以及，第四金属层，经由一第四穿透洞连接至该第八掺杂区并经由一第五穿透洞连接至该第十一掺杂区，且该第四金属层为一第二位线；以及
第四存储单元，包括：该第十一掺杂区、第十二掺杂区、第十三掺杂区与第十四掺杂区，形成于该阱区的该表面；第十栅极，形成于该第十一掺杂区与该第十二掺杂区之间的该栅极氧化层上，并连接至该第二字符线；第十一栅极，形成于该第十三掺杂区与该第十四掺杂区之间的该栅极氧化层上，并连接至该第二字符线；第十二栅极，形成于该第十二掺杂区与该第十三掺杂区之间的该栅极氧化层上，并连接至该第二反熔丝控制线；以及，该第四金属层，经由一第六穿透洞连接至该第十四掺杂区。
13.一种阵列结构，连接至一第一位线、一第一字符线、一第二字符线、一第一反熔丝控制线与一第二反熔丝控制线，该阵列结构包括：
第一存储单元，包括：第一选择晶体管，具有第一漏源端，连接至该第一位线，栅极端，连接至该第一字符线，以及第二漏源端；第一反熔丝晶体管，具有第一漏源端，连接至该第一选择晶体管的该第二漏源端，栅极端，连接至该第一反熔丝控制线，以及第二漏源端；以及第二选择晶体管，具有第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，栅极端，连接至该第一字符线，以及第二漏源端，连接至该第一位线；以及
第二存储单元，包括：第三选择晶体管，具有第一漏源端连接至该第一位线，栅极端，连接至该第二字符线，以及第二漏源端；第二反熔丝晶体管，具有第一漏源端，连接至该第三选择晶体管的该第二漏源端，栅极端，连接至该第二反熔丝控制线，以及第二漏源端；以及第四选择晶体管，具有一第一漏源端，连接至该第二反熔丝晶体管的该第二漏源端，栅极端，连接至该第二字符线，以及第二漏源端，连接至该第一位线。
14.如权利要求13所述的阵列结构，其中该阵列结构还包括：
第三存储单元，包括：第五选择晶体管，具有第一漏源端，连接至一第二位线，栅极端，连接至该第一字符线，以及第二漏源端；第三反熔丝晶体管，具有第一漏源端连接至该第五选择晶体管的该第二漏源端，栅极端，连接至该第一反熔丝控制线，以及第二漏源端；以及第六选择晶体管，具有第一漏源端，连接至该第三反熔丝晶体管的该第二漏源端，栅极端，连接至该第一字符线，以及第二漏源端，连接至该第二位线；以及
第四存储单元，包括：第七选择晶体管，具有第一漏源端，连接至该第二位线，栅极端，连接至该第二字符线，以及第二漏源端；第四反熔丝晶体管，具有第一漏源端，连接至该第七选择晶体管的该第二漏源端，栅极端，连接至该第二反熔丝控制线，以及第二漏源端；以及第八选择晶体管，具有第一漏源端，连接至该第四反熔丝晶体管的该第二漏源端，栅极端，连接至该第二字符线，以及第二漏源端，连接至该第二位线。
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