JP6251769B2 - アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 - Google Patents
アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 Download PDFInfo
- Publication number
- JP6251769B2 JP6251769B2 JP2016078145A JP2016078145A JP6251769B2 JP 6251769 B2 JP6251769 B2 JP 6251769B2 JP 2016078145 A JP2016078145 A JP 2016078145A JP 2016078145 A JP2016078145 A JP 2016078145A JP 6251769 B2 JP6251769 B2 JP 6251769B2
- Authority
- JP
- Japan
- Prior art keywords
- doping region
- transistor
- drain
- gate
- antifuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002955 isolation Methods 0.000 claims description 246
- 239000002184 metal Substances 0.000 claims description 34
- 101100480474 Rattus norvegicus Taar7b gene Proteins 0.000 description 12
- 101100480479 Rattus norvegicus Taar7e gene Proteins 0.000 description 12
- 101100480484 Rattus norvegicus Taar8a gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 101001008619 Tityus serrulatus Peptide TsPep3 Proteins 0.000 description 8
- 101001008616 Tityus serrulatus Potassium channel toxin epsilon-KTx 1.1 Proteins 0.000 description 8
- 101001008617 Tityus serrulatus Potassium channel toxin epsilon-KTx 1.2 Proteins 0.000 description 8
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
図1Aは、本発明の第1実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図1Bは、図1Aのアンチヒューズ型ワンタイムプログラムメモリセルの線AA’で取られた概略的断面図である。図1Cは、本発明の第1実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、OTPメモリセルとも呼ばれる。
図4Aは、本発明の第2実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図4Bは、図4Aのアンチヒューズ型ワンタイムプログラムメモリセルの線BB’で取られた概略的断面図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、OTPメモリセルとも呼ばれる。第1実施形態と比較すると、1つのアイソレーショントランジスタTixyが、2つのアンチヒューズトランジスタTaxとTayとの間で直列に接続する。
図7Aは、本発明の第3実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図7Bは、図7Aのアンチヒューズ型ワンタイムプログラムメモリセルの線CC’で取られた概略的断面図である。図7Cは、本発明の第3実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、OTPメモリセルとも呼ばれる。
Claims (18)
- 第1ビット線、第1ワード線、第2ワード線、第1アンチヒューズ制御線、第2アンチヒューズ制御線、第1アイソレーション制御線、及び、第2アイソレーション制御線と接続するアレイ構造であって、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第1ワード線と接続する第1セレクトトランジスタ、
第1ドレイン/ソース端子が前記第1セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第1アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第1アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第1アイソレーショントランジスタ、
を有する第1メモリセル、並びに、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第2ワード線と接続する第2セレクトトランジスタ、
第1ドレイン/ソース端子が前記第2セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第2アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第2アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アイソレーション制御線と接続する第2アイソレーショントランジスタ、
を有する第2メモリセル、を有し、
前記第1メモリセルの前記第1アイソレーショントランジスタの第2ドレイン/ソース端子は、前記第2メモリセルの前記第2アイソレーショントランジスタの第2ドレイン/ソース端子と接続し、
前記第1メモリセルが第1記憶状態となるようにプログラムされる間、
接地電圧は前記第1ビット線に供され、
セレクト電圧は前記第1ワード線に供され、
第1プログラム電圧は前記第1アンチヒューズ制御線に供され、
第1制御電圧は前記第1アイソレーション制御線に供され、かつ、
前記接地電圧は、前記第2ワード線、前記第2アンチヒューズ制御線、及び、前記第2アイソレーション制御線に供される、
アレイ構造。 - 請求項1に記載のアレイ構造であって、
第1ドレイン/ソース端子が第2ビット線と接続し、かつ、ゲート端子は前記第1ワード線と接続する第3セレクトトランジスタ、
第1ドレイン/ソース端子が前記第3セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第3アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第3アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第3アイソレーショントランジスタ、
を有する第3メモリセル、並びに、
第1ドレイン/ソース端子が前記第2ビット線と接続し、かつ、ゲート端子は前記第2ワード線と接続する第4セレクトトランジスタ、
第1ドレイン/ソース端子が前記第4セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第4アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第4アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アイソレーション制御線と接続する第4アイソレーショントランジスタ、
を有する第4メモリセル、
をさらに有し、
前記第3メモリセルの前記第3アイソレーショントランジスタの第2ドレイン/ソース端子は、前記第4メモリセルの前記第4アイソレーショントランジスタの第2ドレイン/ソース端子と接続する、
アレイ構造。 - アンチヒューズ型OTPメモリセルであって、
ウエル領域、
前記ウエル領域の表面内に形成される第1ドーピング領域、第2ドーピング領域、及び、第3ドーピング領域、
前記ウエル領域の表面を覆うゲート酸化物層、
前記ゲート酸化物層上に形成され、前記第1ドーピング領域と前記第2ドーピング領域の両端にかかり、かつ、ワード線と接続する第1ゲート、
前記ゲート酸化物層上に形成され、前記第2ドーピング領域と前記第3ドーピング領域の両端にかかり、かつ、アンチヒューズ制御線と接続する第2ゲート、
前記ゲート酸化物層上に形成され、前記第3ドーピング領域と第4ドーピング領域の両端にかかり、かつ、アイソレーション制御線と接続する第3ゲート、並びに、
ビアを介して前記第1ドーピング領域と接続する、ビット線である第1金属層、
を有し、
前記第4ドーピング領域は、当該アンチヒューズ型OTPメモリセルに隣接する他のアンチヒューズ型OTPメモリセル内に含まれる、
アンチヒューズ型OTPメモリセル。 - 請求項3に記載のアンチヒューズ型OTPメモリセルであって、
前記ゲート酸化物層のうちの前記第2ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第1ゲートの下に位置する部分よりも薄い、
OTPメモリセル。 - アンチヒューズ型OTPメモリセルであって、
第1ドレイン/ソース端子がビット線と接続し、かつ、ゲート端子はワード線と接続するセレクトトランジスタ、
第1ドレイン/ソース端子が前記セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子はアンチヒューズ制御線と接続するアンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子はアイソレーション制御線と接続するアイソレーショントランジスタ、
を有し、
前記アイソレーショントランジスタの第2ドレイン/ソース端子は、当該アンチヒューズ型OTPメモリセルに隣接する他のアンチヒューズ型OTPメモリセル内に含まれる、
アンチヒューズ型OTPメモリセル。 - 第1ビット線、第1ワード線、第2ワード線、第1アンチヒューズ制御線、第2アンチヒューズ制御線、及び、第1アイソレーション制御線と接続するアレイ構造であって、
ウエル領域、
前記ウエル領域の表面内に形成される第1ドーピング領域、第2ドーピング領域、第3ドーピング領域、第4ドーピング領域、第5ドーピング領域、及び、第6ドーピング領域、
前記ウエル領域の表面を覆うゲート酸化物層、
前記ゲート酸化物層上に形成され、前記第1ドーピング領域と前記第2ドーピング領域の両端にかかり、かつ、前記第1ワード線と接続する第1ゲート、
前記ゲート酸化物層上に形成され、前記第2ドーピング領域と前記第3ドーピング領域の両端にかかり、かつ、前記第1アンチヒューズ制御線と接続する第2ゲート、
前記ゲート酸化物層上に形成され、前記第3ドーピング領域と前記第4ドーピング領域の両端にかかり、かつ、前記第1アイソレーション制御線と接続する第3ゲート、
前記ゲート酸化物層上に形成され、前記第6ドーピング領域と前記第5ドーピング領域の両端にかかり、かつ、前記第2ワード線と接続する第4ゲート、
前記ゲート酸化物層上に形成され、前記第5ドーピング領域と前記第4ドーピング領域の両端にかかり、かつ、前記第2アンチヒューズ制御線と接続する第5ゲート、並びに、
第1ビアを介して前記第1ドーピング領域と接続し、かつ、第2ビアを介して前記第6ドーピング領域と接続する、前記第1ビット線である第1金属層、
を有するアレイ構造。 - 請求項6に記載のアレイ構造であって、
前記ゲート酸化物層のうちの前記第2ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第1ゲートの下に位置する部分よりも薄く、かつ、
前記ゲート酸化物層のうちの前記第5ゲートの下に位置する部分は、前記ゲート酸化物層のうちの前記第4ゲートの下に位置する部分よりも薄い、
アレイ構造。 - 請求項6に記載のアレイ構造であって、
前記ウエル領域の表面内に形成される第7ドーピング領域、第8ドーピング領域、第9ドーピング領域、第10ドーピング領域、第11ドーピング領域、及び、第12ドーピング領域、
前記ゲート酸化物層上に形成され、前記第7ドーピング領域と前記第8ドーピング領域の両端にかかり、かつ、前記第1ワード線と接続する第6ゲート、
前記ゲート酸化物層上に形成され、前記第8ドーピング領域と前記第9ドーピング領域の両端にかかり、かつ、前記第1アンチヒューズ制御線と接続する第7ゲート、
前記ゲート酸化物層上に形成され、前記第9ドーピング領域と前記第10ドーピング領域の両端にかかり、かつ、前記第1アイソレーション制御線と接続する第8ゲート、
前記ゲート酸化物層上に形成され、前記第12ドーピング領域と前記第11ドーピング領域の両端にかかり、かつ、前記第2ワード線と接続する第9ゲート、
前記ゲート酸化物層上に形成され、前記第11ドーピング領域と前記第10ドーピング領域の両端にかかり、かつ、前記第2アンチヒューズ制御線と接続する第10ゲート、並びに、
第3ビアを介して前記第7ドーピング領域と接続し、かつ、第4ビアを介して前記第12ドーピング領域と接続する、第2ビット線である第2金属層、
をさらに有するアレイ構造。 - 第1ビット線、第1ワード線、第2ワード線、第1アンチヒューズ制御線、第2アンチヒューズ制御線、及び、第1アイソレーション制御線と接続するアレイ構造であって、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第1ワード線と接続する第1セレクトトランジスタ、
第1ドレイン/ソース端子が前記第1セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第1アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第1アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第1アイソレーショントランジスタ、
を有する第1メモリセル、並びに、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第2ワード線と接続する第2セレクトトランジスタ、
第1ドレイン/ソース端子が前記第2セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第2アンチヒューズトランジスタ、及び、
第2ドレイン/ソース端子が前記第2アンチヒューズトランジスタの第2ドレイン/ソース端子と接続する前記第1アイソレーショントランジスタ、
を有する第2メモリセル、
を有するアレイ構造。 - 請求項9に記載のアレイ構造であって、
第1ドレイン/ソース端子が第2ビット線と接続し、かつ、ゲート端子は前記第1ワード線と接続する第3セレクトトランジスタ、
第1ドレイン/ソース端子が前記第3セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第3アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第3アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第2アイソレーショントランジスタ、
を有する第3メモリセル、並びに、
第1ドレイン/ソース端子が前記第2ビット線と接続し、かつ、ゲート端子は前記第2ワード線と接続する第4セレクトトランジスタ、
第1ドレイン/ソース端子が前記第4セレクトトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第4アンチヒューズトランジスタ、及び、
第2ドレイン/ソース端子が前記第4アンチヒューズトランジスタの第2ドレイン/ソース端子と接続する前記第2アイソレーショントランジスタ、
を有する第4メモリセル、
をさらに有するアレイ構造。 - 請求項9に記載のアレイ構造であって、前記第1メモリセルが第1記憶状態となるようにプログラムされる間、
接地電圧は前記第1ビット線に供され、
セレクト電圧は前記第1ワード線に供され、
第1プログラム電圧は前記第1アンチヒューズ制御線に供され、
前記接地電圧は、前記第1アイソレーション制御線に供され、かつ、
前記接地電圧は、前記第2ワード線、及び、前記第2アンチヒューズ制御線に供される、
アレイ構造。 - アンチヒューズ型OTPメモリセルであって、
ウエル領域、
前記ウエル領域の表面内に形成される第1ドーピング領域、第2ドーピング領域、及び、第3ドーピング領域、
前記ウエル領域の表面を覆うゲート酸化物層、
前記ゲート酸化物層上に形成され、前記第1ドーピング領域と前記第2ドーピング領域の両端にかかり、かつ、アンチヒューズ制御線と接続する第1ゲート、
前記ゲート酸化物層上に形成され、前記第2ドーピング領域と前記第3ドーピング領域の両端にかかり、かつ、アイソレーション制御線と接続する第2ゲート、並びに、
ビアを介して前記第1ドーピング領域と接続する、ビット線である第1金属層、
を有し、
前記第1ゲート下の前記ゲート酸化物層は、第1部分と第2部分に分割され、
前記第1部分は前記第1ドーピング領域に近く、
前記第2部分は前記第2ドーピング領域に近く、
前記第1部分は前記第2部分よりも厚く、かつ、
前記第3ドーピング領域を介して隣接するアンチヒューズ型OTPメモリセルと接続する、
アンチヒューズ型OTPメモリセル。 - アンチヒューズ型OTPメモリセルであって、
第1ドレイン/ソース端子がビット線と接続し、かつ、ゲート端子はアンチヒューズ制御線と接続するアンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子はアイソレーション制御線と接続するアイソレーショントランジスタ、
を有し、
前記アンチヒューズトランジスタのゲート端子でのゲート酸化物層は第1部分と第2部分に分割され、
前記第1部分は前記アンチヒューズトランジスタの第1ドレイン/ソース端子に近く、
前記第2部分は前記アンチヒューズトランジスタの第2ドレイン/ソース端子に近く、
前記第1部分は前記第2部分よりも厚く、かつ、
前記アイソレーショントランジスタの第2ドレイン/ソース端子を介して隣接するアンチヒューズ型OTPメモリセルと接続する、
アンチヒューズ型OTPメモリセル。 - 第1ビット線、第1アンチヒューズ制御線、第2アンチヒューズ制御線、第1アイソレーション制御線、及び、第2アイソレーション制御線と接続するアレイ構造であって、
ウエル領域、
前記ウエル領域の表面内に形成される第1ドーピング領域、第2ドーピング領域、第3ドーピング領域、第4ドーピング領域、及び、第5ドーピング領域、
前記ウエル領域の表面を覆うゲート酸化物層、
前記ゲート酸化物層上に形成され、前記第1ドーピング領域と前記第2ドーピング領域の両端にかかり、かつ、前記第1アンチヒューズ制御線と接続する第1ゲート、
前記ゲート酸化物層上に形成され、前記第2ドーピング領域と前記第3ドーピング領域の両端にかかり、かつ、前記第1アイソレーション制御線と接続する第2ゲート、
前記ゲート酸化物層上に形成され、前記第5ドーピング領域と前記第4ドーピング領域の両端にかかり、かつ、前記第2アンチヒューズ制御線と接続する第3ゲート、
前記ゲート酸化物層上に形成され、前記第4ドーピング領域と前記第3ドーピング領域の両端にかかり、かつ、前記第2アイソレーション制御線と接続する第4ゲート、並びに、
第1ビアを介して前記第1ドーピング領域と接続し、第2ビアを介して前記第5ドーピング領域と接続し、かつ、前記第1ビット線である第1金属層、
を有し、
前記第1ゲート下の前記ゲート酸化物層は、第1部分と第2部分に分割され、
前記第3ゲート下の前記ゲート酸化物層は、第3部分と第4部分に分割され、
前記第1部分は前記第1ドーピング領域に近く、
前記第2部分は前記第2ドーピング領域に近く、
前記第3部分は前記第5ドーピング領域に近く、
前記第4部分は前記第4ドーピング領域に近く、
前記第1部分は前記第2部分よりも厚く、かつ、
前記第3部分は前記第4部分よりも厚い、
アレイ構造。 - 請求項14に記載のアレイ構造であって、
前記ウエル領域の表面内に形成される第6ドーピング領域、第7ドーピング領域、第8ドーピング領域、第9ドーピング領域、及び、第10ドーピング領域、
前記ゲート酸化物層上に形成され、前記第6ドーピング領域と前記第7ドーピング領域の両端にかかり、かつ、前記第1アンチヒューズ制御線と接続する第5ゲート、
前記ゲート酸化物層上に形成され、前記第7ドーピング領域と前記第8ドーピング領域の両端にかかり、かつ、前記第1アイソレーション制御線と接続する第6ゲート、
前記ゲート酸化物層上に形成され、前記第10ドーピング領域と前記第9ドーピング領域の両端にかかり、かつ、前記第2アンチヒューズ制御線と接続する第7ゲート、
前記ゲート酸化物層上に形成され、前記第9ドーピング領域と前記第8ドーピング領域の両端にかかり、かつ、前記第2アイソレーション制御線と接続する第8ゲート、並びに、
第3ビアを介して前記第6ドーピング領域と接続し、かつ、第4ビアを介して前記第10ドーピング領域と接続する、第2ビット線である第2金属層、
をさらに有し、
前記第5ゲート下の前記ゲート酸化物層は、第5部分と第6部分に分割され、
前記第7ゲート下の前記ゲート酸化物層は、第7部分と第8部分に分割され、
前記第5部分は前記第6ドーピング領域に近く、
前記第6部分は前記第7ドーピング領域に近く、
前記第7部分は前記第10ドーピング領域に近く、
前記第8部分は前記第9ドーピング領域に近く、
前記第5部分は前記第6部分よりも厚く、かつ、
前記第7部分は前記第8部分よりも厚い、
アレイ構造。 - 第1ビット線、第1アンチヒューズ制御線、第2アンチヒューズ制御線、第1アイソレーション制御線、及び、第2アイソレーション制御線と接続するアレイ構造であって、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第1アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第1アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第1アイソレーショントランジスタ、
を有する第1メモリセル、並びに、
第1ドレイン/ソース端子が前記第1ビット線と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第2アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第2アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アイソレーション制御線と接続する第2アイソレーショントランジスタ、
を有する第2メモリセル、
を有し、
前記第1メモリセルの前記第1アイソレーショントランジスタの第2ドレイン/ソース端子は、前記第2メモリセルの前記第2アイソレーショントランジスタの第2ドレイン/ソース端子と接続し、
前記第1アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第1部分と第2部分に分割され、
前記第2アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第3部分と第4部分に分割され、
前記第1部分は、前記第1アンチヒューズトランジスタの第1ドレイン/ソース端子に近く、
前記第2部分は、前記第1アンチヒューズトランジスタの第2ドレイン/ソース端子に近く、
前記第3部分は、前記第2アンチヒューズトランジスタの第1ドレイン/ソース端子に近く、
前記第4部分は、前記第2アンチヒューズトランジスタの第2ドレイン/ソース端子に近く、
前記第1部分は前記第2部分よりも厚く、かつ、
前記第3部分は前記第4部分よりも厚い、
アレイ構造。 - 請求項16に記載のアレイ構造であって、
第1ドレイン/ソース端子が第2ビット線と接続し、かつ、ゲート端子は前記第1アンチヒューズ制御線と接続する第3アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第3アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第1アイソレーション制御線と接続する第3アイソレーショントランジスタ、
を有する第3メモリセル、並びに、
第1ドレイン/ソース端子が前記第2ビット線と接続し、かつ、ゲート端子は前記第2アンチヒューズ制御線と接続する第4アンチヒューズトランジスタ、及び、
第1ドレイン/ソース端子が前記第4アンチヒューズトランジスタの第2ドレイン/ソース端子と接続し、かつ、ゲート端子は前記第2アイソレーション制御線と接続する第4アイソレーショントランジスタ、
を有する第4メモリセル、
をさらに有し、
前記第3メモリセルの前記第3アイソレーショントランジスタの第2ドレイン/ソース端子は、前記第4メモリセルの前記第4アイソレーショントランジスタの第2ドレイン/ソース端子と接続し、
前記第3アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第5部分と第6部分に分割され、
前記第4アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第7部分と第8部分に分割され、
前記第5部分は、前記第3アンチヒューズトランジスタの第1ドレイン/ソース端子に近く、
前記第6部分は、前記第3アンチヒューズトランジスタの第2ドレイン/ソース端子に近く、
前記第7部分は、前記第4アンチヒューズトランジスタの第1ドレイン/ソース端子に近く、
前記第8部分は、前記第4アンチヒューズトランジスタの第2ドレイン/ソース端子に近く、
前記第5部分は前記第6部分よりも厚く、かつ、
前記第7部分は前記第8部分よりも厚い、
アレイ構造。 - 請求項16に記載のアレイ構造であって、前記第1メモリセルが第1記憶状態となるようにプログラムされる間、
接地電圧は前記第1ビット線に供され、
第1プログラム電圧は前記第1アンチヒューズ制御線に供され、セレクト電圧は前記第1アイソレーション制御線に供され、かつ、
前記接地電圧は、前記第2アンチヒューズ制御線、及び、前記第2アイソレーション制御線に供される、
アレイ構造。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562206828P | 2015-08-18 | 2015-08-18 | |
US62/206,828 | 2015-08-18 | ||
US14/994,831 US9799662B2 (en) | 2015-08-18 | 2016-01-13 | Antifuse-type one time programming memory cell and array structure with same |
US14/994,831 | 2016-01-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017041625A JP2017041625A (ja) | 2017-02-23 |
JP6251769B2 true JP6251769B2 (ja) | 2017-12-20 |
Family
ID=55910884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016078145A Active JP6251769B2 (ja) | 2015-08-18 | 2016-04-08 | アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9799662B2 (ja) |
EP (3) | EP3133607B1 (ja) |
JP (1) | JP6251769B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9799662B2 (en) * | 2015-08-18 | 2017-10-24 | Ememory Technology Inc. | Antifuse-type one time programming memory cell and array structure with same |
US10847236B2 (en) * | 2018-10-17 | 2020-11-24 | Ememory Technology Inc. | Memory cell with a sensing control circuit |
US11152380B2 (en) * | 2019-08-06 | 2021-10-19 | Globalfoundries Singapore Pte. Ltd. | Memory device and a method for forming the memory device |
US11296096B2 (en) * | 2019-11-08 | 2022-04-05 | Zhuhai Chuangfeixin Technology Co., Ltd. | Antifuse OTP structure with hybrid junctions |
US11217595B2 (en) * | 2020-01-15 | 2022-01-04 | Zhuhai Chuangfeixin Technology Co., Ltd. | Antifuse OTP structure with hybrid device and hybrid junction for select transistor |
US11663455B2 (en) * | 2020-02-12 | 2023-05-30 | Ememory Technology Inc. | Resistive random-access memory cell and associated cell array structure |
US11158641B2 (en) * | 2020-02-12 | 2021-10-26 | Zhuhai Chuangfeixin Technology Co., Ltd. | Antifuse OTP structures with hybrid devices and hybrid junctions |
US11189356B2 (en) * | 2020-02-27 | 2021-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time-programmable memory |
US11018143B1 (en) * | 2020-03-12 | 2021-05-25 | Zhuhai Chuangfeixin Technology Co., Ltd. | Antifuse OTP structures with hybrid low-voltage devices |
US11594541B2 (en) * | 2021-03-26 | 2023-02-28 | Nanya Technology Corporation | One-time programmable memory array and manufacturing method thereof |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3844930B2 (ja) * | 2000-02-09 | 2006-11-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6301172B1 (en) | 2001-02-27 | 2001-10-09 | Micron Technology, Inc. | Gate voltage testkey for isolation transistor |
US6700151B2 (en) | 2001-10-17 | 2004-03-02 | Kilopass Technologies, Inc. | Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric |
US6777757B2 (en) * | 2002-04-26 | 2004-08-17 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor |
US6839263B2 (en) * | 2003-02-05 | 2005-01-04 | Hewlett-Packard Development Company, L.P. | Memory array with continuous current path through multiple lines |
KR100500579B1 (ko) | 2003-06-28 | 2005-07-12 | 한국과학기술원 | 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬 |
WO2005109516A1 (en) * | 2004-05-06 | 2005-11-17 | Sidense Corp. | Split-channel antifuse array architecture |
US7206214B2 (en) * | 2005-08-05 | 2007-04-17 | Freescale Semiconductor, Inc. | One time programmable memory and method of operation |
US7280425B2 (en) * | 2005-09-30 | 2007-10-09 | Intel Corporation | Dual gate oxide one time programmable (OTP) antifuse cell |
US8933492B2 (en) | 2008-04-04 | 2015-01-13 | Sidense Corp. | Low VT antifuse device |
KR20120037371A (ko) | 2009-06-15 | 2012-04-19 | 소니 주식회사 | 반도체 디바이스 |
US9129687B2 (en) * | 2009-10-30 | 2015-09-08 | Sidense Corp. | OTP memory cell having low current leakage |
KR20130032458A (ko) * | 2011-09-23 | 2013-04-02 | 에스케이하이닉스 주식회사 | Otp 메모리 셀을 포함하는 반도체 장치 |
US8681528B2 (en) * | 2012-08-21 | 2014-03-25 | Ememory Technology Inc. | One-bit memory cell for nonvolatile memory and associated controlling method |
US9136217B2 (en) | 2012-09-10 | 2015-09-15 | Broadcom Corporation | One-time programmable memory cell |
JP2015076556A (ja) | 2013-10-10 | 2015-04-20 | ソニー株式会社 | メモリ装置、書込方法、読出方法 |
KR102227554B1 (ko) * | 2014-11-18 | 2021-03-16 | 에스케이하이닉스 주식회사 | 안티퓨즈 오티피 셀어레이 및 그 동작방법 |
US9634015B2 (en) * | 2015-08-18 | 2017-04-25 | Ememory Technology Inc. | Antifuse-type one time programming memory cell and array structure with same |
US9799662B2 (en) * | 2015-08-18 | 2017-10-24 | Ememory Technology Inc. | Antifuse-type one time programming memory cell and array structure with same |
US10181357B2 (en) * | 2015-08-18 | 2019-01-15 | Ememory Technology Inc. | Code generating apparatus and one time programming block |
TWI578325B (zh) * | 2015-08-18 | 2017-04-11 | 力旺電子股份有限公司 | 反熔絲型一次編程的記憶胞及其相關的陣列結構 |
-
2016
- 2016-01-13 US US14/994,831 patent/US9799662B2/en active Active
- 2016-04-08 JP JP2016078145A patent/JP6251769B2/ja active Active
- 2016-05-04 EP EP16168295.0A patent/EP3133607B1/en active Active
- 2016-05-04 EP EP16168289.3A patent/EP3133606A1/en not_active Withdrawn
- 2016-05-04 EP EP16168297.6A patent/EP3133608B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP3133608B1 (en) | 2020-08-19 |
EP3133607A1 (en) | 2017-02-22 |
EP3133606A1 (en) | 2017-02-22 |
EP3133608A1 (en) | 2017-02-22 |
EP3133607B1 (en) | 2020-08-19 |
US20170053926A1 (en) | 2017-02-23 |
JP2017041625A (ja) | 2017-02-23 |
US9799662B2 (en) | 2017-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6251769B2 (ja) | アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 | |
TWI618227B (zh) | 反熔絲型一次編程的記憶胞及其相關的陣列結構 | |
JP6126710B2 (ja) | アンチヒューズ型ワンタイムプログラミングメモリセル及びそのアレイ構造 | |
JP6389287B2 (ja) | アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法 | |
JP6373943B2 (ja) | 単層ポリシリコン不揮発性メモリのアレイ構造体 | |
US9431111B2 (en) | One time programming memory cell, array structure and operating method thereof | |
JP2018201002A (ja) | メモリアレイをプログラミング及び読み出すための不揮発性メモリ及び方法並びに不揮発性メモリを有するメモリアレイ | |
JPH06318683A (ja) | 半導体記憶装置及びその製造方法 | |
US20230047939A1 (en) | Fuse-type one time programming memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170929 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171127 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6251769 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |