JP6177155B2 - 発振回路および周波数シンセサイザ - Google Patents

Description

本開示は、デジタル信号により発振周波数を制御する発振回路、およびそのような発振回路を備えた周波数シンセサイザに関する。

半導体装置には、所望の周波数の信号を生成するために、しばしば周波数シンセサイザが搭載される。周波数シンセサイザは、例えばアナログＰＬＬ（Phase Locked Loop）により実現することができる。アナログＰＬＬは、アナログの制御電圧に応じて発振周波数を変化させることができる電圧制御発振回路（ＶＣＯ；Voltage Controlled Oscillator）を含んで構成される。このようなアナログＰＬＬでは、発振周波数が一定になるように、制御電圧が制御されるようになっている。

近年、半導体製造プロセスの世代が進むにつれて、デバイスの耐圧が低下し、それに応じて半導体装置の電源電圧が低下してきている。これにより、アナログＰＬＬでは、電圧制御発振回路の制御電圧の電圧範囲が狭くなってしまうため、広い周波数範囲の発振信号を生成しにくくなってきている。そこで、デジタル信号により発振周波数を制御するデジタル制御発振回路（ＤＣＯ；Digitally Controlled Oscillator）を有するデジタルＰＬＬがしばしば用いられるようになってきている。例えば、特許文献１には、分数部ビットと整数部ビットとを含む周波数制御ワードに基づいて、上位の可変容量バンクと下位の可変容量バンクの周波数を制御するデジタル制御発振回路が開示されている。

特開２００９−１０５９９号公報

ところで、発振回路では、一般に、位相雑音を低減することが望まれており、デジタル制御発振回路においても、位相雑音の低減が期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、位相雑音を低減することができる発振回路および周波数シンセサイザを提供することにある。

本開示の発振回路は、演算部と、発振部とを備えている。演算部は、第１の入力コード値を補正することにより、第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成するものである。発振部は、第１のコード値に基づいて第１の感度で発振信号の周波数が変化し、第２のコード値に基づいて第１の感度よりも高い第２の感度で発振信号の周波数が変化するものである。上記演算部は、比較部と、累積加算部と、補正部とを有している。比較部は、第１のコード値と、第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成するものである。累積加算部は、比較結果値を累積加算して累積値を求めるものである。補正部は、累積値に基づいて第１の入力コード値を補正するとともに第２の入力コード値を補正するものである。

本開示の第１の周波数シンセサイザは、基準位相生成回路と、位相比較回路と、周波数制御回路と、発振回路と、位相検出回路とを備えている。基準位相生成回路は、基準位相信号を生成するものである。位相比較回路は、基準位相信号と帰還位相信号との位相差を検出するものである。周波数制御回路は、位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成するものである。発振回路は、第１の入力コード値および第２の入力コード値に基づいて発振信号を生成するものである。位相検出回路は、発振信号の位相を求めて帰還位相信号として出力するものである。上記発振回路は、演算部と、発振部とを有している。演算部は、第１の入力コード値を補正することにより、第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成するものである。発振部は、第１のコード値に基づいて第１の感度で発振信号の周波数が変化し、第２のコード値に基づいて第１の感度よりも高い第２の感度で発振信号の周波数が変化するものである。上記演算部は、比較部と、累積加算部と、補正部とを有している。比較部は、第１のコード値と、第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成するものである。累積加算部は、比較結果値を累積加算して累積値を求めるものである。補正部は、累積値に基づいて第１の入力コード値を補正するとともに第２の入力コード値を補正するものである。

本開示の第２の周波数シンセサイザは、位相比較回路と、周波数制御回路と、発振回路と、分周回路とを備えている。位相比較回路は、入力クロック信号と帰還クロック信号との間の位相差を検出するものである。周波数制御回路は、位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成するものである。発振回路は、第１の入力コード値および第２の入力コード値に基づいて発振信号を生成するものである。分周回路は、発振信号を分周して帰還クロック信号を生成するものである。上記発振回路は、演算部と、発振部とを有している。演算部は、第１の入力コード値を補正することにより、第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成するものである。発振部は、第１のコード値に基づいて第１の感度で発振信号の周波数が変化し、第２のコード値に基づいて第１の感度よりも高い第２の感度で発振信号の周波数が変化するものである。上記演算部は、比較部と、累積加算部と、補正部とを有している。比較部は、第１のコード値と、第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成するものである。累積加算部は、比較結果値を累積加算して累積値を求めるものである。補正部は、累積値に基づいて第１の入力コード値を補正するとともに第２の入力コード値を補正するものである。

本開示の発振回路、第１の周波数シンセサイザ、および第２の周波数シンセサイザでは、第１の入力コード値および第２の入力コード値に基づいて第１のコード値および第２のコード値が生成され、これらの第１のコード値および第２のコード値に基づいて発振信号が生成される。その際、第１の入力コード値が補正されることにより、第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値が生成され、第１の入力コード値の補正量に応じて第２の入力コード値が補正され、第２のコード値が生成される。

本開示の発振回路および周波数シンセサイザによれば、第１の入力コード値を補正することにより、第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成したので、位相雑音を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の実施の形態に係る周波数シンセサイザの一構成例を表すブロック図である。 図１に示した発振回路の周波数制御特性を表す説明図である。 図１に示した発振回路の一構成例を表すブロック図である。 図３に示した制御部の一構成例を表すブロック図である。 図４に示した制御回路の一構成例を表すブロック図である。 図５に示した比較回路の一動作例を表す説明図である。 図３に示した発振部の一構成例を表すブロック図である。 図７に示した粗調整用の可変容量バンクの一構成例を表す回路図である。 図７に示した微調整用の可変容量バンクの一構成例を表す回路図である。 図１に示した周波数シンセサイザの一動作例を表すタイミング図である。 図１に示した周波数シンセサイザの一動作例を表す説明図である。 図１に示した周波数シンセサイザの他の動作例を表すタイミング図である。 図１に示した周波数シンセサイザの他の動作例を表す説明図である。 図１に示した周波数シンセサイザの他の動作例を表すタイミング図である。 比較例に係る周波数シンセサイザの一動作例を表すタイミング図である。 図１に示した周波数シンセサイザの他の動作例を表すタイミング図である。 図１に示した周波数シンセサイザの他の動作例を表す説明図である。 実施の形態の変形例に係る周波数シンセサイザの一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。

［構成例］
（全体構成例）
図１は、第１の実施の形態に係る周波数シンセサイザの一構成例を表すものである。図１では、太線で示した配線は、複数のビットからなるワードを伝えるいわゆるバス配線を示し、細線で示した配線は、１つの信号または差動信号を伝える配線を示す。周波数シンセサイザ１は、デジタル制御発振回路（ＤＣＯ）を有するデジタルＰＬＬである。なお、本開示の実施の形態に係る発振回路は、本実施の形態により具現化されるので、併せて説明する。

周波数シンセサイザ１は、基準位相生成回路１１と、位相比較回路１２と、ループフィルタ１３と、利得調整回路１４と、発振回路１５と、位相検出回路１６と、リタイミング回路１７とを備えている。

基準位相生成回路１１は、分周比ワードＦＣＷおよびクロック信号ＣＬＫに基づいて、基準位相ワードＰＷ１を生成するものである。具体的には、基準位相生成回路１１は、分周比ワードＦＣＷが示す値を累積加算して、基準位相値を生成し、その基準位相値を基準位相ワードＰＷ１として出力するようになっている。

位相比較回路１２は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成するものである。具体的には、位相比較回路１２は、基準位相ワードＰＷ１が示す基準位相値から、位相ワードＰＷ２が示す位相値を減算することにより、位相誤差値を求め、その位相誤差値を位相誤差ワードＰＥＷとして出力するようになっている。

ループフィルタ１３は、位相誤差ワードＰＥＷおよびクロック信号ＣＬＫに基づいて、位相誤差ワードＰＥＷ２を生成するものである。具体的には、ループフィルタ１３は、位相誤差ワードＰＥＷが示す位相誤差値を平滑化し、その平滑化された位相誤差値を位相誤差ワードＰＥＷ２として出力するようになっている。

利得調整回路１４は、位相誤差ワードＰＥＷ２に基づいて、周波数制御ワードＣＢＩＮ，ＦＢＩＮを生成するものである。周波数制御ワードＣＢＩＮは、周波数ｆｏ（後述）を粗調整するためのワードであり、周波数制御ワードＦＢＩＮは、周波数ｆｏを微調整するためのワードである。粗調整用の周波数制御ワードＣＢＩＮは、この例では、７ビット（ＣＢＩＮ［６：０］）からなるバイナリーフォーマットのワードであり、符号なし（Unsigned）数値（０〜１２７）を示すものである。また、微調整用の周波数制御ワードＦＢＩＮは、この例では、１０ビット（ＦＢＩＮ［９：０］）からなるバイナリーフォーマットのワードであり、符号付き（signed）数値（−５１２〜＋５１１）を示すものである。この利得調整回路１４は、位相誤差ワードＰＥＷ２が示す値に所定の値（利得）を乗算し、その乗算結果に基づいて周波数制御ワードＣＢＩＮ，ＦＢＩＮを生成するようになっている。

発振回路１５は、周波数制御ワードＣＢＩＮ，ＦＢＩＮおよびクロック信号ＣＬＫに基づいて、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢを生成するものである。ここで、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢは、互いに位相が１８０度ずれた信号であり、差動信号を構成するものである。なお、この例では、発振回路１５が生成するクロック信号は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢからなる差動信号としたが、これに限定されるものではなく、これに代えて、シングルエンド信号であってもよい。

図２は、発振回路１５の周波数制御特性を表すものである。図２において、横軸は、周波数制御ワードＦＢＩＮの値を示し、縦軸は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢの周波数ｆｏを示す。図２では、複数（この例では１２８）の制御特性Ｗを示している。発振回路１５は、周波数制御ワードＣＢＩＮの値に応じて、複数の周波数制御特性Ｗのうちの１つを選択する。この例では、周波数制御ワードＣＢＩＮの値が低いほど周波数ｆｏは低く、周波数制御ワードＣＢＩＮの値が高いほど周波数ｆｏは高い。また、発振回路１５は、周波数制御ワードＦＢＩＮの値に応じて、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢの周波数ｆｏを変化させる。この例では、周波数制御ワードＦＢＩＮの値が低いほど周波数ｆｏは低く、周波数制御ワードＦＢＩＮの値が高いほど周波数ｆｏは高い。図２に示したように、周波数制御ワードＣＢＩＮを変化させたときの周波数ｆｏの変化量は、周波数制御ワードＦＢＩＮを変化させたときの周波数ｆｏの変化量よりも大きい。このようにして、発振回路１５では、周波数制御ワードＣＢＩＮにより周波数ｆｏの粗調整を行い、周波数制御ワードＦＢＩＮにより周波数ｆｏの微調整を行うようになっている。

位相検出回路１６は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢ、基準クロック信号ＲＥＦＣＬＫ、およびクロック信号ＣＬＫに基づいて、位相ワードＰＷ２を生成するものである。具体的には、位相検出回路１６は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢにより構成される差動信号の位相を固定小数点フォーマットの値として求め、その値を、位相ワードＰＷ２として、クロック信号ＣＬＫに基づくタイミングで出力するようになっている。

リタイミング回路１７は、基準クロック信号ＲＥＦＣＬＫをクロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢに基づくタイミングでリタイミングして、クロック信号ＣＬＫとして出力するものである。

この構成により、周波数シンセサイザ１では、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢの周波数ｆｏが、基準クロック信号ＲＥＦＣＬＫの周波数と分周比ワードＦＣＷが示す値との積（目標周波数ｆtarget）になるように負帰還制御される。すなわち、例えば、周波数ｆｏが目標周波数ｆtargetよりも高い場合には、位相ワードＰＷ２が示す値が、基準位相ワードＰＷ１が示す値よりも大きくなり、位相誤差ワードＰＥＷが示す値が小さくなるため、発振回路１５は周波数ｆｏを低下させる。また、例えば、周波数ｆｏが目標周波数ｆtargetよりも低い場合には、位相ワードＰＷ２が示す値が、基準位相ワードＰＷ１が示す値より小さくなり、位相誤差ワードＰＥＷが示す値が大きくなるため、発振回路１５は周波数ｆｏを上昇させる。このようにして、周波数シンセサイザ１では、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢの周波数ｆｏが目標周波数ｆtargetになるように、負帰還制御されるようになっている。

その際、周波数シンセサイザ１は、この例では、２段階で負帰還制御するようになっている。具体的には、周波数シンセサイザ１は、例えば、電源投入直後などの初期状態では、微調整用の周波数制御ワードＦＢＩＮを所定値に固定し、粗調整用の周波数制御ワードＣＢＩＮを変化させて負帰還動作を行うことにより、周波数ｆｏを目標周波数ｆtargetに近付ける。そして、その後に、周波数シンセサイザ１は、粗調整用の周波数制御ワードＣＢＩＮを固定し、微調整用の周波数制御ワードＦＢＩＮを変化させて負帰還動作を行うことにより、周波数ｆｏを目標周波数ｆtargetにより近付け、位相同期状態を実現するようになっている。

（発振回路１５）
図３は、発振回路１５の一構成例を表すものである。発振回路１５は、制御部２０と、発振部３０とを有している。

制御部２０は、周波数制御ワードＣＢＩＮ，ＦＢＩＮおよびクロック信号ＣＬＫに基づいて、周波数制御ワードＣＢＩＮ，ＦＢＩＮを、サーモメータコードを示す周波数制御ワードＣＴＭ，ＦＴＭに変換し、この周波数制御ワードＣＴＭ，ＦＴＭ用いて発振部３０を制御するものである。周波数制御ワードＣＴＭは、周波数を粗調整するためのワードであり、１２８ビット（ＣＴＭ［１２７：０］）からなるサーモメータコードを示すものである。また、周波数制御ワードＦＴＭは、周波数を微調整するためのワードであり、この例では、６４ビット（ＦＴＭ［６３：０］）からなるサーモメータコードを示すものである。この制御部２０は、後述するように、周波数制御ワードＦＢＩＮが示す値に基づいて、周波数制御ワードＦＢＩＮが示す値が取りうる範囲（この例では−５１２〜＋５１１）より狭い範囲（この例では０〜６３）の値を示す周波数制御ワードＦＴＭを生成するとともに、周波数制御ワードＦＢＩＮ，ＣＢＩＮに基づいて周波数制御ワードＣＴＭを生成するようになっている。

図４は、制御部２０の一構成例を表すものである。制御部２０は、加算回路２１と、リミッタ２２と、エンコーダ２３と、フリップフロップ２４と、減算回路２５と、リミッタ２６と、符号変換回路２７と、エンコーダ２８と、フリップフロップ２９と、制御回路４０とを有している。加算回路２１、リミッタ２２、エンコード２３、およびフリップフロップ２４は、粗調整用の周波数制御ワードＣＢＩＮに係るものであり、減算回路２５、リミッタ２６、符号変換回路２７、エンコーダ２８、およびフリップフロップ２９は、微調整用の周波数制御ワードＦＢＩＮに係るものである。

加算回路２１は、粗調整用の周波数制御ワードＣＢＩＮが示す値と補正ワードＣＣＦが示す値を加算して、その加算結果を示す周波数制御ワードＣＢＩＮ２を生成するものである。補正ワードＣＣＦは、この例では、７ビット（ＣＣＦ［６：０］）からなるバイナリーフォーマットのワードであり、符号付き数値（−６４〜＋６３）を示すものである。また、周波数制御ワードＣＢＩＮ２は、この例では、８ビット（ＣＢＩＮ２［７：０］）からなるバイナリーフォーマットのワードであり、符号なし数値（０〜２５５）を示すものである。この周波数制御ワードＣＢＩＮ２の値は、リミッタ２２により規定される範囲の範囲内（この例では０〜１２７の範囲内）に収まるように動作するようになっている。

リミッタ２２は、周波数制御ワードＣＢＩＮ２が示す値が所定の範囲外である場合に、その値をその所定の範囲の下限値または上限値に制限することにより、周波数制御ワードＣＬＭＴを生成するものである。この例では、上限値は“１２７”であり、下限値は“０”である。周波数制御ワードＣＬＭＴは、この例では、７ビット（ＣＬＭＴ［６：０］）からなるバイナリーフォーマットのワードであり、符号なし数値（０〜１２７）を示すものである。

エンコーダ２３は、周波数制御ワードＣＬＭＴに基づいてサーモメータコードを生成するものである。フリップフロップ２４は、エンコーダ２３が生成したサーモメータコードをクロック信号ＣＬＫに基づくタイミングでリタイミングして、周波数制御ワードＣＴＭ（ＣＴＭ［１２７：０］）として出力するものである。これにより、周波数制御ワードＣＴＭでは、例えば、最下位ビットＣＴＭ［０］から順

減算回路２５は、微調整用の周波数制御ワードＦＢＩＮが示す値から補正ワードＦＣＦが示す値を減算して、その減算結果を示す周波数制御ワードＦＬＭＴ１を生成するものである。補正ワードＦＣＦは、この例では、１０ビット（ＦＣＦ［９：０］）からなるバイナリーフォーマットのワードであり、符号付き数値（−５１２〜＋５１１）を示すものである。また、周波数制御ワードＦＬＭＴ１は、この例では、１０ビット（ＦＬＭＴ１［９：０］）からなるバイナリーフォーマットのワードであり、符号付き数値（−５１２〜＋５１１）を示すものである。後述するように、周波数制御ワードＦＬＭＴ１の値は、リミッタ２６により規定される範囲Ｒlimの範囲内（この例では−３２〜＋３１の範囲内）に収まるように制御されるようになっている。

リミッタ２６は、周波数制御ワードＦＬＭＴ１が示す値が所定の範囲Ｒlimの範囲外である場合に、その値をその所定の範囲Ｒlimの下限値または上限値に制限することにより、周波数制御ワードＦＬＭＴ２を生成するものである。この例では、上限値は“＋３１”であり、下限値は“−３２”である。周波数制御ワードＦＬＭＴ２は、この例では、６ビット（ＦＬＭＴ２［５：０］）からなるバイナリーフォーマットのワードであり、符号付き数値（−３２〜＋３１）を示すものである。

符号変換回路２７は、符号付き数値を示す周波数制御ワードＦＬＭＴ２を、符号なし数値を示す周波数制御ワードＦＵに変換するものである。周波数制御ワードＦＵは、この例では、６ビット（ＦＵ［５：０］）からなるバイナリーフォーマットのワードであり、符号なし数値（０〜６３）を示すものである。

エンコーダ２８は、周波数制御ワードＦＵに基づいてサーモメータコードを生成するものである。フリップフロップ２９は、エンコーダ２８が生成したサーモメータコードをクロック信号ＣＬＫに基づくタイミングでリタイミングして、周波数制御ワードＦＴＭとして出力するものである。これにより、周波数制御ワードＦＴＭでは、例えば、最下位ビットＦＴＭ［０］から順に、周波数制御ワードＦＵが示す値と同じ数だけ“１”が現れるようになっている。

制御回路４０は、周波数制御ワードＦＬＭＴ１およびクロック信号ＣＬＫに基づいて、補正ワードＣＣＦ，ＦＣＦを生成するものである。具体的には、制御回路４０は、周波数制御ワードＦＬＭＴ１の値がリミッタ２６により規定される範囲Ｒlimの範囲内（この例では−３２〜＋３１の範囲内）に収まるように、補正ワードＦＣＦを生成するともに、その補正ワードＦＣＦに対応する補正ワードＣＣＦを生成するようになっている。

図５は、制御回路４０の一構成例を表すものである。この図５では、制御回路４０に加え、加算回路２１および減算回路２５をも示している。制御回路４０は、比較回路４１と、累積加算回路４２と、乗算回路４３とを有している。

比較回路４１は、周波数制御ワードＦＬＭＴ１が示す値と、複数の所定のしきい値とを比較して、比較結果を比較結果ワードＯＶＦとして出力するものである。比較結果ワードＯＶＦは、この例では、１０ビット（ＯＶＦ［９：０］）からなるバイナリーフォーマットのワードであり、符号付き数値（−５１２〜＋５１１）を示すものである。

図６は、比較回路４１の動作の一例を表すものである。図６には、リミッタ２６により規定される範囲Ｒlimについても併せて示している。比較回路４１は、周波数制御ワードＦＬＭＴ１が示す値と、複数のしきい値ＴＨ１，ＴＨ２，ＴＨ３，…および複数のしきい値ＴＬ１，ＴＬ２，ＴＬ３，…とを比較する。この例では、しきい値ＴＨ１は“２３”であり、しきい値ＴＨ２は“３１”であり、しきい値ＴＨ３は“３９”であり、しきい値ＴＬ１は“−２４”であり、しきい値ＴＬ２は“−３２”であり、しきい値ＴＬ３は“−４０”である。すなわち、この例では、しきい値ＴＨ２は範囲Ｒlimの上限値と等しく、しきい値ＴＬ２は範囲Ｒlimの下限値と等しい。そして、比較回路４１は、周波数制御ワードＦＬＭＴ１が示す値が、しきい値ＴＬ１以上でありかつしきい値ＴＨ１以下である場合には“０”を示す比較結果ワードＯＶＦを生成する。また、周波数制御ワードＦＬＭＴ１が示す値が、しきい値ＴＨ１より大きくかつしきい値ＴＨ２以下である場合には“１”を示す比較結果ワードＯＶＦを生成し、しきい値ＴＨ２より大きくかつしきい値ＴＨ３以下である場合には“２”を示す比較結果ワードＯＶＦを生成する。周波数制御ワードＦＬＭＴ１が示す値がさらに大きい場合についても同様である。また、周波数制御ワードＦＬＭＴ１が示す値が、しきい値ＴＬ２以上でありかつしきい値ＴＬ１より小さい場合には“−１”を示す比較結果ワードＯＶＦを生成し、しきい値ＴＬ３以上でありかつしきい値ＴＬ２より小さい場合には“−２”を示す比較結果ワードＯＶＦを生成する。周波数制御ワードＦＬＭＴ１が示す値がさらに小さい場合についても同様である。

累積加算回路４２は、比較結果ワードＯＶＦが示す値を累積加算し、その累積加算結果を補正ワードＣＣＦとして出力するものである。

乗算回路４３は、補正ワードＣＣＦが示す値に所定数（この例では“８”）を乗算し、その乗算結果を補正ワードＦＣＦとして出力するものである。この例では、乗算回路４３は、補正ワードＣＣＦを３ビット分シフトすることにより、”８”を乗ずる演算を実現している。この乗算値“８”は、後述するように、粗調整用の可変容量バンク３３における各可変容量素子グループ３６内の可変容量素子３５の数に対応するものである。

この構成により、制御部２０では、例えば、周波数制御ワードＦＬＭＴ１がしきい値ＴＨ１より大きい値を示す場合には、比較結果ワードＯＶＦが示す値が大きくなり、補正ワードＦＣＦが示す値もまた大きくなるため、減算回路２５は周波数制御ワードＦＬＭＴ１が示す値を小さくする。また、例えば、周波数制御ワードＦＬＭＴ１がしきい値ＴＬ１より小さい値を示す場合には、比較結果ワードＯＶＦが示す値が小さくなり、補正ワードＦＣＦが示す値もまた小さくなるため、減算回路２５は周波数制御ワードＦＬＭＴ１が示す値を大きくする。このようにして、制御部２０では、周波数制御ワードＦＬＭＴ１の値がリミッタ２６により規定される範囲Ｒlimの範囲内（この例では−３２〜＋３１の範囲内）に収まるように、負帰還制御されるようになっている。

発振部３０は、図３に示したように、周波数制御ワードＣＴＭ，ＦＴＭに基づいて、周波数制御ワードＣＴＭ，ＦＴＭに応じた周波数ｆｏのクロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢを生成するものである。

図７は、発振部３０の一構成例を表すものである。発振部３０は、負性抵抗３１と、インダクタ３２と、可変容量バンク３３，３４とを有している。

負性抵抗３１は、トランジスタなどの能動素子を含んで構成されるものであり、一端と他端との間の抵抗値が負の極性をもつようにふるまうものである。負性抵抗３１の一端は、インダクタ３２の一端および可変容量バンク３３，３４の一端などに接続されるとともに、他端は、インダクタ３２の他端および可変容量バンク３３，３４の他端などに接続されている。

インダクタ３２の一端は、可変容量バンク３３，３４の一端および負性抵抗３１の一端などに接続され、他端は、可変容量バンク３３，３４の他端および負性抵抗３１の他端などに接続されている。

可変容量バンク３３は、粗調整用の周波数制御ワードＣＴＭに基づいて両端間のキャパシタンスが変化するものである。可変容量バンク３３の一端は、インダクタ３２の一端、可変容量バンク３４の一端、および負性抵抗３１の一端に接続されている。

図８は、可変容量バンク３３の一構成例を表すものである。可変容量バンク３３は、この例では、１２８個の可変容量素子グループ３６を有している。各可変容量素子グループ３６は、周波数制御ワードＣＴＭのビットＣＴＭ［１２７：０］のそれぞれと対応して設けられている。各可変容量素子グループ３６は、この例では、８つの可変容量素子３５を有している。この可変容量素子３５の数“８”は、乗算回路４３における乗算値“８”に対応するものである。可変容量素子３５は、容量制御端子に印加された電圧に基づいて両端間のキャパシタンスが変化するものである。これらの８つの可変容量素子３５は、互いに並列接続されるとともに、容量制御端子も互いに接続されている。これにより可変容量素子グループ３６は、可変容量素子３５の８倍のキャパシタンスを有する可変容量素子として機能するようになっている。可変容量素子グループ３６の８つの可変容量素子３５の容量制御端子には、周波数制御ワードＣＴＭの対応するビットに基づいて電圧が印加され、その印加された電圧に基づいて、可変容量素子グループ３６の両端間のキャパシタンスが変化するようになっている。これらの可変容量素子グループ３６は、互いに並列接続されている。この構成により、可変容量バンク３３では、周波数制御ワードＣＴＭに基づいて両端間のキャパシタンスが変化するようになっている。

可変容量バンク３４は、微調整用の周波数制御ワードＦＴＭに基づいて両端間のキャパシタンスが変化するものである。可変容量バンク３４の一端は、インダクタ３２の一端、可変容量バンク３３の一端、および負性抵抗３１の一端に接続されている。

図９は、可変容量バンク３４の一構成例を表すものである。可変容量バンク３４は、この例では、６４個の可変容量素子３５を有している。各可変容量素子３５は、周波数制御ワードＦＴＭのビットＦＴＭ［６３：０］のそれぞれと対応して設けられている。可変容量素子３５の容量制御端子には、周波数制御ワードＦＴＭの対応するビットに基づいて電圧が印加され、その印加された電圧に基づいて、可変容量素子３５の両端間のキャパシタンスが変化するようになっている。これらの可変容量素子３５は、互いに並列接続されている。この構成により、可変容量バンク３４では、周波数制御ワードＦＴＭに基づいて両端間のキャパシタンスが変化するようになっている。

可変容量バンク３３と可変容量バンク３４とでは、周波数制御ワードＣＴＭ，ＦＴＭのうちのビットが１つ変化したときの両端間のキャパシタンスの変化量が異なる。すなわち、この例では、周波数制御ワードＣＴＭのビットが１つ変化することによる可変容量バンク３３の両端間のキャパシタンスの変化量は、周波数制御ワードＦＴＭのビットが１つ変化することによる可変容量バンク３４の両端間のキャパシタンスの変化量の８倍になっている。

この構成により、発振部３０は、インダクタ３２のインダクタンス、および可変容量バンク３３，３４のキャパシタンスによって画定される共振周波数（周波数ｆｏ）で発振動作を行い、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢを生成する。その際、周波数制御ワードＣＴＭを変化させたときの周波数ｆｏの変化量は、周波数制御ワードＦＴＭを変化させたときの周波数ｆｏの変化量よりも大きくなる。これにより、発振部３０では、周波数制御ワードＣＴＭに基づいて周波数ｆｏの粗調整を行うとともに、周波数制御ワードＦＴＭに基づいて周波数ｆｏの微調整を行うことができるようになっている。

ここで、発振回路１５は、本開示における「発振回路」の一具体例に対応する。制御回路４０、加算回路２１、および減算回路２５は、本開示における「演算部」の一具体例に対応する。周波数制御ワードＦＢＩＮの値は、本開示における「第１の入力コード値」の一具体例に対応し、周波数制御ワードＣＢＩＮの値は、本開示における「第２の入力コード値」の一具体例に対応する。周波数制御ワードＦＬＭＴ１の値は、本開示における「第１のコード値」の一具体例に対応し、周波数制御ワードＣＢＩＮ２の値は、本開示における「第２のコード値」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の周波数シンセサイザ１の動作および作用について説明する。

（全体動作概要）
まず、図１，３，４などを参照して、周波数シンセサイザ１の全体動作概要を説明する。基準位相生成回路１１は、分周比ワードＦＣＷおよびクロック信号ＣＬＫに基づいて、基準位相ワードＰＷ１を生成する。位相比較回路１２は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成する。ループフィルタ１３は、位相誤差ワードＰＥＷおよびクロック信号ＣＬＫに基づいて、位相誤差ワードＰＥＷ２を生成する。利得調整回路１４は、位相誤差ワードＰＥＷ２に基づいて、周波数制御ワードＣＢＩＮ，ＦＢＩＮを生成する。発振回路１５は、周波数制御ワードＣＢＩＮ，ＦＢＩＮおよびクロック信号ＣＬＫに基づいて、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢを生成する。具体的には、発振回路１５では、制御部２０が、周波数制御ワードＣＢＩＮ，ＦＢＩＮおよびクロック信号ＣＬＫに基づいて、周波数制御ワードＣＢＩＮ，ＦＢＩＮを周波数制御ワードＣＴＭ，ＦＴＭに変換し、発振部３０が、周波数制御ワードＣＴＭ，ＦＴＭに基づいて、周波数制御ワードＣＴＭ，ＦＴＭに応じた周波数ｆｏのクロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢを生成する。位相検出回路１６は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢ、基準クロック信号ＲＥＦＣＬＫ、およびクロック信号ＣＬＫに基づいて、位相ワードＰＷ２を生成する。リタイミング回路１７は、基準クロック信号ＲＥＦＣＬＫをクロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢに基づくタイミングでリタイミングして、クロック信号ＣＬＫとして出力する。

制御部２０では、加算回路２１が、周波数制御ワードＣＢＩＮが示す値と補正ワードＣＣＦが示す値を加算して、その加算結果を示す周波数制御ワードＣＢＩＮ２を生成する。リミッタ２２は、周波数制御ワードＣＢＩＮ２が示す値が所定の範囲外である場合に、その値をその所定の範囲の下限値または上限値に制限することにより、周波数制御ワードＣＬＭＴを生成する。エンコーダ２３は、周波数制御ワードＣＬＭＴに基づいてサーモメータコードを生成する。フリップフロップ２４は、エンコーダ２３が生成したサーモメータコードをクロック信号ＣＬＫに基づくタイミングでリタイミングして、周波数制御ワードＣＴＭとして出力する。

減算回路２５は、周波数制御ワードＦＢＩＮが示す値から補正ワードＦＣＦが示す値を減算して、その減算結果を示す周波数制御ワードＦＬＭＴ１を生成する。制御回路４０は、周波数制御ワードＦＬＭＴ１およびクロック信号ＣＬＫに基づいて、補正ワードＣＣＦ，ＦＣＦを生成する。リミッタ２６は、周波数制御ワードＦＬＭＴ１が示す値が所定の範囲Ｒlimの範囲外である場合に、その値をその所定の範囲Ｒlimの下限値または上限値に制限することにより、周波数制御ワードＦＬＭＴ２を生成する。符号変換回路２７は、符号付き数値を示す周波数制御ワードＦＬＭＴ２を、符号なし数値を示す周波数制御ワードＦＵに変換する。エンコーダ２８は、周波数制御ワードＦＵに基づいてサーモメータコードを生成する。フリップフロップ２９は、エンコーダ２８が生成したサーモメータコードをクロック信号ＣＬＫに基づくタイミングでリタイミングして、周波数制御ワードＦＴＭとして出力する。

（詳細動作）
次に、周波数シンセサイザ１の詳細動作について説明する。周波数シンセサイザ１は、例えば、電源投入直後などの初期状態では、微調整用の周波数制御ワードＦＢＩＮを所定の値（例えば“０”）に固定し、粗調整用の周波数制御ワードＣＢＩＮを変化させることにより負帰還動作を行う。その際、補正ワードＣＣＦ，ＦＣＦが示す値は“０”を維持するため、制御部２０は、粗調整用の周波数制御ワードＣＢＩＮが示す値をサーモメータコードに変換することにより周波数制御ワードＣＴＭを生成する。そして、周波数シンセサイザ１は、この負帰還動作により、周波数ｆｏを目標周波数ｆtargetに近付ける（動作Ｐ１）。

そして、その後に、周波数シンセサイザ１は、粗調整用の周波数制御ワードＣＢＩＮを固定し、微調整用の周波数ワードＦＢＩＮを変化させることにより負帰還動作を行う。その際、制御回路４０は、周波数制御ワードＦＬＭＴ１の値が範囲Ｒlimの範囲内（この例では−３２〜＋３１の範囲内）に収まるように、補正ワードＦＣＦを生成するともに、その補正ワードＦＣＦに対応する補正ワードＣＣＦを生成する。そして、周波数シンセサイザ１は、この負帰還動作により、周波数ｆｏを目標周波数ｆtargetにより近付け、位相同期状態を実現する（動作Ｐ２）。

以下に、この動作Ｐ２について、詳細に説明する。まず最初に、周波数制御ワードＦＬＭＴ１が範囲Ｒlimの上限値付近の値を示す場合における動作を説明し、次に、周波数制御ワードＦＬＭＴ１が範囲Ｒlimの下限値付近の値を示す場合における動作を説明する

図１０は、周波数制御ワードＦＬＭＴ１が範囲Ｒlimの上限値付近の値を示す場合における、発振回路１５の動作のタイミング図を表すものであり、（Ａ）はクロック信号ＣＬＫの波形を示し、（Ｂ）は周波数制御ワードＦＢＩＮを示し、（Ｃ）は周波数制御ワードＦＬＭＴ１を示し、（Ｄ）は比較結果ワードＯＶＦを示し、（Ｅ）は補正ワードＣＣＦを示し、（Ｆ）は補正ワードＦＣＦを示し、（Ｇ）は周波数制御ワードＣＢＩＮを示し、（Ｈ）は周波数制御ワードＣＢＩＮ２を示し、（Ｉ）は周波数制御ワードＦＴＭを示す。この例では、粗調整用の周波数制御ワードＣＢＩＮは“６４”に固定され、周波数制御ワードＦＢＩＮが過渡的に変化している。これにより、発振回路１５の状態が、状態Ｓ１〜Ｓ７のように変化している。

図１１は、図１０に示した状態Ｓ１〜Ｓ７を、発振部３０の周波数制御特性を用いて表すものである。この図１１では、横軸は周波数制御ワードＦＬＭＴ１の値を示し、縦軸は周波数ｆｏを示している。

状態Ｓ１において、粗調整用の周波数制御ワードＣＢＩＮの値は“６４”であり（図１０（Ｇ））、微調整用の周波数制御ワードＦＢＩＮの値は“２０”である（図１０（Ｂ））。また、補正ワードＣＣＦの値が“０”であるため（図１０（Ｅ））、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”（＝６４＋０）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。同様に、補正ワードＦＣＦの値が“０”であるため（図１０（Ｆ））、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２０”（＝２０＋０）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５２”（＝２０＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２０”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１０（Ｄ））。

このようにして、状態Ｓ１では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２０”に応じた周波数ｆｏで発振する。

次に、状態Ｓ２において、微調整用の周波数制御ワードＦＢＩＮの値が“２５”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ１において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２および乗算回路４３は、補正ワードＣＣＦ，ＦＣＦの値をともに”０”にする（図１０（Ｅ），（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”（＝６４＋０）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２５”（＝２５＋０）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５７”（＝２５＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２５”は、しきい値ＴＨ１（＝２３）より大きくかつしきい値ＴＨ２（３１）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“１”にする（図１０（Ｄ））。

このようにして、状態Ｓ２では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２５”に応じた周波数ｆｏで発振する。

次に、状態Ｓ３において、微調整用の周波数制御ワードＦＢＩＮの値が“３０”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ２において、比較結果ワードＯＶＦの値が“１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“１”にするとともに（図１０（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“８”にする（図１０（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６５”（＝６４＋１）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６５”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２２”（＝３０−８）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５４”（＝２２＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２２”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１０（Ｄ））。

このようにして、状態Ｓ３では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６５”（ＣＴＭ＝６５）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２２”に応じた周波数ｆｏで発振する。

次に、状態Ｓ４において、微調整用の周波数制御ワードＦＢＩＮの値が“３７”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ３において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２は、補正ワードＣＣＦの値“１”を維持するとともに（図１０（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値“８”を維持する（図１０（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６５”（＝６４＋１）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６５”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２９”（＝３７−８）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“６１”（＝２９＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２９”は、しきい値ＴＨ１（２３）より大きくかつしきい値ＴＨ２（３１）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“１”にする（図１０（Ｄ））。

このようにして、状態Ｓ４では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６５”（ＣＴＭ＝６５）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２９”に応じた周波数ｆｏで発振する。

次に、状態Ｓ５において、微調整用の周波数制御ワードＦＢＩＮの値が“４２”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ４において、比較結果ワードＯＶＦの値が“１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“２”にするとともに（図１０（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“１６”にする（図１０（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６６”（＝６４＋２）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６６”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２６”（＝４２−１６）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５８”（＝２６＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２６”は、しきい値ＴＨ１（２３）より大きくかつしきい値ＴＨ２（３１）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“１”にする（図１０（Ｄ））。

このようにして、状態Ｓ５では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６６”（ＣＴＭ＝６６）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２６”に応じた周波数ｆｏで発振する。

次に、状態Ｓ６において、微調整用の周波数制御ワードＦＢＩＮの値が“４４”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ５において、比較結果ワードＯＶＦの値が“１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“３”にするとともに（図１０（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“２４”にする（図１０（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６７”（＝６４＋３）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６７”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２０”（＝４４−２４）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５２”（＝２０＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２０”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１０（Ｄ））。

このようにして、状態Ｓ６では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６７”（ＣＴＭ＝６７）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２０”に応じた周波数ｆｏで発振する。

次に、状態Ｓ７において、微調整用の周波数制御ワードＦＢＩＮの値が“４０”に変化する（図１０（Ｂ））。また、一つ前の状態Ｓ６において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２は、補正ワードＣＣＦの値“３”を維持するとともに（図１０（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値“２４”を維持する（図１０（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６７”（＝６４＋３）にし（図１０（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６７”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“１６”（＝４０−２４）にし（図１０（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“４８”（＝１６＋３２）にする（図１０（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“１６”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１０（Ｄ））。

このようにして、状態Ｓ７では、図１１に示したように、粗調整用の周波数制御ワードＣＴＭの値“６７”（ＣＴＭ＝６７）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“１６”に応じた周波数ｆｏで発振する。

図１２は、周波数制御ワードＦＬＭＴ１が範囲Ｒlimの下限値付近の値を示す場合における、発振回路１５の動作のタイミング図を表すものであり、（Ａ）はクロック信号ＣＬＫの波形を示し、（Ｂ）は周波数制御ワードＦＢＩＮを示し、（Ｃ）は周波数制御ワードＦＬＭＴ１を示し、（Ｄ）は比較結果ワードＯＶＦを示し、（Ｅ）は補正ワードＣＣＦを示し、（Ｆ）は補正ワードＦＣＦを示し、（Ｇ）は周波数制御ワードＣＢＩＮを示し、（Ｈ）は周波数制御ワードＣＢＩＮ２を示し、（Ｉ）は周波数制御ワードＦＴＭを示す。この例では、粗調整用の周波数制御ワードＣＢＩＮは“６４”に固定され、周波数制御ワードＦＢＩＮが過渡的に変化している。これにより、発振回路１５の状態が、状態Ｓ１１〜Ｓ１７のように変化している。

図１３は、図１２に示した状態Ｓ１１〜Ｓ１７を、発振部３０の周波数制御特性を用いて表すものである。

状態Ｓ１１において、粗調整用の周波数制御ワードＣＢＩＮの値は“６４”であり（図１２（Ｇ））、微調整用の周波数制御ワードＦＢＩＮの値は“−１９”である（図１２（Ｂ））。また、補正ワードＣＣＦの値が“０”であるため（図１２（Ｅ））、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”（＝６４＋０）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。同様に、補正ワードＦＣＦの値が“０”であるため（図１２（Ｆ））、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−１９”（＝−１９＋０）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“１３”（＝−１９＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−１９”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１２（Ｄ））。

このようにして、状態Ｓ１１では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−１９”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１２において、微調整用の周波数制御ワードＦＢＩＮの値が“−２９”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１１において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２および乗算回路４３は、補正ワードＣＣＦ，ＦＣＦの値をともに”０”にする（図１２（Ｅ），（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”（＝６４＋０）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−２９”（＝−２９＋０）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“３”（＝−２９＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−２９”は、しきい値ＴＬ２（−３２）以上でありかつしきい値ＴＬ１（−２４）より小さいため、比較回路４１は、比較結果ワードＯＶＦの値を“−１”にする（図１２（Ｄ））。

このようにして、状態Ｓ１２では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−２９”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１３において、微調整用の周波数制御ワードＦＢＩＮの値が“−３３”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１２において、比較結果ワードＯＶＦの値が“−１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“−１”にするとともに（図１２（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“−８”にする（図１２（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６３”（＝６４−１）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６３”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−２５”（＝−３３＋８）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“７”（＝−２５＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−２５”は、しきい値ＴＬ２（−３２）以上でありかつしきい値ＴＬ１（−２４）より小さいため、比較回路４１は、比較結果ワードＯＶＦの値を“−１”にする（図１２（Ｄ））。

このようにして、状態Ｓ１３では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６３”（ＣＴＭ＝６３）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−２５”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１４において、微調整用の周波数制御ワードＦＢＩＮの値が“−３８”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１３において、比較結果ワードＯＶＦの値が“−１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“−２”にするとともに（図１２（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“−１６”にする（図１２（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６２”（＝６４−２）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６２”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−２２”（＝−３８＋１６）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“１０”（＝−２２＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−２２”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１２（Ｄ））。

このようにして、状態Ｓ１４では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６２”（ＣＴＭ＝６２）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−３８”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１５において、微調整用の周波数制御ワードＦＢＩＮの値が“−４１”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１４において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２は、補正ワードＣＣＦの値“−２”を維持するとともに（図１２（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値“−１６”を維持する（図１２（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６２”（＝６４−２）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６２”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−２５”（＝−４１＋１６）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“７”（＝−２５＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−２５”は、しきい値ＴＬ２（−３２）以上でありかつしきい値ＴＬ１（−２４）より小さいため、比較回路４１は、比較結果ワードＯＶＦの値を“−１”にする（図１２（Ｄ））。

このようにして、状態Ｓ１５では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６２”（ＣＴＭ＝６２）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−２５”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１６において、微調整用の周波数制御ワードＦＢＩＮの値が“−４４”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１５において、比較結果ワードＯＶＦの値が“−１”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“−３”にするとともに（図１２（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“−２４”にする（図１２（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６１”（＝６４−３）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６１”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−２０”（＝−４４＋２４）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“１２”（＝−２０＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−２０”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１２（Ｄ））。

このようにして、状態Ｓ１６では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６１”（ＣＴＭ＝６１）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−２０”に応じた周波数ｆｏで発振する。

次に、状態Ｓ１７において、微調整用の周波数制御ワードＦＢＩＮの値が“−４２”に変化する（図１２（Ｂ））。また、一つ前の状態Ｓ１６において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２は、補正ワードＣＣＦの値“−３”を維持するとともに（図１２（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値“−２４”を維持する（図１２（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６１”（＝６４−３）にし（図１２（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６１”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“−１８”（＝−４２＋２４）にし（図１２（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“１４”（＝−１８＋３２）にする（図１２（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“−１８”は、しきい値ＴＬ１（−２４）以上でありかつしきい値ＴＨ１（２３）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“０”にする（図１２（Ｄ））。

このようにして、状態Ｓ１７では、図１３に示したように、粗調整用の周波数制御ワードＣＴＭの値“６１”（ＣＴＭ＝６１）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“−１８”に応じた周波数ｆｏで発振する。

発振回路１５では、図１１に示したように、ある状態において、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１よりも大きくなった場合（例えば状態Ｓ２，Ｓ４，Ｓ５）には、その次の状態において、粗調整用の周波数制御ワードＣＴＭの値を高くし、粗調整用の可変容量バンク３３の設定を切り替える。また、同様に、発振回路１５では、図１３に示したように、ある状態において、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＬ１よりも小さくなった場合（例えば状態Ｓ１２，Ｓ１３，Ｓ１５）には、その次の状態において、粗調整用の周波数制御ワードＣＴＭの値を低くし、粗調整用の可変容量バンク３３の設定を切り替える。これにより、周波数制御ワードＦＬＭＴ１の値を範囲Ｒlimの範囲内（この例では−３２〜＋３１の範囲内）に収めつつ、周波数制御範囲を広くすることができる。

すなわち、例えば、粗調整用の可変容量バンク３３の設定を切り替えない場合には、図１１において、状態Ｓ３〜Ｓ７は状態Ｄ３〜Ｄ７に示したようになり、図１３において、状態Ｓ１３〜Ｓ１７は状態Ｄ１３〜Ｄ１７に示したようになる。すなわち、この場合、微調整用の周波数制御ワードＦＬＭＴ１の値をより広い範囲で変化させる必要がある。また、周波数制御範囲の上限近くまたは下限近くで動作させる場合には、周波数制御ワードの値が上限値または下限値を超えてしまい、周波数ｆｏが飽和してしまうおそれがある。

一方、発振回路１５では、粗調整用の可変容量バンク３３の設定を切り替えるようにしている。これにより、微調整用の周波数制御ワードＦＬＭＴ１の値を狭い範囲内で変化させつつ、周波数制御範囲を広くすることができ、周波数ｆｏが飽和するおそれを低減することができる。

また、発振回路１５では、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１よりも大きくなった場合やしきい値ＴＬ１よりも小さくなった場合に、粗調整用の可変容量バンク３３の設定を切り替えるようにしたので、可変容量バンク３３の設定を切り替える頻度を少なくすることができる。

すなわち、例えば、図１１に示したように、状態Ｓ５から状態Ｓ６に遷移する場合には、発振回路１５では、周波数ｆｏを上げる制御が行われ、粗調整用の可変容量バンク３３の設定が切り替わる。一方、状態Ｓ６から状態Ｓ７に遷移する場合には、発振回路１５では、周波数ｆｏを下げる制御が行われるが、粗調整用の可変容量バンク３３の設定は維持されている。すなわち、状態Ｓ６では、周波数制御ワードＦＬＭＴ１の値をしきい値ＴＨ１以下に維持したまま、周波数制御ワードＣＴＭの値を大きくすることにより高い周波数ｆｏを実現している。よって、状態Ｓ６から状態Ｓ７に遷移する場合において、粗調整用の周波数制御ワードＣＴＭの値を維持したまま、微調整用の周波数制御ワードＦＬＭＴ１の値を小さくすることにより、周波数ｆｏを下げることができる。

同様に、例えば図１３に示したように、状態Ｓ１５から状態Ｓ１６に遷移する場合には、発振回路１５では、周波数ｆｏを下げる制御が行われ、粗調整用の可変容量バンク３３の設定が切り替わる。一方、状態Ｓ１６から状態Ｓ１７に遷移する場合には、発振回路１５では、周波数ｆｏを上げる制御が行われるが、粗調整用の可変容量バンク３３の設定は維持されている。すなわち、状態Ｓ１６では、周波数制御ワードＦＬＭＴ１の値をしきい値ＴＬ１以上に維持したまま、周波数制御ワードＣＴＭの値を小さくすることにより低い周波数ｆｏを実現している。よって、状態Ｓ１６から状態Ｓ１７に遷移する場合において、粗調整用の周波数制御ワードＣＴＭの値を維持したまま、微調整用の周波数制御ワードＦＬＭＴ１の値を大きくすることにより、周波数ｆｏを上げることができる。

このように、粗調整用の可変容量バンク３３の設定を変化させることにより周波数ｆｏを一旦変化させたのちに、元の周波数ｆｏに戻す場合には、粗調整用の可変容量バンク３３の設定を維持し、微調整用の可変容量バンク３４の設定を変化させる。これにより、粗調整用の可変容量バンク３３の設定を切り替える頻度を少なくすることができ、以下に説明するように、可変容量バンク３３の設定を切り替えに起因する位相雑音を低減することができる。

図１４は、発振回路１５の動作のタイミング図を表すものである。図１４において、周波数範囲Ｒｆは、微調整用の周波数制御ワードＦＴＭにより制御可能な周波数範囲である。

タイミングｔ０〜ｔ２の期間において、前段の利得調整回路１４は、周波数制御ワードＣＢＩＮ，ＦＢＩＮを介して、発振回路１５に対して周波数ｆｏを徐々に高くするように指示する。

タイミングｔ０〜ｔ１の期間において、発振回路１５では、微調整用の周波数制御ワードＦＴＭが変化し、周波数ｆｏが徐々に高くなる。この期間では、周波数制御ワードＦＬＭＴ１の値はしきい値ＴＬ１以上でありかつしきい値ＴＨ１以下であるため、制御部２０は、粗調整用の周波数制御ワードＣＴＭを変化させない。これにより、粗調整用の可変容量バンク３３の設定の切り替えは生じず、周波数範囲Ｒｆは固定される。

そして、タイミングｔ１〜ｔ２の期間において、発振回路１５では、粗調整用の周波数制御ワードＣＴＭが徐々に変化し、周波数ｆｏが引き続き高くなる。この期間では、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１より大きくなるため、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を徐々に高くする。これにより、粗調整用の可変容量バンク３３の設定が切り替わり、周波数範囲Ｒｆが徐々に移動する。

そして、タイミングｔ２以降において、前段の利得調整回路１４は、周波数制御ワードＣＢＩＮ，ＦＢＩＮを介して、発振回路１５に対して周波数ｆｏをやや下げるように指示する。発振回路１５では、微調整用の周波数制御ワードＦＴＭが変化し、周波数ｆｏがやや下がる。このタイミングｔ２以降では、周波数制御ワードＦＬＭＴ１の値はしきい値ＴＨ１以下になるため、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を維持する。これにより、粗調整用の可変容量バンク３３の設定の切り替えは生じず、周波数範囲Ｒｆは固定される。

以上のように、発振回路１５では、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１よりも大きくなった場合やしきい値ＴＬ１よりも小さくなった場合に、粗調整用の可変容量バンク３３の設定を切り替えるようにしたので、可変容量バンク３３の設定を切り替える頻度を少なくすることができる。すなわち、例えば、前段の利得調整回路から供給される周波数制御ワードの値と所定のしきい値とを比較し、その大小関係により粗調整用の可変容量バンク３３の設定を切り替えるように構成した場合には、図１５に示したように、粗調整用の可変容量バンク３３の設定が頻繁に切り替わるおそれがある。この例では、タイミングｔ１０〜ｔ１１の期間、およびタイミングｔ１２〜ｔ１３の期間では、周波数ｆ１〜ｆ２の周波数範囲Ｒｆ１が設定され、タイミングｔ１１〜ｔ１２の期間、およびタイミングｔ１３以降では、周波数ｆ２〜ｆ３の周波数範囲Ｒｆ２が設定されている。これにより、タイミングｔ１１，ｔ１２，ｔ１３において、粗調整用の可変容量バンク３３の設定が切り替わる。特に、目標周波数ｆtargetが、周波数範囲Ｒｆ１，Ｒｆ２の境界の周波数ｆ２付近である場合には、さらに可変容量バンク３３の設定が頻繁に切り替わるおそれがある。このように、粗調整用の可変容量バンク３３の設定が切り替わると、位相雑音が生じてしまうおそれがある。

一方、発振回路１５では、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１よりも大きくなった場合やしきい値ＴＬ１よりも小さくなった場合に、粗調整用の可変容量バンク３３の設定を切り替えるようにした。これにより、図１４に示したように、粗調整用の可変容量バンク３３の設定の切り替えが生じる頻度を下げることができ、可変容量バンク３３の設定の切り替えに起因する位相雑音を低減することができる。

次に、前段の利得調整回路１４が、周波数制御ワードＦＢＩＮをより大きなステップで変化させた場合の発振回路１５の動作について説明する。

図１６は、周波数制御ワードＦＬＭＴ１が範囲Ｒlimの上限値付近の値を示す場合における、発振回路１５の動作のタイミング図を表すものであり、（Ａ）はクロック信号ＣＬＫの波形を示し、（Ｂ）は周波数制御ワードＦＢＩＮを示し、（Ｃ）は周波数制御ワードＦＬＭＴ１を示し、（Ｄ）は比較結果ワードＯＶＦを示し、（Ｅ）は補正ワードＣＣＦを示し、（Ｆ）は補正ワードＦＣＦを示し、（Ｇ）は周波数制御ワードＣＢＩＮを示し、（Ｈ）は周波数制御ワードＣＢＩＮ２を示し、（Ｉ）は周波数制御ワードＦＴＭを示す。この例では、粗調整用の周波数制御ワードＣＢＩＮは“６４”に固定され、周波数制御ワードＦＢＩＮが過渡的に変化している。これにより、発振回路１５の状態が、状態Ｓ２１，Ｓ２４〜Ｓ２７のように変化している。

図１７は、図１６に示した状態Ｓ２１，Ｓ２４〜Ｓ２７を、発振部３０の周波数制御特性を用いて表すものである。

状態Ｓ２１では、図１０，１１の状態Ｓ１と同様に、粗調整用の周波数制御ワードＣＢＩＮの値は“６４”であり（図１６（Ｇ））、微調整用の周波数制御ワードＦＢＩＮの値は“２０”である（図１６（Ｂ））。補正ワードＣＣＦの値が“０”であるため（図１６（Ｅ））、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”にし（図１６（Ｈ））、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。補正ワードＦＣＦの値が“０”であるため（図１６（Ｆ））、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２０”にし（図１６（Ｃ））、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５２”にする（図１６（Ｉ））。そして、比較回路４１は、この周波数制御ワードＦＬＭＴ１の値“２０”に基づいて、比較結果ワードＯＶＦの値を“０”にする（図１６（Ｄ））。これにより、状態Ｓ２１では、図１７に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２０”に応じた周波数ｆｏで発振する。

次に、状態Ｓ２４において、微調整用の周波数制御ワードＦＢＩＮの値が“３７”に変化する（図１６（Ｂ））。また、一つ前の状態Ｓ２１において、比較結果ワードＯＶＦの値が“０”であったため、累積加算回路４２は、補正ワードＣＣＦ，ＦＣＦの値をともに”０”にする（図１６（Ｅ），（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６４”（＝６４＋０）にし（図１６（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６４”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“３７”（＝３７−０）にし（図１６（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“６３”にする（図１６（Ｉ））。すなわち、周波数制御ワードＦＬＭＴ１の値“３７”がリミッタ２６により上限値（３１）に制限されるため、微調整用の周波数制御ワードＦＴＭの値が“６３”（＝３１＋３２）になる。この周波数制御ワードＦＬＭＴ１の値“３７”は、しきい値ＴＨ２（３１）より大きくかつしきい値ＴＨ２（３９）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“２”にする（図１６（Ｄ））。

このようにして、状態Ｓ２４では、図１７に示したように、粗調整用の周波数制御ワードＣＴＭの値“６４”（ＣＴＭ＝６４）に対応した周波数制御特性が引き続き選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“３１”に応じた周波数ｆｏで発振する。

次に、状態Ｓ２５において、微調整用の周波数制御ワードＦＢＩＮの値が“４２”に変化する（図１６（Ｂ））。また、一つ前の状態Ｓ２４において、比較結果ワードＯＶＦの値が“２”であったため、累積加算回路４２は、補正ワードＣＣＦの値を“２”にするとともに（図１６（Ｅ））、乗算回路４３は、補正ワードＦＣＦの値を“１６”にする（図１６（Ｆ））。これにより、加算回路２１は、周波数制御ワードＣＢＩＮ２の値を“６６”（＝６４＋２）にし（図１６（Ｈ））、その結果、制御部２０は、粗調整用の周波数制御ワードＣＴＭの値を“６６”にする。また、減算回路２５は、周波数制御ワードＦＬＭＴ１の値を“２６”（＝４２−１６）にし（図１６（Ｃ））、その結果、制御部２０は、微調整用の周波数制御ワードＦＴＭの値を“５８”（＝２６＋３２）にする（図１６（Ｉ））。この周波数制御ワードＦＬＭＴ１の値“２６”は、しきい値ＴＨ１（２３）より大きくかつしきい値ＴＨ２（３１）以下であるため、比較回路４１は、比較結果ワードＯＶＦの値を“１”にする（図１６（Ｄ））。

このようにして、状態Ｓ２５では、図１７に示したように、粗調整用の周波数制御ワードＣＴＭの値“６６”（ＣＴＭ＝６６）に対応した周波数制御特性が選択され、発振部３０は、周波数制御ワードＦＬＭＴ１の値“２６”に応じた周波数ｆｏで発振する。

すなわち、この例では、図１０，１１の場合と異なり、状態Ｓ２４から状態Ｓ２５に変化する際、粗調整用の周波数制御ワードＣＴＭの値を、２つ変化させている。これにより、粗調整用の可変容量バンク３３の設定をより早く変えることができる。

その後の状態Ｓ２６，Ｓ２７の動作は、図１０，１１に示した状態Ｓ６，Ｓ７と同様である。

このように、発振回路１５では、図６に示したように、比較回路４１が、周波数制御ワードＦＬＭＴ１の値と複数のしきい値とを比較するようにした。これにより、周波数制御ワードＦＢＩＮが大きなステップで変化した場合には、補正ワードＣＣＦを大きく変化させることができるため、粗調整用の可変容量バンク３３の設定をより早く変えることができる。

［効果］
以上のように本実施の形態では、周波数制御ワードＦＬＭＴ１の値がしきい値ＴＨ１よりも大きくなった場合やしきい値ＴＬ１よりも小さくなった場合に、粗調整用の可変容量バンクの設定を切り替えるようにしたので、粗調整用の可変容量バンクの設定を切り替える頻度を少なくすることができ、位相雑音を低減することができる。

［変形例１］
周波数シンセサイザの構成は、図１の構成に限定されるものではない。以下に、他の構成について詳細に説明する。

図１８は、本変形例に係る周波数シンセサイザ２の一構成例を表すものである。この周波数シンセサイザ２は、アナログＰＬＬと類似の構成を有するものである。周波数シンセサイザ２は、位相検出回路５１と、分周回路５６とを有している。

位相検出回路５１は、基準クロック信号ＲＥＦＣＬＫおよびクロック信号ＤＩＶＣＬＫに基づいて、これらの信号の位相誤差値を求め、位相誤差値を位相誤差ワードＰＥＷとして出力するものである。位相検出回路５１は、例えば、ＴＤＣ（Time To Digital Converter）を用いて構成されるものである。

分周回路５６は、クロック信号ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢにより構成される差動信号を、分周比ワードＦＣＷが示す分周比で分周し、クロック信号ＤＩＶＣＬＫとして出力するものである。そして、分周回路５６は、このクロック信号ＤＩＶＣＬＫを、位相検出回路５１に加え、ループフィルタ１３および発振回路１５にも供給する。

この構成でも、上記実施の形態に係る周波数シンセサイザ１と同様の効果を得ることができる。

以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の実施の形態等では、例えば、可変容量素子グループ３６における可変容量素子３５の素子数を“８”にするとともに、乗算回路４３における乗算値を“８”にしたが、これに限定されるものではなく、この素子数と乗算値とが互いに等しければ、どのような数であってもよい。乗算回路４３における演算をビットのシフトにより実現する場合には、この素子数および乗算値を２のべき乗（例えば４や１６など）にすることが望ましい。

また、上記の実施の形態では、周波数制御ワードＣＢＩＮ，ＦＢＩＮ，ＣＴＭ，ＦＴＭなどのビット数をそれぞれ例示したが、これに限定されるものではなく、所望の性能を発揮できる範囲で変更してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成する演算部と、
前記第１のコード値に基づいて第１の感度で発振信号の周波数が変化し、前記第２のコード値に基づいて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
を備えた発振回路。

（２）前記第１の入力コード値の補正による前記発振信号の周波数の変化方向と、前記第２の入力コード値の補正による前記発振信号の周波数の変化方向とは、互いに反対方向である
前記（１）に記載の発振回路。

（３）前記第２の入力コード値の補正量は、前記第１の感度と前記第２の感度との感度比、および前記第１の入力コード値の補正量に応じた量である
前記（１）または（２）に記載の発振回路。

（４）前記演算部は、
前記第１のコード値と、前記第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成する比較部と、
前記比較結果値を累積加算して累積値を求める累積加算部と、
前記累積値に基づいて前記第１の入力コード値を補正するとともに前記第２の入力コード値を補正する補正部と
を有する
前記（１）から（３）のいずれかに記載の発振回路。

（５）前記比較部は、さらに、前記第１のコード値と、前記第１の所定範囲の上限値および下限値とを比較して、前記比較結果値を生成する
前記（４）に記載の発振回路。

（６）前記比較結果値は、前記第１のコード値が前記第２の所定の範囲の上限値よりも大きい場合には正の値であり、前記第１のコード値が前記第２の所定の範囲の下限値よりも小さい場合には負の値であり、
前記補正部は、前記第２の入力コード値を前記累積値の分だけ増やすことにより前記第２の入力コードを補正し、前記第１の入力コード値を、前記第１の感度を前記第２の感度で除算した値と前記累積値との積の分だけ減らすことにより前記第１の入力コード値を補正する
前記（４）または（５）に記載の発振回路。

（７）前記発振部は、
インダクタと
前記インダクタと並列接続され、前記第１のコード値に基づいて容量値が変化する第１の可変容量バンクと、
前記インダクタと並列接続され、前記第２のコード値に基づいて容量値が変化する第２の可変容量バンクと
を有する
前記（１）から（６）のいずれかに記載の発振回路。

（８）前記第１の可変容量バンクは、前記第１の感度に対応する変化率で容量値が変化する第１の可変容量素子を複数有し、
前記第２の可変容量バンクは、前記第２の感度に対応する変化率で容量値が変化する第２の可変容量素子を複数有する
前記（７）に記載の発振回路。

（９）基準位相信号を生成する基準位相生成回路と、
前記基準位相信号と帰還位相信号との位相差を検出する位相比較回路と、
前記位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成する周波数制御回路と、
前記第１の入力コード値および前記第２の入力コード値に基づいて発振信号を生成する発振回路と、
前記発振信号の位相を求めて前記帰還位相信号として出力する位相検出回路と
を備え、
前記発振回路は、
前記第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて前記第２の入力コード値を補正して第２のコード値を生成する演算部と、
前記第１のコード値に応じて第１の感度で発振信号の周波数が変化し、前記第２のコード値に応じて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
を有する
周波数シンセサイザ。

（１０）入力クロック信号と帰還クロック信号との間の位相差を検出する位相比較回路と、
前記位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成する周波数制御回路と、
前記第１の入力コード値および前記第２の入力コード値に基づいて発振信号を生成する発振回路と、
前記発振信号を分周して前記帰還クロック信号を生成する分周回路と
を備え、
前記発振回路は、
前記第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて前記第２の入力コード値を補正して第２のコード値を生成する演算部と、
前記第１のコード値に応じて第１の感度で発振信号の周波数が変化し、前記第２のコード値に応じて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
を有する
周波数シンセサイザ。

１，２…周波数シンセサイザ、１１…基準位相生成回路、１２…位相比較回路、１３…ループフィルタ、１４…利得調整回路、１５…発振回路、１６…位相検出回路、１７…リタイミング回路、２０…制御部、２１…加算回路、２２…リミッタ、２３…エンコーダ、２４…フリップフロップ、２５…減算回路、２６…リミッタ、２７…符号変換回路、２８…エンコーダ、２９…フリップフロップ、３０…発振部、３１…負性抵抗、３２…インダクタ、３３，３４…可変容量バンク、３５…可変容量素子、３６…可変容量素子グループ、４０…制御回路、４１…比較回路、４２…累積加算回路、４３…乗算回路、５１…位相検出回路、５７…分周回路、ＣＢＩＮ，ＣＢＩＮ２，ＣＬＭＴ，ＣＴＭ，ＦＢＩＮ，ＦＬＭＴ１，ＦＬＭＴ２，ＦＴＭ，ＦＵ…周波数制御ワード、ＣＣＦ…ＦＣＦ…補正ワード、ＣＬＫ…クロック信号、ＤＣＯＣＬＫ，ＤＣＯＣＬＫＢ…クロック信号、ＦＣＷ…分周比ワード、ｆｏ…周波数、ＯＶＦ…比較結果ワード、ＰＥＷ，ＰＥＷ２…位相誤差ワード、ＰＷ１…基準位相ワード、ＰＷ２…位相ワード、ＲＥＦＣＬＫ…基準クロック信号、Ｒlim…範囲、ＴＨ１，ＴＨ２，ＴＨ３，ＴＬ１，ＴＬ２，ＴＬ３…しきい値。

Claims (9)

1. 第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて第２の入力コード値を補正して第２のコード値を生成する演算部と、
   前記第１のコード値に基づいて第１の感度で発振信号の周波数が変化し、前記第２のコード値に基づいて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
   を備え、
   前記演算部は、
   前記第１のコード値と、前記第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成する比較部と、
   前記比較結果値を累積加算して累積値を求める累積加算部と、
   前記累積値に基づいて前記第１の入力コード値を補正するとともに前記第２の入力コード値を補正する補正部と
   を有する
   発振回路。
2. 前記第１の入力コード値の補正による前記発振信号の周波数の変化方向と、前記第２の入力コード値の補正による前記発振信号の周波数の変化方向とは、互いに反対方向である
   請求項１に記載の発振回路。
3. 前記第２の入力コード値の補正量は、前記第１の感度と前記第２の感度との感度比、および前記第１の入力コード値の補正量に応じた量である
   請求項１または請求項２に記載の発振回路。
4. 前記比較部は、さらに、前記第１のコード値と、前記第１の所定の範囲の上限値および下限値とを比較して、前記比較結果値を生成する
   請求項１から請求項３のいずれか一項に記載の発振回路。
5. 前記比較結果値は、前記第１のコード値が前記第２の所定の範囲の上限値よりも大きい場合には正の値であり、前記第１のコード値が前記第２の所定の範囲の下限値よりも小さい場合には負の値であり、
   前記補正部は、前記第２の入力コード値を前記累積値の分だけ増やすことにより前記第２の入力コード値を補正し、前記第１の入力コード値を、前記第２の感度を前記第１の感度で除算した値と前記累積値との積の分だけ減らすことにより前記第１の入力コード値を補正する
   請求項１から請求項４のいずれか一項に記載の発振回路。
6. 前記発振部は、
   インダクタと
   前記インダクタと並列接続され、前記第１のコード値に基づいて容量値が変化する第１の可変容量バンクと、
   前記インダクタと並列接続され、前記第２のコード値に基づいて容量値が変化する第２の可変容量バンクと
   を有する
   請求項１から請求項５のいずれか一項に記載の発振回路。
7. 前記第１の可変容量バンクは、前記第１の感度に対応する変化率で容量値が変化する第１の可変容量素子を複数有し、
   前記第２の可変容量バンクは、前記第２の感度に対応する変化率で容量値が変化する第２の可変容量素子を複数有する
   請求項６に記載の発振回路。
8. 基準位相信号を生成する基準位相生成回路と、
   前記基準位相信号と帰還位相信号との位相差を検出する位相比較回路と、
   前記位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成する周波数制御回路と、
   前記第１の入力コード値および前記第２の入力コード値に基づいて発振信号を生成する発振回路と、
   前記発振信号の位相を求めて前記帰還位相信号として出力する位相検出回路と
   を備え、
   前記発振回路は、
   前記第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて前記第２の入力コード値を補正して第２のコード値を生成する演算部と、
   前記第１のコード値に応じて第１の感度で発振信号の周波数が変化し、前記第２のコード値に応じて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
   を有し、
   前記演算部は、
   前記第１のコード値と、前記第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成する比較部と、
   前記比較結果値を累積加算して累積値を求める累積加算部と、
   前記累積値に基づいて前記第１の入力コード値を補正するとともに前記第２の入力コード値を補正する補正部と
   を有する
   周波数シンセサイザ。
9. 入力クロック信号と帰還クロック信号との間の位相差を検出する位相比較回路と、
   前記位相比較回路における検出結果に基づいて第１の入力コード値および第２の入力コード値を生成する周波数制御回路と、
   前記第１の入力コード値および前記第２の入力コード値に基づいて発振信号を生成する発振回路と、
   前記発振信号を分周して前記帰還クロック信号を生成する分周回路と
   を備え、
   前記発振回路は、
   前記第１の入力コード値を補正することにより、前記第１の入力コード値のとりうる範囲より狭い第１の所定の範囲内の第１のコード値を生成し、前記第１の入力コード値の補正量に応じて前記第２の入力コード値を補正して第２のコード値を生成する演算部と、
   前記第１のコード値に応じて第１の感度で発振信号の周波数が変化し、前記第２のコード値に応じて前記第１の感度よりも高い第２の感度で前記発振信号の周波数が変化する発振部と
   を有し、
   前記演算部は、
   前記第１のコード値と、前記第１の所定の範囲よりも狭い第２の所定の範囲の上限値および下限値とを比較して比較結果値を生成する比較部と、
   前記比較結果値を累積加算して累積値を求める累積加算部と、
   前記累積値に基づいて前記第１の入力コード値を補正するとともに前記第２の入力コード値を補正する補正部と
   を有する
   周波数シンセサイザ。

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