JP5010705B2 - デジタル制御発振器 - Google Patents

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Description

本発明は、デジタル制御発振器に関するものである。
近年、無線LAN機器等の無線通信装置では、PLL(Phase Locked Loop)回路の制御信号をすべてデジタル化したADPLL(All Digital PLL)回路が用いられている。ADPLL回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
ADPLL回路は、デジタルループフィルタ、デジタル制御発振器(DCO:Digitally-C
ontrolled Oscillator)、カウンタ、及び時間デジタル変換器(TDC:Time-to-Digital Converter)を備える。カウンタはDCOの出力CKVをカウントし、DCOの出力CKVで同期化した参照信号REFに基づいてカウント値CNTVを出力する。TDCは、参照信号REFに同期して、DCOの出力CKVの1周期以下の位相差dを取り出す。カウント値CNTVと位相差dとを加算した値と、位相制御信号との比較結果(差分)がデジタルループフィルタに与えられる。DCOの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
DCOを制御する場合に、Unary制御型(例えば、非特許文献1参照)とBinary制御型の周波数制御方法がある。Unary制御型では、制御線の数が多くなるため、消費電力および実装面積が大きくなるという問題がある。また、Binary制御型では、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響でスイッチングによるノイズが発生しやすいという問題がある。
Mike Shuo-Wei Chen, Davis Su, Srenik Mehta "26.3 A Calibration-Free 800MHz Fractional-N Digital PLL with Embedded TDC", 2010 IEEE International Solid-State Circuits Conference
本発明は、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することを目的とする。
本発明の一態様によれば、発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Nビットの前記発振器制御ワードを、上位N−A(但し、A≧1で、N>A)ビットと下位Aビットに分割し、前記上位N−AビットをN−AビットのBynary制御を行う第1のコードに、前記下位Aビットを2^(A+1)−2ビットのUnary制御を行う第2のコードに変換して出力する制御手段と、前記制御手段から出力される第1および第2のコードに応じた発振周波数の発振信号を出力する発振器と、を備えたデジタル制御発振器が提供される。
本発明によれば、周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供することが可能となる。
図1は、本実施の形態に係るDCOを適用したADPLLの基本構成を示すブロック図である。 図2は、DCOを従来のUnary制御(255bit)するスイッチ機構の概略を示す図である。 図3は、DCOを従来のBinary制御(8bit)する場合のスイッチ機構の概略を示す図である。 図4は、本実施の形態に係るDCOの概略の構成例を示す図である。 図5は、OTW[2:0」とOTWu[13:0]の対応関係を示す図である。 図6は、コントローラのデータ変換を説明するためのフローチャートである。 図7は、OTWと、OTWb[7:3]、OTWu[13:0]の具体例を説明するための図である。 図8は、スイッチの構成例を示す図である。 図9は、実施の形態2に係るDCOの概略の構成例を示す図である。 図10は、OTW[A−1:0」とOTWu[2×(2^A−1):0]の対応関係を示す図である。 図11は、容量制御型のDCOの構成例を示す図である。
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
(実施の形態1)
図1は、本実施の形態に係るDCOを適用したADPLLの基本構成を示すブロック図である。まず、図1を参照して、ADPLLの構成と動作について簡単に説明する。
図1に示すADPLLは、DCO1と、カウンタ2と、リタイミング回路であるフリップフロップ3と、TDC4と、アキュムレータ5と、デジタル位相比較器を構成する加算器6,7と、ループフィルタとして機能するデジタルフィルタ8と、ゲイン補正器9とを備えている。
DCO1は、ゲイン補正器9から入力される発振器制御ワードOTW(Oscillator Tuning Word)が示す周波数Fcの発振信号CKVを出力する。フリップフロップ3は、外部からデータ入力端子Dに入力される参照信号REF(Reference Signal)をDCO1が出力する発振信号CKVに同期して取り込み、データ出力端子Qからその同期化した参照信号REFを出力する。
カウンタ2は、DCO1が出力する発振信号CKVの周期数を積算するアキュムレータ2aを備え、フリップフロップ3が出力する、発振信号CKVに同期した参照信号REFの入力時におけるアキュムレータ2aの積算値CNTVを加算器6の一方の加算入力端子に出力する。
TDC4は、DCO1の発振信号CKVを多段に遅延する遅延回路と、該遅延回路の各遅延段の出力を外部からの参照信号REFに同期して取り込む複数のフリップフロップと、該複数のフリップフロップの出力状態から発振信号CKVの1周期以下の位相情報を生成する回路とを備え、その生成した1周期以下の位相情報dを加算器6の他方の加算入力端子に出力する。
加算器6は、カウンタ2からの積算値CNTVを整数部とし、TDC4からの1周期以下の位相情報dを小数部とする形で両者を加算する。加算器6の加算結果は、参照信号REFの周波数Frefで規格化した位相情報として加算器7の減算入力端子に与えられる。加算器7の加算入力端子には、アキュムレータ5の出力が入力される。
アキュムレータ5は、外部から、周波数制御ワードFCW(Frequency Command Word)としてDCO1の発振周波数Fcと参照信号REFの周波数Frefとの比「Fc/Fref」が入力され、また、参照信号REFが入力される。アキュムレータ5は、比「Fc/Fref」を時間積分して位相情報に変換し、参照信号REFが入力した時の位相情報を位相制御情報として加算器7の加算入力端子に出力する。
加算器7は、アキュムレータ5からの位相制御情報と加算器6からの位相情報との減算を行って位相誤差情報を生成する。デジタルフィルタ8は、ループフィルタとして加算器7が出力する位相誤差情報について低域通過処理を施しDCO1に対する制御値を生成する。ゲイン補正器9は、デジタルフィルタ8が生成した制御値に係数Kを乗算しDCO1が有する制御値に対する周波数利得分を補正した制御コードOTWを生成する。以上の繰り返し動作によって、比「Fc/Fref」をnとすれば、Fc=n×Frefが成立するように、DCO1の発振周波数が制御される。
図2〜図8を参照して、本実施の形態にかかるDCO1を従来技術と対比して詳細に説明する。図2は、DCOを従来のUnary制御(255bit)する場合のスイッチ機構の概略を示している。図3は、DCOを従来のBinary制御(8bit)する場合のスイッチ機構の概略を示している。
DCOを255値で制御する場合、Unary制御の場合は、図2に示すように、OTWを255Bitとし、255個のスイッチ101と、255個の定電流源102が必要になるため、制御線の数が多くなり、消費電力および実装面積が大きくなってしまう。他方、Binary制御の場合は、図3に示すように、OTWを8bitとし、8個のスイッチ111と、基準電流をそれぞれ、128倍、64倍、32倍、16倍、8倍、4倍、2倍、1倍する8個の定電流源112で済むため、制御線の数を大幅に減少させることができる。しかしながら、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響で、スイッチのスイッチングによるノイズが発生しやすいという問題がある。
そこで、本実施の形態では、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減するために、以下の構成を採用している。図4は、本実施の形態に係るDCO1の概略の構成例を示す図である。図5は、OTW[2:0」とOTWu[13:0]の対応関係を示す図である。図6は、コントローラによるデータ変換を説明するためのフローチャートである。図7は、OTW[7:0]と、OTWb[7:3]、OTWu[13:0]の具体例を説明するための図である。図8は、スイッチの構成例を示す図である。
本実施の形態では、8ビットの発振器制御ワードOTWを上位5ビットと下位3ビットに分割し、上位5ビットを5ビットのBynary制御を行うためのOTWb(第1のコード)に、下位3ビットを14ビットのUnary制御を行うためのOTWu(第2のコード)に変換することで、制御線の数を減少させつつ、上位ビットのスイッチングによるノイズを低減している。
DCO1は、図4に示すように、コントローラ21と、19個の基準電流源22−1〜22−19、19個のスイッチ22−1〜22−19と、発振器24とを備えている。コントローラ21は、ゲイン補正器8から入力されるOTW[7:0]を、制御信号OTWb[7:3]と、オフセット付きサーモメータコードOTWu[13:0])に変換して、スイッチ22−1〜22−19をON/OFFさせる。OTW[7:0]のうち上位5ビットは、そのままOTWb[7:3]で表現され、OTW[7:0]の下位3ビットOTW[2:0]は、OTWu[13:0]で表現される。なお、上位ビットがサーモメータコードで表現されている場合でも同様に処理を行うことができる。
基準電流源22−1〜22−19は、それぞれスイッチ22−1〜22−19に直列に接続されており、基準電流源22−19〜22−15は、それぞれ基準電流が128倍、64倍、32倍、16倍、8倍された電流が出力され、14個の基準電流源22−14〜22−1は、基準電流が出力される。5個のスイッチ22−19〜22−15は、OTWb[7:3]でスイッチングされ、14個のスイッチ22−14〜22−1は、OTWu[13:0]でスイッチングされる。
本実施の形態では、8ビットのOTW[7:0]を、上位5ビットOTW[7:3]と下位3ビットOTW[2:0]に分割する。上位5ビットOTW[7:3]については、
Binary制御を行い、上位5ビットOTW[7:3]に対応するOTWb[7:3]の各ビットは、5つのスイッチ22−19〜22−15にそれぞれ入力され、そのON/OFFに応じて、対応する5つの基準電流源22−19〜22−15から128倍、64倍、32倍、16倍、8倍した基準電流が発振器24に供給される。
下位3ビットOTW[2:0]については、OTWu[13:0]で表現している。OTW[2:0]をUnary制御する場合は、通常、OTWu[6:0]とすることができるが、本実施の形態では、OTW[7:0]の値が切り替わるときに、上位5ビット用のスイッチ22−19〜22−15の状態が遷移しないように、下位3ビットOTW[2:0]については、OTWu[13:0]で表現している。下位3ビットOTW[2:0]に対応するOTWu[13:0]の各ビットは、14個のスイッチ23−15〜23−1にそれぞれ入力され、そのON/OFFに応じて、対応する14個の基準電流源22−15〜22−1から基準電流が発振器24に供給される。
図5は、OTW[2:0]とOTWu[13:0]の対応関係を示す図である。図5において、横軸はOTW[2:0]、縦軸はOTWu[13:0]を示している。下位3ビットOTW[2:0]が「0」の場合(原点)に、OTWu[13:0]が「7」となるように設定されている。「7」はサーモメータコードで7本となる。OTWu[13:0]が「14」を超える場合には、原点に戻り、原点に差分を加減算する。他方、OTWu[13:0]が「0」より小さくなる場合は、原点に戻り、原点に差分を加減算する。
図6は、コントローラ21によるデータ変換を説明するためのフローチャートである。
図6において、前回のOTW[7:0]と今回のOTW[7:0]の差分を算出する(ステップS1)。つぎに、差分が正、負、「0」のいずれであるかを判断し(ステップS2)、正の場合は、その差分をOTWu[13:0]に加算した場合に、OTWu[13:0]=14を超えるか否かを判断し(ステップS3)、OTWu[13:0]=14を超えない場合には(ステップS3の「No」)、差分をOTWu[13:0]に加算する(ステップS4)。OTWu[13:0]=14を超える場合には(ステップS3の「Yes」)、上位ビットOTWb[7:3]に「1」を加算して、OTWu[13:0]=7(原点)に戻り、さらにOTWu[13:0]=7(原点)に余剰分だけ加減算する(ステップS5)。ここで、余剰分がさらに「14」を超える時は同様の処理を繰り返す。
他方、負の場合は、その差分をOTWu[13:0]から減算した場合に、OTWu[13:0]=0より小さくなるか否かを判断し(ステップS6)、OTWu[13:0]=0より小さくならない場合には(ステップS6の「No」)、差分をOTWu[13:0]から減算する(ステップS7)。OTWu[13:0]=0より小さくなる場合には(ステップS6の「Yes」)、上位ビットOTWb[7:3]から「1」を減算し、OTWu[13:0]=7(原点)に戻り、さらにOTWu[13:0]=7(原点)に余剰分だけ加減算する(ステップS8)。ここで、余剰分がさらに「0」を下回る時は同様の処理を繰り返す。
図7を参照して、上記フローの具体例を説明する。時刻T1において、OTW[7:0]=23で、OTWb[7:3]=[00010]、OTWu[13:0]=OTWu[11111111111111]となっているものとする。時刻T2において、OTW[7:0]=23が「1」増えて、OTW[7:0]=24となった場合、前回のOTW[7:0]と今回のOTW[7:0]の差分は「正」で「1」であるので、その差分をOTWu[13:0]に加算した場合に、OTWu[13:0]=14を超えるので(ステップS3の「Yes」)、上位ビットOTWb[7:3]に「1」を加算して、OTWb[7:3]=[00011]として、OTWu[13:0]=[00000001111111]に戻り、余剰分「0」となる(上記ステップS5)。
つぎに、時刻T3において、OTW[7:0]=23に戻った場合、前回のOTW[7:0]と今回のOTW[7:0]の差分は「負」であるので、その差分「1」をOTWu[13:0]から減算した場合に、OTWu[13:0]=0より小さくならないので、(ステップS6の「No」)、差分をOTWu[13:0]から減算して、OTWu[13:0]=[00000000111111]となる(ステップS7)。
時刻T2,T3間で、OTWb[7:3]の最下位ビットが変化していないため、スイッチ23−15がONのままとなり、Binary部分のスイッチの切り替わりによるノイズを防止することができる。
このような方法で下位ビットを制御することで、例えば±1を往来しかつ上位ビットの遷移が生じるような状況において、上位ビットの遷移が連続して起きるのを減らすことができ、Binary制御部分の遷移による影響を見えにくくすることができる。これにより、Binary制御を用いながらBinary部分の遷移確率を減らすことができ、雑音特性を向上させることができる。
図8は、電流源22とスイッチ23の回路構成例を示す図である。同図(a)に示すスイッチは、pMOSトランジスタ25,26で構成されるカレントミラー回路と、pMOSトランジスタ27を使用したスイッチ回路であり、同図(b)に示すスイッチは、2つのpMOSトランジスタ28,29を使用したカレントミラー回路である。両回路とも公知の回路であるのでその詳細な説明は省略する。
以上説明したように、実施の形態1によれば、8ビットのOTW[7:0]を、上位5ビットと下位3ビットに分割し、上位5ビットを5ビットのBinary制御を行うためのOTWb[7:3]に、下位3ビットを、Unary制御を行うためのOTWu[13:0]に変換して、発振器の発振周波数を制御することとしたので、周波数制御により生じるスイッチングノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能となる。
また、コントローラ21は、前回のOTW[7:0]と今回のOTW[7:0]の差分を算出し、差分が正の場合は、その差分をOTWu[13:0]に加算した場合に、OTWu[13:0]=14を超えるか否かを判断し、OTWu[13:0]=14を超えない場合には、差分をOTWu[13:0]に加算し、OTWu[13:0]=14を超える場合には、上位ビットOTWb[7:3]に「1」を加算して、OTWu[13:0]=7(原点)に戻り、さらにOTWu[13:0]=7(原点)に余剰分だけ加減算する一方、負の場合は、その差分をOTWu[13:0]から減算した場合に、OTWu[13:0]=0より小さくなるか否かを判断し、OTWu[13:0]=0より小さくならない場合には、差分をOTWu[13:0]から減算し、OTWu[13:0]=0より小さくなる場合には、上位ビットOTWb[7:3]から「1」を減算し、OTWu[13:0]=7(原点)に戻り、さらにOTWu[13:0]=7(原点)に余剰分だけ加減算することとしたので、上位5ビットのスイッチの切り替わりを減少させることができ、スイッチングによるノイズをより低減することが可能となる。
(実施の形態2)
実施の形態2では、実施の形態1において、DCO1の制御をNビットに拡張した場合を説明する。図9は、実施の形態2に係るDCO1の概略の構成例を示す図である。図10は、OTW[A−1:0」とOTWu[2^(A+1)−3:0]の対応関係を示す図である。基本的制御方法は、実施の形態1と同様であるので、その詳細な説明は省略する。
DCO1は、図9に示すように、コントローラ21と、複数個のスイッチ23、複数個の基準電流源22と、発振器24とを備えている。コントローラ21は、NビットのOTW[N−1:0]を、上位N−A(但し、A≧1で、N>A)ビットと下位Aビットに分割し、上位N−AビットをN−AビットのBinary制御を行うための制御信号OTWb[N−1:A]に、下位Aビットを2^(A+1)−2ビットのUnary制御を行うためのOTWu[2^(A+1)−3:0])に変換する。
コントローラ21は、今回のOTW[N−1:0]と前回のOTW[N−1:0]との差分を算出し、差分が正の場合は、その差分をOTWu[2^(A+1)−3:0]に加算した場合に、「2^(A+1)−2」を超えるか否かを判断する。「2^(A+1)−2」を超えない場合には、差分をOTWu[2^(A+1)−3:0])に加算する一方、「2^(A+1)−2」を超える場合には、OTWu[N−1:A]に「1」を加算すると共に、OTWu[2^(A+1)−3:0]=2^A−1とし、さらに、OTWu[2^(A+1)−3:0]に余剰分だけ加減算する。
また、コンローラ21は、差分が負の場合は、その差分をOTWu[2^(A+1)−3:0]から減算した場合に、「0」より小さくなるか否かを判断し、「0」より小さくならない場合には、差分をOTWu[2^(A+1)−3:0]から減算し、「0」より小さくなる場合には、OTWu[N−1:A]から「1」を減算すると共に、OTWu[2^(A+1)−3:0]=2^A−1とし、さらに、OTWu[2^(A+1)−3:0]に余剰分だけ加減算する。
実施の形態2によれば、DCO1をNビットで制御する場合でも、実施の形態1のDCO1の制御方法を使用することが可能となる。
(実施の形態3)
実施の形態1、2のDCO1では、電流制御型の発振器を使用して定電流源に接続されたスイッチを切り替えて、電流制御する構成であるが、これに限られるものではなく、容量制御型の発振器を使用してもよい。実施の形態3では、容量制御型の発振器を使用した場合について説明する。図11は、容量制御型の発振器の構成例を示す図である。OTWをOTWb、OTWuに変換する方法は、実施の形態2と同様であるのでその説明は省略する。
DCO1は、インダクタ31,32,複数個のキャパシタC×2^(N+1)、・・・、Cと、nMOSトランジスタ33,34、および電流源35を有する。キャパシタC×2^(N+1)、・・・、Cは、並列に接続されたMOS型のキャパシタである。OTWb[N−1:A]、OTWu[2^(A+1)−3:0]の各ビットの値により、キャパシタC×2^(N+1)、・・・、Cの各々のバックゲート電圧が制御される。
例えば、OTWb[N−1:A]、OTWb[2^(A+1)−3:0]の1つのビットが1のとき、対応するキャパシタC×2^(N+1)、・・・、Cのバックゲート電圧が増加し、容量値が増加する。また、OTWb[N−1:A]、OTWu[2^(A+1)−3:0]の1つのビットが0のとき、対応するキャパシタC×2^(N+1)、・・・、Cの合成容量が切り替えられ、DCO1の発振周波数を変化させることができる。
実施の形態4によれば、電流制御型の発振器に限らず、容量制御型の発振器に対しても、実施の形態1、2の制御方法を使用することが可能となる。
1 デジタル制御発振器(DCO)、2 カウンタ、3 フリップフロップ(リタイミング回路)、4 時間デジタル変換器(TDC)、5 アキュムレータ、6,7 加算器(デジタル位相比較器)、8 デジタルフィルタ(ループフィルタ)、9 ゲイン補正器、21 コントローラ、22−1〜22−19 基準電流源、22−1〜22−19 スイッチ、24 発振器

Claims (4)

  1. 発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、
    Nビットの前記発振器制御ワードを、上位N−A(但し、A≧1で、N>A)ビットと下位Aビットに分割し、前記上位N−AビットをN−AビットのBinary制御を行う第1のコードに、前記下位Aビットを2^(A+1)−2ビットのUnary制御を行う第2のコードに変換して出力する制御手段と、
    前記制御手段から出力される前記第1および前記第2のコードに応じた発振周波数の発振信号を出力する発振器と、
    を備えたことを特徴とするデジタル制御発振器。
  2. 前記制御手段は、今回の発振器制御ワードと前回の発振器制御ワードとの差分を算出し、
    差分が正の場合は、その差分を前記第2のコードに加算した場合に、「2^(A+1)−2」を超えるか否かを判断し、「2^(A+1)−2」を超えない場合には、差分を前記第2のコードに加算する一方、「2^(A+1)−2」を超える場合には、第1コードに「1」を加算すると共に、前記第2のコード=2^A−1とし、さらに、第2のコードに余剰分だけ加減算し、
    差分が負の場合は、その差分を前記第2のコードから減算した場合に、「0」より小さくなるか否かを判断し、「0」より小さくならない場合には、差分を前記第2のコードから減算し、「0」より小さくなる場合には、第1コードから「1」を減算すると共に、前記第2のコード=2^A−1とし、さらに、第2のコードに余剰分だけ加減算することを特徴とする請求項1に記載のデジタル制御発振器。
  3. 前記発振器は、電流制御型発振器または容量制御型発振器であることを特徴とする請求項1または請求項2に記載のデジタル制御発振器。
  4. 前記N=8、前記A=3であることを特徴とする請求項1〜請求項3のいずれか1つに記載のデジタル制御発振器。
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