JP2008053259A - 半導体集積回路及びその試験方法 - Google Patents

半導体集積回路及びその試験方法 Download PDF

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Abstract

【課題】試験時間を短縮し、信頼性を向上させることができる半導体集積回路を提供することを課題とする。
【解決手段】レーザ照射により第１のトリミングコードを記憶させるためのレーザヒューズ回路（１２５）と、電圧印加により第２のトリミングコードを記憶させるための電気ヒューズ回路（１２６）と、前記第１又は第２のトリミングコードに応じて電位レベル又はタイミングを調整する調整回路（１２３）とを有することを特徴とする半導体集積回路が提供される。
【選択図】図１

Description

本発明は、半導体集積回路及びその試験方法に関する。
図１１は、半導体メモリチップ１２１の構成例を示す図である。半導体メモリチップ１２１は、テストモード信号発生回路１２２、レーザヒューズ回路１２５、内部電位発生回路１２３及びメモリコア（メモリセルアレイ）１２４を有する。テストモード信号発生回路１２２は、揮発性メモリを有し、揮発性メモリ内のテストモード信号としてトリミングコード（Trimming Code）ＴＭを出力する。トリミングコードＴＭは、内部電位のレベルをプラス方向又はマイナス方向に調整するための信号である。レーザヒューズ回路１２５は、レーザヒューズを有する不揮発性メモリであり、テストモード信号発生回路１２２と同様に、トリミングコードＬＦを出力する。内部電位発生回路１２３は、トリミングコードＴＭ又はＬＦに応じて、内部電位を生成してメモリコア１２４に供給する。メモリコア１２４は、その内部電位を基に動作し、複数のデータを記憶する。
半導体メモリチップ１２１の試験は２つある。１つは、レーザヒューズ回路１２５内のレーザヒューズ切断工程前の試験である。もう１つは、レーザヒューズ回路１２５内のレーザヒューズ切断工程後の試験である。レーザヒューズ切断工程前の試験では、内部電位発生回路１２３はトリミングコードＴＭを基に内部電位を生成する。また、レーザヒューズ切断工程後の試験では、内部電位発生回路１２３はトリミングコードＬＦを基に内部電位を生成する。
図１２は、レーザヒューズ切断工程前の試験工程例を示す図である。以下、半導体ウエハ上の１６個の第１〜第１６の半導体メモリチップ１２１の試験を行う場合を例に説明する。
ステップＳ１２０１〜Ｓ１２１７は、第１の試験項目のための試験である。まず、ステップＳ１２０１では、テスタが第１の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。次に、ステップＳ１２０２では、テスタが第２の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。次に、テスタは、同様に、第３〜第１５の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。最後に、ステップＳ１２１６では、テスタが第１６の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。これにより、第１〜第１６の半導体メモリチップ１２１は、それぞれのトリミングコードＴＭに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ１２１７では、テスタは、第１〜第１６の半導体メモリチップ１２１の第１の試験項目の試験を行う。
第１の試験項目の試験が終了すると、すべての半導体メモリチップ１２１の電源をオフにして初期化する。すると、テストモード信号発生回路１２２内の揮発性メモリが記憶していたトリミングコードＴＭは消える。次に、第２の試験項目の試験を行うために、再びすべての半導体メモリチップ１２１の電源をオンにする。
次に、ステップＳ１２２１〜Ｓ１２３７は、第２の試験項目のための試験である。まず、ステップＳ１２２１では、テスタが第１の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。次に、ステップＳ１２２２〜Ｓ１２３６では、テスタが第２〜第１６の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。これにより、第１〜第１６の半導体メモリチップ１２１は、それぞれのトリミングコードＴＭに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ１２３７では、テスタは、第１〜第１６の半導体メモリチップ１２１の第２の試験項目の試験を行う。
第２の試験項目の試験が終了すると、すべての半導体メモリチップ１２１の電源をオフにして初期化する。すると、テストモード信号発生回路１２２内の揮発性メモリが記憶していたトリミングコードＴＭは消える。次に、第３の試験項目の試験を行うために、再びすべての半導体メモリチップ１２１の電源をオンにする。
次に、ステップＳ１２４１〜Ｓ１２５７は、第３の試験項目のための試験である。まず、ステップＳ１２４１〜Ｓ１２５６では、テスタが第１〜第１６の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。これにより、第１〜第１６の半導体メモリチップ１２１は、それぞれのトリミングコードＴＭに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ１２５７では、テスタは、第１〜第１６の半導体メモリチップ１２１の第３の試験項目の試験を行う。
第３の試験項目の試験が終了すると、すべての半導体メモリチップ１２１の電源をオフにして初期化する。すると、テストモード信号発生回路１２２内の揮発性メモリが記憶していたトリミングコードＴＭは消える。次に、第４の試験項目の試験を行うために、再びすべての半導体メモリチップ１２１の電源をオンにする。
次に、ステップＳ１２６１〜Ｓ１２７７は、第４の試験項目のための試験である。まず、ステップＳ１２６１〜Ｓ１２７６では、テスタが第１〜第１６の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。これにより、第１〜第１６の半導体メモリチップ１２１は、それぞれのトリミングコードＴＭに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ１２７７では、テスタは、第１〜第１６の半導体メモリチップ１２１の第４の試験項目の試験を行う。
第４の試験項目の試験が終了すると、すべての半導体メモリチップ１２１の電源をオフにして初期化する。すると、テストモード信号発生回路１２２内の揮発性メモリが記憶していたトリミングコードＴＭは消える。次に、第５の試験項目の試験を行うために、再びすべての半導体メモリチップ１２１の電源をオンにする。
次に、ステップＳ１２８１〜Ｓ１２９７は、第５の試験項目のための試験である。まず、ステップＳ１２８１〜Ｓ１２９６では、テスタが第１〜第１６の半導体メモリチップ１２１のテストモード信号発生回路１２２内の揮発性メモリにトリミングコードＴＭを設定する。これにより、第１〜第１６の半導体メモリチップ１２１は、それぞれのトリミングコードＴＭに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ１２９７では、テスタは、第１〜第１６の半導体メモリチップ１２１の第５の試験項目の試験を行う。
以下、同様に、試験項目の数だけ、同様の処理を繰り返す。レーザヒューズ切断前の試験において、不良メモリセルのアドレスの検出を目的としてメモリコア１２４のライト／リード試験を行う。そのとき、内部電位はトリミングコードＬＦに応じた状態で行うことが望ましい。しかし、レーザヒューズ切断前であるため、まだ半導体メモリチップ１２１内部のレーザヒューズ回路（不揮発性ＲＯＭ）１２５に適切なトリミングコードＬＦを記憶させるには至っていない。そこで、あらかじめ内部電位のトリミングコードＴＭを半導体メモリチップ１２１内部のテストモード信号発生回路１２２のラッチ（揮発性の記憶素子）に記憶させた後に、上記のライト／リード試験を行う。また、半導体メモリでは微細化に伴い、非常に多くの項目を試験する必要がある。各項目の試験は電源の起動から行われ、最後に電源遮断で終了する。
また、下記の特許文献１には、ヒューズ部と、デコーダ部と、トランジスタ群とを有するトリミング回路が記載されている。
また、下記の特許文献２には、ヒューズ切断信号に応答して切断される選択ヒューズと、選択ヒューズにより制御されて遅延制御信号またはヒューズコード信号のうち何れか１つを選択して可変遅延回路に出力するマルチプレクサを具備する遅延時間調節回路が記載されている。
また、下記の特許文献３には、プラスチックパッケージ装置に封じ込められた精密トリミングアナログ集積回路のためのヒューズを切断するためのオンチップ回路が記載されている。
特開平３−２８３６３８号公報 特開２００３−６９３９７号公報 特開平７−１８３３８７号公報
レーザヒューズ切断前の試験において、半導体メモリチップ１２１内部に記憶させるべきトリミングコードＴＭは１６個の半導体メモリチップ１２１毎に異なるため、トリミングコードＴＭをチップ内部のラッチに記憶させる動作を、同時に試験するチップ数の回数行った後に各項目の試験を行うことになる。試験時間を短縮するために同時に試験するチップ数を増やすと、トリミングコードＴＭをチップ内部のラッチに記憶させる動作に費やされる時間が膨大になり、試験時間の短縮効果が十分得られないという課題がある。
本発明の目的は、試験時間を短縮し、信頼性を向上させることができる半導体集積回路及びその試験方法を提供することである。
本発明の一観点によれば、レーザ照射により第１のトリミングコードを記憶させるためのレーザヒューズ回路と、電圧印加により第２のトリミングコードを記憶させるための電気ヒューズ回路と、前記第１又は第２のトリミングコードに応じて電位レベル又はタイミングを調整する調整回路とを有することを特徴とする半導体集積回路が提供される。
電気ヒューズ回路は不揮発性メモリであるので、第１のトリミングコードを１回記憶させれば、その後は電源をオフにしても第１のトリミングコードの記憶を維持することができる。そのため、多数の試験項目が必要な半導体集積回路の試験時間を短縮でき、信頼性の高い、安価な半導体集積回路を提供することができる。
図１３は、本発明の実施形態による半導体ウエハ１３００の構成例を示す図である。半導体ウエハ１３００上には、例えば１６個の第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６が形成される。
図１４は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６及びそれらを試験するためのテスタ１４０１を示す図である。テスタ１４０１は、１６個の半導体メモリチップ１３０１〜１３１６に対して、共通のライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ及びアドレス信号Ａ０〜Ａ２２を出力する。また、テスタ１４０１は、１６個の半導体メモリチップ１３０１〜１３１６毎に、別のチップイネーブル信号／ＣＥを出力し、別のデータＤＱを入出力する。テスタ１４０１は、１６個の半導体メモリチップ１３０１〜１３１６を同時に試験することができる。
ウエハ状態で複数の半導体メモリチップ１３０１〜１３１６に対して同時に試験を行い、試験時間を短縮する。このとき、アドレス信号Ａ０〜Ａ２２の端子やライト／リードを決定する制御端子（／ＷＥ，／ＯＥ）は複数の半導体チップ１３０１〜１３１６で共通にテスタ１４０１と接続してテスタ１４０１との接続信号数を削減している。データＤＱの端子は半導体メモリチップ１３０１〜１３１６毎にパス／フェール判定を行う必要があるため、半導体メモリチップ１３０１〜１３１６毎にテスタ１４０１と接続しておく。また、チップ選択制御端子（／ＣＥ）は半導体メモリチップ１３０１〜１３１６毎の制御を可能とするために、半導体メモリチップ１３０１〜１３１６毎にテスタ１４０１と接続しておく。
図１は、半導体メモリチップ（半導体集積回路）１２１の構成例を示す図である。半導体メモリチップ１２１は、上記の半導体メモリチップ１３０１〜１３１６に対応する。図１は、図１１に対して、電気ヒューズ（ｅＦｕｓｅ）回路１２６及びセレクタ１２７を追加したものである。
半導体メモリチップ１２１は、テストモード信号発生回路１２２、レーザヒューズ回路１２５、電気ヒューズ回路１２６、セレクタ１２７、内部電位発生回路１２３及びメモリコア（メモリセルアレイ）１２４を有する。テストモード信号発生回路１２２は、揮発性メモリを有し、揮発性メモリ内のテストモード信号としてトリミングコード（Trimming Code）ＴＭを出力する。トリミングコードＴＭは、内部電位のレベルをプラス方向又はマイナス方向に調整するための信号である。レーザヒューズ回路１２５は、レーザヒューズを有する不揮発性メモリであり、テストモード信号発生回路１２２と同様に、トリミングコードＬＦを記憶及び出力する。電気ヒューズ回路１２６は、電気ヒューズを有する不揮発性メモリであり、テストモード信号発生回路１２２と同様に、トリミングコードＥＦを記憶及び出力する。セレクタ１２７は、テストモード信号発生回路１２２から制御信号ＣＴＬを入力し、制御信号ＣＴＬに応じて、トリミングコードＴＭ、ＬＦ及びＥＦのうちからいずれか１つを選択して内部電位発生回路１２３に出力する。内部電位発生回路１２３は、セレクタ１２７が出力するトリミングコードに応じて、内部電位を生成してメモリコア１２４に供給する。メモリコア１２４は、その内部電位を基に動作し、複数のデータを記憶する。
図１５は、半導体メモリチップ１２１の試験工程例を示す図である。レーザヒューズ回路１２５内のレーザヒューズは、レーザ照射により切断することができる。レーザヒューズの切断状態又は接続状態に応じて、レーザヒューズにデータ（トリミングコードＬＦ）を記憶させることができる。
ステップＳ１５０１では、レーザヒューズ回路１２５内のレーザヒューズ切断工程の前に半導体ウエハ状態で半導体メモリチップ１２１の試験を行う。この試験では、多数の試験項目の試験を行う。まず、電気ヒューズ回路１２６にトリミングコードＥＦを記憶させる。電気ヒューズ回路１２６内の電気ヒューズは、その両端に高電圧を印加することにより切断することができる。電気ヒューズの切断状態又は接続状態に応じて、電気ヒューズにトリミングコードＥＦを記憶させることができる。セレクタ１２７は、電気ヒューズ回路１２６が出力するトリミングコードＥＦを選択して出力する。内部電位発生回路１２３は、トリミングコードＥＦに応じて、内部電位を生成してメモリコア１２４に供給する。メモリコア１２４は、その内部電位を基に試験のための動作をする。
次に、ステップＳ１５０２では、レーザヒューズ切断工程を行う。具体的には、半導体ウエハ１３００上の半導体メモリチップ１２１に対してレーザＬＳを照射し、半導体メモリチップ１２１内のレーザヒューズ回路１２５のレーザヒューズにトリミングコードＬＦを記憶させる。
次に、ステップＳ１５０３では、レーザヒューズ切断工程の後に半導体ウエハ状態で半導体メモリチップ１２１の試験を行う。セレクタ１２７は、レーザヒューズ回路１２５が出力するトリミングコードＬＦを選択して出力する。内部電位発生回路１２３は、トリミングコードＬＦに応じて、内部電位を生成してメモリコア１２４に供給する。メモリコア１２４は、その内部電位を基に試験のための動作をする。
また、半導体メモリチップ１２１は、レーザヒューズ回路１２５を使用し、メモリコア１２４内の不良メモリセルを他の冗長メモリセルへ置き換えることができる。レーザヒューズは、配線層にレーザを照射して切断することで書き込みを行う不揮発性のＲＯＭである。例えば、未切断状態なら電気的に導通状態で０、切断状態なら電気的に非導通状態で１をレーザヒューズに記憶させることができる。このレーザヒューズに不良メモリセルのアドレスを記憶させることで上記の置き換えを行う。また、内部電位発生回路１２３は、トランジスタ特性の半導体ウエハ面内バラツキの影響で、発生電圧値が期待していた電圧値からずれてしまうため、これもレーザヒューズ回路１２５により半導体メモリチップ内部にトリミングコードＬＦを記憶させ、半導体メモリチップ毎にトリミングが行われる。
このような事情から、半導体メモリチップのウエハ状態での試験は、２つのステップＳ１５０１及びＳ１５０３の試験がある。ステップＳ１５０１は、レーザヒューズ切断前の試験であり、不良メモリセルのアドレスの検出及び内部電位のトリミング値の検出と、冗長メモリセルへの置き換え不能／トリミング不能な半導体メモリチップの選別を行う。ステップＳ１５０３は、レーザヒューズ切断後の試験であり、不良メモリセルが冗長メモリセルに置き換えられて正常なライト／リードができること、内部電位が期待していた電位となっていることなどの確認を行う。
図２は、ステップＳ１５０１のレーザヒューズ切断工程前の試験工程例を示す図である。まず、ステップＳ２０１では、テスタ１４０１は、第１の半導体メモリチップ１３０１内の電気ヒューズ回路１２６にトリミングコードＥＦを設定する。具体的には、電気ヒューズ回路１２６内のフリップフロップにトリミングコードＥＦを記憶させる。次に、ステップＳ２０２では、テスタ１４０１は、第２の半導体メモリチップ１３０２内の電気ヒューズ回路１２６にトリミングコードＥＦを設定する。次に、テスタ１４０１は、同様に、第３の半導体メモリチップ１３０３〜第１５の半導体メモリチップ１３１５内の電気ヒューズ回路１２６にトリミングコードＥＦを設定する。次に、ステップＳ２１６では、テスタ１４０１は、第１６の半導体メモリチップ１３１６内の電気ヒューズ回路１２６にトリミングコードＥＦを設定する。トリミングコードＥＦは、半導体メモリチップ１３０１〜１３１６毎に異なるので別々に設定する。次に、ステップＳ２１７では、テスタ１４０１は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６内の電気ヒューズ回路１２６の電気ヒューズに上記のトリミングコードＥＦの書き込みを指示する。これにより、半導体メモリチップ１３０１〜１３１６は、トリミングコードＥＦの書き込みを行う。電気ヒューズ回路１２６には、トリミングコードＥＦが記憶される。
上記の電気ヒューズへの書き込み処理が終了すると、すべての半導体メモリチップ１３０１〜１３１６の電源をオフにして初期化する。電気ヒューズ回路１２６内の電気ヒューズは、不揮発性メモリであるので、電源をオフにしても、トリミングコードＥＦの記憶を維持する。次に、第１の試験項目の試験を行うために、再びすべての半導体メモリチップ１３０１〜１３１６の電源をオンにする。
次に、ステップＳ２２１では、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６は、電気ヒューズ回路１２６が記憶するトリミングコードＥＦに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ２２２では、テスタ１４０１は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６の第１の試験項目の試験を行う。
第１の試験項目の試験が終了すると、すべての半導体メモリチップ１３０１〜１３１６の電源をオフにして初期化する。電気ヒューズ回路１２６内の電気ヒューズは、不揮発性メモリであるので、電源をオフしても、トリミングコードＥＦの記憶を維持する。次に、第２の試験項目の試験を行うために、再びすべての半導体メモリチップ１３０１〜１３１６の電源をオンにする。
次に、ステップＳ２３１では、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６は、電気ヒューズ回路１２６が記憶するトリミングコードＥＦに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ２３２では、テスタ１４０１は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６の第２の試験項目の試験を行う。
第２の試験項目の試験が終了すると、すべての半導体メモリチップ１３０１〜１３１６の電源をオフにして初期化する。電気ヒューズ回路１２６内の電気ヒューズは、不揮発性メモリであるので、電源をオフしても、トリミングコードＥＦの記憶を維持する。次に、第３の試験項目の試験を行うために、再びすべての半導体メモリチップ１３０１〜１３１６の電源をオンにする。
次に、ステップＳ２４１では、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６は、電気ヒューズ回路１２６が記憶するトリミングコードＥＦに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ２４２では、テスタ１４０１は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６の第３の試験項目の試験を行う。
第３の試験項目の試験が終了すると、すべての半導体メモリチップ１３０１〜１３１６の電源をオフにして初期化する。電気ヒューズ回路１２６内の電気ヒューズは、不揮発性メモリであるので、電源をオフしても、トリミングコードＥＦの記憶を維持する。次に、第４の試験項目の試験を行うために、再びすべての半導体メモリチップ１３０１〜１３１６の電源をオンする。
次に、ステップＳ２５１では、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６は、電気ヒューズ回路１２６が記憶するトリミングコードＥＦに応じて、内部電位を生成してメモリコア１２４に供給する。次に、ステップＳ２５２では、テスタ１４０１は、第１の半導体メモリチップ１３０１〜第１６の半導体メモリチップ１３１６の第４の試験項目の試験を行う。
以下、同様に、試験項目の数だけ、同様の処理を繰り返す。レーザヒューズ切断前の試験において、不良メモリセルのアドレスの検出を目的としてメモリコア１２４のライト／リード試験を行う。そのとき、内部電位はトリミングコードＬＦに応じた状態で行うことが望ましい。しかし、レーザヒューズ切断前であるため、まだ半導体メモリチップ１２１内部のレーザヒューズ回路（不揮発性ＲＯＭ）１２５に適切なトリミングコードＬＦを記憶させるには至っていない。そこで、あらかじめ電気ヒューズ回路１２６に内部電位のトリミングコードＥＦを記憶させた後に、上記のライト／リード試験を行う。
図１２では、試験項目毎に１６個の半導体メモリチップに対してトリミングコードＴＭを設定していたため、試験時間が長くなる。本実施形態では、不揮発性メモリである電気ヒューズ回路１２６にトリミングコードＥＦを記憶させることにより、試験項目毎に電源をオフにしても、トリミングコードＥＦの記憶を維持することができるので、試験項目毎にトリミングコードを設定する必要がない。これにより、本実施形態は、図１２の場合に比べて、試験時間を短縮することができる。
トリミングコードＥＦを記憶させる電気ヒューズ回路１２６を半導体メモリチップに搭載し、各項目の試験開始時にトリミングコードＴＭを半導体メモリチップ内部のラッチに記憶させる処理を省略することで試験時間を短縮することができる。また、電気ヒューズ回路１２６は記憶させた値の読み出し動作に内部電位を使用するため、内部電位のトリミングコードの記憶には不向きである。すなわち、内部電位発生後にトリミングコードＥＦが読み出されるため、起動直後に内部電位が期待している電位以上に上がってしまう恐れがあり、信頼性的に問題がある。そこで、レーザヒューズ切断後は、セレクタ１２７は、レーザヒューズ回路１２５のトリミングコードＬＦを選択し、トリミングコードＬＦに応じて内部電位を生成することでこの問題を回避することができる。
電気ヒューズ回路１２６は不揮発性メモリであるので、トリミングコードＥＦを１回記憶させれば、その後は電源をオフにしてもトリミングコードＥＦの記憶を維持することができる。そのため、多数の試験項目が必要な半導体集積回路の試験時間を短縮でき、信頼性の高い、安価な半導体集積回路を提供することができる。
図３は半導体メモリチップ１２１内のテストモード信号発生回路１２２の構成例を示す回路図であり、図４はその動作例を示すタイミングチャートである。テスタ１４０１は、テストモード信号発生回路１２２に対して、信号Ａ５〜Ａ２２、／ＣＥ、／ＷＥ及び／ＯＥを供給することにより、セレクタ１２７のトリミングコード選択を制御する。トリミングコード選択を制御するには、アドレス信号Ａ５〜Ａ２２を１（ハイレベル）にし、チップイネーブル信号／ＣＥをローレベルにし、ライトイネーブル信号／ＷＥをローレベルにし、アウトプットイネーブル信号／ＯＥとして４個のパルスを入力する。パワーオンリセット信号ＰＯＲは、電源投入時にハイレベルのパルスを有する信号である。パワーオンリセット信号ＰＯＲにより、リセット信号ＲＳＴは、４個のフリップフロップ（ＦＦ）をリセットする。アウトプットイネーブル信号／ＯＥの４個のパルスにより、最終段のフリップフロップは信号ＴＥＳＴ−ＥＮＴＲＹとしてハイレベルのパルスを出力する。
図５は図３に接続されるテストモード信号発生回路１２２の構成例を示す回路図であり、図６はアドレス信号及びトリミングコードの種類の対応を示す図である。
アドレス信号Ａ３及びＡ４が０（ローレベル）のとき、テストモードはリセットされ、テストモードイネーブル信号ＴＭ−ＥＮ及び電気ヒューズイネーブル信号ＥＦ−ＥＮがローレベルになり、後述するようにセレクタ１２７はレーザヒューズ回路１２５のトリミングコードＬＦを選択する。
また、アドレス信号Ａ３が１（ハイレベル）、アドレス信号Ａ４が０（ローレベル）のとき、テストモードにエントリし、テストモードイネーブル信号ＴＭ−ＥＮがハイレベル、電気ヒューズイネーブル信号ＥＦ−ＥＮがローレベルになり、後述するようにセレクタ１２７はテストモード信号発生回路１２２のトリミングコードＴＭを選択する。このトリミングコードＴＭは、例えば３ビットのトリミングコードＴＭ０〜ＴＭ２である。テスタ１４０１が出力する３ビットのアドレス信号Ａ０〜Ａ２が３ビットのトリミングコードＴＭ０〜ＴＭ２として出力される。スイッチ５０１は、制御信号がハイレベルになると閉じる。
また、アドレス信号Ａ３が０（ローレベル）、アドレス信号Ａ４が１（ハイレベル）のとき、テストモードにエントリし、テストモードイネーブル信号ＴＭ−ＥＮがローレベル、電気ヒューズイネーブル信号ＥＦ−ＥＮがハイレベルになり、後述するようにセレクタ１２７は電気ヒューズ回路１２６のトリミングコードＥＦを選択する。
なお、パワーオンリセット信号ＰＯＲにより、電源投入時には、信号ＴＭ０〜ＴＭ２、ＴＭ−ＥＮ及びＥＦ−ＥＮはローレベルにリセットされる。
図７は、図１のセレクタ１２７及び内部電位発生回路１２３の構成例を示す回路図である。トリミングコードデコーダ及びセレクタ７０１は図１のセレクタ１２７に対応し、残りの回路は図１の内部電位発生回路１２３に対応する。
トリミングコードデコーダ及びセレクタ７０１は、図５の信号ＴＭ−ＥＮ及びＥＦ−ＥＮがローレベルのときにはトリミングコードＬＦを選択及びデコードして出力し、信号ＴＭ−ＥＮがハイレベルのときにはトリミングコードＴＭを選択及びデコードして出力し、信号ＥＦ−ＥＮがハイレベルのときにはトリミングコードＥＦを選択及びデコードして出力する。この際、トリミングコードデコーダ及びセレクタ７０１は、トリミングコードをデコードし、−２、−１、０、＋１、＋２を示すいずれかの信号をハイレベルにしてスイッチ７０５に出力する。トリミングコードデコーダ及びセレクタ７０１の詳細は、後に図８を参照しながら説明する。
スイッチ７０５は、トリミングコードデコーダ及びセレクタ７０１からハイレベルの信号を入力すると閉じ、ローレベルの信号を入力すると開く。「−２」の信号は内部電位を２レベル低くすることを意味し、「−１」の信号は内部電位を１レベル低くすることを意味し、「０」の信号は内部電位のレベル調整が±０であることを意味し、「＋１」の信号は内部電位を１レベル高くすることを意味し、「＋２」の信号は内部電位を２レベル高くすることを意味する。
基準電位発生回路７０２は、電源電圧ＶＤＤの供給を受け、基準電位ＶＲＥＦ０を生成する。コンパレータ７０３は、＋入力端子に基準電位ＶＲＥＦ０を入力し、−入力端子にスイッチ７０５からの電位ＶＲＥＦ２を入力し、基準電位ＶＲＥＦ１を出力する。この際、コンパレータ７０３は、入力電位ＶＲＥＦ０及びＶＲＥＦ２が等しくなるように、基準電位ＶＲＥＦ１を出力する。
例えば、トリミングコードデコーダ及びセレクタ７０１が「０」の出力信号をハイレベルにした場合、抵抗分割により、電位ＶＲＥＦ２は、基準電位ＶＲＥＦ１の１／２の電位になる。例えば、基準電位ＶＲＥＦ０が０．５Ｖの場合、コンパレータ７０３は、電位ＶＲＥＦ２がＶＲＥＦ０と同じ０．５Ｖになるように、基準電位ＶＲＥＦ１を出力する。その結果、基準電位ＶＲＥＦ１は１Ｖになる。なお、テスタ１４０１は、パッド７０４を介して、基準電位ＶＲＥＦ１を入力したり、基準電位ＶＲＥＦ１を検出することができる。
コンパレータ７０６は、基準電位ＶＲＥＦ１及びポンプ回路７０７の出力電圧を抵抗分割した電位を入力し、電位ＶＰＰ−ＥＮを出力する。ポンプ回路７０７は、電位ＶＰＰ−ＥＮに応じて昇圧し、内部電位ＶＰＰを出力する。内部電位ＶＰＰは、電源電圧ＶＤＤより高い電位にすることができる。例えば、基準電位ＶＲＥＦ１が１Ｖの場合、抵抗分割の抵抗比を２：１にすれば、内部電位ＶＰＰを３Ｖにすることができる。
また、コンパレータ７０８は、基準電位ＶＲＥＦ１及び出力電位ＶＧを抵抗分割した電位を入力し、電位ＶＧを出力する。ｎチャネル電界効果トランジスタ７０９は、ゲートに電位ＶＧの線が接続され、ドレインに電源電位ＶＤＤの端子が接続され、ソースに内部電位ＶＩＩの端子が接続される。トランジスタ７０９は、電源電圧ＶＤＤより低い電位ＶＩＩを生成することができる。
以上のように、トリミングコードに応じて、電源電圧ＶＤＤを基に内部電位ＶＰＰ及びＶＩＩを生成することができる。例えば、電源電圧ＶＤＤは１．８Ｖ、内部電位ＶＰＰは３Ｖ、内部電位ＶＩＩは１．６Ｖである。
図８は、図７のトリミングコードデコーダ及びセレクタ７０１の構成例を示す回路図である。３ビットのトリミングコードＴＭ０〜ＴＭ２は図７のトリミングコードＴＭ、３ビットのトリミングコードＥＦ０〜ＥＦ２は図７のトリミングコードＥＦ、３ビットのトリミングコードＬＦ０〜ＬＦ２は図７のトリミングコードＬＦに対応する。
セレクタ８００ａは、イネーブル信号ＥＦ−ＥＮが１のときにはトリミングコードＥＦ０を選択及び出力し、イネーブル信号ＥＦ−ＥＮが０のときにはトリミングコードＬＦ０を選択及び出力する。
セレクタ８００ｂは、イネーブル信号ＴＭ−ＥＮが１のときにはトリミングコードＴＭ０を選択及び出力し、イネーブル信号ＴＭ−ＥＮが０のときにはセレクタ８００ａが出力するトリミングコードＥＦ０又はＬＦ０を選択及び出力する。
セレクタ８０１ａは、イネーブル信号ＥＦ−ＥＮが１のときにはトリミングコードＥＦ１を選択及び出力し、イネーブル信号ＥＦ−ＥＮが０のときにはトリミングコードＬＦ１を選択及び出力する。
セレクタ８０１ｂは、イネーブル信号ＴＭ−ＥＮが１のときにはトリミングコードＴＭ１を選択及び出力し、イネーブル信号ＴＭ−ＥＮが０のときにはセレクタ８０１ａが出力するトリミングコードＥＦ１又はＬＦ１を選択及び出力する。
セレクタ８０２ａは、イネーブル信号ＥＦ−ＥＮが１のときにはトリミングコードＥＦ２を選択及び出力し、イネーブル信号ＥＦ−ＥＮが０のときにはトリミングコードＬＦ２を選択及び出力する。
セレクタ８０２ｂは、イネーブル信号ＴＭ−ＥＮが１のときにはトリミングコードＴＭ２を選択及び出力し、イネーブル信号ＴＭ−ＥＮが０のときにはセレクタ８０２ａが出力するトリミングコードＥＦ２又はＬＦ２を選択及び出力する。
否定（ＮＯＴ）回路８１１は「＋２」を示す信号、ＮＯＴ回路８１２は「＋１」を示す信号、ＮＯＴ回路８１３は「０」を示す信号、ＮＯＴ回路８１４は「−１」を示す信号、ＮＯＴ回路８１５は「−２」を示す信号を出力する。
図９は、図１の電気ヒューズ回路１２６の構成例を示す図である。電気ヒューズ回路１２６は、３個の電気ヒューズ回路を有し、３個の電気ヒューズ回路は３ビットのトリミングコードＥＦ０〜ＥＦ２を記憶及び出力する。電圧制御回路９０１は、電圧ＶＲＲを生成し、３個の電気ヒューズ回路に供給する。以下、各電気ヒューズ回路の構成例を示す。
以下、電界効果トランジスタを単にトランジスタという。電気ヒューズキャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続される。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧（内部電位）ＶＰＰに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴに接続され、ドレインがノードｎ２に接続され、ソースがグランドに接続される。
次に、リード回路１１０の構成を説明する。ｎチャネルトランジスタ１１１は、ゲートがリード信号ＲＤに接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランドに接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧（内部電位）ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。否定論理積（ＮＡＮＤ）回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。否定（ＮＯＴ）回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦ０、ＥＦ１又はＥＦ２の線に接続される。以下、信号ＥＦ０の場合を例に説明する。
ライト信号ＷＲＴがハイレベルになると、トランジスタ１０３がオンする。キャパシタ１０１には、高電圧ＶＲＲ（例えば８Ｖ）が印加される。電気ヒューズはキャパシタ１０１で構成され、何もしない状態では電気的に非導通状態である。このキャパシタ１０１の両端子間に高電圧（例えば８Ｖ）を印加すると、キャパシタ１０１の絶縁膜が破壊されて電気的に導通状態になる。この２つの状態をデータ０及び１に割り当てる。例えば、キャパシタ１０１の絶縁膜が破壊されていない状態で電気的に非導通なら０、絶縁膜が破壊された状態で電気的に導通なら１と割り当てる。このキャパシタ１０１は、不揮発性ＲＯＭとして使用することができる。
キャパシタ（電気ヒューズ）１０１への書き込み動作について説明する。まず、電圧制御回路９０１は、キャパシタ１０１の電圧ＶＲＲを高電圧（例えば８Ｖ）に昇圧する。このとき、キャパシタ１０１のもう一方の端子ノードｎ３はフローティング状態であるため、ノードｎ３の電位も上昇する。この状態ではまだキャパシタ１０１の両端子間の電位差は小さい。その後、ライト信号ＷＲＴをハイレベルにし、書き込みトランジスタ１０３をオンさせ、ノードｎ３をグランドとして、キャパシタ１０１の両端子間に高電圧を印加し、キャパシタ１０１の絶縁膜を破壊する。これに対し、ライト信号ＷＲＴがローレベルのとき、ノードｎ３はフローティング状態のままであり、キャパシタ１０１の両端子間に高電圧が印加されず、キャパシタ１０１は非導通状態を維持する。
図１０は、電気ヒューズ回路１２６を含む半導体メモリチップ１２１の電源起動時のタイミングチャートである。電源電圧ＶＤＤは、半導体メモリチップの電源電圧であり、例えば１．８Ｖである。電源起動により、電圧ＶＤＤ、ＶＲＲ及びＲＤが徐々に上昇する。やがて、電圧ＶＲＲは約１．６Ｖを維持する。信号ＲＳＴｂは、ローレベルを維持する。図９において、信号ＲＳＴｂがローレベルであるとき、ノードｎ５はハイレベルになる。すると、トランジスタ１１２がオフし、トランジスタ１１３がオンする。その結果、ノードｎ４はフローティング状態からローレベルになる。その後、信号ＲＳＴｂがローレベルからハイレベルになる。キャパシタ１０１が導通状態であるときには、ノードｎ４がハイレベルになり、出力信号ＥＦ０はハイレベルになる。これに対し、キャパシタ１０１が非導通状態であるときには、ノードｎ４がローレベルになり、出力信号ＥＦ０はローレベルになる。その後、電圧ＶＲＲ及びリード信号ＲＤがグランドになり、トランジスタ１１１はオフし、出力信号ＥＦ０は維持される。リード回路１１０は、上記の動作により、キャパシタ１０１の状態を信号ＥＦ０として出力する。
なお、内部電位発生回路（調整回路）１２３は、トリミングコードに応じて内部電位レベルを調整する場合を例に説明したが、調整回路１２３は、トリミングコードに応じて、メモリコア１２４の信号のタイミングを調整するようにしてもよい。
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
半導体メモリチップ（半導体集積回路）の構成例を示す図である。 レーザヒューズ切断工程前の試験工程例を示す図である。 半導体メモリチップ内のテストモード信号発生回路の構成例を示す回路図である。 図３の回路の動作例を示すタイミングチャートである。 図３に接続されるテストモード信号発生回路の構成例を示す回路図である。 アドレス信号及びトリミングコードの種類の対応を示す図である。 図１のセレクタ及び内部電位発生回路の構成例を示す回路図である。 図７のトリミングコードデコーダ及びセレクタの構成例を示す回路図である。 図１の電気ヒューズ回路の構成例を示す図である。 電気ヒューズ回路を含む半導体メモリチップの電源起動時のタイミングチャートである。 半導体メモリチップの構成例を示す図である。 レーザヒューズ切断工程前の試験工程例を示す図である。 半導体ウエハの構成例を示す図である。 第１の半導体メモリチップ〜第１６の半導体メモリチップ及びそれらを試験するためのテスタを示す図である。 半導体メモリチップの試験工程例を示す図である。
符号の説明
１２１ 半導体メモリチップ
１２２ テストモード信号発生回路
１２３ 内部電位発生回路
１２４ メモリコア
１２５ レーザヒューズ回路
１２６ 電気ヒューズ回路
１２７ セレクタ

Claims (10)

  1. レーザ照射により第１のトリミングコードを記憶させるためのレーザヒューズ回路と、
    電圧印加により第２のトリミングコードを記憶させるための電気ヒューズ回路と、
    前記第１又は第２のトリミングコードに応じて電位レベル又はタイミングを調整する調整回路と
    を有することを特徴とする半導体集積回路。
  2. さらに、前記レーザヒューズ回路が記憶する第１のトリミングコード又は前記電気ヒューズ回路が記憶する第２のトリミングコードを選択するセレクタを有し、
    前記調整回路は、前記セレクタにより選択された第１又は第２のトリミングコードに応じて電位レベル又はタイミングを調整することを特徴とする請求項１記載の半導体集積回路。
  3. 前記セレクタは、レーザ照射により前記レーザヒューズ回路に前記第１のトリミングコードを記憶させる前は、前記第２のトリミングコードを選択することを特徴とする請求項２記載の半導体集積回路。
  4. 前記セレクタは、レーザ照射により前記レーザヒューズ回路に前記第１のトリミングコードを記憶させた後は、前記第１のトリミングコードを選択することを特徴とする請求項３記載の半導体集積回路。
  5. 前記セレクタは、前記第１のトリミングコード、前記第２のトリミングコード及び外部から入力される第３のトリミングコードのうちのいずれか１つを選択し、
    前記調整回路は、前記セレクタにより選択された第１、第２又は第３のトリミングコードに応じて電位レベル又はタイミングを調整することを特徴とする請求項１記載の半導体集積回路。
  6. 前記調整回路は、前記第１又は第２のトリミングコードに応じて電位レベルを調整することを特徴とする請求項１記載の半導体集積回路。
  7. さらに、前記調整回路により調整された電位を用いて複数のデータを記憶するメモリセルアレイを有することを特徴とする請求項６記載の半導体集積回路。
  8. 請求項１記載の半導体集積回路の試験方法であって、
    電圧印加により前記電気ヒューズ回路に前記第２のトリミングコードを記憶させる電圧印加ステップと、
    前記電圧印加ステップの後、前記第２のトリミングコードに応じて電位レベル又はタイミングを調整して第１の試験を行う第１の試験ステップと、
    前記第１の試験ステップの後、レーザ照射により前記レーザヒューズ回路に前記第１のトリミングコードを記憶させるレーザ照射ステップと、
    前記レーザ照射ステップの後、前記第１のトリミングコードに応じて電位レベル又はタイミングを調整して第２の試験を行う第２の試験ステップと
    を有することを特徴とする半導体集積回路の試験方法。
  9. 前記電圧印加ステップは、半導体ウエハ上の複数の半導体集積回路に別々の第２のトリミングコードを記憶させることができることを特徴とする請求項８記載の半導体集積回路の試験方法。
  10. 前記第１の試験ステップは、複数の試験項目の試験を行う際に、各試験項目の試験が終了する毎に半導体集積回路の電源をオフにすることを特徴とする請求項８記載の半導体集積回路の試験方法。
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